JP4929588B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、下部電極と上部電極との間に強誘電体を材料とする誘電体膜が挟持されてなる強誘電体キャパシタ構造を有する半導体装置及びその製造方法に関する。
従来より、電源を断っても記憶情報が消失しない不揮発性メモリとして、フラッシュメモリや強誘電体メモリ（ＦｅＲＡＭ：Ferro-electric Random Access Memory）が知られている。
フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のゲート絶縁膜中に埋め込まれたフローティングゲートを有し、フローティングゲートに記憶情報を表わす電荷を蓄積することによって情報を記憶する。情報の書き込み、消去には絶縁膜を通過するトンネル電流を流す必要があり、比較的高い電圧を必要とする。
ＦｅＲＡＭは、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体膜を１対の電極間の誘電体として有する強誘電体キャパシタ構造は、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても自発分極を有する。印加電圧の極性を反転すれば、自発分極の極性も反転する。この自発分極を検出すれば情報を読み出すことができる。ＦｅＲＡＭは、フラッシュメモリに比べて低電圧で動作し、省電力で高速の書き込みができるという利点を有する。従来のロジック技術に、このＦｅＲＡＭを取り入れたロジック混載チップ（ＳＯＣ：System On Chip）が、ＩＣカードなどの用途として検討されている。
特開平１０−１２７３０号公報 特開平９−２３７８３４号公報 特開平２−１５１０３２号公報
近時では、半導体装置の微細化・高集積化が進行している。配線ルールが０．１８μｍレベルともなれば、既存のシリコン酸化膜等の層間絶縁膜では、隣接する配線間を十分に埋め込むことができず、当該配線間に空隙（ボイド）が発生してしまうという問題がある。
層間絶縁膜の埋め込み特性を向上させるため、層間絶縁膜として、高密度プラズマ（High Density Plasma：ＨＤＰ）ＣＶＤ処理により、高密度のシリコン酸化膜を形成することが提案されている。「高密度プラズマ」の「高密度」とは、例えば８インチ径のウェーハの場合、低周波電源による１．５ｋＷ以上のパワーを用いるものを意味する。このシリコン酸化膜を形成することにより、配線間の狭い領域にもシリコン酸化物が充填され、ボイドの発生を抑止することができる。
ところで、ＦｅＲＡＭもまた、他の半導体装置と同様に微細化・高集積化が進行しており、上記と同様の問題が生じている。そこで、ＦｅＲＡＭにおいても層間絶縁膜にＨＤＰ−ＣＶＤによるシリコン酸化膜（以下、ＨＤＰ−ＣＶＤ酸化膜と記す）を用いることが考えられる。しかしながら、ＦｅＲＡＭの場合、原料ガスに含まれるシラン（ＳｉＨ4）が分解して生成されるＨ2（水素）が、ＨＤＰ−ＣＶＤ酸化膜の形成時に印加する低周波のバイアス電圧により基板側に引き込まれる。ＦｅＲＡＭでは、キャパシタ構造の誘電体膜が強誘電体のＰｂ（Ｚｒ1-xＴｉx）Ｏ3（０≦ｘ≦１）（ＰＺＴ）や（Ｓｒ1-xＢａx）Ｔａ2Ｏ6（０≦ｘ≦１）（ＳＢＴ）等からなり、基板に引き込まれた水素により誘電体膜がダメージを受け（Ｈ2アタック）、キャパシタ特性が著しく劣化するという深刻な問題が惹起される。
そこで、先ず低バイアスまたは無バイアス（un-bias）でＨＤＰ−ＣＶＤ酸化膜（第１のＨＤＰ−ＣＶＤ酸化膜）を形成した後、これよりも高バイアスでＨＤＰ−ＣＶＤ酸化膜（第２のＨＤＰ−ＣＶＤ酸化膜）を形成する手法が案出されている。第１のＨＤＰ−ＣＶＤ酸化膜は、Ｈ2を捕獲する機能を有しており、第２のＨＤＰ−ＣＶＤ酸化膜の形成時に発生するＨ2が第１のＨＤＰ−ＣＶＤ酸化膜により捕獲され、Ｈ2アタックの発生が抑制される。
しかしながら、この２段階のＨＤＰ−ＣＶＤ処理を行う場合、第１のＨＤＰ−ＣＶＤ酸化膜を成膜した状態で隣接する配線間がその分狭くなり、また第１のＨＤＰ−ＣＶＤ酸化膜が配線のコーナー部位でいわゆるオーバーハング形状となるため、第２のＨＤＰ−ＣＶＤ酸化膜を形成する際には必然的に埋め込み特性が悪化することになる。この場合、第２のＨＤＰ−ＣＶＤ酸化膜を向上させるには、バイアスパワーを高く設定することを要するが、これにより第１のＨＤＰ−ＣＶＤ酸化膜がＨ2を捕獲しきれなくなり、従ってＨ2アタックが発生し易くなる。即ち、埋め込み特性の確保とＨ2アタックの抑制とは、いわゆるトレード・オフの関係にある。ＦｅＲＡＭにおいては、Ｈ2アタックによる特性劣化は致命的であり、このトレード・オフの問題を解決する技術が模索されている現況にある。
本発明は、上記の課題に鑑みてなされたものであり、強誘電体キャパシタ構造を有する半導体装置において、配線等を覆う層間絶縁膜の機能を損なうことなく、Ｈ2アタックを十分に抑制して高いキャパシタ特性を確保して、信頼性の高い半導体装置及びその製造方法を提供することを目的とする。
本発明の半導体装置は、半導体基板と、前記半導体基板の上方に形成されており、下部電極と上部電極とにより強誘電体を材料とする誘電体膜を挟持してなるキャパシタ構造と、前記キャパシタ構造の上方に形成されて、少なくとも一部が前記キャパシタ構造と接続されてなる複数の配線を有する配線層と、前記配線層を覆う高密度プラズマＣＶＤ法を用いて形成した絶縁材料からなる上部層間絶縁膜とを含み、前記上部層間絶縁膜は、低バイアス又は無バイアスの第１のバイアス電圧により形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された、前記第１のバイアス電圧よりも高い第２のバイアス電圧により形成された第２の絶縁膜とを有し、前記第２の絶縁膜は、隣接する前記配線間において前記配線の上部よりも低い個所にボイドが形成されてなる。
本発明の半導体装置の製造方法は、半導体基板の上方に、下部電極と上部電極とにより強誘電体を材料とする誘電体膜を挟持してなるキャパシタ構造を形成する工程と、前記キャパシタ構造の上方に、少なくとも一部が前記キャパシタ構造と接続されるように、複数の配線を有する配線層を形成する工程と、前記配線層を覆うように、高密度プラズマＣＶＤ法を用いて、絶縁材料からなる上部層間絶縁膜を形成する工程とを含み、前記上部層間絶縁膜を、低バイアス又は無バイアスの第１のバイアス電圧による高密度プラズマＣＶＤ法を用いて形成した第１の絶縁膜と、前記第１のバイアス電圧よりも高い第２のバイアス電圧による高密度プラズマＣＶＤ法を用いて形成した第２の絶縁膜とを順次積層して形成し、隣接する前記配線間において、前記第２の絶縁膜の前記配線の上部よりも低い個所にボイドが形成されるように制御して、前記第２の絶縁膜を形成する。
本発明によれば、強誘電体キャパシタ構造を有する半導体装置において、配線等を覆う層間絶縁膜の機能を損なうことなく、Ｈ2アタックを十分に抑制して高いキャパシタ特性を確保して、信頼性の高い半導体装置を実現することができる。
−本発明の基本骨子−
上記のように、埋め込み特性の確保とＨ2アタックの抑制とはトレード・オフの関係にある。ＦｅＲＡＭにおいては、Ｈ2アタックによる特性劣化は致命的であり、Ｈ2アタックの抑制を犠牲にすることはできない。本発明者は、Ｈ2アタックの抑制を前提として、トレード・オフにある一方の要請である埋め込み特性の確保に着目した。埋め込み特性が劣化した場合、隣接する配線間等に不測のボイドが発生し、例えば層間絶縁膜の形成後における化学機械研磨法（ＣＭＰ：Chemical Mechanical Polishing）による表面平坦化工程においてボイド部分が表面に露出することなどが主な問題となる。
そうであるならば、ボイドの発生部位や大きさ、形状を制御することができれば、殊更ボイドの発生を完全に抑止することは重要ではない。しかもＦｅＲＡＭの場合、層間絶縁膜内の下方に適度の大きさのボイドが存在すれば、このボイドにより水分や水素がブロックされ、下層に位置するキャパシタ構造へ拡散することが防止されて、ＦｅＲＡＭにとって最も重要視されているＨ2アタックによる特性劣化の抑制にも貢献する。
本発明では、上記のように層間絶縁膜におけるボイドの発生をむしろ積極的に捉え、ボイドの発生部位や大きさ、形状を制御する。具体的には、隣接する配線間において、配線よりも低い個所に、当該個所の領域に見合った小さなサイズで、配線の高さまで達する突起様の部位等を持たない単純な略球（卵様）形状となるボイドが発生する条件で、ＨＤＰ−ＣＶＤの層間絶縁膜を形成する（以下、エアー・ギャップ・プロセスと称する。）。
本発明では、この制御を実現する手法として、半導体基板を載置固定する基板支持台がチャンバー内で上下方向に可変とされたＨＤＰ−ＣＶＤ装置を用いる。本発明者は、半導体基板がチャンバー内で上方に位置するほど（即ち、励起されたプラズマに近いほど）、堆積される高密度プラズマ絶縁材料の密度が高くなることを見出しており、この事実を利用して、基板支持台に載置固定された半導体基板のチャンバー内における位置を上下方向に調節して設定し、ボイドの発生を制御する。
本発明のエアー・ギャップ・プロセスの一例を図１に示す。
先ず、図１（ａ）に示すように、トランジスタ構造やキャパシタ構造を形成した後、Ａｌ配線２がパターン形成された配線層３を形成する。ここでは図示の便宜上、トランジスタ構造やキャパシタ構造を含む配線層３の下層の構造を、下層１として一括して示す。
続いて、図１（ｂ）に示すように、低バイアスまたは無バイアスのＨＤＰ−ＣＶＤ法により、第１のＨＤＰ−ＣＶＤ酸化膜４を成膜する。
続いて、図１（ｃ）に示すように、高バイアスのＨＤＰ−ＣＶＤ法により、Ａｌ配線２間を埋め込むように第２のＨＤＰ−ＣＶＤ酸化膜５を成膜する。ここで、上記のようにＨＤＰ−ＣＶＤ装置で基板支持台に載置固定された半導体基板のチャンバー内における位置を上下方向に調節して、Ａｌ配線２間に当該Ａｌ配線２よりも低い個所にボイド６が形成されるように、第２のＨＤＰ−ＣＶＤ酸化膜５を成膜する。
ボイドの発生をこのような条件付きでも容認するということは、即ちＨＤＰ−ＣＶＤの層間絶縁膜の形成プロセスマージンが拡大することを意味する。具体的には、以下のようなメリットが生じる。
（１）上記のように層間絶縁膜を低バイアスまたは無バイアスによる第１のＨＤＰ−ＣＶＤ酸化膜と、高バイアスによる第２のＨＤＰ−ＣＶＤ酸化膜との２層に形成する場合でも、本発明のエアー・ギャップ・プロセスでは、ボイドの発生を条件付きで容認する限度で埋め込み特性の要請が緩和されるため、第１のＨＤＰ−ＣＶＤ酸化膜を厚く形成してＨ2を捕獲する作用を高めることができる。
（２）ＨＤＰ−ＣＶＤ処理における原料ガスであるＳｉＨ4，Ｏ2，Ａｒの混合ガスにおいて、Ｏ2の含有比率を大きくすることにより、キャパシタ特性が向上することが知られている。例えば、通常ではＳｉＨ4，Ｏ2，Ａｒの含有比率はＳｉＨ4：Ｏ2：Ａｒ＝１：２：２程度であるところ、Ｏ2の含有比率をＳｉＨ4の５倍以上とすれば効果的である。しかしながらこの場合、層間絶縁膜の埋め込み特性は劣化するという欠点がある。この技術に本発明のエアー・ギャップ・プロセスを適用すれば、ボイドの発生を条件付きで容認する限度で、埋め込み特性の要請が緩和されるため、当該技術により更にキャパシタ特性を向上させることができる。
（３）第１のＨＤＰ−ＣＶＤ酸化膜に代わって、または第１のＨＤＰ−ＣＶＤ酸化膜を形成する前に、金属化合物、例えばＡｌ酸化物、Ａｌ窒化物、Ｔａ酸化物、Ｔａ窒化物、Ｔｉ酸化物、及びＺｒ酸化物から選ばれた一種の膜を形成することにより、Ｈ2の下層のキャパシタ構造への拡散が防止されることが知られている。しかしながらこの場合、水素拡散防止膜を形成することで層間絶縁膜の埋め込み特性が劣化するという欠点がある。そこで、本発明のエアー・ギャップ・プロセスを適用すれば、ボイドの発生を条件付きで容認する限度で、埋め込み特性の要請が緩和されるため、第１のＨＤＰ−ＣＶＤ酸化膜に加えてこの水素拡散防止膜を形成しても問題はなく、当該技術により更にキャパシタ特性を向上させることができる。
また、層間絶縁膜にボイドを形成することにより、層間絶縁膜の誘電率を調節することもできる。
また、配線をＣｕ（又はその合金）配線とし、いわゆるダマシン法により層間絶縁膜に形成した溝内にＣｕ配線を埋め込み形成する場合、層間絶縁膜には低誘電率材料が有効である。ＦｅＲＡＭに有効な低誘電率材料としては、水素濃度の低いフッ素含有膜であるＨＤＰ−ＦＳＧやいわゆるLow-k膜がある。原料ガスとしてＳｉＦ4，Ｏ2，Ａｒの混合ガスを用い、本発明のエアー・ギャップ・プロセスを適用すれば、高いキャパシタ特性を確保しつつ低誘電率の層間絶縁膜を形成することができる。
なお、特許文献１〜３には、層間絶縁膜を形成する際に、配線間にボイドを形成する技術が開示されているが、層間絶縁膜の誘電率等を調節することに主眼を置いている。これに対して本発明は、飽くまで強誘電体キャパシタ構造を有するＦｅＲＡＭに固有の問題に対処するため、強誘電体キャパシタ構造より上層の配線（強誘電体キャパシタ構造自身を含む）等の層間絶縁膜に限定し、配線間に発生するボイドの形成位置や大きさ等を制御する技術である。特許文献１〜３では、ＦｅＲＡＭは開示されておらず、ボイドを本発明のように制御する構成は開示・示唆共になされていない。
−本発明を適用した具体的な実施形態−
以下、本発明を適用した具体的な実施形態として、強誘電体メモリの構成を製造方法と共に説明する。
図２〜図４は、本実施形態の強誘電体メモリの製造方法を工程順に示す概略断面図である。
先ず、図２（ａ）に示すように、シリコン半導体基板１０上に選択トランジスタとして機能するＭＯＳトランジスタ２０を形成する。
具体的には、シリコン半導体基板１０の表層に例えばＳＴＩ（Shallow Trench Isolation）法により素子分離構造１１を形成し、素子活性領域を確定する。
次に、素子活性領域に不純物、ここではＢ+を例えばドーズ量１×１０13／ｃｍ2、加速エネルギー３００ｋｅＶの条件でイオン注入し、ウェル１２を形成する。
次に、素子活性領域に熱酸化等により膜厚３ｎｍ程度の薄いゲート絶縁膜１３を形成し、ゲート絶縁膜１３上にＣＶＤ法により膜厚１８０ｎｍ程度の多結晶シリコン膜及び膜厚３０ｎｍ程度の例えばシリコン窒化膜を堆積し、シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜１３をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工することにより、ゲート絶縁膜１３上にゲート電極１４をパターン形成する。このとき同時に、ゲート電極１４上にはシリコン窒化膜からなるキャップ膜１５がパターン形成される。
次に、キャップ膜１５をマスクとして素子活性領域に不純物、ここではＡｓ+を例えばドーズ量１×１０13／ｃｍ2、加速エネルギー１０ｋｅＶの条件でイオン注入し、いわゆるＬＤＤ領域１６を形成する。
次に、全面に例えばシリコン酸化膜をＣＶＤ法により堆積し、このシリコン酸化膜をいわゆるエッチバックすることにより、ゲート電極１４及びキャップ膜１５の側面のみにシリコン酸化膜を残してサイドウォール絶縁膜１７を形成する。
次に、キャップ膜１５及びサイドウォール絶縁膜１７をマスクとして素子活性領域に不純物、ここではＰ+をＬＤＤ領域１６よりも不純物濃度が高くなる条件、例えばドーズ量１×１０15／ｃｍ2、加速エネルギー１５ｋｅＶの条件でイオン注入し、ＬＤＤ領域１６と重畳されるソース／ドレイン領域１８を形成して、ＭＯＳトランジスタ２０を完成させる。
続いて、図２（ｂ）に示すように、ＭＯＳトランジスタ１０の保護膜２１及び第１の層間絶縁膜２２を形成する。
具体的には、ＭＯＳトランジスタ２０を覆うように、保護膜２１及び第１の層間絶縁膜２２を順次堆積する。ここで、保護膜２１としては、例えばシリコン窒化膜を材料とし、ＣＶＤ法により膜厚７０ｎｍ程度に堆積する。第１の層間絶縁膜２２としては、例えばプラズマＳｉＯ膜(膜厚２０ｎｍ程度)、プラズマＳｉＮ膜(膜厚８０ｎｍ程度)及びプラズマＴＥＯＳ膜(膜厚１０００ｎｍ程度)を順次成膜した積層構造を形成し、積層後、ＣＭＰにより膜厚が７００ｎｍ程度となるまで研磨する。
続いて、図２（ｃ）に示すように、ソース／ドレイン領域１８と接続される第１のプラグ２４を形成する。
具体的には、ソース／ドレイン領域１８の表面の一部が露出するまで、第１の層間絶縁膜２２及び保護膜２１をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば孔径が約０．２５μｍ程度のビア孔２４ａを形成する。
次に、このビア孔２４ａの壁面を覆うように、スパッタ法により例えばＴｉ膜（膜厚３０ｎｍ程度）及びＴｉＮ膜（膜厚２０ｎｍ程度）を堆積して、下地膜（グルー膜）２３を形成した後、ＣＶＤ法によりグルー膜２３を介してビア孔２４ａを埋め込むように例えばＷ膜を形成する。そして、ＣＭＰにより第１の層間絶縁膜２２をストッパーとしてＷ膜及びグルー膜２３を研磨し、ビア孔２４ａ内をグルー膜２３を介してＷで埋め込む第１のプラグ２４を形成する。
続いて、図２（ｄ）に示すように、第１のプラグ２４の酸化防止膜２５及び下部電極の配向性向上膜２６を形成する。
具体的には、強誘電体キャパシタ構造を形成する際の酸素雰囲気中における熱アニールにより、第１のプラグ２４が酸化することを防止するために、酸化防止膜２５を成膜する。酸化防止膜２５としては、例えばＳｉＯＮ（膜厚１３０ｎｍ程度）、プラズマＴＥＯＳ（膜厚１３０ｎｍ程度）の積層構造とする。また、配向性向上膜２６としては、例えばシリコン酸化膜とする。
続いて、図２（ｅ）に示すように、下部電極層２７、強誘電体膜２８及び上部電極層２９を順次形成する。
具体的には、先ずスパッタ法により例えば膜厚が２０ｎｍ程度のＴｉ膜及び膜厚が１５０ｎｍ程度のＰｔ膜を順次堆積させ、Ｔｉ膜及びＰｔ膜の積層構造に下部電極層２７を形成する。次に、ＲＦスパッタ法により、下部電極層２７上に強誘電体である例えばＰＺＴやＳＢＴ、ここではＰＺＴからなる強誘電体膜２８を膜厚２００ｎｍ程度に堆積する。そして、強誘電体膜２８にＲＴＡ処理を施して当該強誘電体膜２８を結晶化する。次に、反応性スパッタ法により、強誘電体膜２８上に例えば導電性酸化物であるＩｒＯ2を材料とする上部電極層２９を膜厚２００ｎｍ程度に堆積する。なお、上部電極層２９の材料として、ＩｒＯ2の代わりにＩｒ、Ｒｕ、ＲｕＯ2、ＳｒＲｕＯ3、その他の導電性酸化物やこれらの積層構造としても良い。
続いて、図３（ａ）に示すように、上部電極３１をパターン形成する。
具体的には、上部電極層２９をリソグラフィー及びそれに続くドライエッチングにより複数の電極形状に加工して、複数の上部電極３１をパターン形成する。なおこのとき、上部電極層２９のパターニングにより強誘電体膜２８の受けたダメージを回復させることを目的とするアニール処理を行うことが効果的である、当該アニール処理としては、例えば処理温度６５０℃、酸素雰囲気で６０分間行う。
続いて、図３（ｂ）に示すように、強誘電体膜２８及び上部電極層２９を加工して強誘電体キャパシタ構造３０を形成する。
具体的には、先ず強誘電体膜２８を上部電極３１に整合させて若干上部電極２９よりも大きいサイズとなるように、リソグラフィー及びそれに続くドライエッチングにより加工する。
次に、下部電極層２７を、加工された強誘電体膜２８に整合させて若干強誘電体膜２７よりも大きいサイズとなるように、リソグラフィー及びそれに続くドライエッチングにより加工し、下部電極３２をパターン形成する。これにより、下部電極３２上に強誘電体膜２８、上部電極３１が順次積層され、強誘電体膜２８を介して下部電極３２と上部電極３１とが容量結合する強誘電体キャパシタ構造３０を完成させる。
続いて、図３（ｃ）に示すように、ＨＤＰ−ＣＶＤ法により第２の層間絶縁膜３５を形成する。
具体的には、強誘電体キャパシタ構造３０を覆うように、ＨＤＰ−ＣＶＤ法により、第１のＨＤＰ−ＣＶＤ酸化膜３３及び第２のＨＤＰ−ＣＶＤ酸化膜３４を積層して第２の層間絶縁膜３５を形成する。
第１のＨＤＰ−ＣＶＤ酸化膜３３は、低バイアスまたは無バイアス、ここでは無バイアス状態でＨＤＰ−ＣＶＤ法により、膜厚５０ｎｍ程度に形成する。
第２のＨＤＰ−ＣＶＤ酸化膜３４を形成するには、第１のＨＤＰ−ＣＶＤ酸化膜３３の形成時よりも高バイアス、ここでは２．４ｋＷ程度のバイアスパワーで、処理温度を１７５℃〜４００℃の範囲内の温度、ここでは例えば２５０℃として、ＳｉＨ4，Ｏ2，Ａｒの混合ガスを原料ガスとし、ＳｉＨ4，Ｏ2，Ａｒの含有比率を例えばＳｉＨ4：Ｏ2：Ａｒ＝１：７．５：６とし、原料ガスの流量を７０ｓｃｃｍとして、実行する。第２のＨＤＰ−ＣＶＤ酸化膜３４は膜厚１５００ｎｍ程度に形成する。ここで、第２のＨＤＰ−ＣＶＤ酸化膜３４の単層の代わりに、第２のＨＤＰ−ＣＶＤ酸化膜３４を膜厚７００ｎｍ程度に形成した後、プラズマＴＥＯＳ−ＳｉＯ膜を膜厚８００ｎｍ程度に形成しても良い。
本実施形態で用いるＨＤＰ−ＣＶＤ装置の概略構成を図６に示す。
このＨＤＰ−ＣＶＤ装置は、ＣＶＤチャンバー１０１と、ＣＶＤチャンバー１０１にコイル状に捲回形成されてなる高周波アンテナ１０２と、ＣＶＤチャンバー１０１内で半導体基板１０が載置固定される基板支持台１０３と、基板支持台１０３を通して半導体基板１０に所定のパワーの高周波バイアスを印加するための低周波電源１０４と、ＣＶＤチャンバー１０１内に原料ガスを供給するための原料ガス供給機構１０５と、ＣＶＤチャンバー１０１内の不図示の排気機構を備えて構成されている。
高周波アンテナ１０２は、高周波電圧、例えば１３．５６ＭＨｚの電圧が印加されて、ＣＶＤチャンバー１０１内に高密度プラズマを励起発生させるものである。
基板支持台１０３は、静電チャック機構を有しており、これにより半導体基板１０を載置固定する。更に基板支持台１０３には、当該基板支持台１０３をＣＶＤチャンバー１０１内において図中矢印Ａで示す上下方向に可動とする上下駆動機構１０３ａが設けられており、上下駆動機構１０３ａの作動により載置固定された半導体基板１０の励起プラズマとの距離を変えることができる。このように、上下駆動機構１０３ａにより、基板支持台１０３に載置固定された半導体基板１０のＣＶＤチャンバー１０１内における位置を上下方向に調節することにより、ボイドの形成状態を制御する。半導体基板１０をＣＶＤチャンバー１０１内で励起プラズマに近づけるように上方へ設定するほど、膜内に発生するボイドを小さく、形状も（卵様の）球形に近い形に形成される。本実施形態では、主にこのボイドの制御は後述する上層の配線の層間絶縁膜形成時に適用する。
低周波電源１０４は、基板支持台１０３上に載置固定された半導体基板１０に低周波（ＬＦ）のバイアス電圧、例えば４ＭＨｚの電圧を印加する電源であり、このバイアス電圧を印加することにより、原料ガスの励起された高密度プラズマによる分解生成物が半導体基板１０に引き寄せられる。
次に、成膜された第２の層間絶縁膜３５の表面をＣＭＰにより平坦化した後、第２の層間絶縁膜３５の脱水及び膜質の改善を目的として、Ｎ2又はＮ2Ｏのガス種を用い、処理温度を２００℃〜４５０℃の範囲内の値、ここでは３５０℃としてプラズマ処理を行う。処理温度が２００℃よりも低いと十分な脱水及び膜質の改善が得られず、４５０℃よりも高いと強誘電体キャパシタ構造３０に対する悪影響が懸念される。
続いて、図３（ｄ）に示すように、第２の層間絶縁膜３５を覆うように酸化膜３６を形成した後、強誘電体キャパシタ構造３０のプラグ３７，３８及び第１のプラグ２４と接続される第２のプラグ３９を形成する。酸化膜３６としては、例えばプラズマＴＥＯＳ膜を膜厚３００ｎｍ程度に堆積する。
先ず、強誘電体キャパシタ構造３０へのビア孔３７ａ，３８ａを形成する。
具体的には、リソグラフィー及びそれに続くドライエッチングとして、上部電極３１の表面の一部が露出するまで酸化膜３６及び第２の層間絶縁膜３５に施す加工、及び下部電極３２の表面の一部が露出するまで酸化膜３６及び第２の層間絶縁膜３５に施す加工を、同時に実行し、それぞれの部位に例えば約０．２μｍ径のビア孔３７ａ，３８ａを同時形成する。これらビア孔３７ａ，３８ａの形成時には、上部電極３１及び下部電極３２がそれぞれエッチングストッパーとなる。
次に、強誘電体キャパシタ構造３０の形成後の諸工程により強誘電体キャパシタ構造３０の受けたダメージを回復するためのアニール処理を行う。ここでは、処理温度５００℃、酸素雰囲気で６０分間のアニール処理を実行する。
次に、第１のプラグ２４へのビア孔３９ａを形成する。
具体的には、第１のプラグ２４をエッチングストッパーとして、当該第１のプラグ２４の表面の一部が露出するまで酸化膜３６、第２の層間絶縁膜３５、配向性向上膜２６、及び酸化防止膜２５をリソグラフィー及びそれに続くドライエッチングにより加工し、例えば約０．２μｍ径のビア孔３９ａを形成する。
次に、プラグ３７，３８及び第２のプラグ３９を形成する。
先ず、通常の酸化膜のエッチング換算で数１０ｎｍ、ここでは１０ｎｍ程度に相当するＲＦ前処理を行った後、ビア孔３７ａ，３８ａ，３９ａの各壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚７５ｎｍ程度に堆積して、下地膜（グルー膜）４１を形成する。そして、ＣＶＤ法によりグルー膜４１を介してビア孔３７ａ，３８ａ，３９ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより酸化膜３６をストッパーとしてＷ膜及びグルー膜４１を研磨し、ビア孔３７ａ，３８ａ，３９ａ内をグルー膜４１を介してＷで埋め込むプラグ３７，３８及び第２のプラグ３９を形成する。ここで、第１及び第２のプラグ２４，３９は、両者が電気的に接続されてなる、いわゆるvia-to-via構造とされる。このvia-to-via構造により、ビア孔形成のエッチングマージンが広がり、ビア孔のアスペクト比が緩和される。
続いて、図４（ａ）に示すように、プラグ３７，３８、第２のプラグ３９とそれぞれ接続される配線４５ａを有する配線層４５を形成する。
具体的には、先ず、全面にスパッタ法等によりバリアメタル膜４２、配線膜４３及びバリアメタル膜４４を堆積する。バリアメタル膜４２としては、スパッタ法により例えばＴｉ膜（膜厚６０ｎｍ程度）及びＴｉＮ膜（膜厚３０ｎｍ程度）を順次成膜する。配線膜４３としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３６０ｎｍ程度に成膜する。バリアメタル膜４４としては、スパッタ法により例えばＴｉ膜（膜厚５ｎｍ程度）及びＴｉＮ（膜厚７０ｎｍ程度）を順次成膜する。ここで、配線膜４３の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
次に、反射防止膜として例えばＳｉＯＮ膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜４４、配線膜４３及びバリアメタル膜４２を配線形状に加工して配線４５ａを形成し、各配線４５ａからなる配線層４５を形成する。なお、配線膜４３としてＡｌ合金膜を形成する代わりに、いわゆるダマシン法等を利用してＣｕ膜（又はＣｕ合金膜）を形成し、配線４５ａとしてＣｕ配線を形成しても良い。
続いて、図４（ｂ）に示すように、図６のＨＤＰ−ＣＶＤ装置を用いて第３の層間絶縁膜４８を形成する。
具体的には、配線層４５を覆うように、ＨＤＰ−ＣＶＤ法により、第１のＨＤＰ−ＣＶＤ酸化膜４６及び第２のＨＤＰ−ＣＶＤ酸化膜３７を積層して第３の層間絶縁膜４８を形成する。
第１のＨＤＰ−ＣＶＤ酸化膜４６は、低バイアスまたは無バイアス、ここでは無バイアス状態でＨＤＰ−ＣＶＤ法により、膜厚５０ｎｍ程度に形成する。第１のＨＤＰ−ＣＶＤ酸化膜４６は、膜厚が薄いために、各配線４５ａ間を埋め込むことなく、当該第１のＨＤＰ−ＣＶＤ酸化膜４６の表面形状は各配線４５ａの段差が反映された形状とされる。
第２のＨＤＰ−ＣＶＤ酸化膜４７を形成するには、第１のＨＤＰ−ＣＶＤ酸化膜３３の形成時よりも高バイアス、ここでは２．４ｋＷ程度のバイアスパワーで、処理温度を１７５℃〜４００℃の範囲内の温度、ここでは例えば２５０℃として、ＳｉＨ4，Ｏ2，Ａｒの混合ガスを原料ガスとし、ＳｉＨ4，Ｏ2，Ａｒの含有比率を例えば１：７．５：６とし、原料ガスの流量を７０ｓｃｃｍとして、実行する。第２のＨＤＰ−ＣＶＤ酸化膜４７は、第１のＨＤＰ−ＣＶＤ酸化膜４６を介して配線４５ａを埋め込む膜厚、ここでは１５００ｎｍ程度に形成する。ここで上述したように、図６のＨＤＰ−ＣＶＤ装置において、上下駆動機構１０３ａにより、基板支持台１０３に載置固定された半導体基板１０のＣＶＤチャンバー１０１内における位置を上下方向に調節することにより、ボイドの形成状態を制御する。本実施形態では、第２のＨＤＰ−ＣＶＤ酸化膜４７の隣接する配線４６ａ間の領域に、配線４６ａの高さよりも低く（卵様の）球形に近い形のボイド４８が形成されるように制御する。
ここで、図６のＨＤＰ−ＣＶＤ装置を用いて、上記の各条件で層間絶縁膜を実際に形成し、走査型電子顕微鏡（ＳＥＭ）により撮影した様子を比較例と共に図７に示す。ここで、（ａ），（ｂ）が本実施形態、（ｃ），（ｄ）が比較例であり、（ａ），（ｃ）が基板の中心部位を、（ｂ），（ｄ）が基板の周辺部位をそれぞれ示す。なお比較例では、図６のような上下駆動機構を有さずＣＶＤチャンバー内における基板支持台の位置が固定されている従来のＨＤＰ−ＣＶＤ装置を用い、原料ガスのＳｉＨ4，Ｏ2，Ａｒの含有比率を例えば１：６：２とし、流量を１１４ｓｃｃｍとした。
比較例による図７（ｃ），（ｄ）では、配線間の領域に発生したボイドは大きく、しかも上方へ突起ような複雑な形状に形成されており、層間絶縁膜のダメージは大きい。この場合、ＣＭＰにより層間絶縁膜の表面平坦化を行うと、ボイドが露出して層間絶縁膜としての機能を損なう虞がある。
これに対して、本実施形態による図７（ａ），（ｂ）では、配線間の領域に発生したボイドは小さく、配線の高さよりも低い位置で球形に近い形に単純な形状に形成されており、層間絶縁膜のダメージは極めて小さい。この場合、ＣＭＰにより層間絶縁膜の表面平坦化を行っても、最大でも配線がＣＭＰのストッパーとなるため、ボイドが露出することはなく、層間絶縁膜はその機能を十分に発揮することができる。
次に、成膜された第３の層間絶縁膜４８の表面をＣＭＰにより平坦化した後、第３の層間絶縁膜４８の脱水及び膜質の改善を目的として、Ｎ2又はＮ2Ｏのガス種を用い、処理温度を２００℃〜４５０℃の範囲内の値、ここでは３５０℃としてプラズマ処理を行う。処理温度が２００℃よりも低いと十分な脱水及び膜質の改善が得られず、４５０℃よりも高いと配線４５ａ等に対する悪影響が懸念される。
続いて、図５に示すように、第３のプラグ４７を形成し、更にその上層の配線等の形成を経て、ＦｅＲＡＭを完成させる。
具体的には、配線４５ａと接続されるプラグ４７を形成する。
配線４５ａの表面の一部が露出するまで、第３の層間絶縁膜４６をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば約０．２μｍ径のビア孔４７ａを形成する。次に、このビア孔４７ａの壁面を覆うように下地膜（グルー膜）４８を形成した後、ＣＶＤ法によりグルー膜４８を介してビア孔４７ａを埋め込むようにＷ膜を形成する。そして、第３の層間絶縁膜４６をストッパーとして例えばＷ膜及びグルー膜４８を研磨し、ビア孔４７ａ内をグルー膜４８を介してＷで埋め込むプラグ４７を形成する。
しかる後、上層の配線、層間絶縁膜及びプラグを形成する工程を繰り返し、配線４５を含めて例えば５層の配線構造（不図示）を形成する。これらの層間絶縁膜は、上記と同様に、図５のＨＤＰ−ＣＶＤ装置を用い、ボイドを制御して２層のＨＤＰ−ＣＶＤ酸化膜を形成することが好適である。その後、第１のカバー膜及び第２のカバー膜（不図示）を成膜する。この例では、第１のカバー膜としては、例えばＨＤＰ−ＵＳＧ膜を膜厚７２０ｎｍ程度に、第２のカバー膜としては、例えばシリコン窒化膜を膜厚５００ｎｍ程度にそれぞれ堆積する。更に、５層の配線構造にパットの引き出しのためのコンタクトを形成した後に、例えばポリイミド膜（不図示）を成膜し、パターニングすることにより、本実施形態のＦｅＲＡＭを完成させる。
なお、本実施形態では、第３の層間絶縁膜４８を形成する際に、その第２のＨＤＰ−ＣＶＤ酸化膜４７の形成時にボイド４９を制御するエアー・ギャップ・プロセスを行う構成について説明したが、例えば強誘電体キャパシタ構造３０を覆う第２の層間絶縁膜３５を形成する際にも、エアー・ギャップ・プロセスを導入することが可能である。近時におけるＦｅＲＡＭの微細化の進行により、隣接する強誘電体キャパシタ構造３０間の距離が短縮された場合、両者間の領域の埋め込み特性が劣化することは十分に考えられる。このような場合に、エアー・ギャップ・プロセスを導入してボイドを制御することにより、更にキャパシタ特性を向上させて信頼性の高いＦｅＲＡＭが実現する。
また、第２の層間絶縁膜３５や第３の層間絶縁膜４８を形成する際に、第１のＨＤＰ−ＣＶＤ酸化膜３３，４６に代えて、または第１のＨＤＰ−ＣＶＤ酸化膜３３，４６を形成する前に強誘電体キャパシタ構造３０や配線層４５を直接覆うように、金属化合物、例えばＡｌ酸化物、Ａｌ窒化物、Ｔａ酸化物、Ｔａ窒化物、Ｔｉ酸化物、及びＺｒ酸化物から選ばれた一種の膜を形成し、Ｈ2の下層のキャパシタ構造への拡散を防止するようにしても良い。
以上説明したように、本実施形態によれば、強誘電体キャパシタ構造３０を有するＦｅＲＡＭにおいて、例えば配線４５ａを覆う第３の層間絶縁膜４８の機能を損なうことなく、Ｈ2アタックを十分に抑制して高いキャパシタ特性を確保して、信頼性の高いＦｅＲＡＭを実現することができる。
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１）半導体基板と、
前記半導体基板の上方に形成されており、下部電極と上部電極とにより強誘電体を材料とする誘電体膜を挟持してなるキャパシタ構造と、
前記キャパシタ構造の上方に形成されて、少なくとも一部が前記キャパシタ構造と接続されてなる複数の配線を有する配線層と、
前記配線層を覆う高密度プラズマ絶縁材料からなる上部層間絶縁膜と
を含み、
前記上部層間絶縁膜は、隣接する前記配線間において前記配線よりも低い個所にボイドが形成されてなることを特徴とする半導体装置。
（付記２）前記上部層間絶縁膜は、低バイアス又は無バイアスの第１の高密度プラズマ絶縁膜と、前記低バイアスよりも高いバイアスの第２の高密度プラズマ絶縁膜とが順次積層してなることを特徴とする付記１に記載の半導体装置。
（付記３）前記配線層と前記上部層間絶縁膜との間に形成されてなる水素拡散防止膜を更に含むことを特徴とする付記１又は２に記載の半導体装置。
（付記４）前記水素拡散防止膜は、Ａｌ酸化物、Ａｌ窒化物、Ｔａ酸化物、Ｔａ窒化物、Ｔｉ酸化物、及びＺｒ酸化物から選ばれた一種の材料からなることを特徴とする付記３に記載の半導体装置。
（付記５）前記キャパシタ構造を覆う高密度プラズマ絶縁材料からなる下部層間絶縁膜を更に含むことを特徴とする付記１〜４のいずれか１項に記載の半導体装置。
（付記６）前記下部層間絶縁膜は、低バイアス又は無バイアスの第１の高密度プラズマ絶縁膜と、前記低バイアスよりも高いバイアスの第２の高密度プラズマ絶縁膜とが順次積層してなることを特徴とする付記５に記載の半導体装置。
（付記７）前記キャパシタ構造と前記下部層間絶縁膜との間に形成されてなる水素拡散防止膜を更に含むことを特徴とする付記５又は６に記載の半導体装置。
（付記８）前記水素拡散防止膜は、Ａｌ酸化物、Ａｌ窒化物、Ｔａ酸化物、Ｔａ窒化物、Ｔｉ酸化物、及びＺｒ酸化物から選ばれた一種の材料からなることを特徴とする付記７に記載の半導体装置。
（付記９）前記誘電体膜は、ＰＺＴ又はＳＢＴを材料として形成されていることを特徴とする付記１〜８のいずれか１項に記載の半導体装置。
（付記１０）前記半導体基板の上方に、下部電極と上部電極とにより強誘電体を材料とする誘電体膜を挟持してなるキャパシタ構造を形成する工程と、
前記キャパシタ構造の上方に、少なくとも一部が前記キャパシタ構造と接続されるように、複数の配線を有する配線層を形成する工程と、
前記配線層を覆うように、高密度プラズマ絶縁材料からなる上部層間絶縁膜を形成する工程と
を含み、
隣接する前記配線間において、前記上部層間絶縁膜の前記配線よりも低い個所にボイドが形成されるように制御して、前記上部層間絶縁膜を形成することを特徴とする半導体装置の製造方法。
（付記１１）前記上部層間絶縁膜を形成するに際して、前記半導体基板を載置固定する基板支持台がチャンバー内で上下方向に可変自在とされた高密度プラズマＣＶＤ装置を用いて、
前記半導体基板が前記チャンバー内で上方に位置するほど、堆積される高密度プラズマ絶縁材料の密度が高くなることを利用して、
前記基板支持台に載置固定された前記半導体基板の前記チャンバー内における位置を上下方向に調節して、前記ボイドの形成を制御することを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１２）前記上部層間絶縁膜を、低バイアス又は無バイアスによる高密度プラズマＣＶＤ法を用いた第１の高密度プラズマ絶縁膜と、前記低バイアスよりも高いバイアスによる高密度プラズマＣＶＤ法を用いた第２の高密度プラズマ絶縁膜とを順次積層して形成することを特徴とする付記１０又は１１に記載の半導体装置の製造方法。
（付記１３）前記配線層と前記上部層間絶縁膜との間に水素拡散防止膜を形成する工程を更に含むことを特徴とする付記１０〜１２のいずれか１項に記載の半導体装置の製造方法。
（付記１４）前記水素拡散防止膜を、Ａｌ酸化物、Ａｌ窒化物、Ｔａ酸化物、Ｔａ窒化物、Ｔｉ酸化物、及びＺｒ酸化物から選ばれた一種の材料から形成することを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１５）前記キャパシタ構造を覆うように、高密度プラズマ絶縁材料からなる下部層間絶縁膜を形成する工程を更に含むことを特徴とする付記１０〜１４のいずれか１項に記載の半導体装置の製造方法。
（付記１６）前記下部層間絶縁膜を、低バイアス又は無バイアスによる高密度プラズマＣＶＤ法を用いた第１の高密度プラズマ絶縁膜と、前記低バイアスよりも高いバイアスによる高密度プラズマＣＶＤ法を用いた第２の高密度プラズマ絶縁膜とを順次積層して形成することを特徴とする付記１５に記載の半導体装置の製造方法。
（付記１７）前記キャパシタ構造と前記下部層間絶縁膜との間に水素拡散防止膜を形成する工程を更に含むことを特徴とする付記１５又は１６に記載の半導体装置の製造方法。
（付記１８）前記水素拡散防止膜を、Ａｌ酸化物、Ａｌ窒化物、Ｔａ酸化物、Ｔａ窒化物、Ｔｉ酸化物、及びＺｒ酸化物から選ばれた一種の材料から形成することを特徴とする付記１７に記載の半導体装置の製造方法。
（付記１９）前記下部層間絶縁膜の成膜温度を１７５℃〜４００℃の範囲内の値に調節することを特徴とする付記１５〜１８のいずれか１項に記載の半導体装置の製造方法。
（付記２０）前記下部層間絶縁膜を形成した後、前記下部層間絶縁膜に対してＮ2又はＮ2Ｏのガス種を用いて処理温度を２００℃〜４５０℃の範囲内の値としたプラズマ処理を行う工程を更に含むことを特徴とする付記１５〜１９のいずれか１項に記載の半導体装置の製造方法。
（付記２１）前記誘電体膜を、ＰＺＴ又はＳＢＴを材料として形成することを特徴とする付記１０〜２０のいずれか１項に記載の半導体装置の製造方法。
（付記２２）前記上部層間絶縁膜の成膜温度を１７５℃〜４００℃の範囲内の値に調節することを特徴とする付記１０〜２１のいずれか１項に記載の半導体装置の製造方法。
本発明のエアー・ギャップ・プロセスの一例を示す概略断面図である。 本実施形態の強誘電体メモリの製造方法を工程順に示す概略断面図である。 図２に引き続き、本実施形態の強誘電体メモリの製造方法を工程順に示す概略断面図である。 図３に引き続き、本実施形態の強誘電体メモリの製造方法を工程順に示す概略断面図である。 図４に引き続き、本実施形態の強誘電体メモリの製造方法を示す概略断面図である。 本実施形態で用いるＨＤＰ−ＣＶＤ装置の概略構成を示す模式図である。 図６のＨＤＰ−ＣＶＤ装置を用いて、上記の各条件で層間絶縁膜を実際に形成し、ＳＥＭにより撮影した写真である。
符号の説明
１ 下層
２ Ａｌ配線
３，４５ 配線層
４，３３，４６ 第１のＨＤＰ−ＣＶＤ酸化膜
５，３４，４７ 第２のＨＤＰ−ＣＶＤ酸化膜
３，２７ 下部電極層
４，２８ 強誘電体膜
５，２９ 上部電極層
６，３１ 上部電極
１０ シリコン半導体基板
１１ 素子分離構造
１２ ウェル
１３ ゲート絶縁膜
１４ ゲート電極
１５ キャップ膜
１６ ＬＤＤ領域
１７ サイドウォール絶縁膜
１８ ソース／ドレイン領域
２０ ＭＯＳトランジスタ
２１ 保護膜
２２ 第１の層間絶縁膜
２３，４１ グルー膜
２４ 第１のプラグ
２４ａ，３７ａ，３８ａ，３９ａ，４７ａ ビア孔
２５ 酸化防止膜
２６ 配向性向上膜
３０ 強誘電体キャパシタ構造
３２ 下部電極
３５ 第２の層間絶縁膜
３６ 酸化膜
３７，３８，４７ プラグ
３９ 第２のプラグ
４２，４４ バリアメタル膜
４３ 配線膜
４５ 配線
４８ 第３の層間絶縁膜
４９ ボイド
１０１ ＣＶＤチャンバー
１０２ 高周波アンテナ
１０３ 基板支持台
１０３ａ 上下駆動機構
１０４ 低周波電源
１０５ 原料ガス供給機構

Claims (8)

  1. 半導体基板と、
    前記半導体基板の上方に形成されており、下部電極と上部電極とにより強誘電体を材料とする誘電体膜を挟持してなるキャパシタ構造と、
    前記キャパシタ構造の上方に形成されて、少なくとも一部が前記キャパシタ構造と接続されてなる複数の配線を有する配線層と、
    前記配線層を覆う高密度プラズマＣＶＤ法を用いて形成した絶縁材料からなる上部層間絶縁膜と
    を含み、
    前記上部層間絶縁膜は、低バイアス又は無バイアスの第１のバイアス電圧により形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された、前記第１のバイアス電圧よりも高い第２のバイアス電圧により形成された第２の絶縁膜とを有し、前記第２の絶縁膜は、隣接する前記配線間において前記配線の上部よりも低い個所にボイドが形成されてなることを特徴とする半導体装置。
  2. 前記配線層と前記上部層間絶縁膜との間に形成されてなる水素拡散防止膜を更に含むことを特徴とする請求項１に記載の半導体装置。
  3. 前記キャパシタ構造を覆う高密度プラズマＣＶＤ法を用いて形成した絶縁材料からなる下部層間絶縁膜を更に含むことを特徴とする請求項１又は２に記載の半導体装置。
  4. 半導体基板の上方に、下部電極と上部電極とにより強誘電体を材料とする誘電体膜を挟持してなるキャパシタ構造を形成する工程と、
    前記キャパシタ構造の上方に、少なくとも一部が前記キャパシタ構造と接続されるように、複数の配線を有する配線層を形成する工程と、
    前記配線層を覆うように、高密度プラズマＣＶＤ法を用いて、絶縁材料からなる上部層間絶縁膜を形成する工程と
    を含み、
    前記上部層間絶縁膜を、低バイアス又は無バイアスの第１のバイアス電圧による高密度プラズマＣＶＤ法を用いて形成した第１の絶縁膜と、前記第１のバイアス電圧よりも高い第２のバイアス電圧による高密度プラズマＣＶＤ法を用いて形成した第２の絶縁膜とを順次積層して形成し、
    隣接する前記配線間において、前記第２の絶縁膜の前記配線の上部よりも低い個所にボイドが形成されるように制御して、前記第２の絶縁膜を形成することを特徴とする半導体装置の製造方法。
  5. 前記上部層間絶縁膜を形成するに際して、前記半導体基板を載置固定する基板支持台がチャンバー内で上下方向に可変自在とされた高密度プラズマＣＶＤ装置を用いて、
    前記半導体基板が前記チャンバー内で上方に位置するほど、堆積される絶縁材料の密度が高くなることを利用して、
    前記基板支持台に載置固定された前記半導体基板の前記チャンバー内における位置を上下方向に調節して、前記ボイドの形成を制御することを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 前記キャパシタ構造を覆うように、高密度プラズマＣＶＤ法を用いて、絶縁材料からなる下部層間絶縁膜を形成する工程を更に含むことを特徴とする請求項４又は５に記載の半導体装置の製造方法。
  7. 前記誘電体膜を、ＰＺＴ又はＳＢＴを材料として形成することを特徴とする請求項４〜６のいずれか１項に記載の半導体装置の製造方法。
  8. 前記上部層間絶縁膜の成膜温度を１７５℃〜４００℃の範囲内の値に調節することを特徴とする請求項４〜７のいずれか１項に記載の半導体装置の製造方法。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7687394B2 (en) * 2005-12-05 2010-03-30 Dongbu Electronics Co., Ltd. Method for forming inter-layer dielectric of low dielectric constant and method for forming copper wiring using the same
US7485528B2 (en) 2006-07-14 2009-02-03 Micron Technology, Inc. Method of forming memory devices by performing halogen ion implantation and diffusion processes
JP5423056B2 (ja) * 2009-03-02 2014-02-19 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2011061085A (ja) * 2009-09-11 2011-03-24 Toshiba Corp 強誘電体記憶装置
JP5635301B2 (ja) 2010-05-12 2014-12-03 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法
KR102345675B1 (ko) * 2015-07-13 2021-12-31 에스케이하이닉스 주식회사 스위치드-커패시터 디시-디시 컨버터 및 그 제조방법
JP2017228599A (ja) * 2016-06-21 2017-12-28 ソニー株式会社 半導体装置、及び半導体装置の製造方法
US11133248B2 (en) * 2019-11-11 2021-09-28 Xia Tai Xin Semiconductor (Qing Dao) Ltd. Semiconductor structure and method for fabricating the same
WO2022019155A1 (ja) * 2020-07-20 2022-01-27 ソニーセミコンダクタソリューションズ株式会社 配線構造およびその製造方法、ならびに撮像装置
US20220406782A1 (en) * 2021-06-18 2022-12-22 Abhishek A. Sharma Backend memory with air gaps in upper metal layers

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01108382A (ja) * 1987-10-21 1989-04-25 Nec Corp プラズマ気相成長装置
JPH0897379A (ja) * 1994-09-27 1996-04-12 Sony Corp 半導体集積回路とその製法
JP2853661B2 (ja) * 1996-06-27 1999-02-03 日本電気株式会社 半導体集積回路装置の製造方法
JP2000022981A (ja) 1998-07-03 2000-01-21 Hitachi Ltd ディスプレイ装置
JP2000100976A (ja) * 1998-09-21 2000-04-07 Matsushita Electronics Industry Corp 半導体メモリアレイ装置およびその製造方法
JP2001135631A (ja) * 1999-11-10 2001-05-18 Matsushita Electronics Industry Corp 半導体装置及びその製造方法
US20020175145A1 (en) * 2001-05-25 2002-11-28 Shyh-Dar Lee Method of forming void-free intermetal dielectrics
JP2003347218A (ja) * 2002-05-28 2003-12-05 Renesas Technology Corp ガス処理装置および半導体装置の製造方法
JP2004087807A (ja) * 2002-08-27 2004-03-18 Fujitsu Ltd 半導体装置及びその製造方法
US7456116B2 (en) * 2002-09-19 2008-11-25 Applied Materials, Inc. Gap-fill depositions in the formation of silicon containing dielectric materials
JPWO2004095578A1 (ja) * 2003-04-24 2006-07-13 富士通株式会社 半導体装置及びその製造方法
US6881668B2 (en) * 2003-09-05 2005-04-19 Mosel Vitel, Inc. Control of air gap position in a dielectric layer
JP2005183842A (ja) * 2003-12-22 2005-07-07 Fujitsu Ltd 半導体装置の製造方法

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