KR100847040B1 - 반도체 장치와 그 제조 방법 - Google Patents

반도체 장치와 그 제조 방법 Download PDF

Info

Publication number
KR100847040B1
KR100847040B1 KR1020067023449A KR20067023449A KR100847040B1 KR 100847040 B1 KR100847040 B1 KR 100847040B1 KR 1020067023449 A KR1020067023449 A KR 1020067023449A KR 20067023449 A KR20067023449 A KR 20067023449A KR 100847040 B1 KR100847040 B1 KR 100847040B1
Authority
KR
South Korea
Prior art keywords
oxide film
silicon oxide
film
semiconductor device
high frequency
Prior art date
Application number
KR1020067023449A
Other languages
English (en)
Other versions
KR20070022259A (ko
Inventor
가즈토시 이즈미
Original Assignee
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 가부시끼가이샤 filed Critical 후지쯔 가부시끼가이샤
Priority to KR1020067023449A priority Critical patent/KR100847040B1/ko
Publication of KR20070022259A publication Critical patent/KR20070022259A/ko
Application granted granted Critical
Publication of KR100847040B1 publication Critical patent/KR100847040B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors

Abstract

산화물 유전체 커패시터의 특성 열화를 억제하고, 보이드 발생을 억제하면서 커패시터 사이, 전극 사이의 갭(gap)을 충전할 수 있는 반도체 장치의 제조 방법을 제공한다.
반도체 장치의 제조 방법은, (a) 반도체 소자를 형성한 반도체 기판 상방에, 산화물 유전체 커패시터를 형성한 기판을 준비하는 공정과, (b) 상기 산화물 유전체 커패시터를 덮어서, 제 1 조건의 고밀도 플라스마(HDP) CVD로 산화 실리콘 막을 퇴적하는 공정과, (c) 상기 공정 (b) 뒤, 상기 제 1 조건보다 고주파 바이어스를 높인 제 2 조건의 HDPCVD로 산화 실리콘 막을 퇴적하는 공정을 포함한다.

Description

반도체 장치와 그 제조 방법{SEMICONDUCTOR DEVICE AND PROCESS FOR FABRICATING SAME}
본 발명은, 반도체 장치와 그 제조 방법에 관한 것으로서, 특히 산화물 유전체 커패시터를 갖는 반도체 장치와 그 제조 방법에 관한 것이다.
다이나믹 랜덤 액세스 메모리(DRAM)는, 1개의 트랜지스터와 1개의 커패시터로 1개의 메모리 셀을 구성한다. 작은 커패시터로 원하는 용량을 실현하려면, 커패시터의 유전체막의 유전율은 높으면 높을수록 바람직하다. 유전체막이 강유전체이면 분극 특성을 기억할 수 있고, 불휘발성의 페로일렉트릭 랜덤 액세스 메모리(FeRAM)를 실현할 수 있다.
비유전률이 10 이상, 보다 바람직하게는 50 이상의 고유전체로는, 바륨스트론튬티타네이트(BST) BaSrTiO 등의 페로브스카이트형 결정 구조를 갖는 산화물이 알려져 있다. 또한, 강유전체로는, 마찬가지로 페로브스카이트형 결정 구조를 갖는 산화물인 PbZrTiO(PZT)이나 SrBiTiO(SBT) 등이 알려져 있다. 이것들의 페로브스카이트형 산화물 유전체는, 졸ㆍ겔(gel) 법 등의 스핀 온, 스퍼터링, 화학기상 퇴적(CVD) 등에 의해 성막할 수 있다. 이하, 주로 페로브스카이트형 산화물 강유전체를 사용한 강유전체 커패시터를 예로 들어서 설명하지만, 제한적 의미를 갖는 것이 아니다.
페로브스카이트형 산화물 강유전체를 성막해도, 성막한 그대로의 상태에서는, 무정형 상이거나, 결정화가 불충분이거나 한 것이 많다. 또한, 산소가 결핍한 것도 있다. 이러한 경우, 성막한 그대로의 산화물 강유전체는, 그대로는 유용한 산화물 강유전체로 사용할 수 없다. 따라서, 성막후, 산화성 분위기 중에서 어닐링하는 것이 필요하다. 산화성 분위기 중에서의 어닐링은, 트랜지스터, W 플러그 등의 하지 구조에 악영향을 미칠 가능성이 있다.
일단, 결핍 산소를 보충하고, 결정화를 행하는 처리를 행해도, 그 후에 고온에서 수소 등의 환원성 분위기에 접촉하면, 산화물 강유전체의 특성은 다시 열화 하는 경우가 많다. 강유전체 커패시터를 형성한 후, 그 표면을 산화막 등의 절연막으로 덮는다. 수소를 다량 함유한 가스를 이용하여 고온에서 산화 실리콘막을 성막하면, 수소가 강유전체의 특성을 열화시키는 경우가 많다.
USP 5,953,619(일본 특개평11-547l6호)는, 실리콘 기판에 스위칭 MOS 트랜지스터를 형성한 후, 절연 게이트 전극을 덮어서 기판 위에 보로포스포실리케이트 글라스(BPSG) 등의 층간 절연막을 형성하고, 컨택트 구멍을 형성하고, Ti/TiN/W 등의 도전층을 매립해서 도전성 플러그를 형성하고, 그 위에 질화실리콘 막, 산화 실리콘 막을 형성한 후, 강유전체 커패시터를 형성하는 것을 교시한다. 산화성 분위기 중에서 어닐링을 행해도, 질화실리콘 막이 산소 차폐 막이 되어, 하지 구조를 산화성 분위기로부터 보호한다. 산화 실리콘 막은 접착층의 기능을 갖는다. 강유전체 커패시터를 작성한 후, 테트라에틸오르쏘실리케이트(TEOS)(tetra ethyl ortho silicate)를 실리콘 소스로 한 플라스마 여기(PE) 화학기상퇴적(CVD)으로 산화 실리콘 막을 형성하여, 커패시터 사이를 매립하는 층간 절연막을 형성하고, 그 후 트랜지스터와 커패시터를 접속하는 A1 배선을 형성한다. TEOS(tetra ethyl ortho silicate) 산화막을 사용함으로써 수소의 발생을 억제하고, 강유전체 커패시터의 특성이 열화하는 것을 억제한다.
최근, 반도체 장치의 고집적화와 함께, 강유전체 메모리도 집적도가 올라가, 강유전체 커패시터 사이, 전극 사이의 갭(gap)은 좁아지고 있다. 배선 룰 0.35㎛에서의 다층 배선, 배선 룰 0.18㎛ 이하에서의 구성에 TEOS 산화막을 사용하면, 좁은 갭을 산화 실리콘 막으로 매립하는 매립 특성(gap filling)이 부족해서, 보이드가 발생하게 되었다.
[발명의 개시]
본 발명의 목적은, 산화물 유전체 커패시터 사이, 전극 사이의 갭(gap)을 보이드 없게 산화 실리콘 막으로 충전하고, 또한 커패시터의 특성 열화를 억제한 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은, 산화물 유전체 커패시터의 특성 열화를 억제하고, 보이드 발생을 억제하면서 커패시터 사이, 전극 사이의 갭(gap)을 충전할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 특성이 뛰어난 강유전체 커패시터를 갖는 고집적도 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은, 특성이 뛰어난 강유전체 커패시터를 고집적도로 형 성할 수 있고, 보이드가 생기지 않도록 커패시터 사이를 매립할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 1 관점에 의하면, (a) 반도체 소자를 형성한 반도체 기판 상방에, 산화물 유전체 커패시터를 형성한 기판을 준비하는 공정과, (b) 상기 산화물 유전체 커패시터를 덮어서, 제 1 조건의 고밀도 플라스마(HDP) CVD로 산화 실리콘 막을 퇴적하는 공정과, (c) 상기 공정 (b)의 뒤, 상기 제 1 조건보다 고주파 바이어스를 높인 제 2 조건의 HDPCVD로 산화 실리콘 막을 퇴적하는 공정을 포함하는 반도체 장치의 제조 방법이 제공된다.
본 발명의 다른 관점에 의하면, 반도체 기판과, 상기 반도체 기판에 형성된 반도체 소자와, 상기 반도체 소자를 덮고, 상기 반도체 기판 위에 형성된 층간 절연막과, 상기 층간 절연막 위에 형성된 산화물 유전체 커패시터와, 상기 산화물 유전체 커패시터를 덮고, 상기 층간 절연막 위에 퇴적된 Si가 풍부한 제 1 산화 실리콘 막과, 상기 제 1 산화 실리콘 막의 상방에 퇴적되어, 상기 제 1 산화 실리콘 막보다 Si 조성이 낮은 제 2 산화 실리콘 막을 갖는 반도체 장치가 제공된다.
도 1a와 1b는, 강유전체 랜덤 액세스 메모리(FeRAM)의 등가 회로도 및 평면 배치의 예를 나타내는 평면도.
도 2는, 실시예에서 사용하는 고밀도 플라스마(HDP) 화학기상퇴적(CVD) 장치의 단면도.
도 3a와 3b는, 실험에 사용한 샘플의 구성을 개략적으로 나타내는 단면도와, 실험 결과를 나타내는 그래프.
도 4a ~ 4d는, 실시예에 의한, 강유전체 커패시터를 갖는 반도체 장치의 제조 방법의 주요 공정을 나타내는 단면도.
도 4e ~ 4h는, 실시예에 의한, 강유전체 커패시터를 갖는 반도체 장치의 제조 방법의 주요 공정을 나타내는 단면도.
도 5는, 반도체 장치의 강유전체 커패시터와 다층 배선 부분의 구성 예를 나타낸 단면도.
[발명을 실시하기 위한 최량의 형태]
도 1a는 FeRAM의 회로 구성 예를 나타낸다. 도면에는 4개의 메모리 단위를 나타낸다. MOS 트랜지스터(TR1)와 강유전체의 FeRAM 커패시터(FC1)가 1개의 메모리 단위(MC1)를 구성한다. 마찬가지로, MOS 트랜지스터(TR2)와 FeRAM 커패시터(FC2)가 메모리 단위(MC2)를 구성하고, MOS 트랜지스터(TR3)와 FeRAM 커패시터(FC3)가 메모리 단위(MC3)를 구성하며, MOS 트랜지스터(TR4)와 FeRAM 커패시터(FC4)가 메모리 단위(MC4)를 구성한다. 상하로 늘어선 2개의 트랜지스터의 소스 영역은 공통의 반도체 영역에 구성되어, 비트 선(BL1,BL2)에 접속된다. 가로로 늘어선 MOS 트랜지스터의 게이트 전극은 공통의 워드 선(WL1,WL2)에 접속된다. 커패시터의 대향 전극은 플레이트 선(PLl,PL2)에 접속된다. 또한, FeRAM 커패시터 대신 상유전체 커패시터를 사용하면, DRAM이 된다.
1 트랜지스터와 1 커패시터로 1 메모리 셀을 구성해도 좋지만, 동일한 워드(word) 선에 접속된 2개의 트랜지스터와 각 트랜지스터에 접속된 커패시터로 1 메모리 셀을 구성해도 좋다. 비트 선(BL1)과 비트 선(BL2)을 BL과 /BL로서, 상보적 데이터를 기억하게 함으로써 신호의 마진(margin)은 2배가 된다.
도 1b는, 도 1a의 회로를 실현하는 반도체 장치의 평면 구성예를 나타낸다. 반도체 활성 영역(AR1,AR2)과, 그 상방에 배치된 게이트 전극(word line WL1, WL2의 일부)은, 4개의 트랜지스터(TR1 ~ TR4)를 구성한다. 트랜지스터의 상하에 4개의 FeRAM 캐패시터(FC1 ~ FC4)가 배치되어 있다. FeRAM 캐패시터(FC1)와 커패시터(FC3)는 횡방향으로 나란히 배치되고 FeRAM 캐패시터(FC2)와 커패시터(FC4)도 횡방향으로 나란히 배치되어 있다. 집적도가 오르면 캐패시터 사이의 갭은 좁아, 예를 들면 0.35㎛, 0.18㎛ 정도로 된다.
좁은 갭(gap)을 산화 실리콘 등의 절연막으로 매립하기 위해서는, 매립 특성이 좋은 성막 방법을 사용할 필요가 있다. 매립 특성이 뛰어난 산화 실리콘 막의 성막 방법은, 고밀도 플라즈마(HDP)CVD이다. HDP 산화 실리콘 막은, 통상 실란(SiH4), O2, Ar을 원료 가스로 사용한다. 실란이 분해하면 다량의 수소가 발생한다. FeRAM 커패시터를 덮어서 HDPCVD로 산화 실리콘 막을 성막하면, FeRAM 커패시터의 특성이 열화된다. 매립 특성과 FeRAM 커패시터의 특성 유지가 트레이드오프의 관계가 된다.
도 2는, 매립 특성이 뛰어난 유도 결합형 HDPCVD 장치의 구성을 나타낸다. Al제 챔버 월(CW)의 상면에 고주파(RF)를 투과하는 알루미나제의 RF 창(RFW)이 마련되어져, 그 위에 수 턴(turn)의 코일(RFC)이 배치되어, 13.56MHz의 고주파 전력 이 공급된다. 챔버 월(CW)에는 복수의 가스 노즐(GN)이 구비되어, 원하는 가스를 공급하고, 혼합 가스 분위기를 형성한다. 상하 방향으로 이동할 수 있는 스테이지(ST) 위에 정전 처크(ESC)가 구비되어, 웨이퍼(WF)를 흡착한다. 스테이지(ST)에는, 주파수 4MHz, 바이어스 파워 2.0kw ~ 3.0kw의 고주파 바이어스가 인가된다. 챔버 내의 공간은 진공 배기 장치에 접속되어, 원하는 진공도로 유지할 수 있다. 예를 들면, SiH4, O2, Ar을 소정 유량비로 공급하고, RF 전력, 고주파 바이어스를 인가함으로써 RF 창(RFW) 하부에 고밀도의 플라스마(PLS)를 발생시켜, 웨이퍼(WF) 위에 산화 실리콘 막을 퇴적할 수 있다. HDPCVD는, 디포지션과 스퍼터링을 동시에 진행하는 프로세스이며, 볼록부에서는 스퍼터링이 우선적으로 진행되므로 매립 특성이 향상된다고 할 수 있다.
본 발명자는, 수소의 영향을 저감하기 위해서 고주파 바이어스를 오프로 하는 것을 생각했다. 고주파 바이어스 없는 산화 실리콘 막의 HDPCVD를 행하면, 매립 특성이 저하된다. 그래서, 성막 초기를 고주파 바이어스 없이 하여 물성을 바꾼 얇은 산화 실리콘 막을 퇴적하고, 그 후 고주파 바이어스를 온으로 하여, 매립 특성이 뛰어난 산화 실리콘 막을 성막한다. 하층 산화 실리콘 막이 수소 차폐 능을 나타내면, 강유전체 커패시터의 특성 열화를 억제할 수 있다. 상층 산화 실리콘 막을 통상의 HDPCVD로 형성함으로써, 매립 특성의 유지를 도모한다.
도 3a는, 샘플의 구성을 나타낸다. 실리콘 기판의 하지(US) 위에 귀금속의 하부 전극(EL), PZT의 강유전체층(FeL), 귀금속의 상부 전극(EU)이 형성되어, FeRAM 커패시터(FC)가 형성되어 있다. FeRAM 커패시터(FC)를 덮고, 우선 고주파 바이어스 없는 HDPCVD로, SiH4, O2, Ar을 원료 가스로 해서 하층 산화 실리콘 막(OX1)을 퇴적하고, 그 후 고주파 바이어스를 온으로 하여 상층 산화 실리콘 막(OX2)을 퇴적했다. 하층 산화 실리콘 막(OX1)의 두께를 변화시켜, FeRAM 커패시터 특성의 수율을 측정했다.
도 3b는, 실험 결과를 나타내는 그래프이다. 특성(s1)은, 하층 산화 실리콘 막(OX1)의 두께를 9nm로 했을 때의 결과이다. 제조 후 192시간에서 수율은 100%에 가깝지만, 시간의 경과와 함께 수율이 저하하여, 528시간 후에는 수율이 약 92%까지 저하된다. 특성(s2)은, 하층 산화 실리콘 막(OX1)의 두께를 12.7nm로 했을 때의 결과이다. 528시간까지의 측정 시간 중, 제조 수율은 거의 100%이었다. 하층 산화 실리콘 막(OX1)의 두께를, 18.5nm, 39nm, 49.5nm로 했을 때도 양호한 결과가 얻어졌다.
이들 실험 결과로부터, 고주파 바이어스를 인가한 HDPCVD로 FeRAM 커패시터를 덮어서 산화 실리콘 막을 퇴적하면, 성막 손상이 생기는 것, 성장 초기에 고주파 바이어스를 오프로 하면 성막 손상이 감소하는 것, 두께 1Onm 이상의 하층 산화 실리콘 막을 고주파 바이어스 없이 성막하면, 비율은 거의 100%로 할 수 있다는 것을 알았다. 덧붙여, 고주파 바이어스 없는 HDPCVD로 형성한 산화 실리콘은 Si가 풍부했다. 고주파 바이어스 없는 HDPCVD로 형성한 Si가 풍부한 산화 실리콘은, 수소, 수분에 대해서 확산 방지 기능(이하, 수소 차폐능이라고도 부른다)을 갖는다고 생각된다.
고주파 바이어스 없는 HDPCVD로 형성하는 하층 산화 실리콘 막은 두터울수록 수소, 수분에 대한 확산 방지 능력이 높아지지만, 매립 특성은 저하한다. 고주파 바이어스 없는 HDPCVD로 형성하는 하층 산화 실리콘 막은 너무 두텁게 성막하는 것은 바람직하지 않고, 50nm 이하가 바람직하다. 수소, 수분에 대해 확산 방지 기능을 갖게 하기 위해서는 10nm 이상이 바람직하다. 즉, 10nm ~ 50nm의 하층 산화 실리콘 막을 고주파 바이어스 없이 성막하는 것이 바람직하다. HDPCVD를 행할 때의 기판 온도는, 175℃ ~ 350℃가 바람직하다.
SiH4, O2, Ar 대신, SiH4, N2O, Ar을 원료 가스로 SiON 층을 성막할 수도 있다. 산화 실리콘에 F를 첨가하여, 유전율을 내리는 것도 가능하다. SiF4/O2/Ar을 포함하는 원료 가스를 이용하여 HDPCVD를 행해서, 저유전율 막을 형성할 수 있다.
고주파 바이어스 없는 산화 실리콘 막 HDPCVD에 앞서, Al 산화막, Al 질화막, Ta 산화막, Ta 질화막, Ti 산화막, Zr 산화막 등의 수소 확산 방지능을 갖는 절연막을 성막하면, 수소 확산 방지능을 향상시킬 수 있다. 또한, 고주파 바이어스를 낮게 한 HDPCVD로 산화 실리콘 막을 성막한 후, 또는 고주파 바이어스의 낮은 HDPCVD와 고주파 바이어스를 높게 한 HDPCVD로 산화 실리콘 막을 성막한 후, N2 또는 N2O를 사용해서 플라스마 처리를 행하고, 탈수 처리, 막질 개선을 행할 수도 있다. 이 때의 기판 온도는, 200℃ ~ 450℃가 바람직하다. 갭(gap)을 충전한 뒤, TEOS를 사용한 플라즈마 CVD로 산화 실리콘 막을 성막해도 좋다. TEOS를 사용한 플라즈마 CVD로 산화막을 형성한 후, N2 또는 N2O를 사용한 플라스마 처리를 행해도 효과적이다. 수소 발생량을 억제할 수 있다. 그 후 화학 기계 연마로 평탄화를 행할 수도 있다. HDPCVD 중, SiH4 등의 실리콘 소스 가스의 유량에 대한 Ar, O2 등의 다른 가스의 유량의 비를 제어하여, 디포지션과 스퍼터링의 비를 바꾸어도 좋다.
또한, 성장 초기를 고주파 바이어스 없이 하는 경우를 설명했지만, 성장 초기의 고주파 바이어스를 저하함으로써도 동일한 효과를 얻을 수 있다. 고주파 바이어스를 처음 낮게, 그 후 서서히 높게 하는 것도 가능하다.
다층 배선을 행할 경우 등, 산화 실리콘 막의 전체 두께가 두꺼워질 경우, 고주파 바이어스 없이 성막하는 산화 실리콘 막과 고주파 바이어스를 갖고 성막하는 산화 실리콘 막을 적당히 적층해도 좋다. 즉, 산화 실리콘 막의 총 두께 중에 복수 층의 고주파 바이어스 없는 산화 실리콘 막을 삽입해도 좋다.
고주파 바이어스 없이 산화 실리콘 막을 성막할 때, 고주파 바이어스를 갖고 성막하는 경우보다 총 유량을 내리는 것도 유효하다. 고주파 바이어스 없이 산화 실리콘 막을 성막할 때, 실란 유량의 총 유량에 대한 비를 내리는 것도 유효하다. 예를 들면, 실란 SiH4의 유량에 대한 O2의 유량을 5배 이상으로 한다.
이하, 도면을 참조하여 본 발명의 실시예에 의한 반도체 장치의 제조 방법의 주요 공정을 설명한다.
도 4a에 나타낸 바와 같이, p형 실리콘 기판(11)의 표면에, 국소 산 화(LOCOS)에 의해, 두께 약 500nm의 필드 산화막(12)을 형성한다. 또한, 실리콘 기판(11)이 p형을 갖는 경우를 예시하지만, 실리콘 기판(11)의 표면에 원하는 n형 웰, p형 웰, n형 웰 중 p형 웰을 만들 수도 있다. 또한, 도전형을 전부 반전해도 좋다. LOCOS 대신, 샤로트렌치아이소레이션(STI)으로 소자 분리 영역을 형성하여도 좋다.
필드 산화막(12)으로 획정된 실리콘 기판(11)(활성영역 AR) 표면에, 열 산화에 의하여 두께 약 15nm의 게이트 산화막(13)을 형성한다. 게이트 산화막(13) 위에, 두께 약 120nm의 다결정 실리콘 층(14a), 두께 약 150nm의 텅스텐 실리사이드(WSi) 층(l4b)을 성막하여, 게이트 전극층(14)을 형성한다. 또한, 게이트 전극층의 작성은, 스퍼터링, CVD 등에 의해 행할 수 있다. 게이트 전극층(14) 위에, CVD에 의해 실리콘 산화막(15)을 더 형성한다. 실리콘 산화막(15) 위에, 레지스트 패턴을 형성하여, 실리콘 산화막(15), 게이트 전극층(14)을 동일 형상으로 패터닝한다. 그 후, 레지스트 마스크를 제거한다.
게이트 전극층(14)과 실리콘 산화막(15)의 패턴을 마스크로서, 실리콘 기판(11) 표면에 저불순물 농도의 n형 불순물의 이온 주입을 행하여, 저농도 n형 불순물 도핑 영역(익스텐션)(21)을 형성한다. 또한, 실리콘 기판 위에 CMOS 회로를 작성하는 경우에는, n채널 영역과 p채널 영역으로 나누어서 이온 주입을 행한다.
이온 주입은, 예를 들면 n채널 트랜지스터에 대하여는 P 및/또는 As를 이온 주입하고, p채널 트랜지스터에 대하여는, 예를 들면 BF2를 이온 주입한다. 예를 들 면, 도스량은 1O13 정도이다.
도 4b에 나타낸 바와 같이, 게이트 전극 구조를 덮어서 실리콘 기판(11) 전면 위로 고온 산화(HTO) 막을 기판 온도 800℃에서 두께 150nm 정도 퇴적한다. 그 후 반응성 이온 에칭(이방성 에칭)을 함으로써, 평탄 면상의 HTO 막을 제거하고, 게이트 전극 구조의 측벽 위에만 측벽을 남긴다. 또한, 게이트 전극 상면에는, 앞서 형성한 실리콘 산화막(15)이 남는다. 이후, 실리콘 산화막(15), 측벽을 합쳐, 제 1 절연막(17)이라고 부른다.
제 1 절연막(17)을 마스크로 사용하여, 고농도의 이온 주입을 행하여, 고불순물 농도의 보다 깊은 소스/드레인 영역(22)을 형성한다. n채널 트랜지스터에 대하여는, 예를 들면 As를 도스량 1014 ~ 1015cm-2 정도 이온 주입하고, p채널 트랜지스터에 대하여는, 예를 들면 BF2를 도스량 1014 ~ 1015cm-2 정도 이온 주입한다.
도 4c에 나타낸 바와 같이, 실리콘 기판(11) 전면 위에, 보로포스포실리케이트글라스(BPSG), 옥시질화물, 실리콘 산화물 등의 산화막(18)을 성막한다. 산화막(18)을 성막한 후, 표면을 평탄화해서 두께를 1㎛ 정도로 한다.
산화막(18)은, 단일 층으로 형성할 경우 외에, 복수 층을 적층하여 형성할 경우도 있다. 예를 들어, 아래에 두께 약 200nm의 옥시질화물 층을 형성하고, 그 위에 플라즈마 여기 테트라에톡시실란(TEOS) 산화막을 형성하여도 좋다. 산화막(18)의 평탄화는, 리플로우, 화학 기계 연마(CMP), 에치백 등을 이용하여 행할 수 있다.
산화막(18)의 표면을 평탄화한 뒤, MOS 트랜지스터의 소스/드레인 영역을 노출하는 컨택트 구멍(19)을 형성한다. 컨택트 구멍(19)의 형성은, 예를 들어 직경 약 0.5㎛ 정도의 개구를 갖는 레지스트 마스크를 사용하여, 반응성 이온 에칭에 의해 행할 수 있다.
컨택트 구멍(19)을 형성한 기판 위에, 배선층을 형성한다. 배선층은, 예를 들면, 두께 약 20nm의 Ti 층과 두께 약 50nm의 TiN 층의 적층으로 형성한 글루 금속 층(24)과, 그 위에 퇴적한 W 층(25)으로 형성한다. 글루 금속층은, 예를 들면 스퍼터링으로 퇴적한다. W 층은, 예를 들어, WF6와 H2를 사용한 CVD에 의해 두께 약 800nm 퇴적한다. 이 배선층 형성에 의해, 컨택트 구멍(19)이 매립되어, 소스/드레인 영역(22)에 접속된 배선층이 형성된다.
도 4d에 나타낸 바와 같이, 산화막(18) 상의 W 층(25) 및 글루 금속층(24)을 에치백에 의해서 제거한다. 에치백은, C1계 가스를 사용한 건식 에칭에 의해 행할 수 있다. 또한, 화학 기계 연마(CMP)에 의해 산화막(18) 상의 W 및 글루 금속층을 제거해도 좋다. 에치백 또는 CMP 공정에 의해, 산화막(18a)과 W 층(25a), 글루 금속층(24a)의 금속 플러그가 거의 동일한 평탄한 평면을 형성한다. 에치백를 행했을 때에는, W 층(25a)의 표면이 주위보다 내려갈 경우가 있다.
도 4e에 나타낸 바와 같이, 평탄화된 평면 위에 기판 온도 350℃ 정도의 저온에서 플라즈마 촉진(PE) CVD에 의해, 두께 50nm ~ 100nm 정도의 질화막(26)을 퇴 적한다. 질화막 형성을 저온에서 행하는 것은, W층(25a)의 산화를 방지하고, 실리콘 기판과 접하는 Ti 층이 실리사이드화 반응을 일으켜, 접합을 파괴하는 것을 방지하기 위해서이다.
바람직하게는, 질화막 형성 후, 두께 약 80nm 정도의 산화막을 더 적층한다. 이 산화막은, 예를 들면, TEOS를 사용한 플라스마 촉진 CVD에 의한 TEOS 산화막에 의해 형성한다. 기판 온도를 제한함으로써, 실리사이드화 반응에 의한 접합 파괴를 방지한다.
질화막은, 컨택트 구멍 내에 매립된 금속 플러그를 덮고, 그 후의 공정에서 표면으로부터 산소가 침입해, 금속 플러그가 산화하는 것을 방지한다.
질화막 위에 산화막을 형성한 경우에는, 그 위에 형성하는 커패시터 하부 전극과의 밀착성이 향상한다. 이하, 단독의 질화막의 경우, 질화막과 산화막의 적층의 경우를 포함하여, 층(26)을 산소 차폐 절연막이라고 부른다.
산소 차폐 절연막(26) 위에, 막 두께 20 ~ 30nm의 Ti 층과 막 두께 150nm의 Pt 층의 적층으로 이루어지는 하부 전극(27), 막 두께 300nm의 PZT 유전체막(28), 막 두께 150nm의 Pt로 이루어지는 상부 전극(29)을 각각 스퍼터링에 의해 성막한다. PZT 유전막(28)은, 퇴적한 그대로의 상태에서는 무정형 상이며, 분극 특성을 갖지 않는다.
PZT 유전체막(28)을 작성한 후, 상부 전극(29)을 퇴적하기 전에, 또는 상부 전극(29)을 퇴적한 뒤에, O2 분위기 중에서 어닐링 처리를 행한다. 예를 들면, 1 기압의 O2 분위기 중에서 850℃, 약 5초간의 어닐링 처리를 행한다. 이러한 어닐링 처리는, 래피드 써멀 어닐링(RTA) 장치를 이용하여 행할 수 있다. 또한, RTA 대신 저항로를 사용하여, 800℃ 이상, 10분간 이상의 어닐링 처리를 행해도 좋다. 예를 들어, 800℃ 약 30분간의 어닐링 처리를 행한다.
이러한 산소 분위기 중의 어닐링 처리에 의해, PZT 유전체막(28)은 다결정화하여, 예를 들어, 약 30μC/cm2의 분극율을 나타내게 된다. W 층(25a)은, 산소 차폐 절연막(26)으로 덮어져 있기 때문에, 산화가 방지된다. 만약 W층(25a)이 산화되면, 체적 팽창에 의해 적층 구조가 파괴될 위험성이 생긴다. 예를 들면, 높이 방향으로 1㎛나 부풀어오르는 일이 있다.
도 4f에 나타낸 바와 같이, 상부 전극(29), 유전체막(28), 하부 전극(27)의 패터닝을 주지의 포토리소그래피 기술을 이용하여 행한다. 패터닝에 의해, 하부 전극(27a), 유전체막(28a), 상부 전극(29a)이 형성된다. 또한, 작성되는 단차를 완만하게 하기 위해서는, 하층에서 상층을 향해서 서서히 면적을 작게 하는 것이 바람직하다.
커패시터의 패터닝 후, 다시 산소 분위기 중, 500 ~ 650℃의 온도에서 리커버리(recovery) 어닐링을 행한다.
또한, PZT 유전체막(28a)은, 하부 전극 위로(111) 배향을 나타냈을 때에 뛰어난 분극 특성을 나타낸다. 이러한 결정 방위를 실현하려면, 하부 전극(27a)의 Ti 막 두께를 제어하는 것, 및 산소 이외의 PZT 성분을 PbxZryTi1-y라고 표기했을 때, PZT 유전체막(28a) 중의 Pb 양을, 예를 들면 x = 1 ~ 1.4, 보다 바람직하게 약 1.1로 제어하는 것이 바람직하다. PZT 유전체막 작성 후에는, 수소 등의 환원성 가스를 포함하는 고온 공정을 가능한 한 피하는 것이 바람직하다.
도 4g에 나타낸 바와 같이, 작성된 커패시터를 덮어서 기판 전면 위로 상기의 고주파 바이어스 없이 HDPCVD에 의해, Si가 풍부한 제 1 산화 실리콘 막(30)을 두께 10nm ~ 50nm로 성막한다. 수소(수분) 확산 방지막(30)이 형성된다. 그 후에, 고주파 바이어스를 온으로 해서, 매립 특성이 좋은 HDPCVD에 의해, Si 조성을 내린 (화학량론에 가깝다) 제 2 산화 실리콘 막(34)을 원하는 두께로 성막한다. CMP을 실시해서, 표면을 평탄화한다.
도 4h에 나타낸 바와 같이, 수소 확산 방지막을 제 1 수소 확산 방지막(30a), 제 2 수소 확산 방지막(30b)의 적층 등으로 할 수도 있다. 한쪽은 상술한 Si가 풍부한 산화 실리콘 막으로 하고, 다른 쪽은 Al 산화물, Al 질화물, Ta 산화물, Ta 질화물, Ti 산화물, Zr 산화물의 어느 층으로 한다. 그 후, 필요에 따라 다층 배선을 형성한다.
강유전체 메모리의 통상의 구성, 제조 프로세스에 관해서는, USP 5,953,619(일본 특개평11-54716호)(참조에 의해 본 명세서에 포함시킨다)를 참조할 수 있다.
도 5는, FeRAM 커패시터 및 그 위의 다층 배선의 구성예를 나타낸다. 층간 절연막(IL) 중에 도전성 플러그(35)가 매립되어, 그 표면을 덮어서 산소차폐막(26)이 형성되어 있다. 산소 차폐막(26) 위에, 하부 전극(27a), 강유전체 층(28a), 상 부 전극(29a)으로 형성된 FeRAM 커패시터(37)가 형성되어 FeRAM 커패시터(37)를 덮고, 고주파 바이어스 없는 HDPCVD로 형성된 Si가 풍부한 수소 차폐능을 갖는 산화 실리콘 막(30), 고주파 바이어스 있는 HDPCVD로 형성된, 거의 화학량론의, 수소 차폐능이 부족하지만 매립 특성이 뛰어난 산화 실리콘 막(34)이 퇴적되어, 층간 절연막을 구성한다.
도면의 구성에 있어서는, 도전성 플러그(35) 및 하부 전극(27a)에 이르는 비어 홀이 형성되어, 상술한 바와 같은 프로세스에 의해 W 등의 도전성 플러그(38,39)가 매립된다. 상부 전극(29a)에 이르는 비어 홀을 형성한 후, A1 층을 퇴적하고, 패터닝해서 제 1 Al배선(41)을 형성한다. 또한, 상부 전극(29a) 위에도 도전성 플러그를 배치할 수 있다. 제 1 A1 배선(41)을 덮어서, 산화 실리콘 막(34) 위에 고주파 바이어스 없는 HDPCVD에 의해, Si가 풍부한 수소 차폐능을 갖는 산화 실리콘 막(43)을 퇴적하고, 계속해서 고주파 바이어스를 갖고 수소 차폐능이 부족하지만 매립 특성이 뛰어난 산화 실리콘 막(45)을 퇴적한다.
산화 실리콘 막(45,43)을 관통해서 하부의 접속부에 도달하는 비어 홀을 형성하고, 도전성 플러그(47)를 매립한다. A1 층을 퇴적하고, 패터닝해서 제 2 Al 배선(49)을 형성한다
제 2 A1 배선(49)을 덮고, 상술한 바와 마찬가지로, 수소 차폐능을 갖는 산화 실리콘 막(53), 수소 차폐능은 부족하지만 매립 특성이 뛰어난 산화 실리콘 막(55)을 퇴적한다. 같은 공정에 의해 원하는 층수의 다층 배선을 형성한다.
이상, 실시예에 따라 본 발명을 설명했지만, 본 발명은 이들에 한정되지 않 는다. 예를 들면, 강유전체 커패시터의 하부 전극과 상부 전극 중 어느 것을 플레이트 선에 접속하고, 어느 것을 트랜지스터에 접속하는지는 임의이다. Al 배선 대신, Cu 다마신 배선을 형성할 수도 있다. 강유전체로서 PZT 대신, SBT 등 다른 재료를 이용해도 좋다. 또한, 강유전체 대신, BST 등의 고유전체를 사용할 수도 있다. 하층 도전성 플러그의 표면에 산소 차폐능을 갖는 전극을 형성하고, 산소 차폐 막을 생략할 수도 있다. 기타, 여러 가지의 변경, 개량, 조합 등이 가능한 것은, 당업자에 자명할 것이다.
[산업상 이용 가능성]
반도체 기억 장치에 이용할 수 있다

Claims (12)

  1. (a) 반도체 소자를 형성한 반도체 기판 상방에, 산화물 유전체 커패시터를 형성한 기판을 준비하는 공정과,
    (b) 상기 산화물 유전체 커패시터를 덮어서, 제 1 조건의 고밀도 플라스마(HDP) CVD로 산화 실리콘 막을 퇴적하는 공정과,
    (c) 상기 공정 (b)의 뒤, 상기 제 1 조건보다 고주파 바이어스를 높인 제 2 조건의 HDPCVD로 산화 실리콘 막을 퇴적하는 공정을 포함하고,
    상기 공정 (b)에서 성막하는 산화 실리콘 막의 두께는 10nm ~ 50nm인 반도체 장치의 제조 방법.
  2. 제 1항에 있어서, 상기 공정 (b)의 제 1 조건은 고주파 바이어스 없이, 수소 차폐능을 갖는 산화 실리콘 막을 성막하는, 반도체 장치의 제조 방법.
  3. 제 1항에 있어서, 상기 제 1 조건으로부터 제 2의 조건에 이르는 사이, 고주파 바이어스는 서서히 증가하는, 반도체 장치의 제조 방법.
  4. 삭제
  5. 제 1항 내지 제 3항 중 어느 한 항에 있어서, 상기 공정 (b), (c)에서, 기판 온도는 175℃ ~ 350℃인, 반도체 장치의 제조 방법.
  6. 제 1항 내지 제 3항 중 어느 한 항에 있어서, 상기 공정(b), (c)는, 원료 가스로, SiH4, O2, Ar의 혼합 가스, 또는 SiH4, N2O, Ar의 혼합 가스, 또는 SiF4, O2, Ar의 혼합 가스를 사용하는, 반도체 장치의 제조 방법.
  7. 삭제
  8. 삭제
  9. 제 1항 내지 제 3항 중 어느 한 항에 있어서, 상기 산화물 유전체 커패시터를 덮어서, Al 산화물, Al 질화물, Ta 산화물, Ta 질화물, Ti 산화물, Zr 산화물 중 어느 하나의 층을 퇴적하는 (e) 공정을 더 포함하는, 반도체 장치의 제조 방법.
  10. 반도체 기판과,
    상기 반도체 기판에 형성된 반도체 소자와,
    상기 반도체 소자를 덮어서, 상기 반도체 기판 위에 형성된 층간 절연막과, 상기 층간 절연막 위에 형성된 산화물 유전체 커패시터와,
    상기 산화물 유전체 커패시터를 덮어서, 상기 층간 절연막 위에 퇴적된 Si가 풍부한 제 1 산화 실리콘 막과,
    상기 제 1 산화 실리콘 막의 상방에 퇴적되어, 상기 제 1 산화 실리콘 막보다 Si 조성이 낮은 제 2 산화 실리콘 막을 갖고,
    상기 제 1 산화 실리콘 막의 두께는 10nm ~ 50nm인 반도체 장치.
  11. 제 10항에 있어서, 상기 산화물 유전체는 PZT, SBT, BST 중 어느 하나인, 반도체 장치.
  12. 삭제
KR1020067023449A 2006-11-09 2004-07-27 반도체 장치와 그 제조 방법 KR100847040B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020067023449A KR100847040B1 (ko) 2006-11-09 2004-07-27 반도체 장치와 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020067023449A KR100847040B1 (ko) 2006-11-09 2004-07-27 반도체 장치와 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20070022259A KR20070022259A (ko) 2007-02-26
KR100847040B1 true KR100847040B1 (ko) 2008-07-17

Family

ID=41640194

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067023449A KR100847040B1 (ko) 2006-11-09 2004-07-27 반도체 장치와 그 제조 방법

Country Status (1)

Country Link
KR (1) KR100847040B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11233513A (ja) 1998-02-18 1999-08-27 Fujitsu Ltd 強誘電体膜を用いた装置の製造方法及び装置
JP2002299332A (ja) * 2001-04-04 2002-10-11 Mitsubishi Heavy Ind Ltd プラズマ成膜方法及びプラズマｃｖｄ装置
JP2003273332A (ja) * 2002-03-19 2003-09-26 Fujitsu Ltd 半導体装置及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11233513A (ja) 1998-02-18 1999-08-27 Fujitsu Ltd 強誘電体膜を用いた装置の製造方法及び装置
JP2002299332A (ja) * 2001-04-04 2002-10-11 Mitsubishi Heavy Ind Ltd プラズマ成膜方法及びプラズマｃｖｄ装置
JP2003273332A (ja) * 2002-03-19 2003-09-26 Fujitsu Ltd 半導体装置及びその製造方法

Also Published As

Publication number Publication date
KR20070022259A (ko) 2007-02-26

Similar Documents

Publication Publication Date Title
KR100449949B1 (ko) 강유전체 메모리 소자의 캐패시터 제조방법
US7371589B2 (en) Ferroelectric random access memory capacitor and method for manufacturing the same
US6642100B2 (en) Semiconductor device with capacitor structure having hydrogen barrier layer and method for the manufacture thereof
JP4090766B2 (ja) 半導体装置の製造方法
KR100718267B1 (ko) 강유전체 구조물, 이의 제조 방법, 이를 포함하는 반도체장치 및 그 제조 방법
KR100725451B1 (ko) 강유전체 캐패시터의 제조 방법 및 이를 이용한 반도체장치의 제조 방법
US20090061538A1 (en) Methods of forming ferroelectric capacitors and methods of manufacturing semiconductor devices using the same
JP2004095861A (ja) 半導体装置及びその製造方法
JP4690985B2 (ja) 不揮発性記憶装置およびその製造方法
US9129853B2 (en) Semiconductor device and method of manufacturing the same
KR19990023091A (ko) 반도체장치와 그 제조방법
JP2008066644A (ja) 半導体装置及びその製造方法
US7190015B2 (en) Semiconductor device and method of manufacturing the same
US20070042541A1 (en) Semiconductor device and its manufacture method
JP5168273B2 (ja) 半導体装置とその製造方法
JP3643091B2 (ja) 半導体記憶装置及びその製造方法
JP2006332538A (ja) 半導体装置の製造方法
KR100847040B1 (ko) 반도체 장치와 그 제조 방법
JP2006203252A (ja) 半導体装置
KR100531462B1 (ko) 엠티피 구조의 캐패시터를 구비하는 강유전체 메모리소자의 제조 방법
KR100465832B1 (ko) 강유전체 메모리 소자 및 그 제조 방법
KR100846368B1 (ko) 메모리 소자 및 그 제조 방법
JP2004281935A (ja) 半導体装置及びその製造方法
KR20050041185A (ko) 하부전극이 절연막에 의해 분리된 구조를 갖는강유전체메모리소자의 제조 방법
KR20040107766A (ko) 반도체 메모리 소자 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130621

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140626

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150618

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160616

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20170616

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20190617

Year of fee payment: 12