JPH0897379A - 半導体集積回路とその製法 - Google Patents
半導体集積回路とその製法Info
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- JPH0897379A JPH0897379A JP6231815A JP23181594A JPH0897379A JP H0897379 A JPH0897379 A JP H0897379A JP 6231815 A JP6231815 A JP 6231815A JP 23181594 A JP23181594 A JP 23181594A JP H0897379 A JPH0897379 A JP H0897379A
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- insulating layer
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Abstract
(57)【要約】
【目的】 配線間の寄生容量を小さくし、ビット線遅延
時間の増加を抑えて、半導体集積回路例えばＳＲＡＭを
高速化する。 【構成】 配線パターン上を覆って保護絶縁層２０が形
成されてなる半導体集積回路において、保護絶縁層２０
の配線１９間に空洞２１を形成した半導体集積回路。
時間の増加を抑えて、半導体集積回路例えばＳＲＡＭを
高速化する。 【構成】 配線パターン上を覆って保護絶縁層２０が形
成されてなる半導体集積回路において、保護絶縁層２０
の配線１９間に空洞２１を形成した半導体集積回路。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路とその
製法に係わる。
製法に係わる。
【０００２】
【従来の技術】半導体集積回路、例えばＳＲＡＭ（スタ
ティック・ランダム・アクセス・メモリ）等のメモリ半
導体集積回路において、その高密度集積化に伴うメモリ
セル面積の縮小化により、その例えばビット線を構成す
るＡｌ配線相互の間隔も狭まり、配線間の寄生容量が大
きくなる。このためにビット線遅延時間が大きくなると
いう不都合が生じてくる。
ティック・ランダム・アクセス・メモリ）等のメモリ半
導体集積回路において、その高密度集積化に伴うメモリ
セル面積の縮小化により、その例えばビット線を構成す
るＡｌ配線相互の間隔も狭まり、配線間の寄生容量が大
きくなる。このためにビット線遅延時間が大きくなると
いう不都合が生じてくる。
【０００３】図３はＳＲＡＭの一例の要部の概略断面図
を示すもので、図４は他の位置での断面図を示す。この
場合、半導体基板１にスイッチングトランジスタ等の絶
縁ゲート型電界効果トランジスタ（ＭＩＳ−ＦＥＴ）２
が形成される。このＭＩＳ−ＦＥＴは、ゲート絶縁層３
上にゲート電極４が形成されてなるゲート部が構成さ
れ、これを挟んでその両側にソースないしはドレイン領
域を構成する不純物ドーピングがなされた拡散層５が形
成される。６は、半導体基板１の表面に形成したいわゆ
るLOCOS （Local Oxdation of Silicon ）によって形成
した素子間分離絶縁層で、これの上に跨ってＭＩＳ−Ｆ
ＥＴのゲート電極からの配線等の下層配線が形成され、
これらを覆って、例えばＳｉＯ2 による層間絶縁層８が
形成される。
を示すもので、図４は他の位置での断面図を示す。この
場合、半導体基板１にスイッチングトランジスタ等の絶
縁ゲート型電界効果トランジスタ（ＭＩＳ−ＦＥＴ）２
が形成される。このＭＩＳ−ＦＥＴは、ゲート絶縁層３
上にゲート電極４が形成されてなるゲート部が構成さ
れ、これを挟んでその両側にソースないしはドレイン領
域を構成する不純物ドーピングがなされた拡散層５が形
成される。６は、半導体基板１の表面に形成したいわゆ
るLOCOS （Local Oxdation of Silicon ）によって形成
した素子間分離絶縁層で、これの上に跨ってＭＩＳ−Ｆ
ＥＴのゲート電極からの配線等の下層配線が形成され、
これらを覆って、例えばＳｉＯ2 による層間絶縁層８が
形成される。
【０００４】この層間絶縁層８上に、ＭＩＳ−ＦＥＴの
拡散層５とオーミックコンタクトするビット線を構成す
る例えばＡｌ配線層からなる配線９が形成され、更にこ
れら配線９等を覆って全面的に例えばＳｉＯ2 による保
護絶縁層１０が形成される。
拡散層５とオーミックコンタクトするビット線を構成す
る例えばＡｌ配線層からなる配線９が形成され、更にこ
れら配線９等を覆って全面的に例えばＳｉＯ2 による保
護絶縁層１０が形成される。
【０００５】このような構成において、上述したように
そのメモリセルの面積が縮小化されると、これに伴い隣
合う配線間の間隔が狭められることになる。
そのメモリセルの面積が縮小化されると、これに伴い隣
合う配線間の間隔が狭められることになる。
【０００６】例えば、図５に電流センス方式による場合
のセルサイズ（幅Ｘｃ）とビット線遅延時間との関係の
測定結果を示す。セルの大きさが小さくなると（すなわ
ちビット線ピッチが小さくなると）ビット線遅延時間が
増加していることが解る。図中黒丸印はＣbit ＝Ｃbit0
＋0.12の場合をプロットしたもので、白丸印はＣbit ＝
Ｃbit0＋0.49の場合、×印はＣbit ＝Ｃbit0＋0.84の場
合である。ここで、Ｃbit はビット線容量で、Ｃbit0は
配線間の容量である。このビット線遅延時間の増加によ
って、高速性が下がることとなる。
のセルサイズ（幅Ｘｃ）とビット線遅延時間との関係の
測定結果を示す。セルの大きさが小さくなると（すなわ
ちビット線ピッチが小さくなると）ビット線遅延時間が
増加していることが解る。図中黒丸印はＣbit ＝Ｃbit0
＋0.12の場合をプロットしたもので、白丸印はＣbit ＝
Ｃbit0＋0.49の場合、×印はＣbit ＝Ｃbit0＋0.84の場
合である。ここで、Ｃbit はビット線容量で、Ｃbit0は
配線間の容量である。このビット線遅延時間の増加によ
って、高速性が下がることとなる。
【０００７】
【発明が解決しようとする課題】このように従来の構成
では、配線の近接により、配線間の寄生容量が大きくな
って、ビット線遅延時間が増加する不都合があった。
では、配線の近接により、配線間の寄生容量が大きくな
って、ビット線遅延時間が増加する不都合があった。
【０００８】本発明はこのような点を考慮してなされた
もので、配線間の寄生容量を小さくして、ビット線遅延
時間の増加を抑えて、半導体集積回路例えばＳＲＡＭを
高速化することを提案しようとするものである。
もので、配線間の寄生容量を小さくして、ビット線遅延
時間の増加を抑えて、半導体集積回路例えばＳＲＡＭを
高速化することを提案しようとするものである。
【０００９】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明では配線間のこれらを埋め込む絶縁保護層
に空洞を形成するものである。
めに、本発明では配線間のこれらを埋め込む絶縁保護層
に空洞を形成するものである。
【００１０】第一の本発明は、配線パターン上を覆って
保護絶縁層が形成されてなる半導体集積回路において、
保護絶縁層の配線パターンの配線間に空洞を形成した半
導体集積回路である。
保護絶縁層が形成されてなる半導体集積回路において、
保護絶縁層の配線パターンの配線間に空洞を形成した半
導体集積回路である。
【００１１】第二の本発明は、半導体集積回路がメモリ
回路である第一の本発明の半導体集積回路である。
回路である第一の本発明の半導体集積回路である。
【００１２】第三の本発明は、配線パターン上を覆って
保護絶縁層が形成するとき、保護絶縁層を、カバレージ
が０〜１０％の堆積方法によって形成する半導体集積回
路の製法である。
保護絶縁層が形成するとき、保護絶縁層を、カバレージ
が０〜１０％の堆積方法によって形成する半導体集積回
路の製法である。
【００１３】このカバレージについて説明する。今、図
２に示すように、凹凸のある表面上に層を堆積形成する
場合に、堆積の厚さが最大の場所の厚さＤと、最小の場
所の厚さａについて、ａ／Ｄの値をカバレージと呼ぶ。
同じ堆積条件のもとでは、凹部の幅が狭くなるにつれ
て、カバレージの値は小さくなる。
２に示すように、凹凸のある表面上に層を堆積形成する
場合に、堆積の厚さが最大の場所の厚さＤと、最小の場
所の厚さａについて、ａ／Ｄの値をカバレージと呼ぶ。
同じ堆積条件のもとでは、凹部の幅が狭くなるにつれ
て、カバレージの値は小さくなる。
【００１４】第四の本発明は、保護絶縁層を、ジシラン
ＳｉＣｌ2 Ｈ2 とＮ2 Ｏを反応ガスとするプラズマ化学
的気相成長法（Ｐ−ＣＶＤ法）によるＳｉＯ2 の堆積に
よって形成する第三の本発明の半導体集積回路の製法で
ある。
ＳｉＣｌ2 Ｈ2 とＮ2 Ｏを反応ガスとするプラズマ化学
的気相成長法（Ｐ−ＣＶＤ法）によるＳｉＯ2 の堆積に
よって形成する第三の本発明の半導体集積回路の製法で
ある。
【００１５】第五の本発明は、保護絶縁層を、物理的気
相成長法（ＰＶＤ法）によるＳｉＯ 2 の堆積によって形
成する第三の本発明の半導体集積回路の製法である。
相成長法（ＰＶＤ法）によるＳｉＯ 2 の堆積によって形
成する第三の本発明の半導体集積回路の製法である。
【００１６】
【作用】上述の本発明の構成によれば、配線間の絶縁層
に空洞を形成したので配線間容量を小さくすることがで
き、高速性の向上をはかることができる。
に空洞を形成したので配線間容量を小さくすることがで
き、高速性の向上をはかることができる。
【００１７】
【実施例】以下に、図１を参照して本発明の一実施例の
一製法について詳細に説明する。図１においては、例え
ば図３で説明したＳＲＡＭにおけるビット線を構成する
配線パターンを覆って、保護絶縁層を形成する場合を示
す。
一製法について詳細に説明する。図１においては、例え
ば図３で説明したＳＲＡＭにおけるビット線を構成する
配線パターンを覆って、保護絶縁層を形成する場合を示
す。
【００１８】図１Ａに示すように、下地膜１１例えばＳ
ｉＯ2 膜上に、ＰＶＣ（Physical Vapor Deposition ；
物理的気相成長法）等の方法で、後に配線を形成する
層、例えば厚さ３０ｎｍのＴｉ層より成る第１の金属層
１２、厚さ７０ｎｍのＴｉＯＮ層より成る第２の金属層
１３、厚さ３０ｎｍのＴｉ層より成る第３の金属層１
４、厚さ５００ｎｍのＡｌ−Ｓｉ−Ｃｕ層より成る第４
の金属層１５、厚さ２０ｎｍのＴｉＯＮ層より成る第５
の金属層１６を順次全面的に堆積させる。これらをフォ
トリソグラフィーによるパターンエッチングを行って配
線１９を形成する。
ｉＯ2 膜上に、ＰＶＣ（Physical Vapor Deposition ；
物理的気相成長法）等の方法で、後に配線を形成する
層、例えば厚さ３０ｎｍのＴｉ層より成る第１の金属層
１２、厚さ７０ｎｍのＴｉＯＮ層より成る第２の金属層
１３、厚さ３０ｎｍのＴｉ層より成る第３の金属層１
４、厚さ５００ｎｍのＡｌ−Ｓｉ−Ｃｕ層より成る第４
の金属層１５、厚さ２０ｎｍのＴｉＯＮ層より成る第５
の金属層１６を順次全面的に堆積させる。これらをフォ
トリソグラフィーによるパターンエッチングを行って配
線１９を形成する。
【００１９】次に、配線１９の機械的強度を保持するこ
とを目的として、図１Ｂに示すように、ＴＥＯＳ（テト
ラエチルオルソシリケート）を原料とするプラズマＣＶ
Ｄ法により、配線１９の上に支持層１７例えばＳｉＯ2
膜を厚さ５０ｎｍに堆積する。このように形成された支
持層１７は緻密な膜質に形成される。
とを目的として、図１Ｂに示すように、ＴＥＯＳ（テト
ラエチルオルソシリケート）を原料とするプラズマＣＶ
Ｄ法により、配線１９の上に支持層１７例えばＳｉＯ2
膜を厚さ５０ｎｍに堆積する。このように形成された支
持層１７は緻密な膜質に形成される。
【００２０】図１Ｃに示すように支持層１７上に全面的
に保護絶縁層２０を形成する。この保護絶縁層２０の形
成方法としては、例えばジシラン（ＳｉＣｌ2 Ｈ2 ）と
Ｎ2Ｏを反応ガスとして用いたプラズマＣＶＤ法によ
り、反応温度を２５０〜３００℃として、支持層１７の
上に絶縁膜２０例えばＳｉＯ2 層を厚さ６００ｎｍ堆積
させる。
に保護絶縁層２０を形成する。この保護絶縁層２０の形
成方法としては、例えばジシラン（ＳｉＣｌ2 Ｈ2 ）と
Ｎ2Ｏを反応ガスとして用いたプラズマＣＶＤ法によ
り、反応温度を２５０〜３００℃として、支持層１７の
上に絶縁膜２０例えばＳｉＯ2 層を厚さ６００ｎｍ堆積
させる。
【００２１】このようにして保護絶縁層２０を、そのカ
バレージが０〜１０％例えば５％程度になるように形成
する。
バレージが０〜１０％例えば５％程度になるように形成
する。
【００２２】このようにすると堆積が進むにつれ、図１
Ｃに示すように、配線間の上部では、堆積層がせり出す
ようになる。やがて図１Ｄに示すように、せり出した部
分同士がつながって、その下部に空洞２１が形成され
る。このとき空洞２１の内部には、Ｎ2 ガスが封入され
る。
Ｃに示すように、配線間の上部では、堆積層がせり出す
ようになる。やがて図１Ｄに示すように、せり出した部
分同士がつながって、その下部に空洞２１が形成され
る。このとき空洞２１の内部には、Ｎ2 ガスが封入され
る。
【００２３】保護絶縁層２０の他の形成方法としては、
例えばＰＶＤ法によるものである。この例としては例え
ばＡｒを雰囲気に用いたスパッタ法があり、絶縁保護層
２０例えばＳｉＯ2 膜を６００ｎｍ堆積させる。
例えばＰＶＤ法によるものである。この例としては例え
ばＡｒを雰囲気に用いたスパッタ法があり、絶縁保護層
２０例えばＳｉＯ2 膜を６００ｎｍ堆積させる。
【００２４】このときも、図１Ｃに示すように、配線間
の上部で堆積層がせり出し、図１Ｄに示すようにせりだ
した部分同士がつながって、下部に空洞２１が形成され
る。このとき空洞２１の内部には、スパッタ時の雰囲気
すなわちＡｒ等の不活性ガスが封入される。
の上部で堆積層がせり出し、図１Ｄに示すようにせりだ
した部分同士がつながって、下部に空洞２１が形成され
る。このとき空洞２１の内部には、スパッタ時の雰囲気
すなわちＡｒ等の不活性ガスが封入される。
【００２５】また、上述した例は空洞２１内に不活性ガ
スが封入される場合であるが、その代わりに空洞２１内
が真空であってもよい。
スが封入される場合であるが、その代わりに空洞２１内
が真空であってもよい。
【００２６】このように、本例においては、配線間の絶
縁保護層２０に空洞２１を形成することができる。
縁保護層２０に空洞２１を形成することができる。
【００２７】上述のように、配線１９間の絶縁保護層２
０に空洞２１を形成したので、配線間容量を小さくでき
る。配線間容量は、配線の間隔に反比例し、絶縁保護層
の誘電率に比例する。絶縁保護層の誘電率は、絶縁保護
層の材質によって決定される。固体の絶縁層と比較し
て、気体の場合は誘電率が低くなる。例えばＳｉＯ2 で
は３．９、真空では１、気体では１. ０１程度である。
従って、空洞の部分では、誘電率および静電容量が約１
／４になる。空洞の上方の絶縁保護層が閉じた部分もあ
ることを考慮すると、空洞を形成せずすべて絶縁保護層
で満たした場合の、ほぼ１／２の静電容量となる。
０に空洞２１を形成したので、配線間容量を小さくでき
る。配線間容量は、配線の間隔に反比例し、絶縁保護層
の誘電率に比例する。絶縁保護層の誘電率は、絶縁保護
層の材質によって決定される。固体の絶縁層と比較し
て、気体の場合は誘電率が低くなる。例えばＳｉＯ2 で
は３．９、真空では１、気体では１. ０１程度である。
従って、空洞の部分では、誘電率および静電容量が約１
／４になる。空洞の上方の絶縁保護層が閉じた部分もあ
ることを考慮すると、空洞を形成せずすべて絶縁保護層
で満たした場合の、ほぼ１／２の静電容量となる。
【００２８】また、回路の集積化によって、配線の間隔
は小さくなるが、それにともないカバレージが小さくな
り空洞ができやすくなる。従って、回路の集積化が進む
ことにより、より本発明方法による空洞形成が容易とな
り、確実に寄生容量を低減することになる。
は小さくなるが、それにともないカバレージが小さくな
り空洞ができやすくなる。従って、回路の集積化が進む
ことにより、より本発明方法による空洞形成が容易とな
り、確実に寄生容量を低減することになる。
【００２９】本発明の方法は、ＳＲＡＭに限らずその他
各種メモリ回路等の半導体集積回路に用いることができ
る。
各種メモリ回路等の半導体集積回路に用いることができ
る。
【００３０】尚、上述の実施例は本発明の一例であり、
本発明の要旨を逸脱しない範囲でその他様々な構成や製
造条件が取り得ることは勿論である。
本発明の要旨を逸脱しない範囲でその他様々な構成や製
造条件が取り得ることは勿論である。
【００３１】
【発明の効果】上述の本発明によれば、配線１９間の絶
縁保護層２０内に空洞２１を形成することにより、配線
１９間の誘電率を下げ、配線間容量を低減することがで
きる。
縁保護層２０内に空洞２１を形成することにより、配線
１９間の誘電率を下げ、配線間容量を低減することがで
きる。
【００３２】本発明によれば、半導体集積回路におい
て、その高密度集積化に伴うメモリセル面積の縮小化に
より、配線相互の間隔も狭まり、配線間の寄生容量が大
きくなり、そのために従来は線遅延時間が大きくなると
いう不都合があったが、配線間容量を低減することによ
り、回路の動作の遅延時間を減少させ、動作を速くする
ことができる。
て、その高密度集積化に伴うメモリセル面積の縮小化に
より、配線相互の間隔も狭まり、配線間の寄生容量が大
きくなり、そのために従来は線遅延時間が大きくなると
いう不都合があったが、配線間容量を低減することによ
り、回路の動作の遅延時間を減少させ、動作を速くする
ことができる。
【００３３】また、配線の間隔が小さくなると、それに
ともないカバレージが小さくなり空洞ができやすくな
る。従って、空洞の絶縁層に対する比率が大きくなり、
全体の誘電率が小さくなり、寄生容量が減少する割合が
大きくなる。それにより本発明方法の寄生容量を低減す
る効果がさらに上がることになるので、より高密度集積
化を可能にする。
ともないカバレージが小さくなり空洞ができやすくな
る。従って、空洞の絶縁層に対する比率が大きくなり、
全体の誘電率が小さくなり、寄生容量が減少する割合が
大きくなる。それにより本発明方法の寄生容量を低減す
る効果がさらに上がることになるので、より高密度集積
化を可能にする。
【図１】本発明の一例の配線上の絶縁保護層の形成方法
の工程図である。Ａはその一工程の断面図である。Ｂは
次の一工程の断面図である。Ｃは更に次の一工程の断面
図である。Ｄは絶縁保護層内に空洞を形成した断面図で
ある。
の工程図である。Ａはその一工程の断面図である。Ｂは
次の一工程の断面図である。Ｃは更に次の一工程の断面
図である。Ｄは絶縁保護層内に空洞を形成した断面図で
ある。
【図２】絶縁保護膜層の堆積時のカバレージの説明図で
ある。
ある。
【図３】ＳＲＡＭの一例の断面図である。
【図４】ＳＲＡＭの一例の別の場所の断面図である。
【図５】ビット間隔と遅延時間の関係図である。
１ 半導体基板 ２ 絶縁ゲート型電界効果トランジスタ ３ ゲート絶縁層 ４ ゲート電極 ５ 拡散層 ６ 素子間分離絶縁層 ７ 下層配線 ８ 層間絶縁層 ９、１９ 配線 １０、２０ 保護絶縁層 １１ 下地膜 １２ 第１の金属層 １３ 第２の金属層 １４ 第３の金属層 １５ 第４の金属層 １６ 第５の金属層 １７ 支持層 ２１ 保護絶縁層中の空洞
Claims (5)
- 【請求項１】 配線パターン上を覆って保護絶縁層が形
成されてなる半導体集積回路において、 上記保護絶縁層の上記配線パターンの配線間に空洞を形
成したことを特徴とする半導体集積回路。 - 【請求項２】 上記半導体集積回路がメモリ回路である
ことを特徴とする請求項１に記載の半導体集積回路。 - 【請求項３】 配線パターン上を覆って保護絶縁層が形
成されてなる半導体集積回路の製法において、 上記保護絶縁層を、カバレージが０〜１０％の堆積方法
によって形成することを特徴とする半導体集積回路の製
法。 - 【請求項４】 上記保護絶縁層を、ジシランＳｉＣｌ2
Ｈ2 とＮ2 Ｏを反応ガスとするプラズマ化学的気相成長
法によるＳｉＯ2 の堆積によって形成することを特徴と
する請求項３に記載の半導体集積回路の製法。 - 【請求項５】 上記保護絶縁層を、物理的気相成長法に
よるＳｉＯ2 の堆積によって形成することを特徴とする
請求項３に記載の半導体集積回路の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6231815A JPH0897379A (ja) | 1994-09-27 | 1994-09-27 | 半導体集積回路とその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6231815A JPH0897379A (ja) | 1994-09-27 | 1994-09-27 | 半導体集積回路とその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0897379A true JPH0897379A (ja) | 1996-04-12 |
Family
ID=16929462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6231815A Withdrawn JPH0897379A (ja) | 1994-09-27 | 1994-09-27 | 半導体集積回路とその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0897379A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6469339B1 (en) | 2000-08-23 | 2002-10-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory with voids for suppressing crystal defects |
| JP2006165129A (ja) * | 2004-12-03 | 2006-06-22 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2007088283A (ja) * | 2005-09-22 | 2007-04-05 | Renesas Technology Corp | 不揮発性半導体記憶装置と半導体装置および、不揮発性半導体記憶装置の製造方法 |
| US7579233B2 (en) | 2004-12-31 | 2009-08-25 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device for reducing parasitic capacitance between bit lines and semiconductor device fabricated thereby |
-
1994
- 1994-09-27 JP JP6231815A patent/JPH0897379A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6469339B1 (en) | 2000-08-23 | 2002-10-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory with voids for suppressing crystal defects |
| KR100383780B1 (ko) * | 2000-08-23 | 2003-05-12 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 |
| JP2006165129A (ja) * | 2004-12-03 | 2006-06-22 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US7579233B2 (en) | 2004-12-31 | 2009-08-25 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device for reducing parasitic capacitance between bit lines and semiconductor device fabricated thereby |
| US8022455B2 (en) | 2004-12-31 | 2011-09-20 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device for reducing parasitic capacitance between bit lines and semiconductor device fabricated thereby |
| JP2007088283A (ja) * | 2005-09-22 | 2007-04-05 | Renesas Technology Corp | 不揮発性半導体記憶装置と半導体装置および、不揮発性半導体記憶装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20041028 |