KR100383780B1 - 반도체 장치 - Google Patents

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KR100383780B1
KR100383780B1 KR10-2001-0017788A KR20010017788A KR100383780B1 KR 100383780 B1 KR100383780 B1 KR 100383780B1 KR 20010017788 A KR20010017788 A KR 20010017788A KR 100383780 B1 KR100383780 B1 KR 100383780B1
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오나카도다카히로
시미즈사토시
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미쓰비시덴키 가부시키가이샤
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Abstract

실리콘 기판(2)에 형성된 홈에 트렌치 분리 산화막(3)이 형성되어 있다. 그 트렌치 분리 산화막(3)상에 플로팅 게이트 전극(10a∼10d) 및 제어 게이트 전극(12a∼12d)가 형성되어 있다. 플로팅 게이트 전극 사이에 있는 영역에 실리콘 기판(2)의 표면을 노출시키는 개구부(3a)가 형성되어 있다. 개구부(3a)를 매립함과 동시에 제어 게이트 전극을 덮도록 BPTEOS막(16)이 형성되어 있다. BPTEOS막(16)에 의해 매립된 개구부(3a)내에 공극(20)이 형성되어 있다. 공극(20)에 의해 실리콘 기판에 결정 결함이 발생하는 것을 억제해서, 동작의 신뢰성이 확보되어 높은 양품율이 얻어지는 반도체 장치를 제공한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히, 반도체 장치의 제조 공정 또는 완성된 반도체 장치에 있어서, 반도체 기판에 결정 결함이 발생하는 것이 억제되는 반도체 장치에 관한 것이다.
최근, 불휘발성 반도체 기억 장치의 일종인 플래쉬 메모리는, 다이나믹 랜덤 액세스 메모리(DRAM)보다도 저렴하게 제조할 수 있기 때문에, 차세대의 메모리 장치로서 기대되고 있다. 플래쉬 메모리의 메모리 셀은, 대응한 소스선에 접속되는 소스 영역과, 대응한 비트선에 접속되는 드레인 영역과, 정보를 축적하기 위한 플로팅 게이트 전극과, 대응한 워드선에 접속되는 제어 게이트 전극을 구비하고 있다.
플로팅 게이트 전극의 바로 아래에 위치하는 터널 산화막으로 이루어지는 게이트 절연막의 파울러 노르드하임(Fowler Nordheim : FN) 터널 현상이나 채널 핫 일렉트론(Channel Hot Electron) 현상 등에 의해 플로팅 게이트 전극에 전자를 주입하든지, 플로팅 게이트 전극에 축적된 전자를 제거하는 것에 의해, 정보의 소거 또는 기입이 행해진다. 이와 같이 플로팅 게이트 전극으로의 전자의 주입이나 제거에 의해 플로팅 게이트 전극에 있어서의 전자의 상태에 대응한 임계값의 2값 상태가 결정되고, 그 상태에 따라 "0"이나 "1"이 판독되게 된다.
이러한 플래쉬 메모리를 포함해서, EEPR0M(Electrically Erasable and Programmable Read Only Memory)라고 하는 플로팅 게이트 전극을 갖는 플로팅 게이트형의 불휘발성 반도체 메모리에 있어서, 가장 일반적으로 이용되고 있는 메모리셀의 구성은, N0R(Not 0R)형 어레이이다.
NOR형 어레이에서는, 각 행의 메모리 셀의 드레인 영역에 접속되는 콘택트가 형성된다. 금속 실리사이드와 폴리실리콘의 폴리사이드 구조의 배선이나 금속 배선 등으로 비트선이 행 방향으로 형성된다. 한편, 각 열의 메모리 셀의 게이트 배선은 열 방향으로 형성되고, 비트선과 게이트 배선이 매트릭스 형상으로 형성되게 된다.
그러한 종래의 플래쉬 메모리의 평면 구조의 일례를 도 43에 나타낸다. 도 43에 도시하는 바와 같이, 트렌치 분리 산화막(103)에 의해 구분된 복수의 소자 형성 영역 S를 가로지르도록 간격을 사이에 두어 제어 게이트 전극(112a, 112b, 112c, 112d)이 형성되어 있다. 그 제어 게이트 전극(112a, 112b, 112c, 112d)이 소자 형성 영역 S를 가로지르는 부분에서는, 또한 플로팅 게이트 전극(110a, 11 0b, 110c, 110d)이 각각 제어 게이트 전극의 바로 아래에 형성되어 있다.
그리고, 예를 들어, 제어 게이트 전극(112b)을 사이에 두어 한쪽의 소자 형성 영역 S에는 소스 영역(106a)이 형성되고, 다른쪽의 소자 형성 영역 S에는 드레인 영역(104b)이 형성되어 있다. 각 드레인 영역은 콘택트 홀(117)을 거쳐서 비트선(도시하지 않음)과 전기적으로 접속되어 있다.
각 소스 영역은, 예를 들면, 제어 게이트 전극(112a, 112b) 사이에 있는 영역의 바로 아래에 위치하는 실리콘 기판에 형성된 소정 도전형의 불순물 영역에 의해 서로 전기적으로 접속되어 있다. 이러한 메모리 셀에 있어서의 소스 영역의 구조는, 특히 셀프 얼라인 소스(self-align source) 구조라 부르고 있다. 셀프 얼라인 소스 구조에서는, 각 메모리 셀의 소스 영역은 콘택트를 거쳐서 배선에 의해 접속되는 것은 아니고, 확산층 배선에 의해 접속되게 된다. 환언하면, 확산층 배선이 소스 영역을 포함하게 된다.
다음에, 이 셀프 얼라인 소스 구조의 제조 방법에 대해 설명한다. 우선, 예를 들면, 도 43에 도시되는 제어 게이트 전극(112a)과 제어 게이트 전극(112b) 사이에 있는 영역 등 소스 영역을 형성하기 위한 영역을 남겨 포토레지스트 패턴(도시하지 않음)을 형성한다.
그 포토레지스트 패턴과 제어 게이트 전극(112a, 112b)을 마스크로 하여, 제어 게이트 전극(112a, 112b) 사이에 있는 영역에 위치하는 트렌치 분리 산화막(103)에 에칭을 실시하여 이것을 제거하고, 트렌치 분리 산화막(103)의 바로 아래에 위치하는 실리콘 기판의 표면을 노출한다.
다음에, 그 제어 게이트 전극(112a, 112b) 사이에 있는 영역에 노출한 실리콘 기판의 표면에 소정 도전형의 이온을 주입함으로써, 각 소스 영역을 형성함과 동시에, 그 각 소스 영역을 열 방향으로 접속하는 확산층 배선을 자기 정합적으로 형성한다.
이에 의해, 도 43에 나타내는 단면선 XLIV-XLIV에 있어서의 단면 구조는, 도 44에 도시하는 바와 같이 트렌치 분리 산화막(103)이 제거됨으로써, 노출한 홈(102a)의 표면을 포함하는 실리콘 기판(102)의 표면에, 소스 영역을 포함하는 확산층 배선(106)이 자기 정합적으로 형성된다. 이 확산층 배선(106)은 실리콘 기판(102)의 주 표면의 부분(홈(102a)과 홈(102a) 사이의 영역)에서는 소스 영역으로 된다.
한편, 도 43에 나타내는 단면선 XLV-XLV에서는, 도 45에 도시하는 바와 같이 제어 게이트 전극(112a, 112c)과 제어 게이트 전극(112b, 112d) 사이에 있는 영역에 위치하는 트렌치 분리 산화막(103)이 제거되어, 실리콘 기판(102)(홈(102a)의 밑바닥)의 표면을 노출시키는 개구부(103a)가 형성되어 있다. 그 노출한 실리콘 기판(102)의 표면에 소스 영역을 포함하는 확산층 배선(106)이 형성된다.
그 후, 도 44 및 도 45에 도시하는 바와 같이, 개구부(103a)의 측면상을 포함하는 제어 게이트 전극(112a∼112d)의 측면상에 측벽 절연막(114a)이 각각 형성된다. 또한, 그 제어 게이트 전극(112a∼112d)을 덮도록 TEOS(Tetra Ethyl 0rtho Silicate glass)막(115)이 형성된다.
다음에, 도 46 및 도 47에 도시하는 바와 같이, 그 TEOS막(115)상에 층간 절연막으로 되는 BPTE0S(Boro Phospho Tetra Ethyl Ortho Silicate glass)막(116)이 형성된다. 다음에, 도 48 및 도 49에 도시하는 바와 같이, BPTEOS막(116)에 열 처리 또는 연마 처리를 실시하는 것에 의해, BPTEOS막(116)의 표면을 평탄으로 한다. 이렇게 하여, NOR형 어레이의 플래쉬 메모리의 주요 부분이 완성된다.
이 플래쉬 메모리에 의하면, 메모리 셀에 있어서의 소스 영역으로서 셀프 얼라인 소스 영역이 채용됨으로써, 각 소스 영역을 콘택트를 거쳐 전기적으로 접속할 필요가 없어진다. 즉, 메모리 셀의 소스 영역은, 최소의 디자인 룰에 근거한 인접하는 2개의 제어 게이트 전극 사이에 있는 영역에 형성되게 되어, 메모리 셀의 미세화 또는 고집적화를 도모할 수 있다.
전술한 바와 같이, 셀프 얼라인 소스 구조를 채용한 플래쉬 메모리에 의하면, 소스 영역이 최소의 디자인 룰에 근거한 인접하는 2개의 제어 게이트 전극 사이에 있는 영역에 형성됨으로써 메모리 셀의 미세화를 도모할 수 있다.
또한, 소자를 전기적으로 분리하기 위한 분리 구조로서, 상기한 바와 같이 트렌치 분리 산화막(103)을 이용한 트렌치 분리 구조가 채용되어 있다. 이 트렌치 분리 구조에서는, 종래의 LOCOS 분리 구조와 비교하여 한층 더 미세화를 도모할 수 있다. 트렌치 분리 구조는 도 44에 도시하는 바와 같이, 실리콘 기판(102)을 비교적 급격한 각도로 홈(102a)을 형성하고, 그 홈(102a)에 산화막을 매립하여 트렌치 분리 산화막(103)을 형성하는 것이다.
그런데, 전술한 플래쉬 메모리에서는, 도 45에 도시하는 바와 같이 셀프 얼라인 구조의 소스 영역을 형성할 때에, 홈(102a)에 매립된 트렌치 분리 산화막(103)중, 인접하는 2개의 제어 게이트 전극 사이에 있는 영역에 위치하는 부분이 제거되고, 실리콘 기판(홈(102a))의 표면을 노출시키는 개구부(103a)가 형성된다.
도 50 또는 도 51에 도시하는 바와 같이, 이 개구부(103a)가 실질적인 깊이로서는, 홈(102a)의 깊이에 제어 게이트 전극(112a∼112d) 및 플로팅 게이트 전극(110a∼110d)의 두께를 부가한 깊이로 되고, 개구부(103a)는 실리콘 기판(2)상에 형성되는 패턴에 있어서, 가장 깊은 개구부로 된다.
또, 도 51은 도 43에 나타내는 단면선 LI-LI에 따른 소자 형성 영역측에 가까운 부분에 있어서의 단면 구조를 나타내고, 따라서, 제어 게이트 전극(112a∼112d)의 밑에 ONO막(109)을 거쳐서 플로팅 게이트 전극(110a∼110d)이 각각 형성되어 있다.
개구부(103a)가 가장 깊게 됨으로써 그 개구부(103a)를 매립하도록 층간 절연막으로서의 BPTEOS막(116) 등이 형성된 후에는, 점선 테두리 B에 나타내는 개구부(103a)의 밑바닥에 위치하는 실리콘 기판(102)에 작용하는 응력이 커진다. 이 응력에 의해, 이후의 제조 공정에서 실리콘 기판(102)에 결정 결함이 발생하는 경우가 있다. 또한, 완성된 반도체 장치에 있어서도, 그 응력에 의해 실리콘 기판(102)에 결정 결함이 발생하는 경우가 있다.
이와 같이, 셀프 얼라인 구조의 플래쉬 메모리에 있어서의 메모리 셀 영역에서는, 인접하는 2개의 제어 게이트 전극 사이에 있는 영역에 형성되는 개구부(103a)가 BPTEOS막(116) 등의 층간 절연막으로 매립됨으로써, 특히 개구부(103a)의 밑바닥에 위치하는 실리콘 기판(102)의 부분에는, 보다 강한 응력이 작용하여, 실리콘 기판(102)에 결정 결함이 발생하기 쉽게 된다.
실리콘 기판(102)에 결정 결함이 발생함으로써, 예를 들면 리크 전류가 발생하여 플래쉬 메모리가 소망하는 동작을 실행하지 않게 될 우려가 있다. 또한, 반도체 장치로서 소망하는 동작을 실행할 수 없고, 반도체 장치의 양품율이 저하할 우려가 있다.
이후, 플래쉬 메모리에 있어서 미세화가 또한 진행하면, 이 개구부의 종횡비는 더 커지고, 이 부분에 있어서 실리콘 기판에 작용하는 응력이 더 강하게 되는것이 상정된다. 그 결과, 실리콘 기판에는 결정 결함이 또한 발생하기 쉽게 되어, 반도체 장치의 동작의 신뢰성이 손상하거나, 양품율이 저하하는 것이 걱정된다.
본 발명은 상기 상정되는 문제점을 해결하기 위해서 이루어진 것으로, 반도체 기판에 있어서의 결정 결함의 발생을 억제하여, 동작의 신뢰성이 확보되고, 높은 양품율이 얻어지는 반도체 장치를 제공하는 것을 목적으로 한다.
도 1은 본 발명의 실시예 1에 따른 플래쉬 메모리의 메모리 셀 영역의 평면 구조를 도시하는 도면,
도 2는 본 발명의 실시예 1에 있어서, 메모리 셀의 등가 회로를 도시하는 도면,
도 3은 본 발명의 실시예 1에 있어서, 도 1에 나타내는 단면선 Ⅲ-Ⅲ에 있어서의 단면도,
도 4는 본 발명의 실시예 1에 있어서, 도 1에 나타내는 단면선 Ⅳ-Ⅳ에 있어서의 단면도,
도 5는 본 발명의 실시예 1에 있어서, 도 1에 나타내는 단면선 Ⅴ-Ⅴ에 있어서의 단면도,
도 6은 본 발명의 실시예 1에 있어서, 도 1에 나타내는 단면선 Ⅵ-Ⅵ에 있어서의 단면도,
도 7은 본 발명의 실시예 1에 있어서, 도 1에 나타내는 단면선 Ⅶ-Ⅶ에 있어서의 단면도,
도 8은 본 발명의 실시예 1에 있어서, 플래쉬 메모리의 제조 방법의 한 공정을 나타내는 단면선 Ⅴ-Ⅴ에 있어서의 단면도,
도 9는 본 발명의 실시예 1에 있어서, 플래쉬 메모리의 제조 방법의 한 공정을 나타내는 단면선 Ⅶ-Ⅶ에 있어서의 단면도,
도 10은 본 발명의 실시예 1에 있어서, 도 8에 나타내는 공정 후에 실행되는 공정을 나타내는 단면도,
도 11은 본 발명의 실시예 1에 있어서, 도 9에 나타내는 공정 후에 실행되는 공정을 나타내는 단면도,
도 12는 본 발명의 실시예 1에 있어서, 도 10에 나타내는 공정 후에 실행되는 공정을 나타내는 단면도,
도 13은 본 발명의 실시예 1에 있어서, 도 11에 나타내는 공정 후에 실행되는 공정을 나타내는 단면도,
도 14는 본 발명의 실시예 1에 있어서, 도 12에 나타내는 공정 후에 실행되는 공정을 나타내는 단면도,
도 15는 본 발명의 실시예 1에 있어서, 도 13에 나타내는 공정 후에 실행되는 공정을 나타내는 단면도,
도 16은 본 발명의 실시예 1에 있어서, 도 14에 나타내는 공정 후에 실행되는 공정을 나타내는 단면도,
도 17은 본 발명의 실시예 1에 있어서, 도 15에 나타내는 공정 후에 실행되는 공정을 나타내는 단면도,
도 18은 본 발명의 실시예 1에 있어서, 도 16에 나타내는 공정 후에 실행되는 공정을 나타내는 단면도,
도 19는 본 발명의 실시예 1에 있어서, 도 17에 나타내는 공정 후에 실행되는 공정을 나타내는 단면도,
도 20은 본 발명의 실시예 1에 있어서, 도 18에 나타내는 공정 후에 실행되는 공정을 나타내는 단면도,
도 21은 본 발명의 실시예 1에 있어서, 도 19에 나타내는 공정 후에 실행되는 공정을 나타내는 단면도,
도 22는 본 발명의 실시예 1에 있어서, 도 20에 나타내는 공정 후에 실행되는 공정을 나타내는 단면도,
도 23은 본 발명의 실시예 1에 있어서, 도 21에 나타내는 공정 후에 실행되는 공정을 나타내는 단면도,
도 24는 본 발명의 실시예 1에 있어서, 도 22 및 도 23에 나타내는 공정 후에 실행되는 공정을 나타내는 평면도,
도 25는 본 발명의 실시예 1에 있어서, 도 24에 나타내는 ⅩⅩⅤ-ⅩⅩⅤ에 있어서의 단면도,
도 26은 본 발명의 실시예 1에 있어서, 도 24 및 도 25에 나타내는 공정 후에 실행되는 공정을 나타내고, 도 24에 나타내는 단면선 ⅩⅩⅥ-ⅩⅩⅥ에 있어서의 단면도,
도 27은 본 발명의 실시예 1에 있어서, 도 25에 나타내는 공정 후에 실행되는 공정을 나타내는 단면도,
도 28은 본 발명의 실시예 1에 있어서, 도 26에 나타내는 공정 후에 실행되는 공정을 나타내는 단면도,
도 29는 본 발명의 실시예 1에 있어서, 도 27에 나타내는 공정 후에 실행되는 공정을 나타내는 단면도,
도 30은 본 발명의 실시예 1에 있어서, 도 28에 나타내는 공정 후에 실행되는 공정을 나타내는 단면도,
도 31은 본 발명의 실시예 1에 있어서, 도 29에 나타내는 공정 후에 실행되는 공정을 나타내는 단면도,
도 32는 본 발명의 실시예 1에 있어서, 도 30에 나타내는 공정 후에 실행되는 공정을 나타내는 단면도,
도 33은 본 발명의 실시예 1에 있어서, 도 31에 나타내는 공정 후에 실행되는 공정을 나타내는 단면도,
도 34는 본 발명의 실시예 1에 있어서, 도 32에 나타내는 공정 후에 실행되는 공정을 나타내는 단면도,
도 35은 본 발명의 실시예 1에 있어서, 도 33에 나타내는 공정 후에 실행되는 공정을 나타내는 단면도,
도 36은 본 발명의 실시예 1에 있어서, BPTEOS막중의 불순물 농도와 매립 가능한 개구부의 종횡비와의 관계를 나타내는 그래프,
도 37은 본 발명의 실시예 1에 있어서, 도 35에 나타내는 공정 후에 실행되는 공정을 나타내는 단면도,
도 38은 본 발명의 실시예 1에 있어서, 도 35에 나타내는 공정 후에 실행되는 공정의 도 1에 나타내는 단면선 Ⅵ-Ⅵ에 있어서의 단면도,
도 39는 본 발명의 실시예 2에 따른 플래쉬 메모리의 도 1에 나타내는 단면선 Ⅵ-Ⅵ에 대응하는 단면도,
도 40은 본 발명의 실시예 2에 있어서, 도 1에 나타내는 단면선 Ⅶ-Ⅶ에 대응하는 단면도,
도 41은 본 발명의 실시예 2에 있어서, 플로팅 게이트 전극 및 제어 게이트 전극간의 용량을 설명하기 위한 제 1 단면도,
도 42는 본 발명의 실시예 2에 있어서, 플로팅 게이트 전극 및 제어 게이트 전극간의 용량을 설명하기 위한 제 2 단면도,
도 43은 종래의 플래쉬 메모리의 메모리 셀 영역의 평면 구조를 도시하는 도면,
도 44는 종래의 플래쉬 메모리의 제조 방법의 한 공정을 나타내는 도 43에 나타내는 단면선 ⅩＬⅣ-ⅩＬⅣ에 대응하는 단면도,
도 45는 종래의 플래쉬 메모리의 제조 방법의 한 공정을 나타내는 도 43에 나타내는 단면선 ⅩＬⅤ-ⅩＬⅤ에 대응하는 단면도,
도 46은 도 44에 나타내는 공정 후에 실행되는 공정을 나타내는 단면도,
도 47은 도 45에 나타내는 공정 후에 실행되는 공정을 나타내는 단면도,
도 48은 도 46에 나타내는 공정 후에 실행되는 공정을 나타내는 단면도,
도 49는 도 47에 나타내는 공정 후에 실행되는 공정을 나타내는 단면도,
도 50은 종래의 플래쉬 메모리에 있어서의 문제점을 설명하기 위해 도 43에 나타내는 단면선 ⅩＬⅤ-ⅩＬⅤ에 있어서의 단면도,
도 51은 종래의 플래쉬 메모리의 문제점을 설명하기 위해 도 43에 나타내는 단면선 LI-LI에 있어서의 단면도.
도면의 주요 부분에 대한 부호의 설명
2 : 실리콘 기판 2a : 홈
3 : 트렌치 분리 산화막 3a : 개구부
4a, 4b : 드레인 영역 6 : 확산층 배선
6a, 6b : 소스 영역 8 : 터널 산화막
9 : ONO막 10 : 폴리실리콘막
10a∼10d : 플로팅 게이트 전극 12 : 폴리사이드막
12a∼12d : 제어 게이트 전극 13 : 포토레지스트 패턴
14 : TEOS막 14a : 측벽 절연막
15 : TEOS막 16 : BPTEOS막
17 : 콘택트 홀 18 : 플러그
19 : 금속 배선 20, 21 : 공극
본 발명에 따른 반도체 장치의 제 1 측면은, 주 표면을 갖는 반도체 기판과, 홈과, 제 1 절연막과, 2개의 도전층과, 개구부와, 제 2 절연막과, 공극을 구비하고 있다. 홈은 반도체 기판의 주 표면에 형성되어 있다. 제 1 절연막은 그 홈에 매립되어 있다. 2개의 도전층은 제 1 절연막상에 간격을 사이에 두어 형성되어 있다. 개구부는 제 1 절연막에 형성되고, 2개의 배선 사이에 있는 제 1 절연막의 바로 아래에 위치하는 반도체 기판의 표면을 노출한다. 제 2 절연막은 개구부를 매립함과 동시에 2개의 도전층을 덮도록 형성되어 있다. 공극은 제 2 절연막이 매립된 개구부내에 형성되어 있다.
이 구조에 의하면, 제 2 절연막을 형성한 후의 반도체 장치의 제조 공정에 있어서, 특히 개구부의 바닥 부분에서 반도체 기판에 작용하는 응력이 개구부내에 형성된 공극에 의해 완화된다. 또한, 제조 공정중에 한하지 않고 완성된 반도체 장치에 있어서도, 실리콘 기판에 작용하는 응력이 이 공극에 의해 완화된다. 이에 의해, 반도체 기판에 결정 결함이 발생하는 것이 억제되고, 예를 들어 리크 전류등을 방지할 수 있고, 소망하는 동작이 확보되어, 양품율이 높은 반도체 장치가 얻어진다.
바람직하게는, 공극은 제 1 절연막에 의해 샌드위치되는 위치로부터 2개의 도전층 사이에 있는 위치까지 연장하고 있다.
이 경우에는, 2개의 도전층 사이에 위치하는 공극에 의해 2개의 도전층 사이의 용량이 저감되어, 반도체 장치의 고속 동작을 도모할 수 있다.
또한 바람직하게는, 반도체 기판에 형성되어, 2개의 도전층이 가로지름과 동시에, 제 1 절연막에 의해 구분된 소자 형성 영역과, 2개의 도전층중 하나의 도전층을 사이에 두고, 다른 하나의 도전층이 위치하는 측의 소자 형성 영역에 형성된 소정 도전형의 한 측의 불순물 영역 및 다른 측의 도전층이 위치하는 측과는 반대측의 소자 형성 영역에 형성된 소정 도전형의 다른 측의 불순물 영역을 구비하며, 도전층은 소자 형성 영역상에 형성된 제 1 전극부와, 그 제 1 전극부상에 형성된 제 2 전극부를 포함하고 있다.
이 경우에는, 소자 형성 영역에서, 제 1 전극부, 제 2 전극부, 한 측 및 다른 측의 불순물 영역을 포함하는 반도체 소자가 얻어진다.
또한, 바람직하게는, 2개의 도전층 사이에 있는 영역에 위치하는 반도체 기판의 표면에 형성된 도전 영역을 구비하며, 그 도전 영역은 한 측의 불순물 영역을 포함하고 있다.
이 경우에는, 반도체 소자의 한 측의 불순물 영역이 도전 영역에 의해 다른 부분과 전기적으로 접속된다.
또한, 바람직하게는, 제 1 전극부는 플로팅 게이트를 포함하고, 제 2 전극부는 제어 게이트를 포함하며, 한 측의 불순물 영역은 소스 영역을 포함하고, 다른 측의 불순물 영역은 드레인 영역을 포함하고 있다.
이 경우에는, 반도체 소자로서, 플로팅 게이트, 제어 게이트, 소스 영역 및 드레인 영역을 포함하는 메모리 셀이 구성된다.
본 발명에 따른 반도체 장치의 제 2 측면은, 반도체 기판과, 홈과, 소자 분리 절연막과, 소자 형성 영역과, 제 1 게이트 배선과, 제 2 게이트 배선과, 소스 영역과, 드레인 영역과, 도전 영역과, 개구부와, 층간 절연막과, 공극을 구비하고 있다. 홈은 반도체 기판에 형성되어 있다. 소자 분리 절연막은 홈에 매립되어 있다. 소자 형성 영역은 반도체 기판에 형성되고, 소자 분리 절연막에 의해 구분되어 있다. 제 1 게이트 배선은 소자 분리 절연막 및 소자 형성 영역을 가로지르도록 형성되고, 플로팅 게이트 전극 및 제어 게이트 전극을 포함하고 있다. 제 2 게이트 배선은 소자 분리 절연막 및 소자 형성 영역을 가로지르도록 제 1 게이트 배선과 간격을 사이에 두어 형성되고, 플로팅 게이트 전극 및 제어 게이트 전극을 포함하고 있다. 소스 영역은 제 1 게이트 배선과 제 2 게이트 배선 사이에 있는 소자 형성 영역에 형성되어 있다. 드레인 영역은 제 1 게이트 배선을 사이에 두고 소스 영역과는 반대측의 소자 형성 영역에 형성되어 있다. 도전 영역은 제 1 게이트 배선 및 제 2 게이트 배선에 의해 사이에 있는 영역의 반도체 기판에 형성되고, 소스 영역을 포함하고 있다. 개구부는 제 1 게이트 배선 및 제 2 게이트 배선 사이에 있는 소자 분리 영역에 형성되고, 홈을 형성하는 반도체 기판의 표면을 노출시키고 있다. 층간 절연막은 개구부를 매립함과 동시에, 제 1 게이트 배선 및 제 2 게이트 배선을 덮도록 반도체 기판상에 형성되어 있다. 공극은 소자 분리 영역이 매립된 개구부내에 형성되어 있다.
이 구성에 의하면, 플로팅 게이트, 제어 게이트, 소스 영역 및 드레인 영역을 포함하는 메모리에 있어서, 층간 절연막을 형성한 후의 제조 공정 중에 개구부의 바닥 부분에 위치하는 반도체 기판에 작용하는 응력이 개구부내에 형성된 공극에 의해 완화된다. 또한, 완성된 반도체 장치에 있어서도, 반도체 기판에 작용하는 응력이 이 공극에 의해 완화된다. 이에 의해, 반도체 기판에 결정 결함이 발생하는 것이 억제되고, 예를 들어 리크 전류 등을 방지할 수 있고, 메모리 셀의 소망하는 동작이 확보되어, 양품율이 높은 반도체 장치가 얻어진다.
바람직하게는, 공극은 소자 분리 영역 사이에 있는 위치로부터 제 1 게이트 배선 및 제 2 게이트 배선 사이에 있는 위치까지 연장하고 있다.
이 경우에는, 제 1 게이트 배선과 제 2 게이트 배선 사이에 위치하는 공극에 의해 제 1 게이트 배선과 제 2 게이트 배선의 층간 용량이 저감되어, 반도체 장치의 고속 동작을 도모할 수 있다.
본 발명에 따른 반도체 장치의 제 3 측면은, 반도체 기판과, 제 1 절연층과, 2개의 배선과, 개구부와, 제 2 절연막과, 공극을 구비하고 있다. 제 1 절연층은 반도체 기판상에 형성되어 있다. 2개의 배선은 제 1 절연막상에 간격을 두어 형성되어 있다. 개구부는 2개의 배선 사이에 있는 제 1 절연막에 형성되고, 반도체 기판의 표면을 노출시키고 있다. 제 2 절연막은 개구부를 매립함과 동시에, 배선을덮도록 반도체 기판상에 형성되어 있다. 공극은 제 2 절연막에 의해 매립된 개구부내에 형성되어 있다.
이 구조에 의하면, 제 2 절연막을 형성한 후의 반도체 장치의 제조 공정에 있어서, 특히 개구부의 바닥 부분에 위치하는 반도체 기판에 작용하는 응력이 개구부내에 형성된 공극에 의해 완화된다. 또한, 완성된 반도체 장치에 있어서도, 반도체 기판에 작용하는 응력이 이 공극에 의해 완화된다. 이에 의해, 반도체 기판에 결정 결함이 발생하는 것이 억제되고, 예를 들어 리크 전류 등을 방지할 수 있고, 소망하는 동작이 확보되어, 양품율이 높은 반도체 장치가 얻어진다.
바람직하게는, 공극은 제 1 절연막에 의해 샌드위치되는 위치로부터 2개의 배선 사이에 있는 위치까지 연장하고 있다.
이 경우에는, 2개의 배선 사이에 위치하는 공극에 의해 2개의 배선의 층간 용량이 저감되어, 반도체 장치의 고속 동작을 도모할 수 있다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
(발명의 실시예)
(실시예 1)
본 발명의 실시예 1에 따른 플래쉬 메모리에 대해 설명한다. 우선, 그 플래쉬 메모리에 있어서의 메모리 셀의 평면 구조와 등가 회로를 도 1 및 도 2에 각각 나타낸다. 도 1에 도시하는 바와 같이, 트렌치 분리 산화막(3)에 의해 구분된 실리콘 기판의 표면에는, 복수의 소자 형성 영역 S가 형성되어 있다. 그 소자 형성 영역 S를 가로지르도록, 예를 들면 플로팅 게이트 전극(10a∼10d)이 형성되어 있다. 그 플로팅 게이트 전극(10a∼10d) 상에 제어 게이트 전극(12a∼12d)이 각각 형성되어 있다.
제어 게이트 전극(12a, 12b) 사이에 있는 영역에는 소스 영역(6a)이 형성되어 있다. 제어 게이트 전극(12b)을 사이에 두고 소스 영역(6a)과 반대측의 소자 형성 영역 S에는 드레인 영역(4b)이 형성되어 있다. 이 플로팅 게이트 전극(10b), 제어 게이트 전극(12b), 소스 영역(6a) 및 드레인 영역(4b)에 의해 하나의 메모리 셀이 구성된다.
이 메모리 셀에 있어서의 드레인 영역(4b)은 콘택트 홀(17)을 거쳐서 행 방향(제어 게이트 전극이 연장하는 방향과 대략 직교하는 방향)으로 연장하는 배선(도시하지 않음)에 의해, 도 2에 도시하는 바와 같이 다른 메모리 셀의 드레인 영역과 전기적으로 접속되어 있다.
한편, 소스 영역(6a)은 제어 게이트 전극(12a, 12b) 사이에 있는 영역의 실리콘 기판(2)에 형성된 열 방향으로 연장하는 확산층 배선(6)에 의해, 도 2에 도시하는 바와 같이 다른 메모리 셀의 소스 영역과 전기적으로 접속되어 있다. 따라서, 확산층 배선(6)은 소스 영역을 포함하게 된다.
다음에 메모리 셀의 단면 구조에 대해 설명한다. 우선, 제어 게이트 전극이 연장하는 방향과 대략 직교하는 방향에 따른 소자 형성 영역의 단면 구조(단면선 Ⅲ-Ⅲ)에 대해 설명한다. 도 3에 도시하는 바와 같이 실리콘 기판(2)상에, 터널산화막(8)을 개재시키고 플로팅 게이트 전극(10a, 10b, 10c, 10d)이 각각 형성되어 있다.
그 플로팅 게이트 전극(10a∼10d) 상에 ONO막(9)을 개재시키고 제어 게이트 전극(12a, 12b, 12c, 12d)이 각각 형성되어 있다. 플로팅 게이트 전극(10a∼10d)및 제어 게이트 전극(12a∼12d)의 양 측면상에는, 측벽 절연막(14a)이 각각 형성되어 있다.
제어 게이트 전극(12a)과 제어 게이트 전극(12b) 사이에 있는 실리콘 기판(2)의 표면에는 소스 영역(6a)이 형성되어 있다. 제어 게이트 전극(12b)과 제어 게이트 전극(12c 사이에 있는 실리콘 기판(2)에는 드레인 영역(4b)이 형성되어 있다.
제어 게이트 전극(12a)을 사이에 두어 소스 영역(6a)과 반대측의 실리콘 기판(2)의 영역에는 드레인 영역(4a)이 형성되어 있다. 또한, 제어 게이트 전극(12c)과 제어 게이트 전극(12d) 사이에 있는 실리콘 기판(2)에는 소스 영역(6b)이 형성되어 있다.
제어 게이트 전극(12a∼12d) 및 플로팅 게이트 전극(10a∼10d)을 덮도록 실리콘 기판(2)상에 TEOS막(15)이 형성되어 있다. 그 TEOS막(15)상에 층간 절연막으로서의 BPTEOS막(16)이 형성되어 있다. 그 BPTEOS막(16)에 드레인 영역(4a, 4b)의 표면을 노출시키는 콘택트 홀(17)이 각각 형성되어 있다. 그 콘택트 홀(17)에 플러그(18)가 각각 매립되어 있다. BPTEOS막(16)상에, 플러그(18)에 전기적으로 접속되는 금속 배선(19)이 형성되어 있다.
다음에, 제어 게이트 전극이 연장하는 방향에 따르는 각 소자 형성 영역 S에 형성된 드레인 영역의 단면 구조(단면선 Ⅳ-Ⅳ)에 대해 설명한다. 도 4에 도시하는 바와 같이 실리콘 기판(2)에는, 트렌치 분리 산화막을 형성하기 위한 홈(2a)이 형성되어 있다. 그 홈(2a)을 매립하도록 트렌치 분리 산화막(3)이 각각 형성되어 있다.
이웃하는 트렌치 분리 산화막(3) 사이에, 예를 들면 드레인 영역(4d, 4b, 4c)이 각각 형성되어 있다. 트렌치 분리 산화막(3)상에 TEOS막(15)을 개재시키고 층간 절연막으로서의 BPTEOS막(16)이 형성되어 있다. 그 BPTEOS막(16)에, 드레인 영역(4d, 4b, 4c)의 표면을 각각 노출시키는 콘택트 홀(17)이 각각 형성되어 있다.
그 콘택트 홀(17)에 플러그(18)가 각각 형성되어 있다. BPTEOS막(16)상에 그 플러그(18)와 전기적으로 접속되는 금속 배선(19)이 형성되어 있다.
다음에, 제어 게이트 전극이 연장하는 방향에 따르는 소자 형성 영역에 형성된 소스 영역의 단면 구조(단면선 Ⅴ-Ⅴ)에 대해 설명한다. 도 5에 도시하는 바와 같이 실리콘 기판(2)에는 트렌치 분리 산화막을 형성하기 위한 홈(2a)이 형성되어 있다. 그 홈(2a)의 표면을 포함하는 실리콘 기판(2)의 표면에 확산층 배선(6)이 형성되어 있다.
확산층 배선(6)은, 예를 들어 소스 영역(6a)을 포함하고 있다. 실리콘 기판(2)상에, TEOS막(15)을 개재시키고 층간 절연막으로서의 BPTEOS막(16)이 형성되어 있다. 이와 같이, 소스 영역이 형성되는 영역에서는, 홈(2a)에 매립된 트렌치 분리 산화막(3)이 제거되어 있다.
다음에, 제어 게이트 전극이 연장하는 방향과 대략 직교하는 방향에 따르는 트렌치 분리 산화막(3)이 형성된 영역의 단면 구조(단면선 Ⅵ-Ⅵ)에 대해 설명한다. 이 단면은 비교적 소자 형성 영역에 가까운 위치에 있어서의 단면이다. 도 6에 도시하는 바와 같이 실리콘 기판(2)에 형성된 홈에 트렌치 분리 산화막(3)이 매립되어 있다.
그 트렌치 분리 산화막(3)상에 터널 산화막(8)을 개재시키고 플로팅 게이트 전극(10a∼10d)이 각각 형성되어 있다. 그 플로팅 게이트 전극(10a∼10d) 상에 ONO막(9)을 개재시키고 제어 게이트 전극(12a∼12d)이 각각 형성되어 있다.
그 제어 게이트 전극(12a, 12b) 사이에 있는 영역에는, 실리콘 기판(2)(홈(2a))의 표면을 노출시키는 개구부(3a)가 형성되어 있다. 또한, 마찬가지로 제어 게이트 전극(12c, 12d) 사이에 있는 영역에는, 실리콘 기판(2)(홈)의 표면을 노출시키는 개구부(3a)가 형성되어 있다. 개구부(3a)의 밑바닥에 노출한 실리콘 기판(2)의 표면에는 소스 영역을 포함하는 확산층 배선(6)이 형성되어 있다.
개구부(3a)의 측면상을 포함하는 제어 게이트 전극(12a∼12d), 플로팅 게이트 전극(10a∼10d)의 측면상에는, 각각 측벽 절연막(14a)이 형성되어 있다. 그 측벽 절연막(14a)을 덮도록 TEOS막(15)이 형성되어 있다. 그 TEOS막(15)상에 층간 절연막으로서의 BPTEOS막(16)이 형성되어 있다. TEOS막(15) 및 BPTEOS막(16)이 매립된 개구부(3a)에는 공극(20)이 형성되어 있다.
다음에, 제어 게이트 전극이 연장하는 방향과 직교하는 방향에 따르는 트렌치 분리 산화막이 형성된 영역의 단면 구조(단면선 Ⅶ-Ⅶ)에 대해 설명한다. 이단면은 소자 형성 영역에서 비교적 떨어진 위치에 있어서의 단면이다. 도 7에 도시하는 바와 같이 이 단면에 있어서는, 제어 게이트 전극(12a∼12d) 밑에, 플로팅 게이트 전극은 존재하지 않는다. 즉, 트렌치 분리 산화막(3)상에 ONO막(9)을 개재시켜 제어 게이트 전극(12a∼12d)이 각각 위치하고 있다.
제어 게이트 전극(12a, 12c)과 제어 게이트 전극(12b, 12d) 사이에 있는 영역에는, 실리콘 기판(2)(홈)의 표면을 노출시키는 개구부(3a)가 각각 형성되어 있다. 개구부(3a)의 측면상을 포함하는 제어 게이트 전극(12a∼12d)의 측면상에는 측벽 절연막(14a)이 형성되어 있다.
개구부(3a)를 매립함과 동시에 제어 게이트 전극(12a∼12d)을 덮도록 TEOS막(15)을 개재시키고 BPTEOS막(16)이 형성되어 있다. 전술한 바와 같이, TEOS막(15) 및 BPTEOS막(16)이 매립된 개구부(3a)에는 공극(20)이 형성되어 있다.
또, 이 단면선에 따른 부분에 형성되는 제어 게이트 전극(12a∼12d)에서는, 인접하는 플로팅 게이트 전극간의 비교적 좁은 부분을 매립하도록 형성되기 때문에, 그 막 두께는 도 6에 도시되는 플로팅 게이트 전극과 제어 게이트 전극을 합한 막 두께에 거의 동등하게 된다.
도 6 및 도 7에 도시되는 제어 게이트 전극(12a∼12d) 사이에 있는 영역에 형성되는 실리콘 기판(2)(홈(2a))의 표면을 노출시키는 개구부(3a)는 후술하는 바와 같이, 소스 영역을 포함하는 확산층 배선(6)을 실리콘 기판(2)에 형성하기 위해 마련되는 것이다.
이 개구부(3a)를 TEOS막(15) 및 BPTEOS막(16)으로 매립한 후의 제조 공정에서는, 이 개구부(3a)의 밑바닥에 위치하는 실리콘 기판(2)에 강한 응력이 작용하게 된다. 이 때, 개구부(3a)내에 공극(20)이 형성되어 있음으로써, 실리콘 기판(2)에 작용하는 응력을 완화할 수 있다. 실리콘 기판(2)에 작용하는 응력이 완화됨으로써 실리콘 기판(2)에 결정 결함이 발생하는 것이 억제되고, 예를 들면 리크 전류의 발생 등의 결정 결함에 근거하는 불량을 해소할 수 있다. 그 결과, 동작의 신뢰성이 확보되어, 양품율이 높은 플래쉬 메모리가 얻어진다.
다음에, 전술한 플래쉬 메모리의 제조 방법의 일례에 대해, 도 1에 나타내는 단면선 Ⅴ-Ⅴ와 단면선 Ⅶ-Ⅶ에 각각 대응하는 단면 구조를 나타내어 설명한다. 우선, 도 8 및 도 9에 도시하는 바와 같이 실리콘 기판(2)의 소정의 영역에 에칭을 실시하는 것에 의해, 트렌치 분리 산화막을 형성하기 위한 깊이 약 300∼400㎚의 홈(2a)을 형성한다. 그 홈(2a)에 실리콘 산화막을 매립하여 트렌치 분리 산화막(3)을 형성한다.
다음에, 도 10 및 도 11에 도시하는 바와 같이, 노출시키고 있는 실리콘 기판(2)의 표면에 게이트 절연막으로 되는 터널 산화막(8)을 형성한다. 다음에, 도 12 및 도 13에 도시하는 바와 같이, 예를 들면 CVD법 등에 의해 플로팅 게이트 전극으로 되는 막 두께 약 100㎚의 폴리실리콘막(10)을 실리콘 기판(2)상에 형성한다.
다음에, 도 14 및 도 15에 도시하는 바와 같이, 폴리실리콘막(10)상에 소정의 포토레지스트 패턴(도시하지 않음)을 형성하고, 그 포토레지스트 패턴을 마스크로 하여 폴리실리콘막(10)에 플로팅 게이트 전극을 형성하기 위한 에칭을 실시한다. 이 패터닝이 실시된 단계에서는, 플로팅 게이트 전극으로 되는 폴리실리콘막(10)은, 도 1에 나타내는 제어 게이트 전극이 연장하는 방향과 대략 직교하는 방향에 스트라이프 형상으로 형성된 상태에 있다.
다음에, 도 16 및 도 17에 도시하는 바와 같이, 플로팅 게이트 전극으로 되는 폴리실리콘막(10)상에 실리콘 산화막과 실리콘 질화막의 적층막으로 이루어지는 0NO막(9)을, 예를 들면 CVD법에 의해 형성한다. 이 후, 메모리 셀 이외의 주변 회로 영역(도시하지 않음)에 있어서는, 전술한 ONO막(9) 및 플로팅 게이트 전극으로 되는 폴리실리콘막(10)을 제거한다. 또한, 주변 회로 영역에서 트랜지스터를 형성하기 위한 게이트 산화막이 형성된다.
다음에, 도 18 및 도 19에 도시하는 바와 같이 ONO막(9)상에, 예를 들면 텅스텐 실리사이드막과 폴리실리콘막으로 이루어지는 폴리사이드 구조의 제어 게이트 전극으로 되는 폴리사이드막(12)을 형성한다. 이 폴리사이드막(12)의 막 두께는 약 150∼200㎚이다.
다음에, 도 20 및 도 21에 도시하는 바와 같이 폴리사이드막(12)상에 소정의 포토레지스트 패턴(도시하지 않음)을 형성하고, 그 포토레지스트 패턴을 마스크로 하여 폴리사이드막(12)에 에칭을 실시하는 것에 의해, 제어 게이트 전극(12a∼12d)을 형성한다. 다음에, 소정의 포토레지스트 패턴(도시하지 않음)을 형성하고, 그 포토레지스트 패턴을 마스크로 하여 ONO막(9) 및 플로팅 게이트 전극으로 되는 폴리실리콘막(10)에 에칭을 실시하는 것에 의해, 플로팅 게이트 전극을 형성한다.
이 단계에서, 도 1에 나타내는 플로팅 게이트 전극(10a∼10d) 등이 형성되고, 단면선 Ⅴ-Ⅴ에서는, 도 22에 도시하는 바와 같이 ONO막과 플로팅 게이트 전극으로 되는 폴리실리콘막은 제거된 상태로 된다. 또한, 단면선 Ⅶ-Ⅶ에서는, 도 23에 도시하는 바와 같이, 트렌치 분리 산화막(3)상에 ONO막(9)을 개재시켜 제어 게이트 전극(12a∼12d)이 형성된 상태로 된다.
다음에, 도 24 및 도 25에 도시하는 바와 같이, 제어 게이트 전극(12a∼12d)이 형성된 실리콘 기판(2)상에 제어 게이트 전극(12a∼12d)이 연장하는 방향에 따라 소정의 포토레지스트 패턴(13)을 형성한다. 이 때, 예를 들면, 제어 게이트 전극(12b, 12c) 사이에 있는 영역은 포토레지스트 패턴(13)으로 덮어진다. 제어 게이트 전극(12a, 12b) 사이에 있는 영역은 포토레지스트 패턴(13)에 의해 덮여지지 않는다.
다음에, 도 26 및 도 27에 도시하는 바와 같이, 포토레지스트 패턴(13) 및 제어 게이트 전극(12a∼12d)을 마스크로 하여, 트렌치 분리 산화막(3)에 에칭을 실시하여 홈(2a)의 표면을 노출한다.
다음에, 도 28 및 도 29에 도시하는 바와 같이, 노출한 홈(2a)의 표면을 포함하는 실리콘 기판(2)의 표면에 이온 주입법에 의해 소정 도전형의 이온을 주입하여, 소스 영역을 포함하는 확산층 배선(6)을 형성한다. 또한, 제어 게이트 전극을 사이에 두고 소스 영역과 반대측의 소자 형성 영역에는 드레인 영역이 각각 형성된다.
다음에, 도 30 및 도 31에 도시하는 바와 같이 실리콘 기판(2)상에, 예를 들면 CVD법에 의해 TEOS막(Tetra Ethyl Ortho Silicate glass)(14)을 형성한다. 다음에, 도 32 및 도 33에 도시하는 바와 같이 TEOS막(14)의 전면에 이방성 에칭을 실시하는 것에 의해, 개구부(3a)의 측면상을 포함하는 제어 게이트 전극(12a∼12d)의 측면상에 측벽 절연막(14a)을 형성한다. 다음에, 도 34 및 도 35에 도시하는 바와 같이 제어 게이트 전극(12a∼12d)을 덮도록, 예를 들면 CVD법에 의해 실리콘 기판(2)상에 또한 TEOS막(15)을 형성한다.
다음에, 이 TEOS막(15)상에 층간 절연막으로 되는 BPTEOS막을 형성하게 된다. BPTEOS막이란, 불순물로서 붕소(B)와 인(P)을 포함한 TEOS막이다. 특히, BPTEOS막을 이용하여 개구부를 매립하는 경우, 도 36에 도시하는 바와 같이 불순물의 농도가 높을수록 종횡비가 보다 높은 개구부를 매립할 수 있는 것이 알려져 있다. 환언하면, 불순물 농도가 비교적 낮은 경우에는, 종횡비가 큰 개구부를 매립할 수 없게 된다.
본 플래쉬 메모리에서는 이러한 BPTEOS막중의 불순물 농도와 매립가능한 개구부의 종횡비의 관계를 이용하여, 트렌치 분리 산화막(3)에 형성된 개구부(3a)에 적극적으로 공극을 형성한다.
여기서 개구부(3a)의 깊이로서는, 트렌치 분리 산화막(3)을 형성하기 위한 홈(2a)의 깊이에, 플로팅 게이트 전극 및 제어 게이트 전극의 막 두께를 부가한 깊이로 된다. 전술한 바와 같이, 홈(2a)의 깊이는 약 300∼400㎚이며, 플로팅 게이트 전극 및 제어 게이트 전극의 막 두께를 합한 막 두께는 약 250∼300㎚이다. 따라서, 개구부(3a)의 깊이는 약 550∼700㎚로 된다. 이 개구부(3a)는 실리콘 기판(2)상에 형성된 다른 개구부 혹은 단차 부분에 비해 2∼3배 정도 깊고, 가장깊은 개구부로 되어 있다.
그래서, 도 37 및 도 38에 도시하는 바와 같이, 개구부(3a)에 있어서의 매립 특성을 악화시키기 위해서, TEOS막(15)상에 불순물로서 첨가되는 붕소와 인의 농도가 비교적 낮은 BPTEOS막(16)을 형성하고, 개구부(3a)의 내측에 공극(20)을 형성한다. 이 후, BPTEOS막을 평탄화함으로써, 플래쉬 메모리의 주요 부분이 완성된다.
이 플래쉬 메모리에 있어서는, 개구부(3a)내에 공극(20)이 형성됨으로써, BPTEOS막(16)을 형성한 후의 공정에서, 특히 점선 테두리 A로 도시하는 개구부(3a)의 바닥 부분에 위치하는 실리콘 기판(2)에 작용하는 응력의 도피 경로가 얻어져 응력이 완화된다. 이에 의해, 실리콘 기판에 결정 결함이 발생하는 것이 억제되고, 결정 결함이 발생하는 것에 기인하는, 예를 들면 리크 전류의 발생 등의 불량이 해소되어, 소망하는 동작을 실행할 수 있는 플래쉬 메모리가 얻어진다.
또한, BPTEOS막을 형성한 후의 제조 공정중에 발생하는 결정 결함이 억제됨으로써, 플래쉬 메모리의 양품율도 향상한다. 또한, 완성된 플래쉬 메모리에 있어서도, 예를 들면 열에 의한 응력도 완화할 수 있어, 플래쉬 메모리의 동작 신뢰성이 향상한다.
또한, BPTEOS막중의 붕소 농도 및 인 농도를 적절하게 선택함으로써, 가장 깊은 개구부(3a)내에만 공극(20)을 형성하고, 개구부(3a)보다도 낮은 다른 개구부나 단차 부분에서는 공극을 형성하지 않고 BPTEOS막(16)에 의해 완전하게 매립할 수 있다.
(실시예 2)
본 발명의 실시예 2에 따른 플래쉬 메모리에 대해 설명한다. 실시예 1에 있어서, 플래쉬 메모리에서는 도 37 및 도 38에 도시하는 바와 같이, 개구부(3a)내에 형성되는 공극(20)에서는, 그 상단은 플로팅 게이트 전극(10a∼10d)의 하단(하면)보다도 낮은 곳에 위치하고 있었다. 즉, 공극(20)은 트렌치 분리 산화막(3) 사이에 있는 위치에 형성되어 있었다.
본 실시예에 따른 플래쉬 메모리에서는, 도 39 및 도 40에 도시하는 바와 같이, 트렌치 분리 산화막(3) 사이에 있는 위치로부터 플로팅 게이트 전극(10a∼10d) 및 제어 게이트 전극(12a∼12d) 사이에 있는 위치까지 연장하는 공극(21)이 형성되어 있다. 또한, 이외의 구성에 관해서는 실시예 1에서 설명한 플래쉬 메모리와 마찬가지이기 때문에 동일 부재에는 동일 부호를 부여하여 그 설명은 생략한다.
다음에, 전술한 플래쉬 메모리의 제조 방법에 대해 설명한다. 이러한 공극(21)을 형성하기 위해서는, 실시예 1에서 설명한 도 35에 나타내는 공정 후에, 보다 매립 특성이 불량한 BPTEOS막을 형성함으로써, 개구부(3a)에는 공극(21)이 형성된다. 즉, 붕소 농도 및 인 농도보다 낮은 BPTEOS막을 형성함으로써, 개구부(3a)에 있어서의 매립 특성이 악화하여, 보다 큰 공극(21)이 형성되게 된다.
이 플래쉬 메모리에 의하면, 우선, 실시예 1에 있어서 설명한 바와 같이, 점선 테두리 A에 나타내는 부분에 집중하는 응력이 공극(21)에 의해 완화될 수 있어, 실리콘 기판(2)에 결정 결함이 발생하는 것을 억제할 수 있다. 그리고, 본 플래쉬 메모리에서는, 이러한 실리콘 기판(2)에 작용하는 응력 완화의 효과에 부가하여,게이트 배선간 용량의 저감 효과가 얻어진다.
이것에 대해 설명한다. 우선, 도 41에 도시하는 바와 같이, 플로팅 게이트 전극(10a, 10b) 및 제어 게이트 전극(12a, 12b) 사이의 용량 Cs는, BPTEOS막(16)에 근거하는 용량 C1 및 용량 C2와, 공극(21)에 근거하는 용량 C3의 3개의 용량을 직렬 접속시킨 용량으로 된다. 여기서, C1 = εOX·a/s, C2 = εGAP·b/s, C3 =ε0X·c/s 이다. εGAP는 공극의 유전율, εOX은 BPTEOS막의 유전율, a 및 c는 BPTEOS막의 막 두께, b는 공극의 길이, s는 단면적이다.
한편, 종래의 플래쉬 메모리 또는 실시예 1에 있어서의 플래쉬 메모리에서는, 도 42에 도시하는 바와 같이, 플로팅 게이트 전극(10a, 10b) 및 제어 게이트 전극(12a, 12b) 사이의 용량 Co는, Co =εOX·f/s로 된다. 여기서, f = a + b + c 이다. BPTE0S막의 유전율 εOX는 공극의 유전율 εGAP보다도 충분히 크기 때문에, 용량 Cs는 용량 Co보다도 작게 된다. 그 결과, 소스 영역을 사이에 두고 위치하는 플로팅 게이트 전극(10a, 10b) 및 제어 게이트 전극(12a, 12b)에서, 특히 공극(21)을 끼우는 위치에 있어서 양자의 용량이 저감된다.
그런데, 플래쉬 메모리에서는, 판독이나 기입 동작시에, 제어 게이트 전극은 각각의 동작 전압을 갖고 충전된다. 그 충전 시간은 게이트 용량과 기생 용량의 합계인 용량 C와, 게이트의 배선 저항 R의 곱 RC에 비례하여, 이 충전 시간이 짧은 쪽이 고속 동작이 가능하게 된다.
따라서, 본 플래쉬 메모리에 있어서는, 전술한 공극(21)을 형성함으로써, 소스 영역을 사이에 두고 위치하는 제어 게이트 전극간의 기생 용량 Cs가 저감하여, 게이트의 배선 저항 R을 증대시키지 않고 용량 C를 저감할 수 있다. 이에 의해, 판독이나 기입 동작시의 유전 시간을 감소할 수 있어, 고속 랜덤 판독이나 고속 기입이라고 하는 고속 성능화를 실현할 수 있다.
또한, 상기 각 실시예에 있어서의 플래쉬 메모리에서는, 개구부를 매립하는 층간 절연막으로서, BPTEOS막을 예로 들어 설명하였지만, 개구부(3a)내에만 공극을 형성하고, 다른 개구부나 단차 부분에 관해서는 공극을 형성하지 않고 완전하게 매립할 수 있는 막이면, BPTEOS막에 한정되지 않고, 다른 재질로 이루어지는 절연막이더라도 무방하다.
또한, 상기 각 실시예에서는, 셀프 얼라인 소스 구조를 갖는 플래쉬 메모리를 예로 들어 설명하였지만, 이 외에, 셀프 얼라인 소스 구조를 이용한 EEPROM 등의 불휘발성 반도체 기억 장치에도 적용할 수 있다.
금번 개시된 실시예는 모든 점에서 예시적이며 제한적인 것이 아닌 것으로 간주되어야 한다. 본 발명의 범위는 상기한 설명이 아니고 특허 청구 범위에 의해 나타내어지며, 특허 청구 범위와 균등한 의미 및 범위내에서의 모든 변경이 포함되는 것으로 의도된다.
본 발명에 따른 반도체 장치의 제 1 측면에 의하면, 제 2 절연막을 형성한 후의 반도체 장치의 제조 공정에서, 특히 개구부의 바닥 부분에 있어서 반도체 기판에 작용하는 응력이 개구부내에 형성된 공극에 의해 완화된다. 또한, 제조 공정중에 한하지 않고 완성된 반도체 장치에 있어서도, 실리콘 기판에 작용하는 응력이 이 공극에 의해 완화된다. 이에 의해, 반도체 기판에 결정 결함이 발생하는 것이 억제되고, 예를 들면 리크 전류 등을 방지할 수 있고, 소망하는 동작이 확보되어, 양품율이 높은 반도체 장치가 얻어진다.
바람직하게는, 공극은 제 1 절연막에 의해 샌드위치되는 위치로부터 2개의 도전층 사이에 있는 위치까지 연장하고 있음으로써, 2개의 도전층 사이에 위치하는 공극에 의해 2개의 도전층간의 용량이 저감되어, 반도체 장치의 고속 동작을 도모할 수 있다.
또한 바람직하게는, 반도체 기판에 형성되어, 2개의 도전층이 가로지름과 동시에, 제 1 절연막에 의해 구분된 소자 형성 영역과, 2개의 도전층중 하나의 도전층을 사이에 두고, 다른 하나의 도전층이 위치하는 측의 소자 형성 영역에 형성된 소정 도전형의 한 측의 불순물 영역 및 다른 하나의 도전층이 위치하는 측과는 반대측의 소자 형성 영역에 형성된 소정 도전형의 다른 측의 불순물 영역을 구비하며, 도전층은 소자 형성 영역상에 형성된 제 1 전극부와, 그 제 1 전극부상에 형성된 제 2 전극부를 포함하고 있음으로써, 소자 형성 영역에서, 제 1 전극부, 제 2 전극부, 한 측 및 다른 측의 불순물 영역을 포함하는 반도체 소자가 얻어진다.
또한 바람직하게는, 2개의 도전층 사이에 있는 영역에 위치하는 반도체 기판의 표면에 형성된 도전 영역을 구비하며, 그 도전 영역은 한 측의 불순물 영역을 포함하고 있음으로써, 반도체 소자의 한 측의 불순물 영역이 도전 영역에 의해 다른 부분과 전기적으로 접속된다.
또한 바람직하게는, 제 1 전극부는 플로팅 게이트를 포함하고, 제 2 전극부는 제어 게이트를 포함하며, 한 측의 불순물 영역은 소스 영역을 포함하고, 다른 측의 불순물 영역은 드레인 영역을 포함하고 있음으로써, 반도체 소자로서, 플로팅 게이트, 제어 게이트, 소스 영역 및 드레인 영역을 포함하는 메모리 셀이 구성된다.
본 발명에 따른 반도체 장치의 제 2 측면에 의하면, 플로팅 게이트, 제어 게이트, 소스 영역 및 드레인 영역을 포함하는 메모리 셀에 있어서, 층간 절연막을 형성한 후의 제조 공정 중에, 개구부의 바닥 부분에 위치하는 반도체 기판에 작용하는 응력이 개구부내에 형성된 공극에 의해 완화된다. 또한, 완성된 반도체 장치에 있어서도, 반도체 기판에 작용하는 응력이 이 공극에 의해 완화된다. 이에 의해, 반도체 기판에 결정 결함이 발생하는 것이 억제되고, 예를 들면 리크 전류 등을 방지할 수 있고, 메모리 셀의 소망하는 동작이 확보되어, 양품율이 높은 반도체 장치가 얻어진다.
바람직하게는, 공극은 소자 분리 절연막에 의해 샌드위치되는 위치로부터 제 1 게이트 배선 및 제 2 게이트 배선 사이에 있는 위치까지 연장하고 있음으로써, 제 1 게이트 배선과 제 2 게이트 배선 사이에 위치하는 공극에 의해 제 1 게이트 배선과 제 2 게이트 배선과의 선간 용량이 저감되어, 반도체 장치의 고속 동작을 도모할 수 있다.
본 발명에 따른 반도체 장치의 제 3 측면에 의하면, 제 2 절연막을 형성한후의 반도체 장치의 제조 공정에서, 특히 개구부의 바닥 부분에 위치하는 반도체 기판에 작용하는 응력이 개구부내에 형성된 공극에 의해 완화된다. 또한, 완성된 반도체 장치에 있어서도, 반도체 기판 기판에 작용하는 응력이 이 공극에 의해 완화된다. 이에 의해, 반도체 기판에 결정 결함이 발생하는 것이 억제되고, 예를 들면 리크 전류 등을 방지할 수 있고, 소망하는 동작이 확보되어, 양품율이 높은 반도체 장치가 얻어진다.
바람직하게는, 공극은 제 1 절연막에 의해 샌드위치되는 위치로부터 2개의 배선 사이에 있는 위치까지 연장하고 있음으로써, 2개의 배선 사이에 위치하는 공극에 의해 2개의 배선의 선간 용량이 저감되어, 반도체 장치의 고속 동작을 도모할 수 있다.

Claims (3)

  1. 주 표면을 갖는 반도체 기판(2)과,
    상기 반도체 기판(2)의 주 표면에 형성된 홈(2a)과,
    상기 홈(2a)에 매립된 제 1 절연막(3)과,
    상기 제 1 절연막(3)상에 간격을 두고 형성된 2개의 도전층(10a∼10d, 12a∼12d)과,
    상기 2개의 도전층(10a∼10d, 12a∼12d) 사이에 있는 영역의 바로 아래에 위치하는 상기 반도체 기판(2)의 표면을 노출시키는, 상기 제 1 절연막(3)에 형성된 개구부(3a)와,
    상기 개구부(3a)를 매립함과 동시에, 상기 2개의 도전층(10a∼10d, 12a∼12d)을 덮도록 형성된 제 2 절연막(15, 16)과,
    상기 제 2 절연막(15, 16)에 의해 매립된 상기 개구부(3a)내에 형성된 공극(20, 21)을 구비한 반도체 장치.
  2. 제 1 항에 있어서,
    상기 공극(21)은 상기 제 1 절연막(3)에 의해 샌드위치되는 위치로부터 상기 2개의 도전층(10a∼10d, 12a∼12d) 사이에 있는 위치까지 연장하는 반도체 장치.
  3. 반도체 기판(2)과,
    상기 반도체 기판(2)에 형성된 홈(2a)과,
    상기 홈(2a)에 매립된 소자 분리 절연막(3)과,
    상기 반도체 기판(2)에 형성되고, 상기 소자 분리 절연막(3)에 의해 구분된 소자 형성 영역과,
    상기 소자 분리 절연막(3) 및 상기 소자 형성 영역을 가로지르도록 형성되고, 플로팅 게이트 전극(10a) 및 제어 게이트 전극(12a)을 포함하는 제 1 게이트 배선(10a, 12a)과,
    상기 소자 분리 절연막(3) 및 상기 소자 형성 영역을 가로지르도록, 상기 제 1 게이트 배선(10a, 12a)과 간격을 두고 형성되어, 플로팅 게이트 전극(10b) 및 제어 게이트 전극(12b)을 포함하는 제 2 게이트 배선(10b, 12b)과,
    상기 제 1 게이트 배선(10a, 12a)과 상기 제 2 게이트 배선(10b, 12b) 사이에 있는 상기 소자 형성 영역에 형성된 소스 영역(6a, 6b)과,
    상기 제 1 게이트 배선(10a, 12a)을 사이에 두고 상기 소스 영역(6a)과는 반대측의 상기 소자 형성 영역에 형성된 드레인 영역(4a)과,
    상기 제 1 게이트 배선(10a, 12a) 및 상기 제 2 게이트 배선(10b, 12b) 사이에 있는 영역의 상기 반도체 기판(2)에 형성되고, 상기 소스 영역(6a)을 포함하는 도전 영역(2a)과,
    상기 제 1 게이트 배선(10a, 12a) 및 상기 제 2 게이트 배선(10b, 12b) 사이에 있는 영역의 바로 아래에 위치하는 상기 반도체 기판(2)의 표면을 노출시키는, 상기 소자 분리 절연막(3)에 형성된 개구부(3a)와,
    상기 개구부(3a)를 매립함과 동시에, 상기 제 1 게이트 배선(10a, 12a) 및 상기 제 2 게이트 배선(10b, 12b)을 덮도록 상기 반도체 기판(2)상에 형성된 층간 절연막(15, 16)과,
    상기 층간 절연막(15, 16)에 의해 매립된 상기 개구부(3a)내에 형성된 공극(20, 21)을 구비한 반도체 장치.
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