KR100496382B1 - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

본 발명에 따르면, 트렌치 캐패시터의 전극의 적어도 일부를 금속으로 형성함으로써, 전극의 전기적인 시트저항이 낮아질 수 있어, CR지연에 의한 신호의 전파시간을 단축할 수 있기 때문에, 독출/기록시간을 단축할 수 있다. 또한, 매립 게이트전극을 형성함으로써, DRAM 및 DRAM/로직 혼재 디바이스에서 요구되고 있는 셀 면적의 미세화를 실현할 수 있고, 게이트 길이가 길어져 쇼트채널효과를 감소시킬 수 있으며, 게이트전극 상에 절연보호막을 퇴적함으로써 자기정합적으로 비트라인 콘택트를 형성할 수 있다.

Description

반도체장치 및 그 제조방법{A SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 반도체장치 및 그 제조방법에 관한 것으로, 특히 DRAM(Dynamic Random Access Memory)이나, DRAM과 로직과의 혼재(混載) 디바이스 등에 있어서, 고속동작이나 고집적화를 가능하게 한 반도체장치 및 그 제조방법에 관한 것이다.
DRAM의 기억노드로서는, 트렌치(trench) 캐패시터와 스택(stacked) 캐패시터가 현재의 주류이고, 특히 트렌치 캐패시터는 로직과의 혼재에 적합한 캐패시터로서 많이 사용되고 있다. 그 이유는, 로직을 형성하기 전에 캐패시터를 형성할 수 있기 때문에 로직 프로세스에 대한 영향이 적고, 캐패시터가 실리콘기판 내에 매립되어 있기 때문에, 배선공정에서 스택 캐패시터와 같은 깊은 콘택트공정이 불필요해지기 때문이다.
이하, 본 발명과 관련된 트렌치 캐패시터의 구성에 대해, 그 제조방법을 참조하면서 설명한다.
도 19 및 도 20은, 본 발명과 관련된 트렌치 캐패시터의 제조방법을 나타낸 공정 단면도이다.
우선, 도 19a에 나타낸 바와 같이, 실리콘기판(101) 상에 실리콘산화막(102)을 5nm, 실리콘질화막(103)을 150nm 퇴적하고, 포토리소그래피 공정에 의해 트렌치를 개구하는 영역의 포토레지스트(104)를 제거하고, RIE(Reactive Ion Etching)법에 의해 실리콘산화막(102)과 실리콘질화막(103)을 에칭제거한다.
도 19b에 나타낸 바와 같이, 전과 같이 RIE법을 이용하여 실리콘기판(101)을 에칭하여, 실리콘 표면으로부터 5㎛정도 깊이의 트렌치(105)를 형성한 후, 포토레지스트(104)를 제거한다.
도 19c에 나타낸 바와 같이, 트렌치(105)의 내벽에 두께 5nm정도의 실리콘질화막(106)을 형성한다. 더욱이, 비소(As) 등에 의해 n형으로 도핑된 제1폴리실리콘(107)을 500nm정도의 층 두께로 퇴적하여 트렌치(105)를 모두 매립한다.
도 19d에 나타낸 바와 같이, CMP(Chemical Mechanical Polishing)법과 RIE법을 이용한 에치백 프로세스에 의해, 폴리실리콘(107)의 표면을 실리콘기판(101)의 표면으로부터 약 0.5㎛의 깊이까지 에칭한다. 더욱이, 트렌치 내벽에 노출된 실리콘질화막(106)을 에칭제거하고, 칼라(collar) 실리콘산화막(108)을 100nm정도 퇴적한다.
도 20a에 나타낸 바와 같이, 제2폴리실리콘(109)을 매립한다. 구체적으로는, 기판(101) 상의 칼라 실리콘산화막(108)을 RIE법에 의해 에칭하고, 트렌치 측벽에만 칼라 실리콘산화막(108)을 남긴다. 더욱이, 비소 등에 의해 n형으로 도핑된 제2폴리실리콘(109)을 300nm정도 퇴적하여 트렌치(105)를 모두 매립한다.
다음에, 도 20b에 나타낸 바와 같이, 제3폴리실리콘(110)을 매립한다. 구체적으로는, CMP법과 RIE법을 이용한 에치백 프로세스에 의해, 폴리실리콘(109)을 실리콘 표면으로부터 0.25㎛의 깊이까지 에칭한다. 그리고, 노출된 칼라 실리콘산화막(108)을 에칭제거하고, 비소 등에 의해 n형으로 도핑된 제3폴리실리콘(110)을 200nm정도 퇴적하여 트렌치(105)를 모두 매립한다.
최후에, 도 20c에 나타낸 바와 같이, CMP법과 RIE법을 이용한 에치백 프로세스에 의해 폴리실리콘(110)을 실리콘기판(101)의 표면으로부터 0.05㎛의 깊이까지 에칭한다. 그 후, 실리콘산화막(111)으로 트렌치(105) 상면을 커버하고, 실리콘질화막(103)을 제거하면 실리콘기판 중에 매립된 트렌치 캐패시터가 완성된다.
여기서, 트렌치 캐패시터와의 전기적인 접속단자는, 제3폴리실리콘(110)으로부터 배어 나온 비소 등의 n형 불순물에 의한 n형 확산층(112)을 사용한다.
그러나, 이와 같은 본 발명과 관련된 트렌치 캐패시터는, 독출/기록을 고속으로 행하는 것이 곤란하다는 문제가 있었다. 즉, 이 트렌치 캐패시터는, 5㎛ 깊이의 트렌치가 폴리실리콘(107, 109, 110)으로 매립되어 있다. 그렇지만, 이들의 폴리실리콘은, 모두 비소 등에 의해 n형으로 도핑되어 있지만, 전기적인 시트저항은 꽤 높고, 수 kΩ정도이다. 이 때문에, CR지연에 의해 신호의 전파에 시간이 걸리고, 독출/기록시간을 단축할 수 없다는 문제가 있었다.
한편으로, 정보통신기술의 발전에 따라, DRAM의 고속화·대용량화에 대한 요구는 점점 강해져 가고 있다. 최신의 256메가 범용 DRAM이나 0.18㎛룰로 형성된 DRAM 혼재 로직 디바이스에서는, 상술한 트렌치 캐패시터 구조를 채용하고 있지만, 상술한 이유 때문에 고속화에는 한계가 있었다.
또한, 집적밀도의 관점으로부터도 개선해야 할 점이 많다. 즉, 본 발명과 관련된 이들의 디바이스에서는, 셀 면적을 축소하기 위해 「접어 꺾음 비트라인 방식」이 채용되고 있다. 그리고, 미세화, 고집적화를 더 진행하기 위해서는, ① 셀 트랜지스터의 게이트 길이를 짧게 하고, ② 비트라인 콘택트에 자기정합 콘택트(Self Alined Contact) 구조를 채용하며, ③ 새로운 디자인의 셀을 채용하는 것 등의 시책이 필요하게 된다.
더욱이, 현재의 DRAM/로직 혼재 디바이스에서는, DRAM의 데이터 전송속도를 향상하기 위해 게이트에 살리사이드를 부착하고 있지만, 고속화를 더 이루기 위해서는, 보다 저항이 낮은 새로운 캐패시터 구조를 개발함과 더불어, 이와 같은 새로운 캐패시터 구조와 정합성이 좋은 게이트전극 구조도 아울러 개발할 필요가 있다.
본 발명은 상기한 점을 감안하여 이루어진 것으로, 고속동작이나 고집적화를 가능하게 하는 반도체장치 및 그 제조방법을 제공하는 것에 그 목적이 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 의하면, 트렌치 캐패시터를 갖는 반도체장치에 있어서, 상기 트렌치 캐패시터가, 반도체기판의 표면부분에 형성된 트렌치와, 이 트렌치의 내벽면 상에 설치된 절연층 및, 이 절연층이 설치된 상기 트렌치의 내부에 설치된 전극부를 구비하고, 상기 트렌치의 내부가, 깊이방향에 따라 저면으로부터 차례로 제1영역과 제2영역 및 제3영역으로 분할되어 있고, 상기 절연층이, 상기 트렌치의 저면 상 및 저면으로부터 상기 제1 및 제2영역에 걸쳐 내벽면 상에 설치되어 있으며, 상기 전극부가, 상기 제1영역에 있어서, 상기 절연층이 설치된 저면 상 및 내벽면 상에 제1금속의 질화물로 이루어진 부분이 설치되고, 상기 제1금속의 질화물로 이루어진 부분의 표면 상에 제1금속으로 이루어진 부분이 매립되어 있으며, 상기 제2영역에 있어서, 상기 절연층이 설치된 내벽면 상 및 상기 제1영역의 표면 상에 제2금속의 질화물로 이루어진 부분이 설치되고, 상기 제2금속의 질화물로 이루어진 부분의 표면 상에 제2금속으로 이루어진 부분이 매립되어 있으며, 상기 제3영역에 있어서, 상기 절연층이 설치되어 있지 않은 내벽면 상 및 상기 제2영역의 표면 상에 제3금속의 질화물로 이루어진 부분이 설치되고, 상기 제3금속의 질화물로 이루어진 부분의 표면 상에 제3금속으로 이루어진 부분이 매립되어 있으며, 상기 반도체기판에서 상기 제3금속의 질화물로 이루어진 부분의 주위에 확산영역이 형성되어 있는 반도체장치가 제공된다.
본 발명의 다른 특징에 의하면, 비트라인 콘택트를 중심으로 하여 4개의 메모리 캐패시터가 거의 병렬 십자형으로 설치되고, 상기 4개의 메모리 캐패시터의 각각이 상기 비트라인 콘택트에 대해 접속가능한 반도체장치가 제공된다.
본 발명의 다른 특징에 의하면, 4개의 메모리 캐패시터의 각각과 비트라인 콘택트와의 사이에 설치된 4개의 게이트전극을 구비한 반도체장치가 제공된다.
본 발명의 다른 특징에 의하면, 반도체기판에 설치된 비트라인 콘택트와, 이 비트라인 콘택트 주위의 상기 반도체기판에 설치된 4개의 트렌치 캐패시터 및, 이 4개의 트렌치 캐패시터의 각각과 상기 비트라인 콘택트와의 사이에 설치된 4개의 게이트전극을 구비하고, 상기 4개의 게이트전극중 어느 2개가 상기 반도체기판의 표면상에 설치되고, 상기 4개의 게이트전극중 다른 2개가 상기 반도체기판의 표면부 내에 매립되어 설치되며, 상기 4개의 게이트전극의 각각에 인가하는 전압을 변화시킴으로써, 상기 4개의 트렌치 캐패시터의 각각과 상기 비트라인 콘택트가 접속 또는 차단될 수 있도록 된 반도체장치가 제공된다.
본 발명의 특징에 의하면, 비트라인 콘택트를 중심으로 해서 상기 비트라인 콘택트의 주위에 복수의 트렌치 캐패시터가 설치되고, 상기 복수의 트렌치 캐패시터의 각각과 상기 비트라인 콘택트와의 사이에 복수의 게이트전극이 설치되며, 상기 복수의 게이트전극의 각각에 인가하는 전압을 변화시킴으로써 상기 복수의 트렌치 캐패시터의 각각이 상기 비트라인 콘택트에 대해 접속 또는 차단될 수 있도록 된 반도체장치의 제조방법에 있어서, 반도체기판에 상기 복수의 트렌치 캐패시터를 형성하는 공정과, 상기 복수의 트렌치 캐패시터중 일부의 트렌치 캐패시터와 상기 비트라인 콘택트와의 사이의 상기 반도체기판의 표면부내에 복수의 게이트전극중 일부의 게이트전극을 매립형성하는 공정, 상기 복수의 트렌치 캐패시터중 나머지의 트렌치 캐패시터와 상기 비트라인 콘택트와의 사이의 상기 반도체기판의 표면상에 상기 복수의 게이트전극중 나머지 게이트전극을 상기 일부의 게이트전극과 거의 직교시켜 형성하는 공정, 상기 나머지 게이트전극의 형성공정 후, 상기 나머지 게이트전극의 측면을 절연층으로 덮는 공정 및, 상기 절연층의 형성공정 후, 상기 절연층에 접해서 상기 비트라인 콘택트를 형성하는 공정을 구비하여 이루어진 반도체장치의 제조방법이 제공된다.
(실시예)
이하, 본 발명의 실시예를 도면을 참조하면서 상세히 설명한다.
제1실시예
우선, 본 발명의 제1실시예로서, 고속동작이 가능한 캐패시터를 갖춘 반도체장치에 대해 설명한다.
도 1은, 본 실시예의 반도체장치에 설치되는 캐패시터의 주요부 단면구조를 나타낸 개념도이다.
즉, 이 캐패시터는, 실리콘기판(1)에 설치된 트렌치 캐패시터이고, 트렌치의 길이방향으로 보아 3개의 영역(A, B, C)으로 나누어 형성된 경우의 구체예이다. 트렌치 선단의 영역(A)에 있어서는, 트렌치 내벽으로부터 차례로, 질화막(6), 폴리실리콘(7), 장벽층(8) 및, 금속전극(9)이 설치되어 있다. 또한, 트렌치의 중간의 영역(B)에 있어서는, 트렌치 내벽으로부터 차례로, 칼라 실리콘산화막(10), 폴리실리콘(11), 장벽층(12) 및, 금속전극(13)이 설치되어 있다. 또한, 트렌치의 입구의 영역(C)에 있어서는, 트렌치 내벽으로부터 차례로, 폴리실리콘(14), 장벽층(15) 및, 금속전극(16)의 순으로 설치되어 있다.
더욱이, 영역(C)의 주위에서 실리콘기판(1)에 확산영역(18)이 형성되어 있다.
본 실시예에 있어서는, 이와 같이, 트렌치의 내부에 매립되는 전극의 주요부가 금속전극(9, 13, 16)에 의해 형성되어 있다. 이들 금속의 시트저항은 겨우 수 Ω에 지나지 않아, 폴리실리콘의 시트저항(수 kΩ정도)과 비교하여, 매우 낮다. 따라서, 폴리실리콘 전극을 이용한 캐패시터와 비교하여 CR정수를 대폭 저하할 수 있다. 그 결과로서, 캐패시터의 전송속도를 대폭 개선하여, DRAM이나, DRAM/로직 혼재 디바이스의 동작속도를 대폭 상승시키는 것이 가능해진다.
구체적으로는, 폴리실리콘 전극을 이용한 캐패시터를 이용한 반도체장치의 경우, 시스템 클록주파수의 상한은 200MHz정도였다. 이에 대해, 본 실시예의 캐패시터를 이용한 경우에는, 클럭주파수의 상한을 10배 이상 높이는 것이 가능해진다.
또한, 트렌치 캐패시터의 전극의 적어도 일부가 폴리실리콘 및 금속으로 형성되어 있음으로써, 폴리실리콘 전극을 이용한 구성과의 공통점이 얻어지기 때문에, 제조 프로세스나 소자 신뢰성 확보의 점에서 보다 용이하게 된다.
또한, 금속의 질화물로 이루어진 부분(질화 티탄층 8, 12, 15)을 금속과 폴리실리콘과의 사이에 설치함으로써, 장벽층으로서의 작용이나 박리방지의 작용을 얻을 수 있다.
또한, 트렌치 캐패시터의 전극에서의 금속으로 이루어진 부분이, 트렌치의 깊이방향에 따라 복수의 영역으로 분할되어 있음으로써, 트렌치 선단의 기억노드나 근본(根本) 부근의 칼라 실리콘산화막의 부분 등을 분할하여 형성할 수 있다.
또한, 이 금속으로 이루어진 부분을, 트렌치의 깊이방향에 따라 연속적으로 설치함으로써, 전극의 저항을 더 저하시킬 수 있다.
여기서, 본 실시예에서 이용하는 금속전극(9, 13, 16)의 재료로서는, 실리콘 디바이스에서 프로세스가 확립하고 있는 텅스텐(W), 탄탈(Ta), 니켈(Ni), 몰리브덴(Mo), 티탄(Ti), 알루미늄(Al) 및 동(Cu) 등을 들 수 있다. 이들 중, 텅스텐이나 몰리브덴 등의 고융점 금속을 이용한 경우에는, 제조공정에서 고온에 둘 필요가 생겨도 반도체의 열화를 억제하여, 신뢰성을 높은 레벨로 유지할 수 있다.
한편, 알루미늄이나 동 등의 도전율이 높은 금속을 이용한 경우에는, 캐패시터에서의 전송속도를 보다 높게 하여, 보다 고속의 동작이 가능해진다.
또한, 도 1에 있어서, 캐패시터의 영역(A, B, C)에서 이용하는 금속전극은, 동일한 재료로 이루어질 필요는 없다. 즉, 금속전극(9, 13, 16)을 각각 다른 재료에 의해 형성할 수 있다.
또한, 도 1의 구조에 있어서는, 영역 A, B 및 C의 경계부에, 폴리실리콘(11, 14)이나, 장벽층(12, 15)이 개재(介在)되어 있지만, 본 발명은 이에 한정되지 않는다. 이 부분에 대해서는, 후에 변형예를 들어 상세히 설명한다.
이하, 도 1에 예시한 트렌치 캐패시터의 제조방법에 대해 설명한다.
도 2 및 도 3은, 본 실시예의 캐패시터의 제조방법을 나타낸 공정 단면도이다.
우선, 도 2a에 나타낸 바와 같이, 실리콘기판(1) 상에 실리콘산화막(2)을 5nm, 실리콘질화막(3)을 150nm정도 퇴적한다. 더욱이, 포토리소그래피 공정에 의해 트렌치를 개구하는 영역의 포토레지스트(4)를 제거하고, RIE에 의해 실리콘산화막(2)과 실리콘질화막(3)을 에칭제거한다.
도 2b에 나타낸 바와 같이, 전과 같이 RIE법을 이용하여 실리콘기판(1)을 에칭하여, 기판(1)의 표면으로부터 5㎛정도 깊이의 트렌치(5)를 형성하고, 포토레지스트(4)를 제거한다.
도 2c에 나타낸 바와 같이, 트렌치를 매립한다. 구체적으로는, 우선 트렌치(5)의 내벽에 5nm정도 두께의 실리콘질화막(6)을 형성하고, 비소 등에 의해 n형으로 도핑된 제1폴리실리콘(7)을 50nm 퇴적하여 트렌치(5)의 내벽을 폴리실리콘(7)으로 커버한다. 그리고, 질화티탄(8)을 10nm, 텅스텐(9; W)을 450nm정도의 층 두께로 퇴적하여, 트렌치(5)를 모두 매립한다. 여기서, 질화티탄(8)은, 텅스텐(9)이 반도체기판(1)으로 확산하는 것을 막아 장벽층으로서 작용함과 더불어, 폴리실리콘(7)과 텅스텐(9)과의 부착을 개선하는 글루 레이어(glue layer)로서도 작용한다.
도 2d에 나타낸 바와 같이, 트렌치를 에칭한다. 구체적으로는, CMP법과 RIE법을 이용한 에치백 프로세스에 의해, 폴리실리콘(7), 질화티탄(8), 텅스텐(9)을 기판(1)의 표면으로부터 0.5㎛정도의 깊이까지 에칭한다. 그 후, 트렌치 내벽에 노출된 실리콘질화막(6)을 에칭제거하고, 칼라(collar) 실리콘산화막(10)을 100nm정도 퇴적한다.
도 3a에 나타낸 바와 같이, 트렌치를 다시 매립한다. 구체적으로는, 칼라 실리콘산화막(10)을 RIE법에 의해 에칭하여, 트렌치 측벽에만 칼라 실리콘산화막(10)을 남긴다. 그 후, 비소 등에 의해 n형으로 도핑된 제2폴리실리콘(11)을 50nm정도 퇴적하여 트렌치(5)의 내벽을 폴리실리콘(11)으로 커버하고, 계속해서 질화티탄(12)을 10nm, 텅스텐(13)을 250nm정도 퇴적하여, 트렌치(5)를 모두 매립한다. 여기에서도, 질화티탄(12)은, 장벽층 및 글루 레이어로서 작용한다.
다음에, 도 3b에 나타낸 바와 같이, 트렌치의 개구 부근의 매립구조를 형성한다. 구체적으로는, 우선 CMP법과 RIE법을 이용한 에치백 프로세스에 의해, 폴리실리콘(11), 질화티탄(12), 텅스텐(13)을 기판(1)의 표면으로부터 0.25㎛정도의 깊이까지 에칭한다. 그 후, 트렌치 내벽에 노출된 칼라 실리콘산화막(10)을 에칭제거하고, 비소 등에 의해 n형으로 도핑된 제3폴리실리콘(14)을 50nm 퇴적하여 트렌치(5)의 내벽을 폴리실리콘(14)으로 커버한다. 계속해서, 질화티탄(15)을 10nm, 텅스텐(16)을 150nm정도 퇴적하여, 트렌치(5)를 모두 매립한다. 여기에서도, 질화티탄(15)은, 장벽층 및 글루 레이어로서 작용한다.
최후에, 도 3c에 나타낸 바와 같이, 트렌치에 덮개를 한다. 구체적으로는, CMP법과 RIE법을 이용한 에치백 프로세스에 의해 폴리실리콘(14), 질화티탄(15), 텅스텐(16)을 기판(1)의 표면으로부터 0.05㎛정도의 깊이까지 에칭한다. 그 후, 실리콘산화막(17)으로 트렌치(5) 상면을 커버하고, 실리콘질화막(3)을 제거하면, 동 도면 및 도 1에 나타낸 바와 같이, 실리콘기판 중에 매립된 트렌치 캐패시터가 완성된다.
여기서, 트렌치 캐패시터와의 전기적인 접속단자는, 제3폴리실리콘(14)으로부터 배어 나온 비소 등의 n형 불순물에 의한 확산영역(18)을 사용할 수 있다.
이상 설명한 바와 같이, 도 1에 나타낸 트렌치 캐패시터를 제조할 수 있다.
다음에, 본 실시예의 변형예에 대해 설명한다.
도 4는, 본 실시예의 변형예로서의 캐패시터의 단면구조를 나타낸 개념도이다.
즉, 동 도면에 나타낸 캐패시터에 있어서는, 금속전극(9, 13, 16)의 사이에 폴리실리콘(11, 14)을 개재하지 않고, 금속장벽(12, 15)만을 개재하여 연속적으로 형성되어 있다. 이와 같이 하면, 선단의 영역(A)의 금속전극(9)으로부터 폴리실리콘을 끼우지 않고 전하를 전송하는 것이 가능해져, 고속화가 더 이루어질 수 있다.
다음에, 본 변형예의 캐패시터의 제조방법에 대해 설명한다.
도 5는, 본 변형예의 캐패시터의 제조방법의 주요부를 나타낸 공정 단면도이다. 즉, 동 도면은, 이미 형성된 영역(A) 상에, 영역(B)을 형성하는 공정의 일부이고, 도 2d로부터 도 3a에 걸친 공정에 대응하는 것이다.
본 변형예의 경우도, 우선 도 5a에 나타낸 바와 같이, 트렌치의 내벽에 칼라 실리콘산화막(10)을 형성한다.
다음에, 도 5b에 나타낸 바와 같이, 트렌치의 저부의 칼라 실리콘산화막(10)을 RIE법에 의해 에칭하고, 트렌치 측벽에만 칼라 실리콘산화막(10)을 남긴다. 그 후, 제2폴리실리콘(11)을 퇴적하여 트렌치(5)의 내벽을 폴리실리콘(11)으로 커버한다.
다음에, 도 5c에 나타낸 바와 같이, 폴리실리콘(11)을 에칭한다. 이 경우에, RIE와 같이 이방성이 강한 에칭방법을 이용하여, 동 도면에 화살표로 나타낸 방향으로 에칭을 하면, 폴리실리콘(11) 중에서, 트렌치의 저부의 부분과 기판(1) 상의 부분만이 우선적으로 에칭되고, 트렌치의 측벽을 커버하는 부분은 남는다.
이와 같이 하여, 트렌치의 밑에 텅스텐전극(9)이 노출하거나, 이 후 도 3a에 대해 상술한 바와 같이, 장벽층(12)과 금속전극(13)을 순차 퇴적한다.
또한, 도시는 생략하지만, 영역(C)의 형성에 즈음해서도 마찬가지로, 폴리실리콘을 이방성 에칭에 의해 에치백함으로써, 트렌치 저부의 부분만을 제거하여, 금속전극(13)을 노출시켜, 이 위에 장벽층(15)과 금속전극(16)을 퇴적한다.
이상 설명한 바와 같이, 도 4의 변형예의 구조를 제조할 수 있다.
제2실시예
다음에, 본 발명의 제2실시예로서, 폴리실리콘을 포함하지 않는 캐패시터에 대해 설명한다.
도 6은, 본 실시예의 반도체장치에 설치되는 캐패시터의 주요부 단면구조를 나타낸 개념도이다. 동 도면에 대해서는, 도 1 내지 도 5에 대해 상술한 것과 마찬가지의 요소에는 동일한 부호를 붙이고 상세한 설명은 생략한다.
즉, 이 캐패시터는, 도 1에 나타낸 것과 비교한 경우, 폴리실리콘 7, 11 및 14가 설치되어 있지 않은 점에 특징을 갖는다. 결국, 트렌치 내부는 금속전극에 의해 충진되어, 더 도전성을 개선할 수 있다. 그 결과로서, 전하의 전송속도를 더 개선하여, 반도체장치를 보다 고속으로 동작시키는 것이 가능해진다.
본 실시예에 있어서는, 영역(A, B, C)에서 각각 이용하는 금속전극의 재료는 동일해도 되고, 서로 다른 재료를 이용해도 된다.
이하, 본 실시예에서의 트렌치 캐패시터의 제조방법에 대해 설명한다.
도 7 및 도 8은, 본 실시예의 캐패시터의 제조방법을 나타낸 공정 단면도이다. 우선, 도 7a에 나타낸 바와 같이, 실리콘기판(1) 상에 실리콘산화막(2)을 5nm, 실리콘질화막(3)을 150nm정도 퇴적하고, 포토리소그래피 공정에 의해 트렌치를 개구하는 영역의 포토레지스트(4)를 제거하고, RIE법에 의해 실리콘산화막(2)과 실리콘질화막(3)을 에칭제거한다.
다음에, 도 7b에 나타낸 바와 같이, 전과 같이 RIE법을 이용하여 실리콘기판(1)을 에칭하여, 실리콘 표면으로부터 5㎛ 깊이의 트렌치(5)를 형성한 후, 포토레지스트(4)를 제거한다.
다음에, 도 7c에 나타낸 바와 같이, 트렌치(5)의 내벽에 5nm의 실리콘질화막(6)을 형성하고, 질화티탄(8)을 10nm, 계속해서 텅스텐(9)을 500nm 퇴적하여, 트렌치(5)를 모두 매립한다.
다음에, 도 7d에 나타낸 바와 같이, CMP법과 RIE법에 의한 에치백 프로세스로 질화티탄(8), 텅스텐(9)을 기판 표면으로부터 0.5㎛정도의 깊이까지 파고든다. 그 후, 노출된 실리콘질화막(6)을 에칭제거하고, 칼라 실리콘산화막(10)을 100nm정도 퇴적한다.
다음에, 도 8a에 나타낸 바와 같이, 칼라 실리콘산화막(10)을 RIE법에 의해 에칭하여, 트렌치 측벽에만 칼라 실리콘산화막(10)을 남긴다. 그 후, 질화티탄(12)을 10nm, 계속해서 텅스텐(13)을 300nm 퇴적하여, 트렌치(5)를 모두 매립한다.
다음에, 도 8b에 나타낸 바와 같이, CMP법과 RIE법에 의한 에치백 프로세스로 질화티탄(12), 텅스텐(13)을 기판 표면으로부터 0.25㎛정도의 깊이까지 에칭한다. 그 후, 노출된 칼라 실리콘산화막(10)을 에칭제거하고, 비소 등의 n형 불순물에 의한 확산층(18)을 이온주입법 등으로 형성한다. 더욱이, 질화티탄(15)을 10nm, 계속해서 텅스텐(16)을 200nm정도 퇴적하여, 트렌치(5)를 모두 매립한다.
최후에, 도 8c에 나타낸 바와 같이, CMP법과 RIE법에 의한 에치백 프로세스로 질화티탄(15), 텅스텐(16)을 기판표면으로부터 0.05㎛정도의 깊이까지 에칭한다. 그 후, 실리콘산화막(17)으로 트렌치(5)의 상면을 커버하고, 실리콘질화막(3)을 제거하면, 실리콘기판(1) 중에 매립된 트렌치 캐패시터가 완성된다. 트렌치 캐패시터와의 전기적인 접속단자는, 비소 등의 n형 불순물에 의한 확산층(18)을 사용할 수 있다.
제3실시예
다음에, 본 발명의 제3실시예로서, 집적밀도를 대폭 높이는 것이 가능한 메모리셀을 갖춘 반도체장치에 대해 설명한다.
도 9는, 본 실시예의 반도체장치의 메모리셀의 평면구성을 나타낸 개념 레이아웃도이다.
또한, 도 10a는 도 9의 A-A선 단면도이고, 도 10b는 도 9의 B-B선 단면도이다. 더욱이, 도 10도 포함하여 본 실시예에 따른 단면도에 있어서는, 트렌치 캐패시터의 상부만을 나타내고, 선단의 기억노드의 부분은 생략한다. 또한, 캐패시터의 내부의 전극구조에 대해서는 도시를 생략했다.
도 9로부터 알 수 있는 바와 같이, 본 실시예에서의 메모리셀은, 4개의 트렌치 셀 캐패시터(30A~30D)와, 1개의 비트라인 콘택트(32)에 의해 형성된 4메모리셀이다. 도 9에 있어서, 비트라인 콘택트(32)를 중심으로 한 십자형의 패턴(34)은 소자영역을 나타내고, 이 외측은 STI(Shallow Trench Isolation)에 의한 소자 분리영역(26)이다.
캐패시터(30A~30D)는, 폴리실리콘 전극의 것을 이용할 수 있지만, 본 발명의 제1 내지 제2실시예에 따른 금속전극을 갖춘 것으로 하면 고속동작이 가능해지는 점에서 보다 바람직하다.
도 9에서 종방향으로 배선된 게이트전극(42A~42D)은, 실리콘기판(1)의 기판면 보다도 하측에 매립된 매립 게이트전극이고, 게이트전극(42B)이 캐패시터(30D)의 워드라인이고, 게이트전극(42C)이 캐패시터(30B)의 워드라인이다.
한편, 도 9에서 횡방향으로 배선된 게이트전극(44A, 44B)은, 실리콘기판(1)의 기판면 상에 설치된 게이트전극이고, 게이트전극(44A)이 캐패시터(30A)의 워드라인이고, 게이트전극(44B)이 캐패시터(30C)의 워드라인이다.
매립 게이트전극(42A~42D)은, 셀 캐패시터에 인접하여 직선형상으로 설치되어 있다. 한편, 기판면 상에 형성된 게이트전극(44A, 44B)은, 제어해야 할 게이트 셀 캐패시터와의 거리와 게이트 길이를 충분히 취하기 위해 도 9에 나타낸 바와 같이, 절곡(折曲)된 배선패턴을 갖춘다.
비트라인 콘택트(32)는, 4개의 게이트(42B, 42C, 44A, 44B)로 둘러싸인 확산층(55) 상에 자기정합적으로 형성되어 있다.
도 10a에 예시된 구성에 있어서는, 워드라인으로 되는 게이트전극(42B)에 인가하는 전압을 조절함으로써, 실리콘기판(1) 내로 확대되는 공핍층의 범위를 제어할 수 있다. 이에 의해, 트렌치(30D)의 전극(24)과 비트 콘택트(32)와의 사이를 전기적으로 접속 또는 차단할 수 있다.
마찬가지로, 도 10b에 예시된 구성에 있어서도, 워드라인으로 되는 게이트전극(44B)에 인가하는 전압을 조절함으로써, 실리콘기판(1) 내로 확대되는 공핍층의 범위를 제어하여, 트렌치(30C)의 전극(24)과 비트 콘택트(32)와의 사이를 전기적으로 스위칭 할 수 있다.
본 실시예에 있어서는, 매립형 게이트전극(42)과, 이에 대해 직교하여 설치된 기판면 상의 게이트전극(44)과의 2종류를 워드라인으로서 이용함으로써, 1개의 비트라인 콘택트(32)에 대해 4개의 메모리셀 캐패시터(30A~30D)를 접속할 수 있다. 도 19, 도 20에 나타낸 장치에서는, 1개의 비트라인 콘택트에 대해 겨우 2개의 메모리셀 캐패시터를 접속하고 있던 것에 지나지 않았다. 결국, 본 실시예에 의하면, 동일한 디자인 룰을 적용한 경우에, 도 19, 도 20의 DRAM셀 보다도 집적밀도를 높일 수 있다.
도 10c는, 도 10a에 대응하는 논리회로부분의 주요부 단면도이다. 즉, 도 10c는, 매립 게이트를 사용한 로직회로부분의 FET(Field Effect Transistor)의 단면구조를 나타낸다. 게이트절연막(38)에 의해 둘러싸인 게이트전극(39)이 기판(1)에 매립되어 형성되어 있다.
이들의 매립 게이트전극(42B, 42X)은, 텅스텐층(39)과 질화실리콘층(40)의 적층구조를 갖추고, 인접하는 비트라인 콘택트(32)의 아래는, 살리사이드(57)의 아래에 확산층(55)이 설치되어 있다.
본 실시예에 의하면, 이와 같은 매립 게이트전극을 채용함으로써, 로직부의 트랜지스터의 쇼트채널을 억제할 수 있다는 효과도 얻어진다. 또한, 마찬가지의 효과는, 캐패시터 셀부에서도 얻어진다. 즉, 도 10a로 되돌아 가 설명하면, 캐패시터(30D)와 비트라인 콘택트(32)의 하부와의 사이에 절연층(38)에 둘러싸인 게이트전극(42B)이 매립되어 있기 때문에, 캐패시터와 비트라인 콘택트와의 사이의 쇼트채널효과가 억제된다.
도 10d는, 도 10b에 대응하는 논리회로부분의 주요부 단면도이다. 즉, 도 10d는, 기판면 상의 게이트전극이 워드라인으로 되는 로직회로부분의 단면구조를 나타낸다. 도 10b에 나타낸 트렌치 셀 캐패시터와 마찬가지로, 비트라인 콘택트측의 확산층(55) 상에 살리사이드(57)가 형성되고, 게이트전극(44B, 44X)은 텅스텐층(39)과 질화실리콘층(40)의 적층구조를 갖는다. 이 구성의 경우는, 쇼트채널효과를 방지하기 위해, LDD(Lightly Doped Drain)영역(51)을 설치하는 것이 바람직하다. 게이트전극(44X)의 측벽은 LDD영역(51)을 형성하기 위한 측벽 보호절연막(53)으로 덮여져 있다.
도 11은, DRAM의 셀 구조의 일예를 나타낸 평면 레이아웃도이다. 메모리셀로 되는 트렌치 캐패시터(30)는, 동 도면의 종방향으로 장변, 횡방향으로 단변이 향하도록 하여 매트릭스형상으로 배치되어 있다. 또한, 동 도면에서 종방향으로 매립 게이트전극(42), 횡방향으로 기판면 상의 게이트전극(44)이 각각 배선되어 있다. 그리고, 비트라인(BL)은, 직행하는 2종류의 게이트전극(42, 44)에 대해 경사져 배선되어, 소정의 비트 콘택트(32)에 접속되어 있다.
다음에, 본 실시예의 반도체장치의 제조방법에 대해 설명한다.
도 12~도 18은, 본 실시예의 메모리셀 및 로직회로부의 제조방법을 나타내는 공정 단면도이다. 이들 중, 도 12, 도 13, 도 15 및 도 17은, 매립 게이트전극을 이용하는 메모리셀과 로직회로부의 공정을 나타내고, 도 14, 도 16 및 도 18은, 기판면 상에 게이트전극을 형성하는 메모리셀과 로직회로부의 공정을 나타낸다.
우선, 도 12에 나타낸 바와 같이, 게이트전극을 위한 홈을 형성한다. 구체적으로는, 실리콘기판(1)의 표면에 트렌치형의 메모리 캐패시터(30)와 매립 소자분리영역(26)을 형성한다. 소자분리영역(26)은, 예컨대 STI기술에 의해 형성할 수 있다. 다음에, 기판(1)의 표면에 보호막을 퇴적하여 리소그래피 기술에 의해 패터닝 하여 마스크를 형성하고, RIE에 의해 기판(1) 및 소자분리영역(26)의 SiO2에 대해 홈(G)을 형성한다. 이 때의 보호막은, 예컨대 200nm정도의 TEOS(28)와 SiN(200)의 적층구조로 할 수 있다. RIE에 의해 마스크 개구부의 실리콘과 SiO2가 선택적으로 에칭된다. 이 때의 에칭량은, 예컨대 기판(1)의 표면으로부터 300nm정도의 깊이이다.
다음에, 도 13에 나타낸 바와 같이, 게이트전극을 형성한다. 구체적으로는, 우선 노출된 홈(G)의 내벽면에 게이트절연막(38)을 형성한다. 이 때의 게이트절연막(38)은, 예컨대 실리콘 표면을 산화한 후에 실리콘질화막을 퇴적하여 형성하거나, 또는 실리콘산화막을 질화시켜 형성한 SiO2/SiN의 퇴적구조이고, 두께는 5nm정도로 할 수 있다. 그 후, 게이트전극으로 되는 금속(39)을 퇴적시켜 CMP(Chemical Mechanical Polishing)에 의해 RIE의 보호막(28)까지 연마함으로써, 표면에 퇴적된 금속을 제거하고, 더욱이 CDE(Chemical Dry Etching)에 의해 게이트절연막(38)을 기판(1)의 표면에서 아래까지 에치백한다. 더욱이, 게이트전극의 상부 보호막으로 되는 절연물(40)을 퇴적하여 CMP 및 CDE로 홈(G) 이외의 영역에 퇴적한 절연물을 제거한다. 게이트전극으로 되는 금속층(39)은, 예컨대 두께 200nm정도의 W(텅스텐)이고, 게이트전극의 보호절연막(40)은, 두께 500nm정도의 SiN막으로 할 수 있다.
다음에, 도 14에 나타낸 바와 같이, 실리콘기판(1) 상의 게이트전극의 형성공정을 개시한다. 구체적으로는, 우선, 기판 표면의 보호막(28)을 제거하여, 게이트전극을 형성하는 영역에 게이트절연막(38)을 형성하고, 게이트전극으로 되는 금속(39) 및 게이트전극 상부의 보호절연막(40)을 퇴적한다. 그리고, 리소그래피 기술에 의해 패터닝하고, RIE에 의해 가공하여 게이트전극(44)을 형성한다.
다음에, 도 15에 나타낸 바와 같이, P(인)이온을 주입하여 메모리셀 및 n형의 로직회로부의 소자영역에 N-확산층(54)을 형성한다. 이 때의 이온주입 조건은, N-확산층(54)의 깊이가 후의 이온주입에 의해 형성되는 N+확산층(55)보다 깊어지도록 한다. 여기서, 매립 게이트전극(42)이 워드라인으로 되는 메모리셀 구조에서는, 비트라인 콘택트측에만 N-확산층(54)이 형성된다.
다음에, 도 16에 나타낸 바와 같이, 기판면 상의 게이트전극이 워드라인으로 되는 메모리셀 구조에서는, P이온을 주입하여 게이트전극(44)의 비트라인 콘택트측 및 트렌치 셀 캐패시터측의 양쪽에 N-확산층(51)을 형성한다. 더욱이, 게이트 측벽의 보호막으로 되는 절연막을 퇴적하여, RIE에 의한 에치백을 두지 않는, 게이트전극으로 되는 금속을 측벽절연막(53)으로 완전히 보호한다.
다음에, 도 17 및 도 18에 나타낸 바와 같이, As(비소)이온을 주입하여 비트라인 콘택트(32) 하부 및 로직회로부분의 소스/드레인부에 N+확산층(55)을 형성하고, 그 위에 금속을 퇴적하여 반응시켜 살리사이드(56)를 형성한다. 이 때의 게이트전극(42, 44)의 셀 캐패시터측에는 N+확산층(55) 및 살리사이드(56)가 형성되지 않도록 예컨대 TEOS의 보호막(57)을 퇴적해 둔다. 그 후, 층간절연막(60)을 퇴적하여 CMP에 의해 평탄화하고, 비트라인 콘택트(32) 및 소스/드레인 콘택트(32)를 형성한다. 게이트전극으로 되는 금속층(39)이 절연막으로 보호되어 있기 때문에, 콘택트(32)를 용이하게 형성할 수 있다. 예컨대, 콘택트홀의 선택에칭 및 W(텅스텐)의 선택성장을 이용하여 자기정합적으로 형성할 수 있다.
즉, 게이트전극으로 되는 금속층(39)의 측벽에 게이트절연막(38)이 설치되어 있으며, 비트라인 콘택트(32)가 게이트절연막(38)에 접하여 설치되어 있음으로써, 비트라인 콘택트(32)를 자기정합적으로 형성할 수 있다.
그 후, 통상의 DRAM 및 로직 다층배선 프로세스를 거쳐, DRAM/로직 혼재 디바이스가 완성된다.
본 실시예에 의하면, DRAM과 로직과의 혼재 디바이스의 집적밀도를 높일 수 있다.
이상, 구체예를 참조하면서 본 발명의 실시예에 대해 설명했다. 그러나, 본 발명은 이들의 구체예로 한정되는 것은 아니다.
예컨대, 이상 설명한 바와 같은 반도체장치의 구조 및 재료는, 본 발명의 범위 내에서 당업자가 적당히 변경하여 동일한 효과를 얻을 수 있다.
이상 설명한 바와 같이 본 발명에 의하면, 트렌치 캐패시터의 전극의 적어도 일부가 금속으로 형성되어 있기 때문에, 전극의 전기적인 시트저항이 낮아질 수 있어, CR지연에 의한 신호의 전파시간을 단축할 수 있기 때문에, 독출/기록시간을 단축할 수 있다.
또한, DRAM 및 DRAM/로직 혼재 디바이스에서 요구되고 있는 셀 면적의 미세화를 실현할 수 있다. 셀 트랜지스터나 로직회로부분에 매립 게이트전극 구조를 이용함으로써 게이트 길이가 길어져 쇼트채널효과의 감소가 가능하다. 게이트전극 상에는 절연보호막을 퇴적함으로써 자기정합적으로 비트라인 콘택트를 형성할 수 있다.
도 1은 본 발명의 제1실시예의 반도체장치에 설치되는 캐패시터의 주요부 단면구조를 나타낸 개념도,
도 2는 동 제1실시예의 캐패시터의 제조방법을 나타낸 공정 단면도,
도 3은 동 제1실시예의 캐패시터의 제조방법을 나타낸 공정 단면도,
도 4는 동 제1실시예의 변형예로서의 캐패시터의 단면구조를 나타낸 개념도,
도 5는 동 변형예의 캐패시터의 제조방법의 주요부를 나타낸 공정 단면도,
도 6은 본 발명의 제2실시예의 반도체장치에 설치되는 캐패시터의 주요부 단면구조를 나타낸 개념도,
도 7은 동 제2실시예의 캐패시터의 제조방법을 나타낸 공정 단면도,
도 8은 동 제2실시예의 캐패시터의 제조방법을 나타낸 공정 단면도,
도 9는 본 발명의 제3실시예의 반도체장치의 메모리셀의 평면구성을 나타낸 개념 레이아웃도,
도 10a는 도 9의 A-A선에 따른 단면도, 도 10b는 도 9의 B-B선에 따른 단면도, 도 10c는 도 10a에 나타낸 논리회로부분의 주요부 단면도, 도 10d는 도 10b에 나타낸 논리회로부분의 주요부 단면도,
도 11은 DRAM의 셀 구조의 일예를 나타낸 평면 레이아웃도,
도 12는 본 발명의 제3실시예의 메모리셀 및 로직회로부의 제조방법을 나타낸 공정 단면도,
도 13은 동 제3실시예의 메모리셀 및 로직회로부의 제조방법을 나타낸 공정 단면도,
도 14는 동 제3실시예의 메모리셀 및 로직회로부의 제조방법을 나타낸 공정 단면도,
도 15는 동 제3실시예의 메모리셀 및 로직회로부의 제조방법을 나타낸 공정 단면도,
도 16은 동 제3실시예의 메모리셀 및 로직회로부의 제조방법을 나타낸 공정 단면도,
도 17은 동 제3실시예의 메모리셀 및 로직회로부의 제조방법을 나타낸 공정 단면도,
도 18은 동 제3실시예의 메모리셀 및 로직회로부의 제조방법을 나타낸 공정 단면도,
도 19는 본 발명과 관련된 트렌치 캐패시터의 제조방법을 나타낸 공정 단면도,
도 20은 본 발명과 관련된 트렌치 캐패시터의 제조방법을 나타낸 공정 단면도이다.

Claims (20)

  1. 트렌치 캐패시터를 갖는 반도체장치에 있어서,
    상기 트렌치 캐패시터가,
    반도체기판의 표면부분에 형성된 트렌치와,
    이 트렌치의 내벽면 상에 설치된 절연층 및,
    이 절연층이 설치된 상기 트렌치의 내부에 설치된 전극부를 구비하고,
    상기 트렌치의 내부가, 깊이방향에 따라 저면으로부터 차례로 제1영역과 제2영역 및 제3영역으로 분할되어 있고,
    상기 절연층이, 상기 트렌치의 저면 상 및 저면으로부터 상기 제1 및 제2영역에 걸쳐 내벽면 상에 설치되어 있으며,
    상기 전극부가,
    상기 제1영역에 있어서, 상기 절연층이 설치된 저면 상 및 내벽면 상에 제1금속의 질화물로 이루어진 부분이 설치되고, 상기 제1금속의 질화물로 이루어진 부분의 표면 상에 제1금속으로 이루어진 부분이 매립되어 있으며,
    상기 제2영역에 있어서, 상기 절연층이 설치된 내벽면 상 및 상기 제1영역의 표면 상에 제2금속의 질화물로 이루어진 부분이 설치되고, 상기 제2금속의 질화물로 이루어진 부분의 표면 상에 제2금속으로 이루어진 부분이 매립되어 있으며,
    상기 제3영역에 있어서, 상기 절연층이 설치되어 있지 않은 내벽면 상 및 상기 제2영역의 표면 상에 제3금속의 질화물로 이루어진 부분이 설치되고, 상기 제3금속의 질화물로 이루어진 부분의 표면 상에 제3금속으로 이루어진 부분이 매립되어 있으며, 상기 반도체기판에서 상기 제3금속의 질화물로 이루어진 부분의 주위에 확산영역이 형성되어 있는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 전극부가,
    상기 제1영역에 있어서, 상기 절연층과 상기 제1금속의 질화물로 이루어진 부분과의 사이에 제1폴리실리콘으로 이루어진 부분이 설치되어 있고,
    상기 제2영역에 있어서, 상기 절연층과 상기 제2금속의 질화물로 이루어진 부분과의 사이에 제2폴리실리콘으로 이루어진 부분이 설치되어 있으며,
    상기 제3영역에 있어서, 상기 절연층이 설치되어 있지 않은 내벽면과 상기 제3금속의 질화물로 이루어진 부분과의 사이에 제3폴리실리콘으로 이루어진 부분이 설치되어 있는 것을 특징으로 하는 반도체장치.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1항에 있어서, 상기 전극부가,
    상기 제1영역에 있어서, 상기 절연층과 제1금속의 질화물로 이루어진 부분과의 사이에 제1폴리실리콘으로 이루어진 부분이 설치되어 있고,
    상기 제2영역에 있어서, 상기 절연층과 제2금속의 질화물로 이루어진 부분과의 사이 및 제2금속의 질화물로 이루어진 부분과 상기 제1영역의 표면과의 사이에 제2폴리실리콘으로 이루어진 부분이 설치되어 있으며,
    상기 제3영역에 있어서, 상기 절연층이 설치되어 있지 않은 내벽면과 제3금속의 질화물로 이루어진 부분과의 사이 및 제3금속의 질화물로 이루어진 부분과 상기 제2영역의 표면과의 사이에 제3폴리실리콘으로 이루어진 부분이 설치되어 있는 것을 특징으로 하는 반도체장치.
  7. 삭제
  8. 삭제
  9. 제1항에 있어서, 상기 금속이, 텅스텐(W), 탄탈(Ta), 니켈(Ni), 몰리브덴(Mo), 티탄(Ti), 알루미늄(Al), 또는 동(Cu)중 어느 하나를 주성분으로 하는 것을 특징으로 하는 반도체장치.
  10. 비트라인 콘택트를 중심으로 하여 4개의 메모리 캐패시터가 거의 병렬 십자형으로 설치되고, 상기 4개의 메모리 캐패시터의 각각이 상기 비트라인 콘택트에 대해 접속가능한 것을 특징으로 하는 반도체장치.
  11. 제10항에 있어서, 상기 4개의 메모리 캐패시터의 각각과 상기 비트라인 콘택트와의 사이에 설치된 4개의 게이트전극을 구비하고,
    상기 4개의 게이트전극의 각각에 인가하는 전압을 변화시킴으로써, 상기 4개의 메모리 캐패시터의 각각과 상기 비트라인 콘택트가 접속 또는 차단될 수 있도록 된 것을 특징으로 하는 반도체장치.
  12. 제11항에 있어서, 상기 메모리 캐패시터가 반도체기판에 설치된 트렌치 캐패시터인 것을 특징으로 하는 반도체장치.
  13. 제11항에 있어서, 상기 4개의 게이트전극중 어느 2개가 반도체기판의 표면상에 설치되고,
    상기 4개의 게이트전극중 다른 2개가 상기 반도체기판의 표면부 내에 매립된 것을 특징으로 하는 반도체장치.
  14. 제11항에 있어서, 상기 반도체기판의 표면 상에 설치된 상기 게이트전극의 측벽에 절연층이 설치되고,
    상기 비트라인 콘택트가 상기 절연층에 접해서 설치된 것을 특징으로 하는 반도체장치.
  15. 반도체기판에 설치된 비트라인 콘택트와,
    이 비트라인 콘택트 주위의 상기 반도체기판에 설치된 4개의 트렌치 캐패시터 및,
    이 4개의 트렌치 캐패시터의 각각과 상기 비트라인 콘택트와의 사이에 설치된 4개의 게이트전극을 구비하고,
    상기 4개의 게이트전극중 어느 2개가 상기 반도체기판의 표면상에 설치되고, 상기 4개의 게이트전극중 다른 2개가 상기 반도체기판의 표면부 내에 매립되어 설치되며,
    상기 4개의 게이트전극의 각각에 인가하는 전압을 변화시킴으로써, 상기 4개의 트렌치 캐패시터의 각각과 상기 비트라인 콘택트가 접속 또는 차단될 수 있도록 된 것을 특징으로 하는 반도체장치.
  16. 제15항에 있어서, 상기 반도체기판의 표면 상에 설치된 상기 게이트전극의 측벽에 절연층이 설치되고,
    상기 비트라인 콘택트가 상기 절연층에 접해서 설치된 것을 특징으로 하는 반도체장치.
  17. 삭제
  18. 제15항에 있어서, 상기 트렌치 캐패시터가 청구항 제1항에 기재된 트렌치 캐패시터인 것을 특징으로 하는 반도체장치.
  19. 제15항에 있어서, 상기 게이트전극이 금속배선층을 갖는 것을 특징으로 하는 반도체장치.
  20. 비트라인 콘택트를 중심으로 해서 상기 비트라인 콘택트의 주위에 복수의 트렌치 캐패시터가 설치되고, 상기 복수의 트렌치 캐패시터의 각각과 상기 비트라인 콘택트와의 사이에 복수의 게이트전극이 설치되며, 상기 복수의 게이트전극의 각각에 인가하는 전압을 변화시킴으로써 상기 복수의 트렌치 캐패시터의 각각이 상기 비트라인 콘택트에 대해 접속 또는 차단될 수 있도록 된 반도체장치의 제조방법에 있어서,
    반도체기판에 상기 복수의 트렌치 캐패시터를 형성하는 공정과,
    상기 복수의 트렌치 캐패시터중 일부의 트렌치 캐패시터와 상기 비트라인 콘택트와의 사이의 상기 반도체기판의 표면부내에 복수의 게이트전극중 일부의 게이트전극을 매립형성하는 공정,
    상기 복수의 트렌치 캐패시터중 나머지의 트렌치 캐패시터와 상기 비트라인 콘택트와의 사이의 상기 반도체기판의 표면상에 상기 복수의 게이트전극중 나머지 게이트전극을 상기 일부의 게이트전극과 거의 직교시켜 형성하는 공정,
    상기 나머지 게이트전극의 형성공정 후, 상기 나머지 게이트전극의 측면을 절연층으로 덮는 공정 및,
    상기 절연층의 형성공정 후, 상기 절연층에 접해서 상기 비트라인 콘택트를 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
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