CN115547924A - 解耦过孔填充 - Google Patents

解耦过孔填充 Download PDF

Info

Publication number
CN115547924A
CN115547924A CN202211361413.3A CN202211361413A CN115547924A CN 115547924 A CN115547924 A CN 115547924A CN 202211361413 A CN202211361413 A CN 202211361413A CN 115547924 A CN115547924 A CN 115547924A
Authority
CN
China
Prior art keywords
metal
trench
layer
fill
sidewalls
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211361413.3A
Other languages
English (en)
Inventor
Y·V·舒斯特曼
F·格里吉欧
T·K·因杜库里
R·A·布雷恩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taihao Research Co ltd
Original Assignee
Taihao Research Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taihao Research Co ltd filed Critical Taihao Research Co ltd
Priority to CN202211361413.3A priority Critical patent/CN115547924A/zh
Publication of CN115547924A publication Critical patent/CN115547924A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76847—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned within the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53242—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
    • H01L23/53252—Additional layers associated with noble-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

公开了用于提供解耦过孔填充的技术。给定过孔沟槽，将第一阻挡层共形地沉积到沟槽的底部和侧壁上。将第一金属填料毯式沉积到沟槽中。随后，使非选择性沉积物凹进，使得仅沟槽的部分填充有第一金属。与第一金属一起去除先前沉积的第一阻挡层，由此重新暴露沟槽的上部侧壁。将第二阻挡层共形地沉积到第一金属的顶部和现在曝露的沟槽的侧壁上。将第二金属填料毯式沉积到剩余沟槽中。能够如随后的处理所需地执行平坦化和/或蚀刻。从而，提供了用于使用双金属工艺来填充高纵横比过孔的方法学。然而，需要注意，第一填充金属和第二填充金属可以相同。

Description

解耦过孔填充
本申请是申请号为201480083579.0、发明名称为“解耦过孔填充”的中国专利申请的分案申请。
背景技术
在集成电路的制造中，通常使用铜双镶嵌工艺在半导体衬底上形成互连部。该工艺典型地以被蚀刻到电介质层中并且然后被使用物理气相沉积(PVD)溅射工艺填充阻挡/粘附层和种子层的沟槽和过孔(via)开始。然后使用电镀工艺给过孔和沟槽填充铜金属以形成互连部。然而，随着装置尺寸按比例缩小并且特征变窄，特征的纵横比变得更有挑衅性(aggressive)。视距(line-of-sight)PVD工艺引起了诸如阻挡/粘附、以及种子层的沟槽悬垂的问题，导致镀覆期间夹断的沟槽和过孔开口，以及不充分的间隙填充。
附图说明
图1a-b共同示例引起诸如阻挡/粘附、以及种子层的沟槽悬垂的问题，导致镀覆期间夹断的沟槽和过孔开口，以及不充分的间隙填充的视距沉积工艺。
图2a-b共同示例引起诸如不完美的选择性所固有的缺陷的问题的选择性沉积工艺。
图3a-b共同示例根据本公开的实施例的源自解耦过孔填充(decoupled viafill)工艺的范例结构。
图4a-b示出了根据本公开的实施例的源自解耦过孔工艺的结构的透射电子显微镜(TEM)图像。
图5示例根据本公开的实施例的解耦过孔填充工艺。
图6示例对于由传统双镶嵌工艺形成的过孔和由根据本公开的实施例的解耦过孔填充工艺形成的过孔，过孔阻抗作为过孔几何结构的函数的图示。
图7示例以一个或多个集成电路实施的计算系统，该一个或多个集成电路包括根据本公开的实施例配置的互连结构。
具体实施方式
公开了用于提供解耦过孔填充的技术。给定过孔沟槽，将第一阻挡层共形地沉积到沟槽的底部和侧壁上。然后，将第一金属填料毯式沉积(blanket deposit)到沟槽中。随后使非选择性沉积物凹进，使得仅沟槽的部分填充有第一金属。与第一金属一起去除先前沉积的第一阻挡层，由此重新暴露沟槽的上部侧壁。然后，将第二阻挡层共形地沉积到第一金属的顶部和沟槽的现在暴露的侧壁上。将第二金属填料毯式沉积到剩余沟槽中。正如对于第一金属的非选择性沉积，第二金属的非选择性沉积可以提供过量金属，该过量金属能够被根据需要利用平坦化和/或蚀刻去除。然后能够执行随后的处理(例如，下一ILD层、钝化层、或电子装置层、或接触层的形成)。如将理解的，第一共形阻挡物防止下部金属与第一填充金属之间的混合。另外，第一金属的非选择性沉积防止传统无电途径中形成的缺陷。同样，以第二薄的共形阻挡物覆盖第一填充金属的顶部防止第一填充金属与第二填充金属之间的混合，并且还最小化了空隙以及提供了较高的EM性能。从而，提供了用于使用双金属工艺填充高纵横比过孔的方法学。然而，需要注意，根据一些实施例，第一金属和第二金属也可以相同。
总的概述
如先前解释的，存在与传统双镶嵌互连工艺相关联的一些限制。用于最紧密的金属层处的双镶嵌互连部的传统纵横比典型地在1:3至1:6的范围中。常规的基于PVD钽/铜(Ta/Cu)的处理用于双镶嵌互连部中的沟槽和过孔的金属化。在22nm的节点以上，诸如间距加倍和间距四等分的构图技术能够用于克服传统的193nm的浸没式平版方案的限制。尽管有这些进步，但是非共形沉积技术的长时间的限制对高纵横比过孔中的间隙填充(gapfill)能力和至故障的电迁移(EM)时间(electromigration(EM)time-to-fail)继续存在。例如，图1a-b示出了典型的双镶嵌配置，其中，过孔用于穿过蚀刻停层103导电连接至下部金属101。如能够看到的，非共形沉积技术对于在形成于层间电介质(ILD)105中的高纵横比过孔的侧壁上投递充足的阻挡和种子层(分别107和109)是不充分的。特别是，图1a示出了侧壁厚度在右边过孔的底部附近太薄，这反过来引起间隙填充和EM退化，而图1b示出了使用较厚的非共形膜来克服该侧壁弱点如何引起夹断和截留的空隙。避免该不期望的结果的一种方式是使用无电途径，其中，基于下层中的模板(template)金属来选择性地生长金属以形成过孔。一旦完成了过孔填充，则延伸PVD金属化和/或使用其它化学气相沉积(CVD)和原子层沉积(ALD)选项来填充上部沟槽。然而，与该选择性途径相关联的非平凡的问题是被选择用于沟槽和过孔金属化的两种冶金(metallurgy)的混合。另外，无电途径的不完美的选择性所固有的缺陷能够是问题。例如，图2a示出了如何能够使用填充金属211的选择性沉积在ILD 205中提供用于耦合到下部金属201的过孔，以改善用于仅沟槽填充的边缘。然而，还需要注意在在阻挡层207上的区域上发生金属211的伪成核的情况下的不完美的选择性。图2b是进一步演示该不完美选择性的自上而下的图像(top down image)。
从而，并且根据本公开的实施例，提供了将过孔填料与上部和下部沟槽金属解耦的互连结构。特别是，提供相对薄的共形物理阻挡物来隔离下部沟槽和过孔冶金以防止混合。毯式或其它非选择性沉积，而不是选择性无电途径，能够用于提供用于互连部的过孔部分(第一金属)的金属填充。使第一金属如所需地凹进，以仅使过孔由该金属填充，由此使上部沟槽未被填充。然后以薄的共形膜覆盖过孔的暴露的顶部表面，以防止过孔金属填料与上部金属线之间的混合，并提高EM性能。此共形膜还在上部沟槽的侧壁上提供阻挡层。然后通过非选择性沉积提供第二填充金属以填充上部沟槽。然后能够使第二填充金属平坦化以容许随后的处理。能够使用任何适合的毯式沉积技术来提供非选择性金属填充。根据一些实施例，并且如根据此公开将进一步理解的，使过孔金属与沟槽填充金属解耦可以改善间隙填充边缘并进一步容许用于沟槽和过孔的成比例的薄的共形阻挡物的利用，从而实现线和过孔阻抗并且因此RC性能的改善。
需要注意，将非选择性沉积用于填充金属还容许消除传统的无电途径中形成的归因于伪成核的缺陷。另外，使用非选择性沉积的能力还消除了与无电化学相关联的典型的杂质，诸如能够不利地影响金属阻抗的钨(W)、硼(B)、以及磷(P)。还需要注意，使用第一共形阻挡物还防止了过孔金属与下层沟槽金属的混合，从而防止了空隙成核并降低了线阻抗。另外，使用第二薄的共形衬里防止了过孔与上部金属的混合，并且归因于短线效应容许最小的空隙成核和对高的EM性能的可能。根据此公开，许多其它这样的益处以及其它配置和实施例将是明显的。例如，第一和第二共形阻挡层还可以操作以减小分层的风险，因为金属与ILD材料之间的结合能不是特别有利的。
系统构造
图3a-b共同示例根据本公开的实施例的源自解耦过孔填充工艺的范例结构。特别是，图3a示出了在沉积第一填充金属311a之后得到的中间结构。如能够看到的，该结构包括下部金属301，下部金属301具有沉积于其上的蚀刻停层(etch stop layer)303。然后在蚀刻停层303上提供层间电介质(ILD)层305。随后将沟槽蚀刻到ILD层305中，下至蚀刻停层，以容许来自一些上部金属层和下部金属301的导电互连。更详细地，并且如在图3a中能够进一步看到的，将第一阻挡层307a共形地沉积到沟槽的底部和侧壁上。然后，将第一金属311a毯式沉积到沟槽中。
如能够看到的，非选择性沉积也在沟槽以外的区域上提供过量金属311a。同样，随后使第一金属311a凹进，使得仅沟槽的部分填充有第一金属311a。需要注意，与第一金属311a一起去除先前沉积的第一阻挡层307a，由此重新暴露沟槽的上部侧壁。然后，并且如图3b中能够看到的，将第二阻挡层307b共形地沉积到第一金属311a的顶部和沟槽的现在暴露的侧壁上。然后，将第二金属311b毯式沉积到剩余沟槽中。正如第一金属311a的非选择性沉积，第二金属311b的非选择性沉积可以在沟槽之外的区域上提供过量金属311a，能够视情况而定以平坦化和/或蚀刻去除该过量金属311a。然后能够执行随后的处理，其可以包括例如，沉积另一蚀刻停层和ILD层、或钝化层、或电子装置层、或接触层，仅举出几个范例。如将理解的，能够实施许多配置，并且公开不意图被限制于任何特定的配置。
薄的共形阻挡物307a防止下部金属301与第一金属311a之间的混合。另外，第一金属311a的非选择性沉积防止传统的无电途径中形成的缺陷。同样，以薄的共形阻挡物307b覆盖金属311a的顶部防止第一金属311a与第二金属311b之间的混合，并且进一步最小化了空隙并提供较高的EM性能。从而，提供了用于使用双金属工艺来填充高纵横比过孔(例如，1:5或更高)的方法学。然而，需要注意，在一些实施例中，第一和第二金属311a和311b也可以相同。
能够用于薄的阻挡层307a和307b的范例材料包括例如氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钼(MoN)、钽钴(TaCo)、钴钨(CoW)、钽(Ta)、钌/钽合金(Ru/Ta)、和/或其它适合的导电阻挡物和衬里材料。需要注意，阻挡层307a和307b不必是相同材料。阻挡层307a和307b的厚度能够从一个实施例到下一个实施例变化，但是在一些范例配置中，阻挡层307a和307b具有在0.5nm至8nm的范围中的相对均匀的厚度，然而，其它配置可以更厚或更窄，取决于期望的电性能。此外，厚度不必完全均匀，并且可以取决于使用的沉积工艺而变化。根据实施例，均匀的沉积可以在共形阻挡层的整个长度上具有小的厚度变化，诸如层的最薄的部分在层的最厚的部分的10％之内。其它实施例可以在阻挡层厚度上具有较紧密的公差，诸如最薄的部分与最厚的部分之间5％或2％的公差。能够用于提供薄的阻挡层307a的范例沉积技术包括例如，原子层沉积(ALD)、化学气相沉积(CVD)、自组装单层(SAM)、以及无电沉积。能够用于提供薄的阻挡层307b的范例沉积技术包括例如，ALD、CVD，以及取决于纵横比，物理气相沉积(PVD)。如先前解释的，在第一金属311a凹进之后并且在提供阻挡层307b之前去除上部沟槽壁上的薄的阻挡层307a。阻挡层307b有效地提供互连部的扩散阻挡物。
能够用于第一金属填料311a和第二金属311b的范例材料包括例如，银(Ag)、铝(Al)、金(Au)、钴(Co)、镍(Ni)、钨(W)、铜(Cu)、铂(Pt)、钯(Pd)、和/或其它适合的导电金属。如先前解释的，在一个实施例中，金属311a能够是与金属311b相同的金属。然而，于此提供的技术特别良好地适合于协同增强用于下部过孔填充的第一金属311a的好的或其它有益的填充性质和用于上部线的第二金属311b的好的阻抗和可靠性。如根据此公开将理解的，两种不同金属到彼此中的相对扩散系数的差异可以导致混合和空隙形成(柯肯达尔孔隙)。所以，第一和第二共形阻挡层307a和307b的使用。能够用于提供第一填充金属311a的范例沉积技术包括例如，CVD，以及取决于过孔的纵横比，电镀。能够用于提供第二填充金属311b的范例沉积技术包括例如，CVD、PVD、以及电镀。能够用于使第一填充金属311a凹进的范例技术包括湿法和干法蚀刻技术二者。范例湿法蚀刻技术包括例如，过氧化氢、过硫酸铵、硝酸铈铵(ammonium cerium nitrate)、和/或其它适合的湿法蚀刻技术。范例干法蚀刻技术包括例如，四氟化碳、四氯化硅、氯气、和/或其它适合的干法蚀刻技术。类似的湿法和干法蚀刻技术能够用于蚀刻第二填充金属311b。替代地，能够使用化学-机械平坦化(CMP)工艺。
图4a-b示出了根据本公开的实施例的源自解耦过孔工艺的结构的透射电子显微镜(TEM)图像。如能够看到的，图4a总体对应于图3a中示出的中间结构的实际实施，并且图4b总体对应于图3b中示出的中间结构的实际实施。为此目的，关于材料和形成技术的先前的相关讨论也等同地适用于此，如将理解的。
如图4a中能够看到的，结构包括下部金属401，下部金属401具有沉积于其上的蚀刻停层403。在蚀刻停层403上提供ILD层405。随后将沟槽蚀刻到ILD层405中，下至蚀刻停层，以容许来自一些上部金属层和下部金属401的导电互连。更详细地，并且如图4a中能够进一步看到的，将第一阻挡层407a共形地沉积到沟槽的底部和侧壁上。然后，将第一填充金属411a毯式沉积到沟槽中。
如能够进一步看到的，非选择性沉积也在沟槽之外的区域上提供过量金属411a。同样，随后使第一金属411a凹进，使得仅沟槽的部分填充有第一金属411a，如图4b中所示的。需要注意，与第一金属411a一起去除先前沉积的第一阻挡层407a，由此重新暴露沟槽的上部侧壁。然后，并且如图4b中能够进一步看到的，将第二阻挡层407b共形地沉积到第一金属411a的顶部和沟槽的现在暴露的侧壁上。然后，将第二填充金属411b毯式沉积到剩余沟槽中。正如第一金属411a的非选择性沉积，第二金属411b的非选择性沉积可以在沟槽之外的区域上提供过量金属411a，能够如先前解释的以平坦化和/或蚀刻去除该过量金属411a。然后能够执行随后的处理。
薄的共形阻挡物407a防止下部金属401与第一金属411a之间的混合。另外，第一金属411a的非选择性沉积防止传统的无电途径中形成的缺陷。同样，以薄的共形阻挡物407b覆盖金属411a的顶部防止第一金属411a与第二金属411b之间的混合，并且进一步最小化了空隙并提供较高的EM性能。从而，提供了用于使用双金属工艺来填充高纵横比过孔的方法学。然而，需要注意，在一些实施例中，第一和第二金属411a和411b也可以相同。
从而，如能够看到的，能够使用横截面TEM或诸如能量色散X射线光谱的其它适合的成像技术来识别过孔部分(第一填充金属411a)周围的材料和阻挡物。TEM数据示出了没有缝隙的好的间隙填充。另外，过孔阻抗比得上传统的钽铜叠层的。
方法学
图5示例了根据本公开的实施例的解耦过孔填充工艺。能够例如使用参照图3a-b的各种技术来执行该方法。该方法假定ILD结构，该ILD结构具有形成于其中的沟槽，并且沟槽在一些下部金属特征之上。从而，方法包括在沟槽侧壁和底部上沉积501第一共形阻挡层(诸如第一阻挡层307a或407a)。方法继续将第一金属毯式沉积503到第一共形阻挡层之上的沟槽中，并且然后使第一金属凹进505以仅填充沟槽的下部过孔部分(例如，第一金属填料307a或407a)。如先前解释的，此处理工艺也在蚀刻掉第一金属时从沟槽的上部侧壁上去除第一共形阻挡层。方法继续在现在曝露的沟槽侧壁和由第一金属填料形成的过孔的顶部上沉积507第二共形阻挡层(例如，第二阻挡层307b或407b)。方法继续将第二金属毯式沉积509到沟槽中并在过孔填料(例如，第二金属填料311b或411b)之上，并且平坦化511第二金属。方法然后可以继续随后的处理，诸如提供装置层或其中具有一个或多个金属特征的另一ILD层。
图6示例对于由传统双镶嵌工艺形成的过孔和由根据本公开的实施例的解耦过孔填充工艺形成的过孔，过孔阻抗作为过孔几何结构的函数的图示。如能够看到的，虽然稍微较高，但是于此提供的双金属和过孔阻挡物途径的过孔阻抗适度地比得上作为尺寸的函数的经典双镶嵌的。然而，经典配置将不具有用于下部过孔填充的第一金属的好的或其它有益的填充性质与用于上部沟槽或线的第二金属的好的阻抗和可靠性之间的协同增强。从而，为了例如更好的过孔填充，能够在稍微较高的过孔阻抗之间进行折衷。
如根据此公开将理解的，由于诸如夹断和不充分的阻挡物厚度的原因，将非共形沉积延伸到28nm的技术节点以外将可能是有问题的。于此描述的技术提供了减小该缺陷并且容许使用高纯度金属来填充高纵横比特征的方法。如将进一步理解的，该技术使得金属的非选择性沉积能够填充着陆(land)于不同金属上的高纵横比过孔，同时仍然维持低的缺陷。从而，通过使用金属的非选择性沉积结合金属与着陆过孔(landing via)之间的共形阻挡物沉积，减小了夹断和过孔开口风险。该途径提供对高纵横比间隙填充的方案，同时维持低的电阻率并改善了EM能力。能够以包括于此的技术填充的高纵横比包括例如，1:4、1:5、1:6、1:7、1:8、1:9、1:10、1:11、1:12，以及更高。将沟槽有效地划分为两个(或更多)部分，从而能够使用非选择性填充和蚀刻工艺来覆盖深沟槽的底部，而不发生与选择性沉积技术相关联的问题。
范例系统
图7示例以一个或多个集成电路实施的计算系统700，该一个或多个集成电路包括根据本公开的实施例配置的和/或另外地制造的互连结构。如能够看到的，计算系统700容纳母板(motherboard)702。母板702可以包括多个部件，包括但不限于处理器704和至少一个通信芯片706，每一个部件均能够物理上且电耦合至母板702，或相反集成于其中。如将理解的，母板702可以例如是任何印刷电路板，无论是主板(main board)还是安装于主板上的子板还是系统700仅有的板等。取决于其应用，计算系统700可以包括一个或多个其它的部件，该一个或多个其它的部件可以物理上且电耦合至母板702，或可以不物理上和电耦合至母板702。这些其它的部件可以包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、图形处理器、数字信号处理器、密码术处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码译码器、视频编码译码器、功率放大器、全球定位系统(GPS)装置、罗盘(compass)、加速度计、陀螺仪、扬声器、照相机、以及大容量存储装置(诸如，硬盘驱动器、光盘(CD)、数字通用盘(DVD)、等)。包括在计算系统700中的任何部件可以包括一个或多个集成电路结构，该一个或多个集成电路结构配置有如于此不同地描述的一个或多个导电互连特征，诸如具有双金属和过孔阻挡物配置的互连部。这些集成电路结构能够用于例如实施板上(on-board)处理器缓存或存储器阵列或包括互连部的其它电路特征。在一些实施例中，能够将多个功能集成到一个或多个芯片中(举例来说，例如，注意通信芯片706能够是处理器704的部分或相反被集成到处理器704中)。
通信芯片706使得能够实现无线通信以向计算系统700传输数据和传输来自计算系统700的数据。术语“无线”及其派生词可以用于描述可通过非固态介质借助使用调制的电磁辐射传送数据的电路、装置、系统、方法、技术、通信信道等。该术语不暗示相关联的装置不包含任何导线，然而在一些实施例中，它们可以不包含任何导线。通信芯片706可以实施任何数量的无线标准或协议，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE802.16系列)、IEEE 802.20、长期演变(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物，以及命名为3G、4G、5G、及以上的任何其它无线协议。计算系统700可以包括多个通信芯片706。例如，第一通信芯片706可以专用于诸如Wi-Fi和蓝牙的较短范围无线通信，而第二通信芯片706可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等的较长范围无线通信。
计算系统700的处理器704包括封装于处理器704内的集成电路管芯。在本公开的一些实施例中，处理器的集成电路管芯包括板上存储器电路，该板上存储器电路是以一个或多个集成电路结构实施的，该一个或多个集成电路结构被配置有如于此不同地描述的一个或多个导电互连特征。术语“处理器”可以指例如处理来自寄存器和/或存储器的电子数据以将该电子数据转变为可以存储于寄存器和/或存储器中的其它电子数据的任何装置或装置的部分。
通信芯片706也可以包括封装于通信芯片706内的集成电路管芯。根据一些该范例实施例，通信芯片的集成电路管芯包括一个或多个装置，该一个或多个装置以一个或多个集成电路结构实施，该一个或多个集成电路结构是如于此不同地描述地形成的(例如，具有双金属和过孔阻挡物配置的互连部)。如根据本公开将理解的，注意多标准无线能力可以直接集成到处理器704中(例如，在任何芯片706的功能性集成到处理器704中，而不是具有单独的通信芯片的情况下)。还需要注意，处理器704可以是具有该无线能力的芯片组。简而言之，能够使用任何数量的处理器704和/或通信芯片706。同样，任一芯片或芯片组能够具有集成于其中的多个功能。
在各种实施中，计算系统700可以是膝上型计算机、上网本计算机、笔记本计算机、智能电话、平板电脑、个人数字助理(PDA)、超移动PC(ultra-mobile PC)、移动电话、桌面计算机、服务器、打印机、扫描仪、监视器、置顶盒、娱乐控制单元、数字照相机、便携式音乐播放器、或数字视频录像机。在另外的实施中，系统700可以是任何其它电子装置，该任何其它电子装置处理数据或采用配置有如于此不同地描述的一个或多个导电互连特征的集成电路特征。
另外的范例实施例
以下范例涉及另外的实施例，根据它们，许多变更和配置将是明显的。
范例1是一种集成电路装置。所述装置包括层间电介质(ILD)层，所述层间电介质层具有形成于其中的沟槽，所述沟槽具有侧壁和底部，所述底部至少部分地着陆于下部金属上。所述装置还包括：第一共形阻挡层，在所述沟槽的所述侧壁的至少部分和所述底部上；以及第一金属，部分地填充所述沟槽并且与所述第一阻挡层在所述沟槽的所述底部直接接触，所述第一金属具有顶部表面。所述装置还包括第二共形阻挡层，所述第二共形阻挡层在所述第一金属的所述顶部表面和所述沟槽的所述侧壁的至少部分上，由此限定所述沟槽的上部部分。所述装置还包括填充所述沟槽的所述上部部分的第二金属。
范例2包括范例1的主题，还包括以下至少之一：所述第二金属填充物之上的另一ILD层；所述第二金属填充物之上的钝化层；所述第二金属填充物之上的电子装置层；以及所述第二金属填充物之上的接触层。
范例3包括范例1或2的主题，其中，所述第一共形阻挡层和所述第二共形阻挡层是以相同的导电材料实施的。
范例4包括范例1或2的主题，其中，所述第一共形阻挡层和所述第二共形阻挡层是以不同的导电材料实施的。
范例5包括任一前述范例的主题，其中，所述第一共形阻挡层和所述第二共形阻挡层是以以下至少之一实施的：氮化钛(TiN)；氮化钽(TaN)；氮化钨(WN)；氮化钼(MoN)；钽钴(TaCo)；钴钨(CoW)；钽(Ta)；以及钌/钽合金(Ru/Ta)。需要注意，所述第一阻挡层和所述第二阻挡层不必相同，但是能够相同。
范例6包括任一前述范例的主题，其中，所述第一共形阻挡层和所述第二共形阻挡层均具有在0.5nm至8nm的范围中的厚度。
范例7包括任一前述范例的主题，其中，所述第一共形阻挡层和所述第二共形阻挡层的厚度是均匀的，使得每一层的最薄部分在该层的最厚部分的5％之内。
范例8包括任一前述范例的主题，其中，所述第二共形阻挡层提供防止第二金属扩散到ILD层中的扩散阻挡物。
范例9包括任一前述范例的主题，其中，所述第一金属和所述第二金属是以相同的导电材料实施的。
范例10包括任一前述范例1-8的主题，其中，所述第一金属和所述第二金属是以不同的导电材料实施的。
范例11包括任一前述范例的主题，其中，所述第一金属和所述第二金属是以以下至少之一实施的：银(Ag)；铝(Al)；金(Au)；钴(Co)；镍(Ni)；钨(W)；铜(Cu)；铂(Pt)；以及钯(Pd)。需要注意，所述第一金属和所述第二金属不必相同，但是能够相同。
范例12包括任一前述范例的主题，其中，所述沟槽是具有下部过孔部分和上部沟槽部分的双镶嵌沟槽，所述下部过孔部分包含所述第一金属，所述上部沟槽部分包含所述第二金属。
范例13是一种移动计算系统，包括如任一范例1-12所述的装置。
范例14包括范例13的主题，其中，所述系统是智能电话或平板电脑。其它移动计算装置将是明显的，诸如可穿戴计算系统(例如，眼镜、手镯、手表、织物)。在其它实施例中，计算系统不必是移动的，并且可以例如是工作站、置顶盒或桌面计算机或游戏控制台。在更一般的意义上，于此提供的互连结构能够用于任何种类的任何电子装置。
范例15是一种存储器，包括如任一范例1-12所述的装置。存储器可以是易失性或非易失性存储器，并且可以是独立的存储器装置或集成的存储器装置(诸如板上缓存或嵌入式存储器)。
范例16是一种处理器，包括如任一范例1-12所述的装置。处理器可以例如是中央处理单元、图形处理器、协处理器、视频处理器、或微控制器。任何该处理环境能够采用于此提供的各种互连结构。
范例17是一种通信芯片，包括如任一范例1-12所述的装置。所述通信芯片可以是例如Wi-FI芯片或芯片组或用于有线或无线通信链接的网络接口芯片。任何该有线或无线通信装置能够采用于此提供的各种互连结构。
范例18是一种集成电路装置。所述装置包括层间电介质(ILD)层，所述间电介质层具有形成于其中的沟槽，所述沟槽具有侧壁和底部，所述底部至少部分地着陆于下部金属上。所述装置还包括：第一共形导电阻挡层，在所述沟槽的所述侧壁的至少部分和所述底部上；以及第一金属，部分地填充所述沟槽并且与所述第一阻挡层在所述沟槽的所述底部直接接触，所述第一金属具有顶部表面。所述装置还包括第二共形导电阻挡层，所述第二共形导电阻挡层在所述第一金属的所述顶部表面和所述沟槽的所述侧壁的至少部分上，由此限定所述沟槽的上部部分。所述装置还包括填充所述沟槽的所述上部部分的第二金属，其中，所述第一金属不同于所述第二金属。从而，提供了双金属结构，其在一些实施例中被配置为开发第一金属的填充心智和第二金属的好的阻抗和可靠性。根据此公开，许多该配置将是明显的。
范例19包括范例18的主题，其中，所述第一共形阻挡层和所述第二共形阻挡层是以不同的导电材料实施的。
范例20包括范例18或19的主题，其中，所述第一共形阻挡层和所述第二共形阻挡层均具有在0.5nm至8nm的范围中的厚度。
范例21是一种形成集成电路装置的方法。所述方法包括形成层间电介质(ILD)层，所述层间电介质层具有形成于其中的沟槽，所述沟槽具有侧壁和底部，所述底部至少部分地着陆于下部金属上。所述方法还包括：在所述沟槽的所述侧壁的至少部分和所述底部上沉积第一共形阻挡层；以及非选择性地沉积第一金属来填充所述沟槽，使得所述第一金属与所述第一阻挡层在所述沟槽的所述底部直接接触。所述方法继续使所述第一金属凹进到所述沟槽中，由此使所述第一金属的顶部表面在所述沟槽内并且重新暴露所述沟槽的上部侧壁。所述方法还包括在所述第一金属的所述顶部表面和所述沟槽的所述上部侧壁上沉积第二共形阻挡层，由此限定所述沟槽的上部部分。所述方法继续非选择性地沉积第二金属来填充所述沟槽的所述上部部分。
范例22包括范例21的主题，并且还包括以下至少之一：使所述第二金属平坦化；在所述第二金属填充物之上形成另一ILD层；在所述第二金属填充物之上沉积钝化层；在所述第二金属填充物之上形成电子装置层；以及在所述第二金属填充物之上形成接触层。
范例23包括范例21或22的主题，其中，所述第一共形阻挡层和所述第二共形阻挡层是以相同的导电材料实施的。
范例24包括范例21或22的主题，其中，所述第一共形阻挡层和所述第二共形阻挡层是以不同的导电材料实施的。
范例25包括任一范例21-24的主题，其中，所述第一共形阻挡层和所述第二共形阻挡层是以以下至少之一实施的：氮化钛(TiN)；氮化钽(TaN)；氮化钨(WN)；氮化钼(MoN)；钽钴(TaCo)；钴钨(CoW)；钽(Ta)；以及钌/钽合金(Ru/Ta)。
范例26包括任一范例21-25的主题，其中，所述第一共形阻挡层和所述第二共形阻挡层均具有在0.5nm至8nm的范围中的厚度。
范例27包括任一范例21-26的主题，其中，所述第一共形阻挡层和所述第二共形阻挡层的厚度是均匀的，使得每一层的最薄部分在该层的最厚部分的5％之内。
范例28包括任一范例21-27的主题，其中，所述第二共形阻挡层提供防止第二金属扩散到ILD层中的扩散阻挡物。
范例29包括任一范例21-28的主题，其中，所述第一金属和所述第二金属是以相同的导电材料实施的。
范例30包括任一范例21-28的主题，其中，所述第一金属和所述第二金属是以不同的导电材料实施的。
范例31包括任一范例21-30的主题，其中，所述第一金属和所述第二金属是以以下至少之一实施的：银(Ag)；铝(Al)；金(Au)；钴(Co)；镍(Ni)；钨(W)；铜(Cu)；铂(Pt)；以及钯(Pd)。
范例32包括任一范例21-31的主题，其中，所述沟槽是具有下部过孔部分和上部沟槽部分的双镶嵌沟槽，所述下部过孔部分包含所述第一金属，所述上部沟槽部分包含所述第二金属。
范例33包括任一范例21-32的主题，其中，沉积所述第一共形阻挡层包括以下至少之一：原子层沉积(ALD)；化学气相沉积(CVD)；自组装单层(SAM)；以及无电沉积。
范例34包括任一范例21-33的主题，其中，沉积所述第二共形阻挡层包括以下至少之一：原子层沉积(ALD)；化学气相沉积(CVD)；以及物理气相沉积(PVD)。
范例35包括任一范例21-34的主题，其中，非选择性地沉积所述第一金属包括以下至少之一：化学气相沉积(CVD)；以及电镀。
范例36包括任一范例21-35的主题，其中，非选择性地沉积所述第二金属包括以下至少之一：化学气相沉积(CVD)；物理气相沉积(PVD)；以及电镀。
范例37包括任一范例21-36的主题，其中，使所述第一金属凹进到所述沟槽中包括以下至少之一：湿法蚀刻技术；以及干法蚀刻技术。
范例38包括任一范例21-37的主题，其中，使所述第一金属凹进到所述沟槽中包括使用过氧化氢、过硫酸铵以及硝酸铈铵至少之一的至少一种湿法蚀刻技术。
范例39包括任一范例21-38的主题，其中，使所述第一金属凹进到所述沟槽中包括使用四氟化碳、四氯化硅以及氯气至少之一的至少一种干法蚀刻技术。
范例40包括任一范例21-39的主题，并且还包括，使使用化学-机械平坦化(CMP)工艺使所述第二金属平坦化。
为示例和描述目的呈现了范例实施例的前述描述。其不是意图穷举或将本公开限制于公开的精确形式。根据此公开，许多修改和变化是可能的。其意图本公开的范围不限于此具体实施方式，而是由所附权利要求限定。将来提交的要求此申请的优先权的申请可以以不同方式声明公开的主题，并且通常可以包括于此不同地公开的或另外地演示的一个或多个限制中的任何组限制。

Claims (20)

1.一种集成电路装置，包括：
层间电介质(ILD)层，具有形成于其中的沟槽，所述沟槽具有侧壁和底部，所述底部至少部分地着陆于下部金属上；
第一共形阻挡层，在所述沟槽的所述侧壁的至少部分和所述底部上；
第一金属，部分地填充所述沟槽并且与所述第一阻挡层在所述沟槽的所述底部直接接触，所述第一金属具有顶部表面；
第二共形阻挡层，在所述第一金属的所述顶部表面和所述沟槽的所述侧壁的至少部分上，由此限定所述沟槽的上部部分；以及
第二金属，填充所述沟槽的所述上部部分。
2.如权利要求1所述的装置，还包括以下至少之一：
所述第二金属填充物之上的另一ILD层；
所述第二金属填充物之上的钝化层；
所述第二金属填充物之上的电子装置层；以及
所述第二金属填充物之上的接触层。
3.如权利要求1所述的装置，其中，所述第一共形阻挡层和所述第二共形阻挡层是以不同的导电材料实施的。
4.如权利要求1所述的装置，其中，所述第一共形阻挡层和所述第二共形阻挡层均具有在0.5nm至8nm的范围中的厚度。
5.如权利要求1所述的装置，其中，所述第一共形阻挡层和所述第二共形阻挡层的厚度是均匀的，使得每一层的最薄部分在该层的最厚部分的5％之内。
6.如权利要求1所述的装置，其中，所述第一金属和所述第二金属是以不同的导电材料实施的。
7.如权利要求1所述的装置，其中，所述沟槽是具有下部过孔部分和上部沟槽部分的双镶嵌沟槽，所述下部过孔部分包含所述第一金属，所述上部沟槽部分包含所述第二金属。
8.一种移动计算系统，包括如权利要求1-7中任一项所述的装置。
9.如权利要求8所述的系统，其中，所述系统是智能电话或平板电脑。
10.一种存储器，包括如权利要求1-7中任一项所述的装置。
11.一种处理器，包括如权利要求1-7中任一项所述的装置。
12.一种通信芯片，包括如权利要求1-7中任一项所述的装置。
13.一种集成电路装置，包括：
层间电介质(ILD)层，具有形成于其中的沟槽，所述沟槽具有侧壁和底部，所述底部至少部分地着陆于下部金属上；
第一共形导电阻挡层，在所述沟槽的所述侧壁的至少部分和所述底部上；
第一金属，部分地填充所述沟槽并且与所述第一阻挡层在所述沟槽的所述底部直接接触，所述第一金属具有顶部表面；
第二共形导电阻挡层，在所述第一金属的所述顶部表面和所述沟槽的所述侧壁的至少部分上，由此限定所述沟槽的上部部分；以及
第二金属，填充所述沟槽的所述上部部分，其中，所述第一金属不同于所述第二金属。
14.如权利要求13所述的装置，其中，所述第一共形阻挡层和所述第二共形阻挡层是以不同的导电材料实施的。
15.如权利要求13或14所述的装置，其中，所述第一共形阻挡层和所述第二共形阻挡层均具有在0.5nm至8nm的范围中的厚度。
16.一种形成集成电路装置的方法，包括：
形成层间电介质(ILD)层，所述层间电介质层具有形成于其中的沟槽，所述沟槽具有侧壁和底部，所述底部至少部分地着陆于下部金属上；
在所述沟槽的所述侧壁的至少部分和所述底部上沉积第一共形阻挡层；
非选择性地沉积第一金属来填充所述沟槽，使得所述第一金属与所述第一阻挡层在所述沟槽的所述底部直接接触；
使所述第一金属凹进到所述沟槽中，由此使所述第一金属的顶部表面在所述沟槽内并且重新暴露所述沟槽的上部侧壁；
在所述第一金属的所述顶部表面和所述沟槽的所述上部侧壁上沉积第二共形阻挡层，由此限定所述沟槽的上部部分；以及
非选择性地沉积第二金属来填充所述沟槽的所述上部部分。
17.如权利要求16所述的方法，还包括以下至少之一：
使所述第二金属平坦化；
在所述第二金属填充物之上形成另一ILD层；
在所述第二金属填充物之上沉积钝化层；
在所述第二金属填充物之上形成电子装置层；以及
在所述第二金属填充物之上形成接触层。
18.如权利要求16所述的方法，其中，所述第一金属和所述第二金属是以不同的导电材料实施的。
19.如权利要求16所述的方法，其中，使所述第一金属凹进到所述沟槽中包括以下至少之一：湿法蚀刻技术；以及干法蚀刻技术。
20.如权利要求16-19中任一项所述的方法，其中，所述第一共形阻挡层和所述第二共形阻挡层是以不同的导电材料实施的。
CN202211361413.3A 2014-12-23 2014-12-23 解耦过孔填充 Pending CN115547924A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202211361413.3A CN115547924A (zh) 2014-12-23 2014-12-23 解耦过孔填充

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201480083579.0A CN107004597A (zh) 2014-12-23 2014-12-23 解耦过孔填充
PCT/US2014/072249 WO2016105400A1 (en) 2014-12-23 2014-12-23 Decoupled via fill
CN202211361413.3A CN115547924A (zh) 2014-12-23 2014-12-23 解耦过孔填充

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201480083579.0A Division CN107004597A (zh) 2014-12-23 2014-12-23 解耦过孔填充

Publications (1)

Publication Number Publication Date
CN115547924A true CN115547924A (zh) 2022-12-30

Family

ID=56151199

Family Applications (3)

Application Number Title Priority Date Filing Date
CN201811066638.XA Pending CN109216267A (zh) 2014-12-23 2014-12-23 解耦过孔填充
CN201480083579.0A Pending CN107004597A (zh) 2014-12-23 2014-12-23 解耦过孔填充
CN202211361413.3A Pending CN115547924A (zh) 2014-12-23 2014-12-23 解耦过孔填充

Family Applications Before (2)

Application Number Title Priority Date Filing Date
CN201811066638.XA Pending CN109216267A (zh) 2014-12-23 2014-12-23 解耦过孔填充
CN201480083579.0A Pending CN107004597A (zh) 2014-12-23 2014-12-23 解耦过孔填充

Country Status (6)

Country Link
US (4) US10026649B2 (zh)
EP (2) EP3503168A1 (zh)
KR (1) KR20170095829A (zh)
CN (3) CN109216267A (zh)
TW (2) TWI706465B (zh)
WO (1) WO2016105400A1 (zh)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109216267A (zh) 2014-12-23 2019-01-15 英特尔公司 解耦过孔填充
US20180130707A1 (en) * 2015-06-18 2018-05-10 Intel Corporation Bottom-up fill (buf) of metal features for semiconductor structures
US10658318B2 (en) 2016-11-29 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Film scheme for bumping
KR102654482B1 (ko) * 2016-12-06 2024-04-03 삼성전자주식회사 반도체 장치 및 이의 제조 방법
TWI739984B (zh) * 2017-01-31 2021-09-21 美商應用材料股份有限公司 就圖案化應用進行選擇性沉積之方案
US10777452B2 (en) 2017-09-14 2020-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure having top and bottom vias with a barrier layer therebetween and a dielectric spacer at the bottom via
US10804270B2 (en) 2017-10-18 2020-10-13 International Business Machines Corporation Contact formation through low-tempearature epitaxial deposition in semiconductor devices
FR3076074A1 (fr) 2017-12-21 2019-06-28 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d'un dispositif traversant
US11404310B2 (en) * 2018-05-01 2022-08-02 Hutchinson Technology Incorporated Gold plating on metal layer for backside connection access
US11004794B2 (en) * 2018-06-27 2021-05-11 Taiwan Semiconductor Manufacturing Co., Ltd. Partial barrier free vias for cobalt-based interconnects and methods of fabrication thereof
US11217479B2 (en) * 2018-07-31 2022-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple metallization scheme
US11037799B2 (en) 2018-09-26 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd Metal heterojunction structure with capping metal layer
US11145544B2 (en) * 2018-10-30 2021-10-12 Taiwan Semiconductor Manufacturing Co., Ltd. Contact etchback in room temperature ionic liquid
US11355391B2 (en) * 2019-03-18 2022-06-07 Applied Materials, Inc. Method for forming a metal gapfill
US11164780B2 (en) 2019-06-07 2021-11-02 Applied Materials, Inc. Process integration approach for selective metal via fill
US11532550B2 (en) * 2019-07-31 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure having a multi-layer conductive feature and method making the same
CN112397442A (zh) * 2019-08-13 2021-02-23 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN110473827B (zh) * 2019-08-21 2021-07-23 德淮半导体有限公司 基板制造方法和基板接合方法
US11133218B1 (en) * 2020-01-23 2021-09-28 Tae Young Lee Semiconductor apparatus having through silicon via structure and manufacturing method thereof
US11955448B2 (en) * 2020-05-21 2024-04-09 Intel Corporation Architecture to manage FLI bump height delta and reliability needs for mixed EMIB pitches
US11658041B2 (en) * 2020-05-28 2023-05-23 Applied Materials, Inc. Methods of modifying portions of layer stacks
US11456246B2 (en) * 2020-07-21 2022-09-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and methods of forming the same
US20220139772A1 (en) * 2020-11-02 2022-05-05 Intel Corporation Interconnect structures with area selective adhesion or barrier materials for low resistance vias in integrated circuits
US20220238373A1 (en) 2021-01-27 2022-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Gate contact structure
US12057395B2 (en) 2021-09-14 2024-08-06 International Business Machines Corporation Top via interconnects without barrier metal between via and above line
US20230223341A1 (en) * 2022-01-11 2023-07-13 Qualcomm Incorporated Low via resistance interconnect structure

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2601020B2 (ja) * 1990-11-28 1997-04-16 日本電気株式会社 半導体装置及びその製造方法
US6380084B1 (en) * 2000-10-02 2002-04-30 Chartered Semiconductor Manufacturing Inc. Method to form high performance copper damascene interconnects by de-coupling via and metal line filling
JP2002289816A (ja) * 2001-03-23 2002-10-04 Toshiba Corp 半導体装置及びその製造方法
KR100808794B1 (ko) * 2001-12-11 2008-03-03 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
US6787460B2 (en) * 2002-01-14 2004-09-07 Samsung Electronics Co., Ltd. Methods of forming metal layers in integrated circuit devices using selective deposition on edges of recesses and conductive contacts so formed
JP2003249547A (ja) * 2002-02-22 2003-09-05 Mitsubishi Electric Corp 配線間の接続構造及びその製造方法
KR100455382B1 (ko) 2002-03-12 2004-11-06 삼성전자주식회사 듀얼 다마신 구조를 가지는 반도체 소자의 금속 배선 형성방법
KR100500573B1 (ko) * 2003-07-01 2005-07-12 삼성전자주식회사 금속 배선 및 그 제조 방법, 금속 배선을 포함하는 이미지소자 및 그 제조 방법
KR100591154B1 (ko) 2003-12-31 2006-06-19 동부일렉트로닉스 주식회사 연결 콘택과의 접촉 저항을 줄이는 반도체 소자의 금속패턴 형성 방법
KR100571417B1 (ko) 2003-12-31 2006-04-14 동부아남반도체 주식회사 반도체 소자의 듀얼 다마신 배선 및 그 제조 방법
US7863179B2 (en) * 2006-10-31 2011-01-04 Lam Research Corporation Methods of fabricating a barrier layer with varying composition for copper metallization
KR100690881B1 (ko) * 2005-02-05 2007-03-09 삼성전자주식회사 미세 전자 소자의 듀얼 다마신 배선의 제조 방법 및 이에의해 제조된 듀얼 다마신 배선을 구비하는 미세 전자 소자
US8771804B2 (en) * 2005-08-31 2014-07-08 Lam Research Corporation Processes and systems for engineering a copper surface for selective metal deposition
US20070057305A1 (en) * 2005-09-13 2007-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. MIM capacitor integrated into the damascene structure and method of making thereof
US8193087B2 (en) * 2006-05-18 2012-06-05 Taiwan Semiconductor Manufacturing Co., Ltd. Process for improving copper line cap formation
US20080003395A1 (en) * 2006-06-30 2008-01-03 Futong Cui Durable premium wood boards and process for producing the same
SG174750A1 (en) * 2006-08-30 2011-10-28 Lam Res Corp Controlled ambient system for interface engineering
JP2008117853A (ja) * 2006-11-01 2008-05-22 Toshiba Corp 半導体装置およびその製造方法
DE102006062034B4 (de) * 2006-12-29 2012-05-24 Globalfoundries Inc. Teststruktur mit erhöhter Robustheit im Hinblick auf Barrieredefekte in Kontaktlochöffnungen beim Abschätzen von Elektromigrationseffekten sowie dazugehöriges Herstellungsverfahren
KR20080095654A (ko) 2007-04-25 2008-10-29 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성 방법
JP5193542B2 (ja) * 2007-09-20 2013-05-08 パナソニック株式会社 半導体装置の製造方法
US7659197B1 (en) * 2007-09-21 2010-02-09 Novellus Systems, Inc. Selective resputtering of metal seed layers
US20090093100A1 (en) * 2007-10-09 2009-04-09 Li-Qun Xia Method for forming an air gap in multilevel interconnect structure
KR100941813B1 (ko) 2008-01-14 2010-02-10 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US7741645B2 (en) * 2008-05-28 2010-06-22 International Business Machines Corporation Three-dimensional integrated heterogeneous semiconductor structure
CN101996928B (zh) * 2009-08-14 2012-10-31 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
JP5560696B2 (ja) * 2009-12-21 2014-07-30 富士通セミコンダクター株式会社 半導体装置の製造方法
US8304863B2 (en) * 2010-02-09 2012-11-06 International Business Machines Corporation Electromigration immune through-substrate vias
US20120161320A1 (en) * 2010-12-23 2012-06-28 Akolkar Rohan N Cobalt metal barrier layers
CN102437097A (zh) * 2011-09-08 2012-05-02 上海华力微电子有限公司 一种新的接触孔的制造方法
CN102437098A (zh) * 2011-09-08 2012-05-02 上海华力微电子有限公司 一种降低接触孔电阻的接触孔形成方法
WO2013095433A1 (en) 2011-12-21 2013-06-27 Intel Corporation Electroless filled conductive structures
US8586473B1 (en) * 2012-06-26 2013-11-19 GlobalFoundries, Inc. Methods for fabricating integrated circuits with ruthenium-lined copper
EP2779224A3 (en) * 2013-03-15 2014-12-31 Applied Materials, Inc. Methods for producing interconnects in semiconductor devices
US8940635B1 (en) * 2013-08-30 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for forming interconnect structure
KR20150058778A (ko) * 2013-11-21 2015-05-29 삼성전자주식회사 반도체 장치 및 그 제조 방법, 상기 반도체 장치를 포함하는 반도체 패키지 및 그 제조 방법
JP6282474B2 (ja) * 2014-01-31 2018-02-21 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
FR3021455B1 (fr) * 2014-05-21 2017-10-13 St Microelectronics Crolles 2 Sas Procede d'aplanissement d'evidements remplis de cuivre
CN109216267A (zh) * 2014-12-23 2019-01-15 英特尔公司 解耦过孔填充
US9704784B1 (en) * 2016-07-14 2017-07-11 Nxp Usa, Inc. Method of integrating a copper plating process in a through-substrate-via (TSV) on CMOS wafer
KR20180102273A (ko) * 2017-03-07 2018-09-17 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102295721B1 (ko) * 2017-09-08 2021-08-30 삼성전자주식회사 반도체 장치 및 그 제조 방법

Also Published As

Publication number Publication date
US20180350672A1 (en) 2018-12-06
WO2016105400A1 (en) 2016-06-30
TWI673795B (zh) 2019-10-01
US10026649B2 (en) 2018-07-17
US20190221478A1 (en) 2019-07-18
US20200090992A1 (en) 2020-03-19
EP3503168A1 (en) 2019-06-26
EP3238235A4 (en) 2018-07-25
TWI706465B (zh) 2020-10-01
CN107004597A (zh) 2017-08-01
CN109216267A (zh) 2019-01-15
TW202013514A (zh) 2020-04-01
US20170338148A1 (en) 2017-11-23
TW201639035A (zh) 2016-11-01
KR20170095829A (ko) 2017-08-23
EP3238235A1 (en) 2017-11-01
US10211098B2 (en) 2019-02-19
US10468298B2 (en) 2019-11-05
US10903114B2 (en) 2021-01-26

Similar Documents

Publication Publication Date Title
US10903114B2 (en) Decoupled via fill
US9123706B2 (en) Electroless filled conductive structures
CN101847616B (zh) 用于硅通孔的阻挡件
US10483160B2 (en) Ultra thin helmet dielectric layer for maskless air gap and replacement ILD processes
US9269615B2 (en) Multi-layer barrier layer for interconnect structure
TWI518843B (zh) 內連線結構及形成內連線結構的方法
WO2017171760A1 (en) Self-aligned via below subtractively patterned interconnect
CN104025262A (zh) 具有罩层的气隙互连以及形成的方法
JP2016540391A (ja) スルー基板ビアおよび前側構造を製造するためのデバイス、システムおよび方法
JP2009026989A (ja) 半導体装置及び半導体装置の製造方法
US20190189555A1 (en) Binary metallization structure for nanoscale dual damascene interconnects
US20140019716A1 (en) Plateable diffusion barrier techniques
JP5089850B2 (ja) 半導体装置
CN115527991A (zh) 具有石墨烯帽的集成电路互连结构
JP2005136217A (ja) 半導体装置およびその製造方法
US8728931B2 (en) Multi-layer barrier layer for interconnect structure
US11749560B2 (en) Cladded metal interconnects
US8623758B1 (en) Subtractive metal multi-layer barrier layer for interconnect structure
WO2017111820A1 (en) Reduced height liner for interconnects

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination