KR20080095654A - 반도체 소자의 금속배선 형성 방법 - Google Patents

반도체 소자의 금속배선 형성 방법 Download PDF

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Abstract

본 발명은 반도체 기판 상에 층간 절연막을 형성하는 단계, 층간 절연막에 트렌치를 형성하는 단계, 트렌치가 채워지도록 층간 절연막 상에 금속층을 형성하는 단계 및 금속층을 패터닝하여 트렌치를 매립하면서 트렌치 상부에 금속배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성 방법으로 이루어진다.
금속배선, 종횡비, 절연막, 금속막, 건식 식각 공정

Description

반도체 소자의 금속배선 형성 방법{Method of forming a metal layer in semiconductor device}
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 금속배선 형성 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 제1 절연막
104 : 제2 절연막 106 : 장벽 금속층
108 : 금속층 110 : 감광막 패턴
본 발명은 반도체 소자의 금속배선 형성 방법에 관한 것으로, 특히 금속배선 간의 브릿지를 방지하기 위한 반도체 소자의 금속배선 형성 방법에 관한 것이다.
일반적으로, 반도체 소자는 반도체 기판상에 다수의 메모리 셀 들이 형성되고, 다수의 메모리 셀 들이 형성된 반도체 기판 상부로 다수의 금속배선이 형성된 다.
금속배선을 형성하는 방법에는 여러 가지가 있으나, 최근에는 다마신(damascene) 공정을 많이 사용하고 있다. 다마신 공정은 배선이 형성될 절연막에 트렌치를 형성한 후, 트렌치 내부를 금속물질로 채움으로써 금속배선을 형성하는 방법이다.
하지만, 다마신 공정을 적용하더라도 반도체 소자의 고집적화가 진행됨에 따라 메모리 셀은 물론이고, 금속배선(metal layer)의 폭 및 간격이 줄어들고 있다. 이러한 이유로, 금속배선용 물질이 채워지는 홀(hole) 또는 트렌치의 종횡비(aspect ratio)가 증가하게 되어 홀이나 트렌치를 금속물질로 채우기가 어려워졌으며, 금속배선 내에 보이드가 발생하여 저항이 증가하는 문제점이 발생한다.
한편, 층간 절연막 상부에 금속층을 형성한 후 패터닝하여 금속배선을 형성할 수도 있다.
구체적으로 설명하면, 층간 절연막 상부에 하부 장벽 금속층을 형성하고 장벽 금속층 상부에 금속층을 형성한다. 금속층 및 장벽 금속층을 패터닝 하는데, 패터닝 공정 시 전체 식각 두께가 두꺼우며 장벽 금속층이 금속층과 식각 선택비가 다르기 때문에 장벽 금속층의 일부가 잔류할 수 있다. 잔류된 장벽 금속층에 의해 인접한 금속 배선들이 서로 연결되는 문제점이 발생한다. 브릿지의 발생은 소자의 오동작을 유발할 뿐만 아니라 소자의 신뢰도 저하를 유발할 수 있으므로 집적도가 증가할수록 그 해결 방안이 시급하게 되었다.
본 발명은 다마신 공정과 패터닝 공정을 병행하여 금속 배선을 형성함으로써, 금속 배선 내에 보이드가 형성되는 것과 금속 배선간 브릿지가 발생되는 것을 방지하여 소자의 전기적 특성 및 수율을 향상시킬 수 있다.
본 발명은 반도체 소자의 금속배선 형성 방법에 관한 것으로, 반도체 기판 상에 층간 절연막을 형성한다. 층간 절연막에 트렌치를 형성한다. 트렌치가 채워지도록 층간 절연막 상에 금속층을 형성한다. 금속층을 패터닝하여 트렌치를 매립하면서 트렌치 상부에 금속배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성 방법으로 이루어진다.
트렌치는 금속배선 두께의 20% 내지 60%의 두께로 형성하고, 층간 절연막 상에 형성되는 금속층은 금속배선 두께의 40% 내지 80%의 두께로 형성한다.
금속층을 형성하기 이전에, 트렌치를 포함한 반도체 기판의 표면을 따라 장벽 금속층을 더 형성하고, 장벽 금속층은 WN, TiN 또는 TaN 계열의 물질 중 어느 하나 또는 혼합막으로 형성한다.
금속층은 W, Al 또는 Cu 중 어느 하나의 물질을 사용하여 형성하고, 금속배선 패턴은 트렌치의 폭과 같거나 넓은 폭으로 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한 다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 금속배선 형성 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상에 다수의 소자들(미도시)을 형성하고 다수의 소자들(미도시)이 덮이도록 제1 절연막(102)을 형성한다. 제1 절연막(102) 상에 금속배선 간을 격리시키기 위한 제2 절연막(104)을 형성한다. 이때, 제1 및 제2 절연막(102 및 104)은 산화막으로 형성하는 것이 바람직하다.
또한, 제2 절연막(104)의 두께(B)는 최종 형성될 금속배선의 총 두께(A)의 20% 내지 60%가 되도록 형성하여 후속 금속배선의 패터닝 공정 시 종횡비를 감소시키도록 한다. 이로 인해, 후속 공정에서 식각 공정을 용이하게 실시할 수 있는데, 이에 따른 효과는 후술하기로 한다.
제2 절연막(104)을 패터닝하기 위하여, 제2 절연막(104) 상에 금속배선 패턴을 갖는 하드 마스크막 패턴(미도시)을 형성하고, 하드 마스크막 패턴(미도시)에 따라 식각 공정을 실시한다. 식각 공정은 건식 식각 공정을 실시하여 제2 절연막(104)을 패터닝 할 수 있고, 식각 공정 후에는 하드 마스크막 패턴(미도시)을 제거한다. 이로써, 제2 절연막(104)에 트렌치가 형성되면서 금속배선이 형성될 영역이 정의된다.
도 1b를 참조하면, 패터닝된 제2 절연막(104)이 형성된 반도체 기판(100)의 표면을 따라 장벽 금속층(106)을 형성한다. 장벽 금속층(106)은 후속 형성될 금속배선용 금속층의 물질과 다른 물질로 형성하는 것이 바람직하다. 예를 들어, 장벽 금속층(106)은 WN, TiN 또는 TaN 계열의 물질 중 어느 하나 또는 이들의 혼합막으로 형성할 수 있다.
도 1c를 참조하면, 장벽 금속층(106)이 형성된 반도체 기판(100) 상에 금속배선용 금속층(108)을 형성한다. 이때, 트렌치를 충분히 채우면서 제2 절연막(104) 상에 전체 금속배선의 40% 내지 80%의 두께로 형성되도록 금속층(108)의 전체 두께를 조절한다. 이때, 장벽 금속층(106)이 형성된 트렌치의 깊이가 전체 금속배선 두께의 20% 내지 60%로써 깊지 않으므로 금속층(108)을 형성하는 공정 시 보이드가 발생하지 않는다. 금속층(108)으로는 W, Al 또는 Cu 중 어느 하나의 물질을 사용하여 형성할 수 있다. 금속층(108)을 형성한 후, 금속층(108) 상부에 금속배선 패터닝을 위한 감광막 패턴(110)을 형성한다. 감광막 패턴(110)은 제2 절연막(104)의 트렌치 상에 형성되며 트렌치의 폭과 같거나 넓게 형성하는 것이 바람직하다.
도 1d를 참조하면, 감광막 패턴(도 1c의 110)에 따라 금속층(108) 및 장벽 금속층(106)을 패터닝한다. 패터닝 공정은 제2 절연막(104)의 일부가 노출되도록 실시하며, 금속층(108)이 감광막 패턴(110)의 형태에 따라 트렌치 영역에만 잔류되도록 한다. 패터닝 공정 시, 제2 절연막(104)의 형성으로 인하여 식각 해야할 금속층(108)의 깊이가 깊지 않으므로 금속층(108)의 식각량을 줄일 수 있으며, 이로 인해 식각 공정을 용이하게 실시할 수 있다.
이에 따라, 금속층(108)으로 이루어진 금속배선(ML)이 형성된다.
상기 기술에 따라, 다마신 공정과 패터닝 공정을 병행하여 금속 배선을 형성함으로써, 금속 배선 내에 보이드가 형성되는 것을 방지할 수 있으며, 금속배선(ML)의 식각 량을 줄일 수 있고, 금속 배선간 브릿지가 발생되는 것을 방지하여 소자의 전기적 특성 및 수율을 향상시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 다마신 공정과 패터닝 공정을 병행하여 금속 배선을 형성함으로써, 금속 배선 내에 보이드가 형성되는 것을 방지할 수 있으며, 금속배선의 식각 량을 줄일 수 있고, 금속 배선간 브릿지가 발생되는 것을 방지하여 소자의 전기적 특성 및 수율을 향상시킬 수 있다.

Claims (7)

  1. 반도체 기판 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막에 트렌치를 형성하는 단계;
    상기 트렌치가 채워지도록 상기 층간 절연막 상에 금속층을 형성하는 단계; 및
    상기 금속층을 패터닝하여 상기 트렌치를 매립하면서 상기 트렌치 상부에 금속배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성 방법.
  2. 제 1 항에 있어서,
    상기 트렌치는 상기 금속배선 두께의 20% 내지 60%의 두께로 형성하는 반도체 소자의 금속배선 형성 방법.
  3. 제 1 항에 있어서,
    상기 층간 절연막 상에 형성되는 상기 금속층은 상기 금속배선 두께의 40% 내지 80%의 두께로 형성하는 반도체 소자의 금속배선 형성 방법.
  4. 제 1 항에 있어서, 상기 금속층을 형성하기 이전에,
    상기 트렌치가 형성된 상기 반도체 기판의 표면을 따라 장벽 금속층을 더 형성하는 반도체 소자의 금속배선 형성 방법.
  5. 제 4 항에 있어서,
    상기 장벽 금속층은 WN, TiN 또는 TaN 계열의 물질 중 어느 하나 또는 혼합막으로 형성하는 반도체 소자의 금속배선 형성 방법.
  6. 제 1 항에 있어서,
    상기 금속층은 W, Al 또는 Cu 중 어느 하나의 물질을 사용하여 형성하는 반도체 소자의 금속배선 형성 방법.
  7. 제 1 항에 있어서,
    상기 금속배선 패턴은 상기 트렌치의 폭과 같거나 넓은 폭으로 형성하는 반도체 소자의 금속배선 형성 방법.
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