KR100941813B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 트렌치를 포함한 제1 층간 절연막이 형성된 반도체 기판이 제공되는 단계, 상기 트렌치를 포함한 전체 표면에 확산 방지막을 형성하는 단계, 상기 트렌치가 채워지도록 상기 트렌치를 포함한 상기 확산 방지막 상에 금속층을 형성하는 단계, 상기 트렌치 내부에 상기 확산 방지막 및 상기 금속층을 잔류시키기 위하여 상기 금속층 및 상기 확산 방지막의 평탄화 식각 공정을 실시하는 단계, 금속 배선 간 거리를 증가시키기 위하여 상기 금속층 및 상기 확산 방지막의 높이를 낮추는 식각 공정을 실시하는 단계, 노출된 상기 제1 층간 절연막의 측벽을 포함한 전체 표면에 캡핑막을 형성하는 단계, 상기 캡핑막 상에 제2 층간 절연막을 형성하는 단계, 노출된 상기 제1 층간 절연막의 측벽을 포함한 전체 표면에 캡핑막을 형성하는 단계, 상기 캡핑막 상에 제2 층간 절연막을 형성하는 단계, 상기 금속층의 평탄화 식각 공정 시 금속 물질에 노출되어 오염된 상기 제1 층간 절연막을 제거하기 위하여 상기 제2 층간 절연막, 상기 캡핑막 및 상기 제1 층간 절연막의 평탄화 식각 공정을 실시하는 단계, 및 상기 제1 층간 절연막, 상기 캡핑막 및 상기 제2 층간 절연막 상에 제3 층간 절연막을 형성하는 단계를 포함한다.
금속 배선, 구리, 브릿지, CMP, 다마신 공정

Description

반도체 소자 및 그 제조 방법{Semiconductor device and manufacturing method thereof}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 금속 배선 간 브릿지(bridge) 발생을 최소화할 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 회로의 집적도가 높아짐에 따라 반도체 회로의 배선으로 저항이 낮은 구리 배선의 사용이 증가하고 있다. 그러나, 구리 배선을 형성하는 공정에는 건식식각의 문제점 때문에 종래의 금속배선에 적용되는 금속막을 증착한 후 사진 및 식각 공정으로 배선을 형성하는 공정을 적용할 수 없다. 따라서 기판 상에 배선패턴에 상당하는 비아홀 또는 트렌치를 형성하고 상기 비아홀 또는 트렌치 내부를 구리전기도금(electro plating) 공정으로 충진한 뒤, 상기 기판 위로 돌출된 구리 배선을 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 통해 식각하는 다마신(Damascene) 공정에 의해 수행된다.
최근에는 패턴 피치(pitch)가 100nm이하가 됨에 따라 정상적인 패턴 프로파일을 확보하더라도 구리 배선 간 브릿지 마진(bridge margin)이 부족하게 되었다. 또한, CMP 후 계면에 옥사이드와 반응한 구리 잔류물들(residues)이 잔존하거나 CMP 시에 슬러리(slurry)에 남아있던 구리 이온이 패터닝된 기판에 재흡착되어 브릿지를 유발하였다. 그리고, CMP 발생하는 약간의 스크래치(scratch)는 모두 브릿지를 나타나는 양상을 보였다. 현재의 기술로는 30nm급 이하의 소자에서는 브릿지 발생으로 인해 구리 배선 적용이 불가능하므로 이에 대한 대책이 시급한 실정이다.
본 발명은 다마신 공정을 이용한 금속 배선 형성 시, 금속 배선 간 브릿지 마진(bridge margin)을 확보함과 동시에 브릿지 발생을 최소화할 수 있는 반도체 소자 및 그 제조 방법을 제공함에 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 트렌치를 포함한 제1 층간 절연막이 형성된 반도체 기판이 제공되는 단계, 트렌치를 포함한 전체 표면에 확산 방지막을 형성하는 단계, 트렌치가 채워지도록 트렌치를 포함한 확산 방지막 상에 금속층을 형성하는 단계, 트렌치 내부에 확산 방지막 및 금속층을 잔류시키기 위하여 금속층 및 확산 방지막의 평탄화 식각 공정을 실시하는 단계, 금속 배선 간 거리를 증가시키기 위하여 금속층 및 확산 방지막의 높이를 낮추는 식각 공정을 실시하는 단계, 노출된 제1 층간 절연막의 측벽을 포함한 전체 표면에 캡핑막을 형성하는 단계 및 캡핑막 상에 제2 층간 절연막을 형성하는 단계를 포함한다.
상기에서, 제2 층간 절연막 형성 후, 금속층의 평탄화 식각 공정 시 금속 물질에 노출되어 오염된 제1 층간 절연막을 제거하기 위하여 제2 층간 절연막, 캡핑막 및 제1 층간 절연막의 평탄화 식각 공정을 실시하는 단계 및 제1 층간 절연막, 캡핑막 및 제2 층간 절연막 상에 제3 층간 절연막을 형성하는 단계를 더 포함한다.
확산 방지막은 Ta/TaN의 적층막으로 형성된다. 금속층은 구리(Cu)로 형성된 다. 구리는 전기도금(electro-plating)법으로 형성된다. 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정으로 실시된다.
금속층의 높이를 낮추기 위한 식각 공정은 습식 딥-아웃(wet dip-out) 공정으로 실시한다. 습식 딥-아웃 공정은 산성 용액을 사용하여 실시된다.
금속층의 높이를 낮추기 위한 식각 공정 시, 금속층을 금속 배선의 목표 높이로 잔류시킨다. 금속층의 높이를 낮추기 위한 식각 공정 시, 확산 방지막의 일부가 함께 식각되어 제1 층간 절연막의 측벽 상부가 노출된다. 금속층의 높이를 낮추기 위한 식각 공정에 의해 제1 층간 절연막의 표면으로부터 낮아진 금속층 표면까지의 깊이의 2배에 해당하는 거리만큼 금속 배선 간 거리가 증가된다.
캡핑막은 질화막으로 형성된다. 제2 층간 절연막, 캡핑막 및 제1 층간 절연막의 평탄화 식각 공정은 금속 배선이 노출되기 전에 식각을 정지한다.
본 발명의 일 실시예에 따른 반도체 소자는, 트렌치를 포함하여 형성된 제1 층간 절연막, 트렌치의 저면 및 측벽에 형성되되, 측벽에서 제1 층간 절연막보다 낮은 높이로 형성된 확산 방지막, 확산 방지막 내부에 형성된 금속 배선, 금속 배선 상부 및 확산 방지막 상부의 제1 층간 절연막 표면을 따라 형성된 캡핑막 및 캡핑막 상에 형성된 제2 층간 절연막을 포함하여 이루어진다.
본 발명의 일 실시예에 따른 반도체 소자는, 트렌치를 포함하여 형성된 제1 층간 절연막, 트렌치의 저면 및 측벽에 형성되되, 측벽에서 제1 층간 절연막보다 낮은 높이로 형성된 확산 방지막, 확산 방지막 내부에 형성된 금속 배선, 금속 배선 상부 및 확산 방지막 상부의 제1 층간 절연막 측벽에 형성된 캡핑막, 캡핑막 내 부에 제1 층간 절연막과 평탄화되어 형성된 제2 층간 절연막 및 제1 층간 절연막, 캡핑막 및 제2 층간 절연막 상에 형성된 제3 층간 절연막을 포함하여 이루어진다.
상기에서, 확산 방지막은 Ta/TaN의 적층막으로 형성된다. 금속 배선은 구리로 형성된다. 캡핑막은 질화막으로 형성된다.
본 발명은 다마신 공정을 이용한 금속 배선 형성 시, 금속 배선 형성을 위한 금속층의 연마 공정 후 금속층의 높이를 낮추는 식각 공정을 실시하여 계면을 통한 금속 배선 간 거리를 증가시켜 브릿지 마진(bridge margin)을 확보함과 동시에 연마 공정 시 금속에 노출되어 오염된 산화막 및 파티클(particle)들을 제거하여 금속 배선 간 브릿지(bridge) 발생을 최소화할 수 있다.
상기한 바에 의해 30nm급 이하 소자의 금속 배선에 구리를 적용하는 것이 가능하여 저저항 금속 배선을 구현할 수 있고, 이를 통해 RC 지연을 감소시켜 소자의 동작 속도를 고속화할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설 명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 1a 내지 도 1h는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정단면도들이다.
도 1a를 참조하면, 게이트(미도시) 및 접합 영역(미도시) 등 소정의 구조가 형성된 반도체 기판(100) 상에 제1 층간 절연막(102), 식각 정지막(104) 및 제2 층간 절연막(106)을 순차적으로 형성한다. 여기서, 제1 및 제2 층간 절연막(102, 106)은 산화물 계열의 물질이면 모두 적용 가능하며, 예를들어 SOG(Spin On Glass), BPSG(Boron-Phosphorus Silicate Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Galss) 및 PSG(Phosphorus Silicate Glass) 중에서 선택되는 어느 하나로 형성되거나 고밀도 플라즈마(High Density Plasma; HDP) 산화막으로 형성할 수 있다. 이때, 제2 층간 절연막(106)은 1000 내지 2000Å의 두께로 형성할 수 있다. 식각 정지막(104)은 제1 및 제2 층간 절연막(102, 106)과 식각 선택비가 다른 물질로 형성하며, 바람직하게 질화물 계열의 물질, 예컨대 실리콘 질화막(Si3N4) 또는 실리콘 산화질화막(SiON)으로 형성할 수 있다. 이때, 식각 정지막(104)은 200 내지 300Å의 두께로 형성할 수 있다.
그런 다음, 제2 층간 절연막(106) 내부에 트렌치가 형성되도록 제2 층간 절연막(106)을 식각한다. 식각 공정은 건식 식각(dry etch) 공정을 이용하여 식각 정지막(104)에서 식각이 정지되도록 실시한다. 이로써, 제2 층간 절연막(106) 내부에 트렌치(108)가 형성된다. 한편, 트렌치(108) 형성을 위한 식각 과정에서 식각 정지 막(104) 및 제1 층간 절연막(102)의 일부가 함께 식각될 수도 있다. 이와 같이, 트렌치(108)를 포함하는 제2 층간 절연막(106), 식각 정지막(104) 및 제1 층간 절연막(102)은 통상적으로 다마신 패턴(damascene pattern, 110)으로 불리운다.
도 1b를 참조하면, 트렌치(108) 표면을 따라 확산 방지막(diffusion barrier layer, 112)을 형성한다. 확산 방지막(112)은 탄탈륨(Ta)/탄탈륨나이트라이드(TaN)의 적층막을 이용하여 라이너(liner) 형태로 형성할 수 있다.
도 1c를 참조하면, 트렌치(108)가 채워지도록 트렌치(108)를 포함한 확산 방지막(112) 상에 금속층(114)을 형성한다. 금속층(114)은 이후에 형성될 금속 배선이 저저항을 갖도록 구리(Cu)를 이용하여 형성하는 것이 바람직하며, 이 경우 금속층(114)은 전기도금(electro plating)법을 이용하여 형성할 수 있다. 전기도금법은 성장 속도가 빠를 뿐만 아니라 화학 반응이 비교적 간단하고 취급이 쉬우며, 결정립의 크기가 크고 양호한 막질을 얻을 수 있어 전기 이동도(electro-migration; EM)에 대한 내성이 우수한 장점이 있다. 이때, 금속층(114)은 5000 내지 10000Å의 두께로 형성할 수 있다.
도 1d를 참조하면, 제2 층간 절연막(106)이 노출되는 시점까지 금속층(114)의 평탄화 식각 공정을 실시한다. 여기서, 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정으로 실시할 수 있다. 이로써, CMP 공정에 의해 제2 층간 절연막(106) 상부의 금속층(114) 및 확산 방지막(112)이 식각되어 트렌치(108) 내부에만 금속층(114) 및 확산 방지막(112)이 잔류된다. 그리고, 제2 층간 절연막(106)의 상부가 노출된다.
하지만, 금속층(114)의 CMP 공정 시 제2 층간 절연막(106)이 금속 물질에 노출됨에 따라 제2 층간 절연막(106)의 상부가 오염되어 금속층(114)이 금속 배선으로 형성될 경우 금속 배선 간 브릿지(bridge)가 발생할 수 있다. 또한, CMP 시 슬러리(slurry)에 남아있던 금속 이온이 금속층(114) 및 제2 층간 절연막(106) 상에 재흡착되어 브릿지가 유발된다. 따라서, 브릿지 발생이 최소화되도록 이들은 후속한 공정에서 제거되어야 한다. 이에 대해서는 후술하기로 한다.
그러나, 30nm급 이하의 소자에서는 금속층(114) 간 거리가 가까워 상술한 바에 의해 상기 브릿지 발생 요인들을 제거한다 할지라도 브릿지 마진(bridge margin)이 많이 부족한 실정이다.
도 1e를 참조하면, 금속층(114) 및 확산 방지막(112)의 높이를 낮추기 위해 금속층(114)의 식각 공정을 실시한다. 식각 공정은 습식 식각(wet etch) 공정으로 실시할 수 있으며, 이 경우 습식 식각 공정은 황산(H2SO4)이나 질산(HNO3) 등의 산성 용액을 이용한 습식 딥-아웃(wet dip-out) 공정으로 실시할 수 있다.
이러한 습식 딥-아웃 공정에 의해 금속층(114)의 일부가 식각되어 금속층(114)의 높이가 낮아진다. 한편, 습식 딥-아웃 공정에 의해 확산 방지막(112)의 일부도 함께 식각되어 확산 방지막(112)의 높이도 낮아진다. 이로써, 금속층(114) 및 확산 방지막(112)의 일부가 식각되어 제2 층간 절연막(106)의 측벽 상부가 노출되게 된다. 이때, 잔류된 금속층(114)의 높이가 최종적으로 형성하고자 하는 금속 배선의 목표 높이가 되도록 습식 딥-아웃 공정 시 공정 조건을 적절히 조절한다.
상기한 바와 같이, 금속층(114)의 높이를 낮출 경우 제2 층간 절연막(106)의 계면을 통한 금속층(114) 간 거리(d)는 도 1d와 비교하여 제2 층간 절연막(106) 표면으로부터 낮아진 금속층(114) 표면까지의 깊이(depth)의 2배에 해당하는 거리만큼 증가하여 전체적으로 기존에 비해 2~3배 정도 증가하게 된다.
이처럼, 계면을 통한 금속층(114) 간 거리가 증가될 경우 이후에 형성될 금속 배선 간 거리가 증가되므로 금속 배선 간 브릿지 마진을 확보하여 브릿지 발생을 최소화할 수 있다.
또한, 습식 딥-아웃 공정 시 제2 층간 절연막(106)의 일부도 함께 식각되는데, 이로 인해 CMP 공정 시 금속 물질에 노출되어 오염된 제2 층간 절연막(106)의 상부가 제거되므로 브릿지 마진을 확보할 수 있다. 뿐만 아니라, CMP 시 슬러리(slurry)에 남아있던 금속 이온이 습식 딥-아웃 공정에 의해 제거되어 금속 배선 간 브릿지 유발을 방지하여 브릿지 발생을 최소화할 수 있다.
도 1f를 참조하면, 금속층(114)을 포함한 제2 층간 절연막(106) 표면을 따라 라이너 형태의 캡핑막(116)을 형성한다. 바람직하게, 캡핑막(116)은 금속 배선 간 절연을 위하여 질화막으로 형성하는 것이 바람직하다. 이때, 캡핑막(116)은 금속 물질의 확산을 방지하는 역할을 수행한다.
이어서, 캡핑막(116) 상에 제3 층간 절연막(118)을 형성하여 금속 배선(114a) 형성을 완료한다. 여기서, 제3 층간 절연막(118)은 절연 물질이면 모두 적용 가능하다.
본 발명의 일 실시예에 따르면, 금속층(114)의 높이를 낮추는 식각 공정을 실시하여 금속 배선(114a) 간 거리를 증가시켜 브릿지 마진 확보를 통해 브릿지 발생을 최소화한다. 또한, 금속층(114)의 높이를 낮추면서 CMP 공정 시 금속 물질에 노출되어 오염된 제2 층간 절연막(106)의 상부를 제거하고, CMP 시 슬러리(slurry)에 남아있던 금속 이온을 제거하여 금속 배선 간 브릿지 유발을 방지하여 브릿지 발생을 최소화한다.
이처럼, 도 1f에서 공정을 완료하여 금속 배선(114a) 간 브릿지 마진을 확보하고, 동시에 브릿지 발생을 최소화할 수 있으나 앞서 언급한 바와 같이 30nm급 이하의 소자에서는 상술한 바에 의해 브릿지 발생 요인들을 제거한다 할지라도 브릿지 마진이 많이 부족한 실정이다. 따라서, 30nm급 이하의 소자에서도 적용 가능하도록 후속한 공정을 추가하여 금속 배선 간 브릿지 마진을 더욱 확보함과 동시에 브릿지 발생을 더욱 최소화하고자 한다.
도 1g를 참조하면, 도 1d의 CMP 공정 시 금속 물질에 노출되어 오염된 제2 층간 절연막(106)을 제거하기 위한 식각 공정을 실시한다. 여기서, 식각 공정은 CMP 공정으로 실시할 수 있다. 이때, CMP 공정은 오염된 제2 층간 절연막(106)을 완전히 제거하도록 실시하는 것이 바람직하며, 금속 배선(114a)이 노출되기 전에 연마를 정지하도록 한다. 이로써, 제3 층간 절연막(118), 캡핑막(116) 및 제2 층간 절연막(106)의 일부가 식각된다.
이렇듯, 연마 공정에 의해 제2 층간 절연막(106)의 일부가 식각되면서 CMP 공정 시 금속 물질에 노출되어 오염된 제2 층간 절연막(106)의 상부가 완전히 제거될 뿐만 아니라 금속층(114)의 CMP 공정 시 잔류되었던 파티클들도 모두 제거됨으 로써, 금속 배선(114a) 간 브릿지 마진을 더욱 확보하고, 브릿지 발생을 최소화할 수 있다. 또한, CMP 공정 시 잔존하던 파티클들도 모두 제거되어 수율을
따라서, 상기한 바에 의해 30nm급 이하 소자의 금속 배선에 구리를 적용하는 것이 가능하여 저저항 금속 배선 구현을 통해 RC 지연을 감소시킬 수 있고, 이에 따라 소자의 동작 속도를 고속화할 수 있다.
도 1h를 참조하면, 제2 층간 절연막(106), 캡핑막(116) 및 제3 층간 절연막(118) 상에 제4 층간 절연막(120)을 형성하여 금속 배선 형성 공정을 완료한다. 여기서, 제4 층간 절연막(120)은 절연 물질이면 모두 적용 가능하다.
본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1h는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정단면도들이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 102 : 제1 층간 절연막
104 : 식각 정지막 106 : 제2 층간 절연막
108 : 트렌치 110 : 다마신 패턴
112 : 확산 방지막 114 : 금속층
114a : 금속 배선 116 : 캡핑막
118 : 제3 층간 절연막 120 : 제4 층간 절연막

Claims (18)

  1. 트렌치를 포함한 제1 층간 절연막이 형성된 반도체 기판이 제공되는 단계;
    상기 트렌치를 포함한 전체 표면에 확산 방지막을 형성하는 단계;
    상기 트렌치가 채워지도록 상기 트렌치를 포함한 상기 확산 방지막 상에 금속층을 형성하는 단계;
    상기 트렌치 내부에 상기 확산 방지막 및 상기 금속층을 잔류시키기 위하여 상기 금속층 및 상기 확산 방지막의 평탄화 식각 공정을 실시하는 단계;
    금속 배선 간 거리를 증가시키기 위하여 상기 금속층 및 상기 확산 방지막의 높이를 낮추는 식각 공정을 실시하는 단계;
    노출된 상기 제1 층간 절연막의 측벽을 포함한 전체 표면에 캡핑막을 형성하는 단계;
    상기 캡핑막 상에 제2 층간 절연막을 형성하는 단계;
    상기 금속층의 평탄화 식각 공정 시 금속 물질에 노출되어 오염된 상기 제1 층간 절연막을 제거하기 위하여 상기 제2 층간 절연막, 상기 캡핑막 및 상기 제1 층간 절연막의 평탄화 식각 공정을 실시하는 단계; 및
    상기 제1 층간 절연막, 상기 캡핑막 및 상기 제2 층간 절연막 상에 제3 층간 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 확산 방지막은 Ta/TaN의 적층막으로 형성되는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 금속층은 구리로 형성되는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 구리는 전기도금법으로 형성되는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 평탄화 식각 공정은 화학적 기계적 연마 공정으로 실시되는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 금속층의 높이를 낮추기 위한 식각 공정은 습식 딥-아웃 공정으로 실시하는 반도체 소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 습식 딥-아웃 공정은 산성 용액을 사용하여 실시되는 반도체 소자의 제조 방법.
  9. 제 1 항에 있어서, 상기 금속층의 높이를 낮추기 위한 식각 공정 시,
    상기 금속층을 금속 배선의 목표 높이로 잔류시키는 반도체 소자의 제조 방법.
  10. 제 1 항에 있어서, 상기 금속층의 높이를 낮추기 위한 식각 공정 시,
    상기 확산 방지막의 일부가 함께 식각되어 상기 제1 층간 절연막의 측벽 상부가 노출되는 반도체 소자의 제조 방법.
  11. 제 1 항에 있어서,
    상기 금속층의 높이를 낮추기 위한 식각 공정에 의해 상기 제1 층간 절연막의 표면으로부터 낮아진 상기 금속층 표면까지의 깊이의 2배에 해당하는 거리만큼 상기 금속 배선 간 거리가 증가되는 반도체 소자의 제조 방법.
  12. 제 1 항에 있어서,
    상기 캡핑막은 질화막으로 형성되는 반도체 소자의 제조 방법.
  13. 제 1 항에 있어서,
    상기 제2 층간 절연막, 상기 캡핑막 및 상기 제1 층간 절연막의 평탄화 식각 공정은 금속 배선이 노출되기 전에 식각을 정지하는 반도체 소자의 제조 방법.
  14. 삭제
  15. 트렌치를 포함하여 형성된 제1 층간 절연막;
    상기 트렌치의 저면 및 측벽에 형성되되, 상기 측벽에서 상기 제1 층간 절연막보다 낮은 높이로 형성된 확산 방지막;
    상기 확산 방지막 내부에 형성된 금속 배선;
    상기 금속 배선 상부 및 상기 확산 방지막 상부의 상기 제1 층간 절연막 측벽에 형성된 캡핑막;
    상기 캡핑막 내부에 상기 제1 층간 절연막과 평탄화되어 형성된 제2 층간 절연막; 및
    상기 제1 층간 절연막, 상기 캡핑막 및 상기 제2 층간 절연막 상에 형성된 제3 층간 절연막을 포함하는 반도체 소자.
  16. 제 15 항에 있어서,
    상기 확산 방지막은 Ta/TaN의 적층막으로 형성되는 반도체 소자.
  17. 제 15 항에 있어서,
    상기 금속 배선은 구리로 형성되는 반도체 소자.
  18. 제 15 항에 있어서,
    상기 캡핑막은 질화막으로 형성되는 반도체 소자.
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