KR100490849B1 - 필드 프로그래머블 게이트 어레이 제조 방법 및 필드프로그래머블 게이트 어레이 반도체 소자 - Google Patents

Abstract

본 발명은 비정질 실리콘층의 증착공정에서 불균일로 인한 생산수율 감소 및 신뢰도 저하를 개선하기 위한 것으로, 이에 따른 제조방법은, 반도체 기판 상에 형성된 하부 구조물 위에 층간절연막을 형성하고, 그 층간절연막 위에 마스크가 될 포토레지스트를 패터닝한 후 포토레지스트 마스크를 기반으로 접속홀을 형성하는 단계; 상기 접속홀이 형성된 기판 전체에 티타늄 화합물계열의 금속물질을 증착하여 베리어 메탈층을 형성하는 베리어 메탈을 증착하는 단계; 상기 베리어 메탈이 증착된 그 위에 상기 접속홀이 매립될 때까지 금속물질을 증착하여 접속홀을 매립하는 단계; 상기 습식식각을 실시하여 매립된 상기 금속물질의 표면이 상기 베리어 메탈층의 표면보다 낮게 위치하도록 식각하여 상기 금속물질로 된 플러그를 형성하는 단계; 상기 플러그의 표면이 베리어 메탈층의 표면보다 낮아진 상태에서 비정질 실리콘을 상기 반도체 기판의 전체에 증착하여 비정질 실리콘층을 형성하는 단계; 및 상기 비정질 실리콘층이 형성된 상기 반도체 기판의 상부 전면에 티타늄 금속물질을 포함하는 제2 금속배선층을 형성하는 단계를 포함한다.

Description

필드 프로그래머블 게이트 어레이 제조 방법 및 필드 프로그래머블 게이트 어레이 반도체 소자 {FIELD PROGRAMMABLE GATE ARRAY MANUFACTURE METHOD AND SEMICONDUCTOR DEVICE OF MANUFACTURING AS THE SAME}

본 발명은 필드 프로그래머블 게이트 어레이(field programmable gate array, 이하 FPGA라 한다)에 관한 것으로, 더욱 상세하게는 FPGA 제조 방법 및 FPGA 반도체 소자에 관한 것이다.

일반적으로 FPGA는 일종의 반주문 형태(semi-custom)의 논리 집적 회로로써 표준 논리 집적 회로에 비하여 개발 기간이 짧고, 개발 비용이 낮다는 장점이 있다.

즉, 기본 논리 소자인 게이트를 한 단위로 하여 병렬로 배치시키고, 배선에 따라 논리 회로를 형성함으로써 사용자가 요구하는 형태의 논리 집적 회로를 만드는 것이다.

이러한 FPGA에서는 안티 퓨즈(anti-fuse)로 전기적으로 분리된 두 전도선(conductor) 사이에 비정질(amorphous) 실리콘이 형성되어 있으며, 비정질 실리콘의 저항값이 높아 평상시에는 절연 상태를 유지하지만 필요에 따라 선택적으로 두 전도선에 일정 전위 이상의 전계가 가해지면 비정질 실리콘이 도전체가 되어 두 전도선이 도통되어 게이트 어레이로 사용되어진다. 즉, 안티 퓨즈는 초기 제작시 수 MΩ 이상의 전기 저항을 갖는 절연체로 "오프" 상태를 유지하지만, 프로그램에 의해 몇 백 Ω 이하의 전기 저항을 갖는 도전체가 되어 "온" 상태가 된다.

하지만 이러한 안티퓨즈 방법은 비정질층의 스텝 커버리지(step coverage)에 따라 프로그램 전압특성의 균일성이 나빠질 수 있는 단점이 있다. 다시 말하면, 도 1에 도시한 바와 같이, 홀의 폭이 좁고 깊이가 상대적으로 깊은 고집적화되는 반도체 장치의 특성상 반도체 기판 위에 형성되는 금속막(1)과 비정질 실리콘층(3)이 홀(5)의 내측 가장자리에서 얇게 형성되어 비정질 실리콘층(3)의 균일도가 떨어지고, 이러한 불균일화는 프로그래밍할 수 있는 전압의 범위를 넓게 할 뿐만 아니라 프로그래밍 된 후에도 신뢰도에 영향을 줄 수 있다.

그리고 비정질 실리콘층(3)의 두께가 홀의 내측 가장자리에서 얇게 형성되는 부분에서 스트레스가 집중되어 반도체 소자의 수율 및 신뢰도가 저하되는 문제점이 있다.

본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 비정질 실리콘층의 증착공정에서 불균일로 인한 생산수율 감소 및 신뢰도 저하를 개선할 수 있는 FPGA 제조 방법 및 FPGA 반도체 소자를 제공하는 데 있다.

상기한 기술적 과제를 달성하기 위하여 본 발명의 제조방법은, 반도체 기판 상에 형성된 하부 구조물 위에 층간절연막을 형성하고, 그 층간절연막 위에 마스크가 될 포토레지스트를 패터닝한 후 포토레지스트 마스크를 기반으로 접속홀을 형성하는 단계; 상기 접속홀이 형성된 기판 전체에 티타늄 화합물계열의 금속물질을 증착하여 베리어 메탈층을 형성하는 베리어 메탈을 증착하는 단계; 상기 베리어 메탈이 증착된 그 위에 상기 접속홀이 매립될 때까지 금속물질을 증착하여 접속홀을 매립하는 단계; 상기 습식식각을 실시하여 매립된 상기 금속물질의 표면이 상기 베리어 메탈층의 표면보다 낮게 위치하도록 식각하여 상기 금속물질로 된 플러그를 형성하는 단계; 상기 플러그의 표면이 베리어 메탈층의 표면보다 낮아진 상태에서 비정질 실리콘을 상기 반도체 기판의 전체에 증착하여 비정질 실리콘층을 형성하는 단계; 및 상기 비정질 실리콘층이 형성된 상기 반도체 기판의 상부 전면에 티타늄 금속물질을 포함하는 제2 금속배선층을 형성하는 단계를 포함한다.

또한 FPGA 반도체 소자는 반도체기판 위에 패터닝된 제1 금속배선층; 상기 패터닝된 제1 금속배선층 위에 패터닝하여 접속홀이 형성된 절연막; 상기 절연막 전체에 증착되는 베리어 메탈층; 상기 접속홀의 내부에 형성되고, 그 표면이 상기 절연막 위의 증착된 베리어 메탈층의 표면보다 낮게 형성되는 플러그; 상기 베리어 메탈층과 플러그 위에 증착되는 반도전성 물질; 및 상기 반도전성 물질 위에 스퍼터 증착된 후 패터닝되는 제2 금속배선층을 포함한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.

도 2e는 본 발명에 따른 필드 프로그래머블 게이트 어레이 반도체 소자를 도시한 단면도이다.

본 발명의 FPGA 반도체 소자는 기판 위에 패터닝된 제1 금속배선층과, 패터닝된 제1 금속배선층 위에 패터닝하여 접속홀이 형성된 절연막과, 상기 절연막 전체에 증착되는 베리어 메탈층과, 베리어 메탈층이 증착된 접속홀의 내부에 형성되는 플러그와, 상기 베리어 메탈층과 플러그 위에 증착되는 반도전성 물질과, 반도전성 물질 위에 스퍼터 증착된 후 패터닝되는 제2 금속배선층을 포함한다.

여기서, 베리어 메탈층은 고융점 금속의 화합물, 예컨대 티타늄 화합물 또는 탄탈륨 화합물을 증착하여 형성한다.

그리고, 접속홀의 내부에 채워지는 플러그는 그 상면이 상기 절연막의 표면보다 낮게 형성된다. 이를 위하여 접속홀이 형성된 절연막 전체에 텅스텐을 증착하고, 화학 기계적 연마 이후에 식각을 실시한다. 텅스텐의 식각에 사용되는 물질은 텅스텐의 식각은 H₂SO₄, H₂O₂, HF 중에서 하나 또는 둘 이상의 조합으로 된 화합물을 이용한다.

이러한 반도체 소자는 다음과 같은 제조방법을 통해 제조된다.

도 2a 내지 도 2e는 본 발명에 따른 필드 프로그래머블 게이트 어레이의 제조 과정을 도시한 공정도이다.

본 발명에 따른 제조방법은 접속홀을 형성하는 단계, 베리어 메탈을 증착하는 단계, 접속홀을 매립하는 단계, 플러그를 형성하는 단계, 비정질 실리콘을 증착하는 단계 및 금속배선을 패터닝하는 단계를 포함한다.

먼저 접속홀을 형성하는 단계는, 도 2a에 도시한 바와 같이, 반도체 기판 상에 형성된 하부 구조물(11) 위에 층간절연막(13)을 형성하고, 그 층간절연막(13) 위에 마스크가 될 포토레지스트를 패터닝한 후 포토레지스트 마스크를 기반으로 접속홀(15)을 패터닝한다.

여기서 하부 구조물(11)은, 일례로 반도체 기판의 상면에 게이트, 소스 및 드레인으로 구성된 트랜지스터일 수 있으며, 이러한 트랜지스터의 경우에는 층간절연막에 형성되는 접속홀이 게이트와 접속되는 콘택을 형성하기 위한 콘택홀로 기능하게 된다.

그리고 하부 구조물의 다른 실시예는 상기 트랜지스터와 함께 상기한 콘택홀과 접속된 제1 금속배선층까지 포함한다. 제1 금속배선층은 층간절연막(13)에 형성된 콘택을 통해 층간절연막(13) 상부 전면에 알루미늄, 알루미늄 합금 등의 금속 박막을 스퍼터 증착하고 패터닝하여 콘택과 접속된다.

다음으로, 베리어 메탈을 증착하는 단계는 접속홀(15)이 형성된 기판 전체에 티타늄 화합물계열의 금속물질을 증착하여 베리어 메탈층(17)을 형성한다.

이어서, 접속홀을 매립하는 단계는 도 2b에 도시한 바와 같이, 베리어 메탈이 증착된 그 위에 플러그(19)를 작용할 금속물질을 접속홀(15)이 채워질 때까지 증착한다. 이때 사용되는 금속물질은 텅스텐을 사용한다. 접속홀(15)이 완전히 매립되면 화학기계적 연마를 통해 베리어 메탈층(17)이 드러날 때까지 연마를 실시한다.

다음으로, 플러그를 형성하는 단계는 도 2c에 도시한 바와 같이, 습식식각을 실시하여 텅스텐 플러그의 표면이 베리어 메탈층(17)의 표면 보다 낮게 위치하도록 한다. 텅스텐의 식각은 과산화수소수(H₂O₂) 등의 케미칼(chemical)을 이용하여 실시한다.

다음으로, 비정질 실리콘을 증착하는 단계는, 플러그(19)가 식각되어 플러그(19)의 표면이 베리어 메탈층(17)의 표면보다 낮아진 상태에서 비정질 실리콘(amorphous silicon)을 증착하여 도 2d에 도시한 바와 같이 비정질 실리콘층(21)을 형성한다. 이때 플러그(19)가 접속홀(15)의 내부에 매립된 상태이기 때문에 비정질 실리콘층(13)이 접속홀(15)의 내부에서 뿐만 아니라 베리어 메탈층 전체에서 균일하게 형성된다.

마지막으로, 금속배선을 패터닝하는 단계는 비정질 실리콘층(21)이 형성된 반도체 기판의 상부 전면에 티타늄 금속물질을 스퍼터링으로 증착하고, 티타늄막 위에 알루미늄을 증착하고, 이 알루미늄 막 위에 티타늄 또는 질화티타늄과 같은 화합물을 증착한 후에, 패터닝을 실시하여 비정질 실리콘층(21)의 위에 제2 금속배선층(23)을 형성한다. 따라서 a-Si 아래와 위에는 Ti가 있게 되어 추후 완제품 상태에서 사용자가 전압인가를 통해 프로그래밍하고자 할 때 티타늄 실리사이드 형성을 용이하게 한다.

이상에서 살펴본 바와 같이 본 발명에 의하면, 접속홀의 내부에 플러그가 매립된 상태에서 비정질 실리콘이 증착되기 때문에 종래 접속홀의 저면 가장자리에서 생기던 비정질 실리콘층의 불균일한 막두께를 균일하게 처리할 수 있게 된다.

따라서 가해지는 전압에 맞게 반도체 소자가 동작할 수 있게 되어 제품의 신뢰도를 향상시키게 되고, 나아가 생산수율을 향상시킨다.

도 1은 종래 필드 프로그래머블 게이트 어레이의 일부 구조를 도시한 단면도이고,

도 2a 내지 도 2e는 본 발명에 따른 필드 프로그래머블 게이트 어레이의 제조 과정을 도시한 공정도이다.

Claims (16)

1. 반도체 기판 상에 형성된 하부 구조물 위에 층간절연막을 형성하고, 그 층간절연막 위에 마스크가 될 포토레지스트를 패터닝한 후 포토레지스트 마스크를 기반으로 접속홀을 형성하는 단계;

   상기 접속홀이 형성된 기판 전체에 티타늄 화합물계열의 금속물질을 증착하여 베리어 메탈층을 형성하는 베리어 메탈을 증착하는 단계;

   상기 베리어 메탈이 증착된 그 위에 상기 접속홀이 매립될 때까지 금속물질을 증착하여 접속홀을 매립하는 단계;

   상기 습식식각을 실시하여 매립된 상기 금속물질의 표면이 상기 베리어 메탈층의 표면보다 낮게 위치하도록 식각하여 상기 금속물질로 된 플러그를 형성하는 단계;

   상기 플러그의 표면이 베리어 메탈층의 표면보다 낮아진 상태에서 비정질 실리콘을 상기 반도체 기판의 전체에 증착하여 비정질 실리콘층을 형성하는 단계; 및

   상기 비정질 실리콘층이 형성된 상기 반도체 기판의 상부 전면에 티타늄 금속물질을 포함하는 제2 금속배선층을 형성하는 단계를 포함하는 필드 프로그래머블 게이트 어레이 제조 방법.
2. 제 1 항에 있어서, 상기 하부 구조물은 트랜지스터 또는 제1 금속배선층을 포함하는 필드 프로그래머블 게이트 어레이 제조 방법.
3. 제 1 항에 있어서, 상기 접속홀을 매립하는 단계에서, 상기 베리아 메탈 위에 증착된 매립을 위해 사용되는 상기 금속물질을 상기 베리어 메탈층이 드러날 때까지 연마하는 필드 프로그래머블 게이트 어레이 제조 방법.
4. 제 3 항에 있어서, 상기 연마는 화학기계적 연마를 통해 실시하는 필드 프로그래머블 게이트 어레이 제조 방법.
5. 제 1 항, 제 3 항 및 제 4 항 중 어느 한 항에 있어서, 상기 접속홀을 매립하는 단계에서 사용되는 상기 금속물질은 텅스텐인 필드 프로그래머블 게이트 어레이 제조 방법.
6. 제 5 항에 있어서, 상기 플러그를 형성하는 단계에서, 상기 텅스텐의 식각은 H₂SO₄, H₂O₂, HF 중에서 하나 또는 둘 이상의 조합으로 된 화합물을 이용하여 실시하는 필드 프로그래머블 게이트 어레이 제조 방법.
7. 제 1 항에 있어서, 상기 제2 금속배선층을 형성하는 단계에서, 상기 제2 금속배선층은 상기 티타늄 금속물질을 스퍼터링으로 증착하여 티타늄막을 형성하고, 상기 티타늄막 위에 알루미늄을 증착하고, 상기 알루미늄 막 위에 티타늄 또는 질화티타늄과 같은 화합물을 증착한 후에, 패터닝을 실시하여 형성하는 필드 프로그래머블 게이트 어레이 제조 방법.
8. 반도체기판 위에 패터닝된 제1 금속배선층;

   상기 패터닝된 제1 금속배선층 위에 패터닝하여 접속홀이 형성된 절연막;

   상기 절연막 전체에 증착되는 베리어 메탈층;

   상기 접속홀의 내부에 형성되고, 그 표면이 상기 절연막 위의 증착된 베리어 메탈층의 표면보다 낮게 형성되는 플러그;

   상기 베리어 메탈층과 플러그 위에 증착되는 반도전성 물질; 및

   상기 반도전성 물질 위에 스퍼터 증착된 후 패터닝되는 제2 금속배선층을 포함하는 필드 프로그래머블 게이트 어레이 제조 방법.
9. 제 8 항에 있어서, 상기 베리어 메탈층은 티타늄 화합물 계열을 증착하여 형성되는 필드 프로그래머블 게이터 어레이 제조 방법.
10. 제 1 항에 있어서, 상기 플러그는 텅스텐인 필드 프로그래머블 게이트 어레이 제조 방법.
11. 제 10 항에 있어서, 상기 플러그의 표면을 상기 베리어 메탈층의 표면보다 낮게 하기 위해서, 상기 텅스텐을 습식으로 식각하는 필드 프로그래머블 게이트 어레이 제조 방법.
12. 제 11 항에 있어서, 상기 습식 식각은 과산화수소수를 이용하여 실시하는 필드 프로그래머블 게이트 어레이 제조 방법.
13. 반도체 기판 위에 패터닝된 제1 금속배선층과;

    패터닝된 제1 금속배선층 위에 패터닝하여 접속홀이 형성된 절연막과;

    상기 절연막 전체에 증착되는 베리어 메탈층과;

    상기 베리어 메탈층이 증착된 접속홀의 내부에 형성되는 플러그와;

    상기 베리어 메탈층과 플러그 위에 증착되는 반도전성 물질과;

    상기 반도전성 물질 위에 증착된 후 패터닝되는 제2 금속배선층;

    을 포함하는 필드 프로그래머블 게이트 어레이 반도체 소자.
14. 제 13 항에 있어서, 상기 베리어 메탈층은 고융점 금속 화합물인 것을 특징으로 하는 필드 프로그래머블 게이트 어레이 반도체 소자.
15. 제 14 항에 있어서, 상기 베리어 메탈층은 티타늄 화합물 또는 탄탈륨 화합물인 것을 특징으로 하는 필드 프로그래머블 게이트 어레이 반도체 소자.
16. 제 13 항에 있어서, 상기 접속홀의 내부에 채워지는 플러그는 그 상면이 상기 절연막의 표면보다 낮게 형성된 것을 특징으로 하는 필드 프로그래머블 게이트 어레이 반도체 소자.