JP2000228445A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
(57)【要約】
【課題】 配線層に隣接している層間絶縁膜の誘電率を
低減化できる半導体装置およびその製造方法を提供す
る。 【解決手段】 層間絶縁膜１１にスルーホールを形成し
た後、スルーホールにプラグ１３を埋め込む工程と、プ
ラグ１３が埋め込まれているスルーホールが配置されて
いる領域の層間絶縁膜１１以外の層間絶縁膜１１の一部
に溝（溝または孔）１４を形成する工程と、層間絶縁膜
１１の一部に形成されている溝（溝または孔）１４に、
層間絶縁膜１１の誘電率よりも低い誘電率を有する絶縁
膜１５を埋め込む工程とを有するものである。
低減化できる半導体装置およびその製造方法を提供す
る。 【解決手段】 層間絶縁膜１１にスルーホールを形成し
た後、スルーホールにプラグ１３を埋め込む工程と、プ
ラグ１３が埋め込まれているスルーホールが配置されて
いる領域の層間絶縁膜１１以外の層間絶縁膜１１の一部
に溝（溝または孔）１４を形成する工程と、層間絶縁膜
１１の一部に形成されている溝（溝または孔）１４に、
層間絶縁膜１１の誘電率よりも低い誘電率を有する絶縁
膜１５を埋め込む工程とを有するものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、配線層に隣接している層間
絶縁膜の誘電率を低減化できる半導体装置およびその製
造方法に関するものである。
その製造方法に関し、特に、配線層に隣接している層間
絶縁膜の誘電率を低減化できる半導体装置およびその製
造方法に関するものである。
【０００２】
【従来の技術】ところで、本発明者は、半導体集積回路
装置の層間絶縁膜の製造方法について検討した。以下
は、本発明者によって検討された技術であり、その概要
は次のとおりである。
装置の層間絶縁膜の製造方法について検討した。以下
は、本発明者によって検討された技術であり、その概要
は次のとおりである。
【０００３】すなわち、１層目の配線層が形成されてい
る半導体基板の上に、層間絶縁膜を形成する際に、ＣＶ
Ｄ（Chemical Vapor Deposition ）法などを使用して酸
化シリコン膜を形成している。
る半導体基板の上に、層間絶縁膜を形成する際に、ＣＶ
Ｄ（Chemical Vapor Deposition ）法などを使用して酸
化シリコン膜を形成している。
【０００４】その後、層間絶縁膜にスルーホールを形成
した後、ＣＶＤ法を使用してタングステン層をスルーホ
ールに埋め込んだ後、その層間絶縁膜の上に配線層を堆
積し、リソグラフィ技術と選択エッチング技術を用いて
パターン化された配線層を形成している。
した後、ＣＶＤ法を使用してタングステン層をスルーホ
ールに埋め込んだ後、その層間絶縁膜の上に配線層を堆
積し、リソグラフィ技術と選択エッチング技術を用いて
パターン化された配線層を形成している。
【０００５】なお、半導体集積回路装置における層間絶
縁膜の形成技術について記載されている文献としては、
例えば平成元年１１月２日、（株）プレスジャーナル発
行の「’９０最新半導体プロセス技術」ｐ２９１〜ｐ２
９５に記載されているものがある。
縁膜の形成技術について記載されている文献としては、
例えば平成元年１１月２日、（株）プレスジャーナル発
行の「’９０最新半導体プロセス技術」ｐ２９１〜ｐ２
９５に記載されているものがある。
【０００６】
【発明が解決しようとする課題】ところが、前述した半
導体集積回路装置の層間絶縁膜は、誘電率が高い酸化シ
リコン膜であることにより、同層の配線層の間の容量お
よび下層の配線層と上層の配線層の間の容量が大きくな
っているので、配線遅延を決定する時定数（抵抗Ｒと容
量Ｃの積）が大きくなり、配線遅延が発生するという問
題点がある。
導体集積回路装置の層間絶縁膜は、誘電率が高い酸化シ
リコン膜であることにより、同層の配線層の間の容量お
よび下層の配線層と上層の配線層の間の容量が大きくな
っているので、配線遅延を決定する時定数（抵抗Ｒと容
量Ｃの積）が大きくなり、配線遅延が発生するという問
題点がある。
【０００７】そのため、半導体集積回路装置の層間絶縁
膜として、酸化シリコン膜の誘電率より低い誘電率を有
する絶縁膜であるＨＳＱ（Hydrogen SilsesQuioxane ）
を用いたＳＯＧ（spin on glass ）膜またはテトラアロ
キシシランとアルキルアロキシシラン（tetra-alkoxy s
ilane+alkil alkoxy silane ）を用いたＳＯＧ膜を使用
した態様のものがあり、その絶縁膜からなる層間絶縁膜
を塗布法を使用して形成されている態様のものがある。
膜として、酸化シリコン膜の誘電率より低い誘電率を有
する絶縁膜であるＨＳＱ（Hydrogen SilsesQuioxane ）
を用いたＳＯＧ（spin on glass ）膜またはテトラアロ
キシシランとアルキルアロキシシラン（tetra-alkoxy s
ilane+alkil alkoxy silane ）を用いたＳＯＧ膜を使用
した態様のものがあり、その絶縁膜からなる層間絶縁膜
を塗布法を使用して形成されている態様のものがある。
【０００８】しかしながら、酸化シリコン膜の誘電率よ
り低い誘電率を有する絶縁膜からなる層間絶縁膜にスル
ーホールを形成した後、ＣＶＤ法を使用してタングステ
ン層をスルーホールに埋め込む際に、タングステン層の
埋め込みが不充分となるという問題点が発生している。
り低い誘電率を有する絶縁膜からなる層間絶縁膜にスル
ーホールを形成した後、ＣＶＤ法を使用してタングステ
ン層をスルーホールに埋め込む際に、タングステン層の
埋め込みが不充分となるという問題点が発生している。
【０００９】本発明の目的は、配線層に隣接している層
間絶縁膜の誘電率を低減化できる半導体装置およびその
製造方法を提供することにある。
間絶縁膜の誘電率を低減化できる半導体装置およびその
製造方法を提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１２】すなわち、（１）．本発明の半導体装置
は、配線層と電気的に接続されているプラグは、層間絶
縁膜に形成されているスルーホールに埋め込まれてお
り、層間絶縁膜の一部が層間絶縁膜の誘電率よりも低い
誘電率を有する絶縁膜に置換されているものである。
は、配線層と電気的に接続されているプラグは、層間絶
縁膜に形成されているスルーホールに埋め込まれてお
り、層間絶縁膜の一部が層間絶縁膜の誘電率よりも低い
誘電率を有する絶縁膜に置換されているものである。
【００１３】（２）．本発明の半導体装置の製造方法
は、基板の上に配線層を形成する工程と、配線層を備え
ている基板の上に、層間絶縁膜を形成する工程と、層間
絶縁膜にスルーホールを形成した後、スルーホールにプ
ラグを埋め込む工程と、プラグが埋め込まれているスル
ーホールが配置されている領域の層間絶縁膜以外の層間
絶縁膜の一部に溝または孔を形成する工程と、層間絶縁
膜の一部に形成されている溝または孔に、層間絶縁膜の
誘電率よりも低い誘電率を有する絶縁膜を埋め込む工程
とを有するものである。
は、基板の上に配線層を形成する工程と、配線層を備え
ている基板の上に、層間絶縁膜を形成する工程と、層間
絶縁膜にスルーホールを形成した後、スルーホールにプ
ラグを埋め込む工程と、プラグが埋め込まれているスル
ーホールが配置されている領域の層間絶縁膜以外の層間
絶縁膜の一部に溝または孔を形成する工程と、層間絶縁
膜の一部に形成されている溝または孔に、層間絶縁膜の
誘電率よりも低い誘電率を有する絶縁膜を埋め込む工程
とを有するものである。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
【００１５】図１〜図６は、本発明の一実施の形態であ
る半導体装置の製造工程を示す概略断面図である。本実
施の形態の半導体装置およびその製造方法は、半導体集
積回路装置およびその製造方法である。同図を用いて、
本実施の形態の半導体装置およびその製造方法を具体的
に説明する。
る半導体装置の製造工程を示す概略断面図である。本実
施の形態の半導体装置およびその製造方法は、半導体集
積回路装置およびその製造方法である。同図を用いて、
本実施の形態の半導体装置およびその製造方法を具体的
に説明する。
【００１６】まず、図１に示すように、例えば単結晶シ
リコンからなるｐ型の半導体基板（基板）１を用意し、
先行技術などの種々の技術を使用して、ＭＯＳＦＥＴ
（Metal Oxide Semiconductor Field Effect Transisto
r ）を形成した後、１層目の配線層１０を形成する。
リコンからなるｐ型の半導体基板（基板）１を用意し、
先行技術などの種々の技術を使用して、ＭＯＳＦＥＴ
（Metal Oxide Semiconductor Field Effect Transisto
r ）を形成した後、１層目の配線層１０を形成する。
【００１７】すなわち、例えば単結晶シリコンからなる
ｐ型の半導体基板１の表面の選択的な領域を熱酸化して
ＬＯＣＯＳ（Local Oxidation of Silicon）構造の酸化
シリコン膜からなる素子分離用のフィールド絶縁膜２を
形成する。
ｐ型の半導体基板１の表面の選択的な領域を熱酸化して
ＬＯＣＯＳ（Local Oxidation of Silicon）構造の酸化
シリコン膜からなる素子分離用のフィールド絶縁膜２を
形成する。
【００１８】次に、半導体基板１の表面に例えば酸化シ
リコン膜などからなるゲート絶縁膜３を形成した後、導
電性の多結晶シリコン膜からなるゲート電極４を堆積す
る。その後、ゲート電極４の上に酸化シリコン膜などか
らなる絶縁膜５を形成した後、リソグラフィ技術と選択
エッチング技術とを使用して、ゲート電極４などのパタ
ーンを形成した後、ゲート電極４の側壁に、酸化シリコ
ン膜などからなるサイドウォールスペーサ６を形成す
る。
リコン膜などからなるゲート絶縁膜３を形成した後、導
電性の多結晶シリコン膜からなるゲート電極４を堆積す
る。その後、ゲート電極４の上に酸化シリコン膜などか
らなる絶縁膜５を形成した後、リソグラフィ技術と選択
エッチング技術とを使用して、ゲート電極４などのパタ
ーンを形成した後、ゲート電極４の側壁に、酸化シリコ
ン膜などからなるサイドウォールスペーサ６を形成す
る。
【００１９】その後、半導体基板１に例えばリンなどの
ｎ型の不純物をイオン注入し、拡散してＭＯＳＦＥＴの
ソースおよびドレインとなるｎ型の半導体領域７を形成
する。次に、半導体基板１の上に絶縁膜８を形成する。
絶縁膜８は、例えば酸化シリコン膜をＣＶＤ法により形
成した後、表面研磨を行いその表面を平坦化処理するこ
とにより、平坦化された絶縁膜８を形成する。平坦化処
理は、絶縁膜８の表面を例えばエッチバック法またはＣ
ＭＰ（Chemical Mechanical Polishing 、化学機械研
磨）法などにより平坦にする態様を採用することができ
る。その後、リソグラフィ技術および選択エッチング技
術を用いて、絶縁膜８の選択的な領域にスルーホール
（接続孔）を形成した後、スルーホールに例えば導電性
多結晶シリコンまたはタングステンなどの導電性材料を
埋め込んで、スルーホールにプラグ（plug）９を形成す
る。
ｎ型の不純物をイオン注入し、拡散してＭＯＳＦＥＴの
ソースおよびドレインとなるｎ型の半導体領域７を形成
する。次に、半導体基板１の上に絶縁膜８を形成する。
絶縁膜８は、例えば酸化シリコン膜をＣＶＤ法により形
成した後、表面研磨を行いその表面を平坦化処理するこ
とにより、平坦化された絶縁膜８を形成する。平坦化処
理は、絶縁膜８の表面を例えばエッチバック法またはＣ
ＭＰ（Chemical Mechanical Polishing 、化学機械研
磨）法などにより平坦にする態様を採用することができ
る。その後、リソグラフィ技術および選択エッチング技
術を用いて、絶縁膜８の選択的な領域にスルーホール
（接続孔）を形成した後、スルーホールに例えば導電性
多結晶シリコンまたはタングステンなどの導電性材料を
埋め込んで、スルーホールにプラグ（plug）９を形成す
る。
【００２０】次に、半導体基板１の上に、１層目の配線
層１０を形成する。この場合、１層目の配線層１０は、
低抵抗率の金属である例えばアルミニウムまたはアルミ
ニウム合金を材料としている。他の態様として、銅など
の導電性材料を使用したり、導電性材料からなる配線層
の下部および上部または下部と上部にバリアメタル膜
（例えばチタンまたはタンタルなどからなる高融点金属
膜あるいはそれらの合金などからなる膜）が形成された
配線層を適用することができる。
層１０を形成する。この場合、１層目の配線層１０は、
低抵抗率の金属である例えばアルミニウムまたはアルミ
ニウム合金を材料としている。他の態様として、銅など
の導電性材料を使用したり、導電性材料からなる配線層
の下部および上部または下部と上部にバリアメタル膜
（例えばチタンまたはタンタルなどからなる高融点金属
膜あるいはそれらの合金などからなる膜）が形成された
配線層を適用することができる。
【００２１】次に、半導体基板１の上に、１層目の層間
絶縁膜１１を形成した後、必要な配線層１０の上にスル
ーホール１２をリソグラフィ技術と選択エッチング技術
とを使用して形成する（図２）。この場合、１層目の層
間絶縁膜１１は、例えば酸化シリコン膜が適用されてい
る。１層目の層間絶縁膜１１としての酸化シリコン膜
は、ＣＶＤ法またはスパッタリング法を使用して半導体
基板１の上に酸化シリコン膜を堆積した後、例えばエッ
チバック法またはＣＭＰ法などにより平坦にする態様を
採用して、酸化シリコン膜の表面を設計仕様に応じて平
坦化している。また、１層目の層間絶縁膜１１としての
酸化シリコン膜の他の態様として、ハイデンシティープ
ラズマ（High Density Plasma ，ＨＤＰ）を用いたプラ
ズマＣＶＤ法を使用して形成された酸化シリコン膜とＴ
ＥＯＳ（tetraethylorthosilicate,テトラエトキシシラ
ン）−Ｏ3 ＣＶＤ法を使用して形成された酸化シリコン
膜からなる積層構造の酸化シリコン膜を設計仕様に応じ
て適用することができる。
絶縁膜１１を形成した後、必要な配線層１０の上にスル
ーホール１２をリソグラフィ技術と選択エッチング技術
とを使用して形成する（図２）。この場合、１層目の層
間絶縁膜１１は、例えば酸化シリコン膜が適用されてい
る。１層目の層間絶縁膜１１としての酸化シリコン膜
は、ＣＶＤ法またはスパッタリング法を使用して半導体
基板１の上に酸化シリコン膜を堆積した後、例えばエッ
チバック法またはＣＭＰ法などにより平坦にする態様を
採用して、酸化シリコン膜の表面を設計仕様に応じて平
坦化している。また、１層目の層間絶縁膜１１としての
酸化シリコン膜の他の態様として、ハイデンシティープ
ラズマ（High Density Plasma ，ＨＤＰ）を用いたプラ
ズマＣＶＤ法を使用して形成された酸化シリコン膜とＴ
ＥＯＳ（tetraethylorthosilicate,テトラエトキシシラ
ン）−Ｏ3 ＣＶＤ法を使用して形成された酸化シリコン
膜からなる積層構造の酸化シリコン膜を設計仕様に応じ
て適用することができる。
【００２２】その後、スルーホール１２にＣＶＤ法を使
用してタングステン（Ｗ）層を埋め込んで、タングステ
ン層からなるプラグ１３を形成する（図３）。この場
合、スルーホール１２にＣＶＤ法を使用してタングステ
ン層を埋め込んだ後に、設計仕様に応じてＣＭＰ法を使
用して、スルーホール１２に埋め込まれているプラグ１
３としてのタングステン層以外の不要なタングステン層
を取り除く作業を使用している。
用してタングステン（Ｗ）層を埋め込んで、タングステ
ン層からなるプラグ１３を形成する（図３）。この場
合、スルーホール１２にＣＶＤ法を使用してタングステ
ン層を埋め込んだ後に、設計仕様に応じてＣＭＰ法を使
用して、スルーホール１２に埋め込まれているプラグ１
３としてのタングステン層以外の不要なタングステン層
を取り除く作業を使用している。
【００２３】次に、プラグ１３が埋め込まれているスル
ーホール１２が配置されている領域の層間絶縁膜１１以
外の層間絶縁膜１１の一部に溝（溝または孔）１４をリ
ソグラフィ技術と選択エッチング技術とを使用して形成
する工程を行う（図４）。本実施の形態の半導体装置の
製造方法では、層間絶縁膜１１の一部に溝１４を形成す
る製造工程を採用しているが、層間絶縁膜１１の一部に
孔を形成する製造工程を設計仕様に応じて適用すること
ができる。
ーホール１２が配置されている領域の層間絶縁膜１１以
外の層間絶縁膜１１の一部に溝（溝または孔）１４をリ
ソグラフィ技術と選択エッチング技術とを使用して形成
する工程を行う（図４）。本実施の形態の半導体装置の
製造方法では、層間絶縁膜１１の一部に溝１４を形成す
る製造工程を採用しているが、層間絶縁膜１１の一部に
孔を形成する製造工程を設計仕様に応じて適用すること
ができる。
【００２４】その後、層間絶縁膜１１の一部に形成され
ている溝（溝または孔）１４に、層間絶縁膜１１の誘電
率よりも低い誘電率を有する絶縁膜１５を埋め込む工程
を行う（図５）。この場合、本発明者の検討の結果、絶
縁膜１５を層間絶縁膜１１の一部に形成されている溝
（溝または孔）１４に埋め込む製造工程として、塗布法
を使用して絶縁膜１５を溝（溝または孔）１４に埋め込
む作業を行っている。
ている溝（溝または孔）１４に、層間絶縁膜１１の誘電
率よりも低い誘電率を有する絶縁膜１５を埋め込む工程
を行う（図５）。この場合、本発明者の検討の結果、絶
縁膜１５を層間絶縁膜１１の一部に形成されている溝
（溝または孔）１４に埋め込む製造工程として、塗布法
を使用して絶縁膜１５を溝（溝または孔）１４に埋め込
む作業を行っている。
【００２５】また、本発明者の検討の結果、層間絶縁膜
１１は、酸化シリコン膜としており、層間絶縁膜１１の
誘電率よりも低い誘電率を有する絶縁膜１５は、ＨＳＱ
（Hydrogen SilsesQuioxane ）を用いたＳＯＧ（spin o
n glass ）膜またはテトラアロキシシランとアルキルア
ロキシシラン（tetra-alkoxy silane+alkil alkoxy sil
ane ）を用いたＳＯＧ膜を使用している。
１１は、酸化シリコン膜としており、層間絶縁膜１１の
誘電率よりも低い誘電率を有する絶縁膜１５は、ＨＳＱ
（Hydrogen SilsesQuioxane ）を用いたＳＯＧ（spin o
n glass ）膜またはテトラアロキシシランとアルキルア
ロキシシラン（tetra-alkoxy silane+alkil alkoxy sil
ane ）を用いたＳＯＧ膜を使用している。
【００２６】さらに、本発明者の検討の結果、他の態様
の絶縁膜１５として、フッ素（Ｆ）が含まれている酸化
シリコン膜を設計仕様に応じて適用することができる。
の絶縁膜１５として、フッ素（Ｆ）が含まれている酸化
シリコン膜を設計仕様に応じて適用することができる。
【００２７】次に、半導体基板１の上に、２層目の配線
層１６を形成する（図６）。この場合、２層目の配線層
１６は、１層目の配線層１０と同様な材料および製造工
程が使用されている。別の態様として、２層目の配線層
１６は、１層目の配線層１０とは別の材料および別の製
造工程を設計仕様に応じて適用することができる。
層１６を形成する（図６）。この場合、２層目の配線層
１６は、１層目の配線層１０と同様な材料および製造工
程が使用されている。別の態様として、２層目の配線層
１６は、１層目の配線層１０とは別の材料および別の製
造工程を設計仕様に応じて適用することができる。
【００２８】その後、前述した製造工程（図２〜図６を
用いて説明した製造工程）を繰り返し使用して多層配線
層を必要に応じて形成した後、パシベーション膜（図示
を省略）を形成して、本実施の形態の半導体装置の製造
工程を終了する。
用いて説明した製造工程）を繰り返し使用して多層配線
層を必要に応じて形成した後、パシベーション膜（図示
を省略）を形成して、本実施の形態の半導体装置の製造
工程を終了する。
【００２９】前述した本実施の形態の半導体装置および
その製造方法によれば、層間絶縁膜１１の一部に形成さ
れている溝（溝または孔）１４に、層間絶縁膜１１の誘
電率よりも低い誘電率を有する絶縁膜１５を埋め込む工
程を有することにより、層間絶縁膜１１の一部が層間絶
縁膜１１の誘電率よりも低い誘電率を有する絶縁膜１５
に置換されているので、同層の配線層１０の間の容量お
よび下層の配線層１０と上層の配線層１６の間の容量を
低減化できる半導体装置とすることができる。
その製造方法によれば、層間絶縁膜１１の一部に形成さ
れている溝（溝または孔）１４に、層間絶縁膜１１の誘
電率よりも低い誘電率を有する絶縁膜１５を埋め込む工
程を有することにより、層間絶縁膜１１の一部が層間絶
縁膜１１の誘電率よりも低い誘電率を有する絶縁膜１５
に置換されているので、同層の配線層１０の間の容量お
よび下層の配線層１０と上層の配線層１６の間の容量を
低減化できる半導体装置とすることができる。
【００３０】したがって、本実施の形態の半導体装置お
よびその製造方法によれば、同層の配線層１０の間の容
量および下層の配線層１０と上層の配線層１６の間の容
量を低減化できる半導体装置とすることができることに
より、配線遅延を決定する時定数（抵抗Ｒと容量Ｃの
積）を小さくすることができるので、配線遅延を低減化
することができ、高性能でしかも高信頼度の半導体装置
とすることができる。
よびその製造方法によれば、同層の配線層１０の間の容
量および下層の配線層１０と上層の配線層１６の間の容
量を低減化できる半導体装置とすることができることに
より、配線遅延を決定する時定数（抵抗Ｒと容量Ｃの
積）を小さくすることができるので、配線遅延を低減化
することができ、高性能でしかも高信頼度の半導体装置
とすることができる。
【００３１】本実施の形態の半導体装置の製造方法によ
れば、層間絶縁膜１１の一部に形成されている溝（溝ま
たは孔）１４に、層間絶縁膜１１の誘電率よりも低い誘
電率を有する絶縁膜１５を埋め込む工程として、塗布法
を使用して絶縁膜１５を溝（溝または孔）１４に埋め込
む作業を行っていることにより、簡単な製造プロセスに
よって高性能でしかも高信頼度の半導体装置を高い製造
歩留りをもって製造することができる。
れば、層間絶縁膜１１の一部に形成されている溝（溝ま
たは孔）１４に、層間絶縁膜１１の誘電率よりも低い誘
電率を有する絶縁膜１５を埋め込む工程として、塗布法
を使用して絶縁膜１５を溝（溝または孔）１４に埋め込
む作業を行っていることにより、簡単な製造プロセスに
よって高性能でしかも高信頼度の半導体装置を高い製造
歩留りをもって製造することができる。
【００３２】本実施の形態の半導体装置の製造方法によ
れば、層間絶縁膜１１の一部に形成されている溝（溝ま
たは孔）１４に、層間絶縁膜１１の誘電率よりも低い誘
電率を有する絶縁膜１５を埋め込む工程を行う前に、配
線層１０を備えている半導体基板（基板）１の上に、層
間絶縁膜１１を形成した後、層間絶縁膜１１にスルーホ
ール１２を形成した後、スルーホール１２に特にタング
ステン層からなるプラグ１３を埋め込む工程を行ってい
ることにより、スルーホール１２にタングステン層など
からなるプラグ１３を埋め込むことが優れた状態とする
ことができるので、簡単な製造プロセスによって高性能
でしかも高信頼度の半導体装置を高い製造歩留りをもっ
て製造することができる。
れば、層間絶縁膜１１の一部に形成されている溝（溝ま
たは孔）１４に、層間絶縁膜１１の誘電率よりも低い誘
電率を有する絶縁膜１５を埋め込む工程を行う前に、配
線層１０を備えている半導体基板（基板）１の上に、層
間絶縁膜１１を形成した後、層間絶縁膜１１にスルーホ
ール１２を形成した後、スルーホール１２に特にタング
ステン層からなるプラグ１３を埋め込む工程を行ってい
ることにより、スルーホール１２にタングステン層など
からなるプラグ１３を埋め込むことが優れた状態とする
ことができるので、簡単な製造プロセスによって高性能
でしかも高信頼度の半導体装置を高い製造歩留りをもっ
て製造することができる。
【００３３】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００３４】例えば、本発明は、半導体素子を形成して
いる基板を、半導体基板以外に、ＳＯＩ（Silicon on I
nsulator）基板に変更することができ、ＭＯＳＦＥＴ、
ＣＭＯＳＦＥＴおよびバイポーラトランジスタなどの種
々の半導体素子を組み合わせた態様の半導体集積回路装
置およびその製造方法とすることができる。
いる基板を、半導体基板以外に、ＳＯＩ（Silicon on I
nsulator）基板に変更することができ、ＭＯＳＦＥＴ、
ＣＭＯＳＦＥＴおよびバイポーラトランジスタなどの種
々の半導体素子を組み合わせた態様の半導体集積回路装
置およびその製造方法とすることができる。
【００３５】さらに、本発明は、ＭＯＳＦＥＴ、ＣＭＯ
ＳＦＥＴなどを構成要素とするロジック系あるいはＤＲ
ＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（St
aticRandom Access Memory ）などのメモリ系などを有
する種々の半導体集積回路装置およびその製造方法に適
用できる。
ＳＦＥＴなどを構成要素とするロジック系あるいはＤＲ
ＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（St
aticRandom Access Memory ）などのメモリ系などを有
する種々の半導体集積回路装置およびその製造方法に適
用できる。
【００３６】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００３７】（１）．本発明の半導体装置およびその製
造方法によれば、層間絶縁膜の一部に形成されている溝
または孔に、層間絶縁膜の誘電率よりも低い誘電率を有
する絶縁膜を埋め込む工程を有することにより、層間絶
縁膜の一部が層間絶縁膜の誘電率よりも低い誘電率を有
する絶縁膜に置換されているので、同層の配線層の間の
容量および下層の配線層と上層の配線層の間の容量を低
減化できる半導体装置とすることができる。
造方法によれば、層間絶縁膜の一部に形成されている溝
または孔に、層間絶縁膜の誘電率よりも低い誘電率を有
する絶縁膜を埋め込む工程を有することにより、層間絶
縁膜の一部が層間絶縁膜の誘電率よりも低い誘電率を有
する絶縁膜に置換されているので、同層の配線層の間の
容量および下層の配線層と上層の配線層の間の容量を低
減化できる半導体装置とすることができる。
【００３８】したがって、本発明の半導体装置およびそ
の製造方法によれば、同層の配線層の間の容量および下
層の配線層と上層の配線層の間の容量を低減化できる半
導体装置とすることができることにより、配線遅延を決
定する時定数（抵抗Ｒと容量Ｃの積）を小さくすること
ができるので、配線遅延を低減化することができ、高性
能でしかも高信頼度の半導体装置とすることができる。
の製造方法によれば、同層の配線層の間の容量および下
層の配線層と上層の配線層の間の容量を低減化できる半
導体装置とすることができることにより、配線遅延を決
定する時定数（抵抗Ｒと容量Ｃの積）を小さくすること
ができるので、配線遅延を低減化することができ、高性
能でしかも高信頼度の半導体装置とすることができる。
【００３９】（２）．本発明の半導体装置の製造方法に
よれば、層間絶縁膜の一部に形成されている溝または孔
に、層間絶縁膜の誘電率よりも低い誘電率を有する絶縁
膜を埋め込む工程として、塗布法を使用して絶縁膜を溝
または孔に埋め込む作業を行っていることにより、簡単
な製造プロセスによって高性能でしかも高信頼度の半導
体装置を高い製造歩留りをもって製造することができ
る。
よれば、層間絶縁膜の一部に形成されている溝または孔
に、層間絶縁膜の誘電率よりも低い誘電率を有する絶縁
膜を埋め込む工程として、塗布法を使用して絶縁膜を溝
または孔に埋め込む作業を行っていることにより、簡単
な製造プロセスによって高性能でしかも高信頼度の半導
体装置を高い製造歩留りをもって製造することができ
る。
【００４０】（３）．本発明の半導体装置の製造方法に
よれば、層間絶縁膜の一部に形成されている溝または孔
に、層間絶縁膜の誘電率よりも低い誘電率を有する絶縁
膜を埋め込む工程を行う前に、配線層を備えている半導
体基板（基板）の上に、層間絶縁膜を形成した後、層間
絶縁膜にスルーホールを形成した後、スルーホールに特
にタングステン層からなるプラグを埋め込む工程を行っ
ていることにより、スルーホールにタングステン層など
からなるプラグを埋め込むことが優れた状態とすること
ができるので、簡単な製造プロセスによって高性能でし
かも高信頼度の半導体装置を高い製造歩留りをもって製
造することができる。
よれば、層間絶縁膜の一部に形成されている溝または孔
に、層間絶縁膜の誘電率よりも低い誘電率を有する絶縁
膜を埋め込む工程を行う前に、配線層を備えている半導
体基板（基板）の上に、層間絶縁膜を形成した後、層間
絶縁膜にスルーホールを形成した後、スルーホールに特
にタングステン層からなるプラグを埋め込む工程を行っ
ていることにより、スルーホールにタングステン層など
からなるプラグを埋め込むことが優れた状態とすること
ができるので、簡単な製造プロセスによって高性能でし
かも高信頼度の半導体装置を高い製造歩留りをもって製
造することができる。
【図１】本発明の一実施の形態である半導体装置の製造
工程を示す概略断面図である。
工程を示す概略断面図である。
【図２】本発明の一実施の形態である半導体装置の製造
工程を示す概略断面図である。
工程を示す概略断面図である。
【図３】本発明の一実施の形態である半導体装置の製造
工程を示す概略断面図である。
工程を示す概略断面図である。
【図４】本発明の一実施の形態である半導体装置の製造
工程を示す概略断面図である。
工程を示す概略断面図である。
【図５】本発明の一実施の形態である半導体装置の製造
工程を示す概略断面図である。
工程を示す概略断面図である。
【図６】本発明の一実施の形態である半導体装置の製造
工程を示す概略断面図である。
工程を示す概略断面図である。
１ 半導体基板（基板） ２ フィールド絶縁膜 ３ ゲート絶縁膜 ４ ゲート電極 ５ 絶縁膜 ６ サイドウォールスペーサ ７ 半導体領域 ８ 絶縁膜 ９ プラグ １０ 配線層 １１ 層間絶縁膜 １２ スルーホール １３ プラグ １４ 溝（溝または孔） １５ 絶縁膜 １６ 配線層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/90 Ｑ Ｆターム(参考） 5F033 HH08 HH09 HH11 HH18 HH21 JJ04 JJ19 KK01 KK08 KK09 KK11 KK18 KK21 MM08 MM13 QQ08 QQ09 QQ31 QQ37 QQ48 QQ58 QQ65 RR04 RR09 RR11 RR25 SS04 SS08 SS11 SS15 SS21 TT02 TT04 TT08 XX24 XX25 XX27 XX33 5F058 BA20 BD01 BD04 BF02 BF25 BF29 BF46 BH20 BJ02
Claims (9)
- 【請求項１】 配線層と電気的に接続されているプラグ
は、層間絶縁膜に形成されているスルーホールに埋め込
まれており、前記層間絶縁膜の一部が前記層間絶縁膜の
誘電率よりも低い誘電率を有する絶縁膜に置換されてい
ることを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置であって、前
記層間絶縁膜の選択的な領域に溝または孔が形成されて
おり、前記溝または前記孔に前記層間絶縁膜の誘電率よ
りも低い誘電率を有する絶縁膜が埋め込まれていること
を特徴とする半導体装置。 - 【請求項３】 請求項１または２記載の半導体装置であ
って、前記層間絶縁膜は、酸化シリコン膜であり、前記
層間絶縁膜の誘電率よりも低い誘電率を有する絶縁膜
は、ＨＳＱを用いたＳＯＧ膜またはテトラアロキシシラ
ンとアルキルアロキシシランを用いたＳＯＧ膜であるこ
とを特徴とする半導体装置。 - 【請求項４】 請求項１または２記載の半導体装置であ
って、前記層間絶縁膜は、酸化シリコン膜であり、前記
層間絶縁膜の誘電率よりも低い誘電率を有する絶縁膜
は、フッ素が含まれている酸化シリコン膜であることを
特徴とする半導体装置。 - 【請求項５】 請求項１〜４のいずれか１項に記載の半
導体装置であって、前記プラグは、タングステン層であ
ることを特徴とする半導体装置。 - 【請求項６】 基板の上に配線層を形成する工程と、 前記配線層を備えている前記基板の上に、層間絶縁膜を
形成する工程と、 前記層間絶縁膜にスルーホールを形成した後、前記スル
ーホールにプラグを埋め込む工程と、 前記プラグが埋め込まれている前記スルーホールが配置
されている領域の前記層間絶縁膜以外の前記層間絶縁膜
の一部に溝または孔を形成する工程と、 前記層間絶縁膜の一部に形成されている前記溝または前
記孔に、前記層間絶縁膜の誘電率よりも低い誘電率を有
する絶縁膜を埋め込む工程とを有することを特徴とする
半導体装置の製造方法。 - 【請求項７】 請求項６記載の半導体装置の製造方法で
あって、前記層間絶縁膜の一部に形成されている前記溝
または前記孔に、前記層間絶縁膜の誘電率よりも低い誘
電率を有する絶縁膜を埋め込む工程として、塗布法を使
用して前記絶縁膜を前記溝または前記孔に埋め込む作業
を行うことを特徴とする半導体装置の製造方法。 - 【請求項８】 請求項６記載の半導体装置の製造方法で
あって、前記層間絶縁膜は、酸化シリコン膜とし、ＣＶ
Ｄ法またはスパッタリング法あるいはハイデンシティー
プラズマを用いたプラズマＣＶＤ法またはＴＥＯＳ−Ｏ
3 ＣＶＤ法を使用して形成された酸化シリコン膜または
それらの方法によって形成された酸化シリコン膜からな
る積層構造の酸化シリコン膜としていることを特徴とす
る半導体装置の製造方法。 - 【請求項９】 請求項６記載の半導体装置の製造方法で
あって、前記半導体装置は、半導体集積回路装置とされ
ていることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2874099A JP2000228445A (ja) | 1999-02-05 | 1999-02-05 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2874099A JP2000228445A (ja) | 1999-02-05 | 1999-02-05 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000228445A true JP2000228445A (ja) | 2000-08-15 |
Family
ID=12256830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2874099A Pending JP2000228445A (ja) | 1999-02-05 | 1999-02-05 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000228445A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7015143B2 (en) | 2002-06-04 | 2006-03-21 | Oki Electric Industry Co., Ltd. | Structure including multiple wire-layers and methods for forming the same |
-
1999
- 1999-02-05 JP JP2874099A patent/JP2000228445A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7015143B2 (en) | 2002-06-04 | 2006-03-21 | Oki Electric Industry Co., Ltd. | Structure including multiple wire-layers and methods for forming the same |
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