TWI406391B

TWI406391B - 包含垂直去耦合電容器之半導體裝置

Info

Publication number: TWI406391B
Application number: TW095122679A
Authority: TW
Inventors: Matthias Lehr; Kai Frohberg; Christoph Schwan
Original assignee: Globalfoundries Us Inc
Priority date: 2005-06-30
Filing date: 2006-06-23
Publication date: 2013-08-21
Also published as: US7713815B2; US20070001203A1; DE102005030585B4; CN101213666A; JP2009500824A; TW200707707A; CN101213666B; DE102005030585A1

Description

包含垂直去耦合電容器之半導體裝置

本發明大體上係有關於製造積體電路的領域，而且，更特別的是，關於包括場效電晶體(例如MOS電晶體)及用於降低開關雜訊(switching noise)的去耦合電容器之半導體裝置的形成。

現代的積體電路中，在單晶片面積上形成大量的個別電路元件，例如呈CMOS、NMOS、PMOS元件形式的場效電晶體、電阻器及電容器等。典型地，這些電路元件的特徵尺寸隨著每個新電路時代的導入而不斷地減小，以便提供就速度及/或電力消耗而言具有改良效能程度之目前可取得的積體電路。電晶體尺寸的減小對於不斷地改良複雜積體電路(例如CPU)的裝置效能而言係重要的方面。該尺寸的減小通常導致提高的開關速度，藉以增進訊號處理效能，還有個別電晶體的動態電力消耗。也就是說，由於減短的開關時間期間，使得暫態電流(transient current)，從邏輯低至邏輯高開關CMOS電晶體元件時，顯著地降低。

另一方面，特徵尺寸(例如在深次微米型(regime)的電晶體元件之通道長度)的減小必然伴隨可能局部地抵消改良的開關效能所得到的優點之多數議題。舉例來說，降低電晶體元件之通道長度需要降低閘極絕緣層的厚度，以維持閘極電極(gate electrode)對通道區域夠高的電容耦合，以便適當地控制施加控制電壓於閘極電極時所建立的導電通道之形成。對於高度先進的裝置，目前具有0.1微米(μ m)或又更小的通道長度之特徵，閘極絕緣層(典型地包含二氧化矽，為的是二氧化矽與底下的通道區域之間的界面具有優異且眾所周知的特性)的厚度在1.5至3奈米(nm)或又更小的等級。對於此量等級的閘極介電質，結果成為，總共，通過薄閘極介電質的洩漏電流可能變成相當於暫態電流，因為當該閘極介電質厚度線性地降低時該洩漏電流將遞升(exponentially rise)。

除了大數目的電晶體元件之外，經常在用於多數目的(例如用於耦合)的積體電路中形成多數被動電容器。對於降低快速開關電晶體的開關雜訊而言，積體電路中的去耦合係重要的方面，因為去耦合電容器可在電路的特定點提供能量，例如在快速開關電晶體的位置，並且藉此降低電壓變化，否則其可能不當地影響該電晶體所示的邏輯狀態。因為這些電容器通常都形成於主動半導體區域中或上，所以去耦合電容器耗用相當大的晶粒面積。典型地，這些電容器係以平面式配置形成於主動半導體區域上，其作為第一電容器電極。電容器介電質在製造場效電晶體的閘極絕緣層的製程期間形成，其中閘極材料通常與閘極電極結構一起被圖案化，以作為第二電容器電極。藉此，除了晶粒面積的顯著耗用以外，需要高電容去耦合元件的裝置中可能會遭遇到增加的洩漏電流，藉以顯著地促成總靜態洩漏損耗(total static leakage consumption)，因此，促成積體電路的總電力消耗。對於先進的應用，就電力消耗及/或熱管理來說，可能無法接受大量的靜態電力消耗，因此，通常可使用所謂的雙閘極氧化物處理以增加電容器的介電層的厚度，藉以降低這些元件的洩漏電流。

參照第1a至1c圖，現在將說明用於形成半導體裝置的典型先前技藝製程流程，該半導體裝置包含具有中等洩漏電流的高電容去耦合電容器。第1a圖概略地顯示在特定製造階段的半導體裝置100之斷面圖。該半導體裝置100包含基材101，舉例來說矽基材，該基材101包括用於容納電晶體元件的第一半導體區域130及用於容納具高電容的去耦合電容器的第二半導體區域120。由此，半導體區域120可，相對於半導體區域130，佔據該裝置100的功能塊(functional block)之重要部分。藉由分別的隔離結構102包圍該第一及第二半導體區域130、120。藉由可包含光阻劑的遮罩層103覆蓋該第一半導體區域130及部分地該對應的隔離結構102。該第二半導體區域120包含具有離子植入(如105所示)所造成的嚴重晶格損壞之表面部分104。

如第1a圖所描敘之用於形成半導體裝置的典型製程流程包括用於定義隔離結構102的先進的光微影(photolithography)和蝕刻技術，接著為另外光微影步驟以圖案化阻劑遮罩103。由於這些製程技術於此技藝中為眾所周知的，故省略了其詳細的說明。後繼地，利用任何適當的離子，例如矽、氬及氙等，來進行離子植入105，其中選擇劑量及能量以在該部分104中產生嚴重的晶格損壞，藉以在後繼將進行的氧化製程期間顯著地改變該部分104的擴散行為。

第1b圖概略地顯示在進步製造階段中的半導體裝置100。在該第一半導體區域l30上形成第一介電層131，實質上包含二氧化矽並且具有第一厚度132。在該第二半導體區域120上形成第二介電層121，具有第二厚度122並且包含與第一介電層131相同的材料。該第一與第二介電層131與121係藉由在高溫爐製程中傳統氧化作用、或藉由快速熱氧化製程而形成。由於該表面部分104的嚴重晶格損壞，與具有實質上未受干擾的結晶度(crystallinity)的矽部分(例如該第一半導體區域130的表面區域)相比，顯著地增進了在此表面部分104中的氧擴散。結果，與該第一半導體區域130的生長速率相比，提高了在該第二半導體區域120中及上的氧化物生長，使得就該第一介電層131的厚度在1至5奈米的等級來說，該第一厚度132與該第二厚度122相差將近0.2至1.0奈米。

第1c圖概略地顯示在另一進步製造階段中的半導體裝置100，其中在該第二半導體區域120中及上形成去耦合電容器140，並且在該第一半導體區域130中及上形成場效電晶體150。該電晶體元件150包含閘極電極133，其包括，舉例來說，高度摻雜的多晶矽及金屬矽化物部分135。再者，毗鄰該閘極電極133的側壁形成側壁間隔物134。在該第一半導體區域130中形成源極及汲極區域136，各包括金屬矽化物部分135。電容器140包含導電電極123，該導電電極123包含與該閘極電極133相同的材料並且形成於該第二介電層121上。該電極123代表該電容器140的第一電極。該電容器電極123包括金屬矽化物部分125並且被側壁間隔物元件124包圍。

用於形成電晶體元件150及電容器140的典型製程流程可包括下列步驟。多晶矽層可如第1b圖所示般沈積在該裝置上並且可藉由眾所周知的光微影及蝕刻技術被圖案化以於共同製程中產生電容器電極123及閘極電極133。後繼地，藉由離子植入形成該汲極及源極區域136，其中斷續地形成側壁間隔物134及側壁間隔物124，使得側壁間隔物134可作為植入遮罩而適當地決定汲極及源極區域136的摻雜劑濃度。之後，可藉由沈積耐火(refractory)金屬並且引起該金屬與該電容器電極123之下方多晶矽、該閘極133與該汲極及源極區域136中的矽之間的化學反應而形成金屬矽化物部分125與135。

從第1c圖明白可知，與經最適化以提供該電晶體150所需的動態效能之具有第二厚度132的較薄第一介電層131所造成的對應洩漏速率相比，含有具增加厚度122的第二介電層121之電容器140將顯示降低的洩漏電流速率。儘管可用上述的傳統方法得到該電容器140之顯著改良的洩漏速率，但仍有一個決定性的缺點為顯著降低的電容器140每單位面積的電容(由於該第二介電層121之增加的厚度)。由此，就增進去耦合效應所需的指定的希望的電荷儲存容量而言，該電容器140需要又更擴大的面積。該傳統技藝方法的另一缺點為需要高溫氧化製程以供形成該第一與第二介電層131與121，所以此製程系統不可與用於形成極薄閘極介電質的替代性解決方法(例如用於形成超薄閘極絕緣層的進步沈積方法)相容。再者，上述的製程流程導致高度不均勻的圖案密度，亦即，代表，例如，該電容器140，之具有增加尺寸的區域係位於微小區域(例如該電晶體150)的附近，這可能危及(compromiSe)用於形成高度關鍵的閘極電極，例如該閘極電極133，的圖案化製程。

就上述的情況來看，需要能形成電容器，而避免或至少降低以上確認之一個或更多個問題的影響，之改良技術。

下述者表示為了提供本發明某些方面的基本瞭解之本發明的簡要概要。此概要並非本發明詳盡的綜述。其並非試圖確認本發明的關鍵或重要元件、或描敘本發明的範圍。其唯一的目的在於以簡化的形式表示某些概念，當作後文討論之更詳細說明的開頭。

大體上，本發明係有關於一種半導體裝置及一種對應的製造方法，其中可節省晶片面積並且可因此用於其他電路，其中以三維或垂直的配置形成具有高電荷載體儲存能力的電容器，例如去耦合電容器。藉由提供三維的配置，可降低用於指定的目標電容之寶貴晶片面積的「二維消耗(two－dimensional conSumption)」，或可顯著地提高特定晶粒區域內的去耦合電容而不需額外的晶粒面積。再者，在邏輯電路(例如CPU)中提供三維電容器配置亦可在設計該電容器時提供增進的彈性，其中可將裝置特定及製程特定的要求，例如改良的圖案密度均勻性等，納入考量。

根據本發明之一例示性具體例，一種半導體裝置包含至少一個電晶體元件及具有非平面式配置的去耦合電容器，其中該去耦合電容器係連接至該至少一個電晶體元件。

根據本發明另一例示性具體例，一種方法包含在半導體層中及上形成多數電晶體元件，其中該多數電晶體元件定義算術單元(arithmetic unit)。再者，該方法包含在該半導體層中形成凹部，及在該凹部中形成電容器。

以下說明本發明的例示性具體例。為求清晰起見，本說明書中將不說明實際實施的所有特徵。當然咸明白在任何此類實際具體例開發的過程中，都必須做出許多實施特有的決定以達到開發者的特定目標，例如遵循系統相關與商業相關的限制，彼等將隨著不同的實施方式而變化。再者，咸明白此等開發的努力可能複雜而且耗時，儘管如此仍為獲益於本揭示內容之普通熟悉此技藝者日常的工作。

現在本發明將參照後附的圖式作說明。該等圖式中概略地描敘不同的結構、系統及裝置只為了達到說明的目的，以便不致混淆本發明與熟於此藝之士眾所周知的細節。儘管如此，包括所附圖式係為了說明並且解釋本發明的例示性具體例。要了解並且解釋本文所用的單字及片語具有與熟於相關技藝者所了解那些單字及片語一致的意義。本文的術語或片語之一致使用並無意圖暗示術語或片語有特殊的定義，亦即，與熟於此技藝者所了解的普通及慣用意義不同的定義。至此若術語或片語意圖具有特殊的意義，亦即，熟於此技藝者所了解以外的意義，此特殊定義將以直接且明白地提供該術語或片語的特殊定義的定義方式在說明書中作特別地說明。

大體上，本發明思量三維或垂直排列之具有高電荷載體儲存能力的電容器之形成，在特定的具體例中其代表去耦合電容器，其為降低高效能半導體裝置(例如CPU、ASIC或包括涉及許多開關活動之進步邏輯電路的任何其他電路)中之開關雜訊所需。去耦合電容器的三維或非平面式配置可顯著地降低平面式配置的傳統去耦合電容器所佔用的水平面積，此在高度縮小(scaled)閘極電極結構的圖案化中可能伴隨顯著的困難，因為晶粒區域內產生極不均勻的圖案密度，因而也會影響關鍵的蝕刻及光微影製程的均勻性，這是起因於這些製程的圖案相依(pattern－dependent)行為。

參照隨附的圖式，現在將更詳細地說明本發明另外的例示性具體例。第2a圖概略地顯示在進步製造階段中的半導體裝置200之斷面圖。該半導體裝置200包含基材201，該基材201可以任何適當基材的形式提供，例如矽體基材(silicon bulk substrate)、絕緣體上覆矽(silicon－on－insulator,SOI)基材、或適合在其上形成實質上結晶半導體層210的任何其他半導性(semiconductive)或絕緣性載體材料。因為大多數複雜邏輯電路，例如CPU、ASIC及其他包括複雜邏輯電路的裝置，現在都以矽為基礎製造，所以該半導體層210可表示矽層或基於矽的層，該基於矽的層可包括例如鍺及碳等的其他材料。典型地，該半導體層210包含適當的摻雜劑濃度，其可於垂直及橫向方向局部地變化。

該半導體裝置200可復包括第一晶粒區域230，包含多數電晶體元件250，其可形成算術單元，例如CPU等。該裝置200可復包含第二晶粒區域220，其包含具有高電荷載體儲存能力的電容器240。在一個特定的具體例中，如同包括快速開關邏輯電路的進步半導體裝置中經常所需者，該電容器240表示去耦合電容器。在一個例示性具體例中，該電容器240可表示多數電容器元件240a、240b、240c、240d，彼等可以配置為個別電容器，然而，在其他的具體例中，該電容器240可包含元件240a、240b、240c、240d，作為共同形成該電容器240的電容器元件。該電容器240，亦即，在所示的具體例中，該等個別的元件240a、240b、240c、240d，包含第一或內部電極241，其可由任何適當的導電性材料(例如摻雜的多晶矽、金屬矽化物及金屬等)形成。

再者，提供各自的介電層242，其電性地並實體地隔離該內部電極241與外部電極243，其中，在某些具體例中，該外部電極243可藉由環繞該介電層242的半導體層210的材料來表示。在其他的具體例中，該外部電極243可由相較於該層210的半導體材料具有增進的導電性的材料形成，其中該增進的導電性可藉由提高的摻雜劑濃度及/或適當的材料等來提供。舉例來說，該外部電極243可包含高度摻雜的多晶矽、金屬矽化物及金屬等。該介電層242，其有效地決定，除了該電容器240的整體電極表面積以外，所獲得的電容，可具有適當的相對電容率(permittivity)及厚度，而導致(結合總電容器面積)希望的目標電容。例如，可使用高－k材料，可能的話結合例如二氧化矽、氧氮化矽及氮化矽等的其他標準材料，以獲得該內部電極241與該外部電極243之間的高電容耦合，而仍能提供該層242之適度高厚度，藉以降低該電容器240的靜態洩漏電流。舉例來說，可使用高－k材料，例如氧化鋯、矽酸鋯、氧化鉿、矽酸鉿及其組合，其中在某些具體例中，可藉由其他經完好驗證的介電材料，例如氮化矽及二氧化矽等，加邊(border)或包圍這些高－k材料中之一者或多者。

第2b圖概略地顯示該裝置200的頂視圖並且說明對於由晶粒區域220內電容器240所佔據的指定面積可獲得電容的顯著增加。明白地，該電容器240佔據如虛線所指的面積。具有佔據相同晶粒面積之平面式配置的去耦合電容器之傳統裝置將導致降低的電容，其顯然地亦由分隔上方及下方電極的材料來決定，如同例如參照第1c圖中的電容器140所示及解釋的。根據本發明，就用於該介電層242的指定材料及其指定厚度來說，為求方便起見可假設與第1c圖中的閘極介電質121相同，由於非平面式配置，可得到顯著增大的電容器面積，而且，藉此，所得的電容顯然較高。藉由改變該介電層242的厚度及其材料組成，與傳統平面式配置相比，可達到又提高的電容及/或顯著降低的洩漏電流。另一方面，就該電容器240的指定目標電容來說，可顯著地降低該晶粒區域220中被耗用的面積，以致該裝置200的其他組件可獲得更大的地面空間(floor space)。

如第2a或2b圖所示之用於形成該裝置200的典型製程流程可包含下列製程。根據一個例示性具體例，在形成該電容器240時的高度彈性係藉由首先形成至少多數電晶體元件250的閘極電極結構251及後繼地形成該電容器240而獲得。在此製程制約中，該等閘極電極251可根據涉及用於形成具希望厚度及材料組成的閘極絕緣層之進步氧化及/或沈積方法(recipe)之已廣為接受的(well－established)製程而形成，以便符合裝置要求。之後，可藉由已廣為接受的低壓化學氣相沈積(CVD)技術來沈積閘極電極材料層，例如摻雜的多晶矽。後繼地，該閘極電極材料層可藉由先進的光微影及蝕刻技術被圖案化，其中可使晶粒區域220暴露於蝕刻環境，藉以實質上完全移除該晶粒區域220上方的閘極電極材料。如先前解釋的，用於形成閘極電極251的進步圖案化製程可能由於微負載(micro－loading)效應等而對圖案密度敏感，所以蝕刻及圖案化均勻度可取決於仍待形成的電容器240所佔據的表面積尺寸。由此，就指定的希望的去耦合電容來說，與傳統平面式配置相比，顯著地降低所需的地面空間，而且因此，與傳統裝置(參見第1c圖)相比，顯著地降低圖案密度的不均勻性，藉以亦改善用於形成閘極電極251的圖案化製程之整體均勻性。

於閘極電極251形成之後，根據一個例示性具體例，可根據已廣為接受的製程方法，藉由離子植入，而形成分別的汲極及源極區域，以持續該電晶體形成製程，其中可間斷地形成側壁間隔物以便適當地調整用於個別電晶體250的橫向(lateral)摻雜劑分佈(profile)。在其他的具體例中，於閘極電極251形成之後，可中斷用於形成電晶體250的製程，並且可藉由形成電容器240而持續進行該製程流程。不論閘極電極251完成之後已持續進行電晶體形成製程與否，都可形成適當的阻劑遮罩，其實質上完全地覆蓋該晶粒區域230，而提供所需的圖案給該電容器240，亦即，分別的個別電容器元件240a、240b、240c、240d。以此阻劑遮罩為基礎，可執行異方性(anisotropic)蝕刻製程而在該半導體層210中形成對應的凹部，例如呈溝槽的形式。為達此目的，可使用類似於由溝槽隔離結構之形成得知的製程方法。在分別的凹部或溝槽形成之後，可移除該阻劑遮罩，並且可後繼地形成外部電極243，例如藉由保形地(conformally)沈積適當的材料，例如高度摻雜的多晶矽等。在其他的具體例中，該層210的周圍半導體材料可作為該外部電極243而不需進一步的調處或處理。根據製程策略，該外部電極243可根據其他的具體例而形成，以便含有金屬。例如，若電晶體元件250的形成係實質上完成或前進至不需要另外高溫製程的階段，就可藉由已廣為接受的物理或化學氣相沈積技術來沈積金屬，例如鎢、鈷、鎳及鈦等，其中該金屬本身或其與下方半導體材料的化合物則可作為該外部電極243。舉例來說，若該層210實質上包含矽，就可根據亦可從閘極電極中的金屬矽化物區域及傳統電晶體元件的汲極與源極區域之形成得知的製程策略形成對應的金屬矽化物。

在一個例示性具體例中，可於共同製程中形成電晶體250及外部電極243中對應的金屬矽化物區域，藉以顯著地降低製程複雜度。之後，根據先前的製程流程，可藉由沈積及/或氧化形成該介電層242。也就是說，若該外部電極243係由該層210的半導體材料或任何其他的可氧化(oxidizable)材料形成，就可藉由氧化來形成該介電層242，條件為氧化溫度可與電晶體元件250的製造階段相容。在其他的例子中，可藉由已廣為接受的物理或化學氣相沈積技術來沈積適當的介電材料。例如，二氧化矽、氮化矽及氧氮化矽等可以眾所周知的方法為基礎，藉由電漿強化CVD技術來沈積。在沈積的期間，該介電層242的厚度可根據裝置要求而控制，以便獲得該電容器240的希望高電容。要明白，該介電層242的形成實質上與用於形成閘極電極251的各自閘極絕緣層之製程分開，因而可以為該介電層242選擇任何希望的厚度及材料組成。

在一個例示性具體例中，該介電層242的沈積可包含相對於用於該內部電極241的材料展現高蝕刻選擇性的蝕刻阻擋層(etch stop layer)之沈積，所以任何過量的材料，其可在該電極241的電極材料填入的期間形成於該晶粒區域230上，都可在後繼的選擇性蝕刻製程中可靠地被移除。

在一個例示性具體例中，該內部電極241可藉由沈積高度摻雜的多晶矽而形成，藉以實質上完全地填滿對應的溝槽。之後，可藉由選擇性矽蝕刻而移除過量的材料，其中對應的蝕刻阻擋層可確保該過量的材料從晶粒區域230及220的可靠移除，而該內部電極241的任何過度蝕刻都可接受，並且甚至可改善該內部電極241與該外部電極243之間的電性絕緣的可靠度，因為可能產生該內部電極241的特定凹陷。之後，可持續進行用於完成該電晶體元件250的進一步處理，並且最終可形成在該晶粒區域230與該晶粒區域220中的對應接點(contact)，其中可使用已廣為接受的製程方法結合對應設計的光微影遮罩，藉以建立個別電容器元件240a、240b、240c、240d與多數電晶體元件250所示的電路之間所需的電性連接。

第2c圖概略地顯示用於使去耦合電容器240連接到電晶體250所示的邏輯電路之配線系統(wiring scheme)的例示性實施例。結果，該裝置200可包含多數電晶體接點254，彼等係形成於介電層208中，並且彼等連接至該多數電晶體250的對應汲極與源極區域及閘極電極。再者，在該介電層208內形成電容器接點244，彼等可分別地提供對於該內部電極241與該外部電極243電性接觸。在所示的具體例中，僅說明一個接點244以供連接至該外部電極243，此可假設為與所有的個別電容器元件240a、240b、部電極243的分別電容器接點。連接至該外部電極243的電容器接點244也可連接至金屬線219，其依序地提供對於該多數電晶體元件250所示的邏輯電路之電性接觸。同樣地，該多數內部電極241可經由分別的接點244連接至一條或更多條金屬線209，其依序地提供對於電晶體元件250所示的電路的特定部分之電性接觸，如可能為該電容器240的去耦合功能所需者。應明白，第2c圖所示的配線系統僅具有例示性的本質，並且用於連接該電容器240與電晶體元件250所示的電路之適當節點的任何其他結構都可使用。例如，個別電容器元件240a、240b、240c、240d中之二者或更多者可與電晶體元件250的電路中之不同節點連接。

如先前所註記的，該等電晶體接點254與該等電容器接點244可根據已廣為接受的方法而形成，並且在特定的具體例中，可於共同製造製程中形成。為達此目的，可在該晶粒區域230及220上保形地沈積蝕刻阻擋層(未顯示)，接著沈積介電層208，其可接著被研磨或用其他方式平坦化(若需要高度均勻的表面形貌(topography))。之後，可在該層208中形成對應的開口，然後可蝕刻穿過該蝕刻阻擋層以提供對於分別的半導體區域的接觸。之後，可將適當的導電性材料填入該等開口，藉以形成該等電晶體接點254及該等電容器接點244。之後，可根據用於形成半導體裝置的金屬化層之已廣為接受的技術形成金屬線219及209。

在該等金屬線219及209形成的期間，彼等係嵌入於適當的中間層介電材料中，典型地以電漿環境為基礎執行異方性蝕刻技術，其期間可能會見到電漿所引致的損壞。特別是，就具有100奈米及又更小的最小特徵尺寸之高度進步的半導體裝置來說，該等金屬線219及209可包含銅或銅合金，藉以由於與沈積及蝕刻相關的銅之特有特性而需要特定的策略。舉例來說，就基於銅的金屬化層來說，經常都使用所謂的金屬鑲嵌(damascene)方法，其中中間層介電材料係沈積並且圖案化以容納導孔(via)及溝槽，然後用銅或銅合金後繼地填充。在該圖案化製程的期間，經常會見到電漿引致的晶圓損壞，特別是在關鍵的導孔蝕刻製程期間。咸相信，顯著的晶圓電弧(arcing)及晶圓充電效應之一個原因係由下方層的過度導電區域造成，彼等可能在電漿輔助蝕刻製程的期間引發天線效應(antenna effect)。根據與傳統的平面式配置(參見第1c圖)相比該去耦合電容器240所佔據之顯著降低的水平表面積，該天線效應係顯著地降低，藉以亦降低了任何電漿引致損壞的風險，例如晶圓電弧及晶圓充電。

再參照第2a圖，要明白，如第2a圖所示的半導體裝置可在其他的具體例中藉著在形成該多數電晶體元件250之前先形成該電容器240而形成。藉此，可達到用於形成該電容器240的製程流程與用於形成電晶體元件250的製程之間的實質分離，條件為該電容器240可與電晶體元件250的形成可能需要之任何高溫製程相容。在一個例示性具體例中，該電容器240可基於溝槽隔離技術而形成，藉以提供於可與用於形成電晶體元件250的另外傳統製程流程相容形式的電容器240。為達此目的，若該半導體層210的固有導電性視為不適當的話，在任何溝槽隔離結構形成之前或之後，該電容器240可藉由包括異方性溝槽蝕刻製程及後繼用於形成該外部電極243(例如呈摻雜多晶矽的形式)的沈積製程之製程流程而形成。之後，該介電層242可藉由氧化及/或沈積形成以形成二氧化矽、氧氮化矽或氮化矽。之後，該內部電極243可藉由沈積多晶矽並且藉由對應的蝕刻及化學機械研磨(CMP)技術移除任何過量的材料而形成。之後，可用標準方法繼續該製造製程以形成電晶體元件250。接著可亦如上述者繼續進行進一步的處理而形成如第2c圖所示的裝置200。

參照第3a至3c圖，現在將更詳細地說明本發明另外的例示性具體例，其中有許多所說明及涉及的製程步驟也可應用於先前說明的具體例或後續參照第4a及4b圖及第5圖所說明的具體例。在先前說明的具體例中，用於形成非平面式電容器的製造製程可完全地在任何電晶體元件形成之前執行、或可在電極結構形成之後執行。參照第3a至3c圖，說明能藉由使用至少一些製程步驟(彼等亦運用於閘極電極結構的形成)而形成非平面式去耦合電容器的製程策略。

在第3a圖中，半導體裝置300包含有半導體層310形成於其上的基材301。再者，可在該半導體層310中形成溝槽隔離結構302。該溝槽隔離302可分隔第一晶粒區域330與第二晶粒區域320。再者，在一個例示性具體例中，可在該半導體層310上形成閘極絕緣層352的第一部分352a。在此具體例中，要被形成在該第一晶粒區域330中的閘極絕緣層具有大於該第一部分352a的厚度之目標厚度。在其他的具體例中，該第一部分352a可不在此製造階段形成，而且可依照下述說明的方式來執行用於圖案化第二晶粒區域320以供容納垂直或三維非平面式去耦合電容器之製程步驟而不需該部分352a。如第3a圖所示的裝置300可根據涉及先進的光微影、蝕刻、沈積及平坦化技術之已廣為接受的溝槽隔離技術而形成。

第3b圖概略地顯示在另外進步製造階段中的半導體裝置300。該裝置300包含蝕刻遮罩360，其可以阻劑遮罩或任何其他的適當硬質遮罩的形式提供。該蝕刻遮罩360包含多數開口360a、360b、360c。在該半導體層310中形成對應的凹部或開口345a、345b、345c。該等凹部345a、345b、345c可具有溝槽的形式或任何適當的形狀，例如，舉例來說，第2a及2b圖所示者。選擇該等凹部345a、345b、345c的尺寸及其數目使得，結合來看，對於仍待形成的電容器介電質的指定材料組成及層厚度達到所需的電容。該等溝槽可為相同的尺寸或彼等可變化尺寸。

該蝕刻遮罩360可藉由已廣為接受的光微影技術形成，接著用已廣為接受的異方性蝕刻技術以形成該等凹部345a、345b、345c，其中可使用類似於用於溝槽隔離結構302的形成之製程方法。也就是說，端視在該半導體層310上提供閘極絕緣層的第一部分352a與否，使該第二晶粒區域320中的閘極絕緣層352將被打開(opened)，並且後繼地在高度異方性製程中蝕刻該半導體材料。之後，可藉由眾所周知的溼式或乾式阻劑剝除(strip)技術或任何其他選擇性蝕刻製程移除該阻劑遮罩360，當以硬質遮罩的形式提供該蝕刻遮罩360時。

第3c圖概略地顯示在電容器凹部345a、345b、345c內的介電層342形成期間的半導體裝置300。在此製程期間，如361所示，可增加該第一部分352a(參見第3b圖)的厚度以便獲得該閘極絕緣層352的最終厚度。舉例來說，該製程361可表示用於生長具有特定厚度的氧化物的氧化製程以便調整凹部345a、345b、345c的內部與外部區域，如343所示，之間的電容耦合，該外部區域作為該去耦合電容器完成之後的外部電極。例如，該介電層342可以具有大約1奈米至數奈米的厚度(取決於裝置需求)之適度薄層的方式提供。應明白，可以適當的方式選擇該第一部分352a的厚度，以獲得在該介電層342形成之後該閘極絕緣層352的目標厚度。在其他的具體例中，當在凹部345a、345b、345c形成之前未形成該第一部分352a時，可於單一共同製程中形成該閘極絕緣層352及該介電層342，使得這些層具有實質上相同的特性。

第3d圖概略地顯示具有形成於第一與第二晶粒區域330與320上方的閘極電極材料層351之半導體裝置300。該層351可包含高度進步的CMOS技術中經常使用的摻雜多晶矽。再者，該層351可能由於凹部345a、345b、345c(其係以該層351的材料實質上完全地被填充)的存在而展現特有的形貌。因此，該層351可沈積成高於該第一晶粒區域330中將形成的閘極電極結構之目標厚度351t的過量厚度(excess thickness)。該層351可藉由已廣為接受的低壓CVD技術而形成。之後，該層351的形貌可藉由CMP而平坦化以實質上獲得該目標厚度351t。接下來，該平坦化之層351可藉由已廣為接受的光微影及蝕刻技術圖案化而在該第一晶粒區域330中形成閘極電極結構。在某些具體例中，可修飾用於該閘極電極結構的圖案化製程以便在凹部345a、345b、345c上方形成分別的電極結構，藉以愈加提高在該閘極電極結構之圖案化製程期間所得的圖案密度均勻性。再者，在該等對應凹部345a、345b、345c上方的電極之圖案化可依照建立根據希望的電性配置的個別凹部345a、345b、345c之間的希望電性連接之方式而執行。

第3e圖概略地顯示在上述的製程順序之後及在任何離子植入製程及間隔物形成順序之後的半導體裝置300。由此，該裝置300包含多數電晶體350，為求方便起見，只顯示其之一個元件。電晶體350可代表複雜的邏輯電路，例如算術單元及CPU等。再者，在該第二晶粒區域320中形成電容器340，其可包含個別的電容器元件340a、340b、340c。該等電容器元件340a、340b、340c可具有電極341，在某些具體例中，其可能已經與電晶體350的閘極電極351共同地被圖案化。如先前解釋的，該等電極341可以任何適當的方式電性連接，如虛線341a所示以局部互連件的形式，以提供電容器340之希望的電性配置。

結果，該電容器340可藉由已廣為接受的製程技術形成，其中維持與傳統製程流程的高度相容性，如參照第1a至1c圖所說明的，而由於該去耦合電容器340的非平面式配置仍能提供顯著的優點。再者，在共同圖案化製程中圖案化電極341與閘極電極351顯著地增加圖案密度的均勻性，藉以亦將在關鍵的光微影與蝕刻技術的期間顯著地促成增進的製程控制。再者，局部互連件結構，例如連接件341a，可在閘極圖案化製程的期間形成，藉之以高效率的方式電性連接個別的電容器元件340a、340b、340c。更甚者，若基於半導體層310的初始摻雜濃度而言外部電極343的導電性視為不適當，可用適當劑量及能量執行對應的離子植入製程以沿著介電層342的垂直部分設置摻雜劑物種，而可用對應的阻劑遮罩覆蓋第一晶粒區域330。

參照第4a及4b圖，現在將說明另外的例示性具體例，其中適當地修飾溝槽隔離結構的形成以便也形成對應的去耦合電容器。

第4a圖概略地顯示半導體裝置400的斷面圖，該半導體裝置400包含其上形成有半導體層410的基材401。有關該基材401及該半導體層410，適用如先前參照該基材201及該層210所說明的相同標準。該裝置400包含在半導體層410中的溝槽隔離結構402及三維去耦合電容器440。在此具體例中，該溝槽隔離結構402與該去耦合電容器440，其包括第一元件440a及第二元件440b，原則上可具有實質上相同的配置。因此，該溝槽隔離結構402也可視為電容器元件。該隔離結構402與該等電容器元件440a、440b，各包含隔離層463，其分隔各自元件的內部與周圍的半導體層410。舉例來說，該隔離層463可由二氧化矽及/或氮化矽及/或氧氮化矽等形成。在任何情況下，該隔離層463係由絕緣材料形成，所以如先前所說明的，該溝槽隔離結構402的隔離層463符合，例如，溝槽隔離結構302、202及102所需的必備的絕緣特性。再者，該等元件402、440a、440b復包含外部電極443、介電層442及內部電極441。內部及外部電極443、441可由相同材料或由不同材料，例如摻雜多晶矽等，而形成。介電層442可包含任何適當的材料，例如二氧化矽、氮化矽及氧氮化矽，或如以上已作說明的任何高－k材料。應明白，就電容去耦合與洩漏電流而言，介電層442可包含多數材料及/或不同層以提供希望的特性。該裝置400可復包含閘極絕緣層452及閘極電極451。在某些具體例中，該等元件402、440a、440b中之一者或多者可包含對應的「電極」結構451c、451a、451b，在其他的具體例中可省略這些電極結構之部分或全部。

第4b圖概略地顯示該裝置400的頂視圖，其中顯示電容器元件440a、440b的例示性配置。應明白，上述包含多數實質上方形元件440a、440b的配置僅具有例示性的本質，而且其他的幾何配置及形式都可選擇。例如，對於該等電容器元件440a、440b，可選擇實質上矩形的輪廓。再者，從第4b圖顯然可見，該溝槽隔離結構402包圍該閘極電極451並且由此定義其中電晶體將形成毗鄰於該閘極電極451的區域。

如第4a及4b圖所示之用於形成該裝置400的典型製程流程可包含下列製程。首先，可類似於傳統溝槽隔離製程而形成對應的溝槽，然而其中在某些具體例中，隔離溝槽的尺寸可採遵循該隔離結構402的希望配置。舉例來說，可對應地增加該溝槽寬度以容納內部及外部電極441、443及介電層442以及隔離層463。在某些具體例中，標準隔離溝槽尺寸可能適於容納對應的電容器元件。再者，可形成用於該等元件440a及440b的分別溝槽或凹部，其中彼等的尺寸可不一定要對應於隔離溝槽的尺寸。舉例來說，該溝槽寬度，亦即，在第4a圖中該等元件440、440a、440b的水平延伸，根據設計的需求可能彼此不同。不管該等個別元件440、440a、440b的尺寸為何，這些組件都可根據用於形成溝槽隔離結構之已廣為接受的方法於共同蝕刻製程中形成。之後，可形成隔離層463，例如藉由執行控制的氧化製程及/或藉由沈積任何適當的絕緣材料，例如二氧化矽、氧氮化矽及氮化矽等。接下來，保形地沈積用於外部電極443的材料，例如於高度摻雜的多晶矽或適於忍受電晶體結構形成可能需要的後繼高溫製程之任何其他導電性材料的形式。接下來，介電層442可藉由氧化及/或沈積而形成，其中如先前所解釋的，可形成多數不同材料或材料層而獲得所需的特性。接下來，可沈積用於該等內部電極441的材料，例如高度摻雜的多晶矽等，藉以可靠地填充各自溝槽及開口的剩餘體積。後繼地，可以與傳統溝槽隔離製程的類似方式藉由蝕刻及/或CMP移除任何過量的材料。之後，可基於包括高度控制的氧化及/或沈積製程之已廣為接受的方法形成該閘極絕緣層452。接下來，可藉由沈積閘極電極材料，例如多晶矽，而形成閘極電極451，接著以傳統方法為基礎根據先進的光微影及蝕技術使其圖案化。相對於傳統技術，用於圖案化閘極電極451之光微影遮罩也可供額外的「電極」結構451c、451a或451b用，其接著可在圖案化製程的期間提供高度均勻的圖案密度。

如第4b圖可見到的，若有的話，可形成分別的閘極電極結構451a、451b，使得可有充分空間接觸到毗鄰分別的結構451a、451b的內部電極441。接著可以已上述的相似方式繼續進行進一步的處理，亦即，以該閘極電極451為基礎形成完整的電晶體結構。在電晶體接點形成的期間，也可形成用於該電容器440的對應接點，並且可以參照第2c圖所說明的類似方式建立希望的電性配置。

應明白，以上所說明的具體例提供實質上完全地分開任何電路元件的製造製程與用於形成該電容器440之形成製程的可能性，而仍維持與傳統製程流程的高度相容性。再者，在某些具體例中，該溝槽隔離結構402可有效地作為去耦合電容器，其中在某些具體例中，對應得到的電容器面積可能足以供去耦合的目的用，而在其他的具體例中有提供額外的電容器元件440a、440b。又其他的具體例中，該等溝槽隔離結構402可能未電性接觸而無法作為電容元件。也應明白，以上所說明的具體例亦適用於SOI基材。對於參照第2a至2c及3a至3e圖所說明的具體例也是一樣。然而，在基於SOI技術的進步半導體裝置中，對應的半導體層只可展現非常小的厚度，例如數十奈米，此可能不當地限制三維去耦合電容器配置所獲得的可用電容器面積。在此情況下，有些具體例中，電容器可形成為延伸超過SOI基材的埋入式絕緣層。

第5圖概略地顯示半導體裝置500的斷面圖，該半導體裝置500包含其上方形成有半導體層510的基材501，該半導體層510與該基材501藉由埋入式絕緣層503分隔。在特定的具體例中，該基材501、該埋入式絕緣層503及該半導體層510的配置可代表SOI基材。該裝置500復包含包括電容器元件540a、540b的去耦合電容器540。在此製造階段中，該等對應的元件540a、540b代表延伸穿過該半導體層510、該埋入式絕緣層503並且進入該基材501的凹部。根據該電容器540的配置，可在該等凹部540a、540b的內表面上已形成隔離層563，當該電容器540將以參照第4a及4b圖所說明的類似配置形成時。在其他的具體例中，該等電容器元件540a、540b可根據參照第2a至2c及3a至3e圖所說明的配置而形成，所以可省略該隔離層563，尤其是若該等元件540a、540b係設置於由適當隔離結構所包圍的獨立晶粒區域中。在此情況下，該層563可代表電容器元件540a、540b的外部電極。

該裝置500可根據裝置及製程要求以下列方式形成。可執行經完好驗證的異方性蝕刻製程而蝕刻穿過該半導體層510，其中可改變蝕刻化學以有效地蝕刻穿過該埋入式絕緣層503。之後，可根據適當的蝕刻化學重新開始溝槽蝕刻製程而從該基材501移除材料。例如，若該半導體層510實質上包含矽，而且該基材501代表結晶矽基材，相同的蝕刻參數就可用於蝕刻穿過該層510並且進入該基材501。達到希望的深度之後，根據製程及裝置要求，可中止該蝕刻製程，並且可藉由形成呈隔離層或外部電極層形式的層563而重新開始進一步的處理。在某些具體例中，可同樣參照第4a及4b圖所說明的方式實質上進行相同的製程策略，其中可將該電容器540之元件中之一者或更多者設計成溝槽隔離結構，例如結構402。應明白，使對應的隔離結構延伸進入該基材501可能實質上不會負面地影響該對應溝槽隔離結構的功能。在其他的具體例中，製程策略可依循參照第2a至2c及3a至3e圖所作的說明，其中可以傳統的方式獲得單獨形成的溝槽隔離結構，而可形成該等電容器元件540a、540b以便延伸進入基材501以提供高電容而仍佔據最小量的晶片面積。用於完成該去耦合電容器540的進一步處理可依照以上所說明的方式執行。

結果，本發明提供能形成比起傳統的平面式配置佔據顯著降低晶粒面積的去耦合電容器之技術。再者，藉由在複雜邏輯電路中形成三維的去耦合電容器，而提供形成半導體裝置的高度彈性，因為在許多具體例中，電容器介電質的形成與對應閘極絕緣層的形成實質上並無相關。也就是說，在某些具體例中可就增進的電容器行為(behavior)之觀點選擇該電容器介電質的厚度及/或材料組成，而與閘極絕緣層的特性無關。在其他的具體例中，可將非平面式去耦合電容器的形成併入用於形成閘極電極結構或溝槽隔離結構的傳統製程策略中，藉以顯著地降低整體製程複雜度，而仍提供顯著的優點，例如增進的製程均勻性及晶粒面積耗用等。由於電容器耗用的晶粒面積降低，可顯著地降低在關鍵閘極圖案化製程期間的圖案密度的不均勻性，並且在某些具體例中當在對應的電容器元件上形成對應的電極結構時，可更進一步地降低該不均勻性。此外，在典型後端製程(back－end process)中，例如在金屬化層形成的期間，所遭遇到的晶圓電弧議題，由於去耦合電容器所佔據之顯著較小的水平晶粒面積的降低天線效應，可顯著地減輕(relaxed)。

因為本發明可依照對於得益於本文的教示之熟於此藝之士而言顯然可見的不同但等效的方式來修飾並且實行，所以以上所揭示的特定具體例僅為例示性。舉例來說，以上所說明的製程步驟可依不同的順序來執行。再者，並不試圖限制本文所示的構造或設計細節，而是依照下述的申請專利範圍所作的說明來限制。因此明顯地以上所揭示的特定具體例可被改變或修飾，並且所有此等變化都被視為在本發明的範圍與精神的範疇內。因此，本文所追求的保護如下述申請專利範圍所提出者。

100．．．半導體裝置

101．．．基材

102．．．隔離結構

103．．．阻劑遮罩

104．．．表面部分

105．．．離子植入

120．．．第二半導體區域

121．．．第二介電層

122．．．第二厚度

123．．．導電電極

124．．．側壁間隔物元件

125．．．金屬矽化物部分

130．．．第一半導體區域

131．．．第一介電層

132．．．第一厚度

133．．．閘極電極

134．．．側壁間隔物

135．．．金屬矽化物部分

136．．．源極及汲極區域

140．．．去耦合電容器

150．．．場效電晶體

200．．．半導體裝置

201．．．基材

208．．．介電層

209．．．金屬線

210．．．半導體層

219．．．金屬線

220．．．第二晶粒區域

230．．．第一晶粒區域

240．．．電容器

240a．．．電容器元件

240b．．．電容器元件

240c．．．電容器元件

240d．．．電容器元件

241．．．第一或內部電極

242．．．介電層

243．．．外部電極

244．．．電容器接點

250．．．電晶體元件

251．．．閘極電極

254．．．電晶體接點

300．．．半導體裝置

301．．．基材

302．．．溝槽隔離結構

310．．．半導體層

320．．．第二晶粒區域

330．．．第一晶粒區域

340．．．電容器

340a．．．電容器元件

340b．．．電容器元件

340c．．．電容器元件

341．．．電極

341a．．．局部互連件、連接件

342．．．介電層

343．．．外部區域

345a．．．凹部

345b．．．凹部

345c．．．凹部

350．．．電晶體

351．．．層、閘極電極

351t．．．閘極結構目標厚度

352．．．閘極絕緣層

352a．．．第一部分

360．．．蝕刻遮罩

360a．．．凹部

360b．．．開口

360c．．．開口

361．．．製程

400．．．半導體裝置

401．．．基材

402．．．溝槽隔離結構

410．．．導體層

440．．．三維去耦合電容器

440a．．．第一元件

440b．．．第二元件

441．．．內部電極

451．．．閘極電極

451a．．．電極結構

451b．．．電極結構

451c．．．電極結構

452．．．閘極絕緣層

463．．．隔離層

500．．．半導體裝置

501．．．基材

503．．．埋入式絕緣層

510．．．半導體層

540．．．去耦合電容器

540a．．．電容器元件

540b．．．電容器元件

563．．．隔離層

本發明可參照上述說明與所附的圖式一起而獲得了解，其中類似的元件符號識別類似的元件，而且其中：第1a至1c圖概略地顯示傳統半導體裝置之斷面圖，該半導體裝置包括傳統平面式配置的電路及去耦合電容器，因而需要相當大量的晶粒面積；第2a及2c圖概略地顯示半導體裝置之斷面圖，該半導體裝置包括根據本發明的例示性具體例之非平面式配置的電路及去耦合電容器；第2b圖概略地顯示第2a圖的裝置之頂視圖；第3a至3e圖概略地顯示半導體裝置之斷面圖，該半導體裝置包括根據本發明的例示性具體例之不同製造階段期間的電路及去耦合電容器，其中於與傳統閘極圖案化製程實質上相容的製程中形成該去耦合電容器的三維配置；第4a至4b圖分別概略地顯示去耦合電容器與溝槽隔離結構的斷面圖及頂視圖，彼等係根據本發明之另外的例示性具體例於共同製造製程中形成；及第5圖概略地顯示SOI裝置之斷面圖，其中根據本發明之又另外的例示性具體例，去耦合電容器延伸通過埋入式絕緣層。

儘管本發明易於進行不同的修飾及替代性形態，但是其特定具體例已藉由圖式中的例子之方式顯示並且在此詳細地加以說明。然而，必須要了解特定具體例在此的說明並非試圖限制本發明於所揭式的特定形式，而相反地，本發明涵蓋落在隨附申請專利範圍所定義的發明精神與範圍內所有的修飾、等效例及替代例。