JP2003092364A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2003092364A
JP2003092364A JP2001294441A JP2001294441A JP2003092364A JP 2003092364 A JP2003092364 A JP 2003092364A JP 2001294441 A JP2001294441 A JP 2001294441A JP 2001294441 A JP2001294441 A JP 2001294441A JP 2003092364 A JP2003092364 A JP 2003092364A
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和民 有本
Hiroki Shimano
裕樹 島野
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Abstract

(57)【要約】 【課題】 ＣＭＯＳプロセスで、ダイナミック型半導体
記憶装置を形成し、ロジックとの混載に適したダイナミ
ック型半導体記憶装置を実現する。 【解決手段】 メモリセル（ＭＣ）のワード線（ＷＬ）
を形成する導電線（３）とメモリセルセルプレート電極
（ＣＰ）を形成する導電線（５）を、同一配線層に形成
する。メモリセルキャパシタをプレーナ型キャパシタ構
造とすることにより、キャパシタ段差をなくす。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、データをキャパシタに記憶するメモリセ
ルを有する半導体記憶装置に関する。
【０００２】
【従来の技術】データ処理分野などにおいて、高速かつ
低消費電力でデータを処理するために、プロセッサなど
のロジックとメモリ装置とを同一の半導体チップに集積
化したシステムＬＳＩ（大規模集積回路）と呼ばれる回
路装置が広く用いられている。このシステムＬＳＩにお
いては、ロジックとメモリ装置とがチップ上配線で相互
接続されるため、以下の利点が得られる：（１）信号配
線の負荷が、ボード上配線に比べて小さく、高速でデー
タ／信号を伝達することができる、（２）ピン端子数の
制約を受けないため、データビットの数を多くすること
ができ、データ転送のバンド幅を広くすることができ
る、（３）ボード上に個別素子を配置する構成に比べ
て、半導体チップ上に各構成要素が集積化されるため、
システム規模を低減でき、小型軽量のシステムを実現す
ることができる、および（４）半導体チップ上に形成さ
れる構成要素として、ライブラリ化されたマクロを配置
することができ、設計効率が改善される。
【０００３】上述のような理由などから、システムＬＳ
Ｉが、各分野においても広く用いられてきており、集積
化されるメモリ装置として、ＤＲＡＭ（ダイナミック・
ランダム・アクセス・メモリ）、ＳＲＡＭ（スタティッ
ク・ランダム・アクセス・メモリ）およびフラッシュＥ
ＥＰＲＯＭ（書込／読出専用メモリ）などのメモリが使
用されている。また、ロジックとしても、制御および処
理を行なうプロセッサ、Ａ／Ｄ変換回路等のアナログ処
理回路および専用の論理処理を行なう論理回路などが用
いられている。
【０００４】
【発明が解決しようとする課題】このシステムＬＳＩに
おいてプロセッサとメモリ装置とを集積化する場合、製
造工程数を低減してコストを低減するために、できるだ
け同一の製造工程でこれらのロジックとメモリ装置とを
形成する必要がある。ＤＲＡＭは、データをキャパシタ
に電荷の形態で記憶しており、このキャパシタは、半導
体基板領域上部に、セルプレート電極およびストレージ
ノード電極と呼ばれる電極を有している。このキャパシ
タ構造は、小占有面積で容量値を大きくするため、中空
円筒形などの複雑な形状を有している。したがって、Ｄ
ＲＡＭとロジックを同一の製造プロセスで形成するＤＲ
ＡＭ−ロジック混載プロセスにおいて、ロジックのトラ
ンジスタおよびＤＲＡＭのトランジスタを同一製造プロ
セスで形成しても、このＤＲＡＭのキャパシタを形成す
るための製造ステップ、およびこのＤＲＡＭのキャパシ
タの立体構造に起因するＤＲＡＭとロジックとの間また
はＤＲＡＭメモリアレイと周辺部との段差を低減するた
めの平坦化プロセスが必要となり、製造工程数が大幅に
増大し、チップコストが増大するという問題が生じる。
【０００５】一方、ＳＲＡＭは、メモリセルが、４個の
トランジスタと２個の負荷素子で構成される。通常、こ
れらの負荷素子は、ＭＯＳトランジスタ（絶縁ゲート型
電界効果トランジスタ）で形成され、キャパシタなどは
用いられていないため、ＳＲＡＭは、完全なＣＭＯＳロ
ジックプロセスで形成することができる。すなわち、Ｓ
ＲＡＭとロジックとは、同一製造プロセスで形成するこ
とができる。ＳＲＡＭは、従来、その高速性などの理由
から、プロセッサに対するキャッシュメモリおよびレジ
スタファイルメモリ等として用いられている。
【０００６】また、ＳＲＡＭは、メモリセルが、フリッ
プフロップ回路であり、電源電圧が供給されている限
り、データは保持されるため、ＤＲＡＭと異なり、デー
タを保持するためのリフレッシュが不要である。したが
って、携帯情報端末等においては、システム構成を簡略
化するために、このＳＲＡＭは、ＤＲＡＭに不可欠なリ
フレッシュにかかわる複雑なメモリコントロールが不要
であり、ＤＲＡＭに比べて制御が簡略化されるため、メ
インメモリとして広く用いられている。
【０００７】しかしながら、携帯情報端末においても、
最近の高機能化に伴って、音声データおよび画像データ
などの大量のデータを取扱う必要があり、大記憶容量の
メモリが必要とされている。
【０００８】ＤＲＡＭでは、微細加工プロセスの進展と
ともに、メモリサイズのシュリンク（微細化）が進み、
たとえば０．１８μｍＤＲＡＭプロセスでは、０．３平
方μｍのセルサイズが実現されている。一方、ＳＲＡＭ
においては、フルＣＭＯＳメモリセルは、２個のＰチャ
ネルＭＯＳトランジスタと４個のＮチャネルＭＯＳトラ
ンジスタと合計６個のＭＯＳトランジスタで構成されて
いる。したがって、微細化プロセスが進んでも、メモリ
セルにおけるＰチャネルＭＯＳトランジスタを形成する
ためのＮウェルとＮチャネルＭＯＳトランジスタを形成
するＰウェルとを分離する必要があり、このウェル間分
離距離の制約等により、ＳＲＡＭにおいては、ＤＲＡＭ
ほどは、メモリサイズのシュリンクは進んでいない。た
とえば、０．１８μｍＣＭＯＳロジックプロセスでのＳ
ＲＡＭのメモリサイズは、７平方μｍ程度と、ＤＲＡＭ
のメモリサイズの２０倍以上である。したがって、ＳＲ
ＡＭを、大記憶容量のメインメモリとして利用する場
合、チップサイズが大幅に上昇するため、４Ｍビット以
上の記憶容量のＳＲＡＭを、限られたチップ面積のシス
テムＬＳＩ内においてロジックと混載するのは極めて困
難となる。
【０００９】それゆえ、この発明の目的は、製造工程数
を大幅に増加させることなく、小占有面積でかつ大記憶
容量を実現することのできる半導体記憶装置を提供する
ことである。
【００１０】この発明の他の目的は、小占有面積のアレ
イ構造を有する、ＣＭＯＳプロセスに近いプロセスで製
造することのできる半導体記憶装置を提供することであ
る。
【００１１】この発明のさらに他の目的は、ＣＭＯＳ製
造プロセスに適した小占有面積のメモリセル構造を有す
る半導体記憶装置を提供することである。
【００１２】この発明のさらに他の目的は、ＤＲＡＭセ
ルをベースにした小占有面積のメモリセル構造を有する
半導体記憶装置を提供することである。
【００１３】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、行列状に配列され、各々が基準電圧を受ける
セルプレート電極と記憶情報に応じた電荷を蓄積するた
めのストレージ電極とを有するキャパシタを有する複数
のメモリセルと、メモリセルの行に対応して配置され、
各々に対応の行のメモリセルが接続される複数のワード
線を含む。これら複数のワード線は、セルプレート電極
と同一配線層に形成される。
【００１４】この発明に係る半導体記憶装置は、さら
に、メモリセル列に対応して配置され、各々に対応の列
のメモリセルが接続する複数のビット線と、アドレス信
号に従って複数のワード線からアドレス指定されたワー
ド線を選択するための行選択回路を含む。複数のビット
線は対をなして配置され、また複数のメモリセルは、選
択ワード線により、対をなすビット線に同時にメモリセ
ルのデータが読出されるように配置される。
【００１５】好ましくは、行選択回路は、アドレス信号
に従って、同時に２本のワード線を選択状態へ駆動す
る。
【００１６】また、好ましくは、複数のビット線は、行
方向においてメモリセルの１ピッチ当り２本配置され
る。行選択回路は、間に非選択ワード線を１つおいたワ
ード線を２本同時に選択する。
【００１７】好ましくは、セルプレート電極は、ビット
線よりも下層に形成される。また、好ましくは、メモリ
セルを構成するための活性領域は、列方向において整列
して配置される。
【００１８】また、これに代えて、好ましくは、メモリ
セルを構成するための活性領域は、列方向においてメモ
リセルの行方向における配置間隔のピッチの１／２ずれ
て配置される。
【００１９】好ましくは、行選択回路は、１本のワード
線を選択する。この構成においては、対をなすビット線
は、間に別のビット線対のビット線を挟んだビット線で
構成される。
【００２０】また、好ましくは、メモリセルは、行方向
において１つのビット線おきに配置され、隣接ビット線
の同一行には一方のビット線に対してのみメモリセルが
接続される。ビット線に対応して、活性化時対応の列の
ビット線の電圧を差動増幅する複数のセンスアンプと、
アドレス信号に従ってこれら複数のセンスアンプの選択
メモリセルに接続されるビット線に対応して配置される
センスアンプを選択的に活性化するセンスアンプ制御回
路とがさらに設けられる。
【００２１】好ましくは、複数のセンスアンプは、ビッ
ト線対の第１の群に対応して配置される第１のセンスア
ンプ群と、ビット線の第２の群に対応して配置される第
２のセンスアンプ群とを含む。センスアンプ制御回路
は、アドレス信号に従って第１および第２にのセンスア
ンプ群の一方を活性化する。
【００２２】好ましくは、第１のセンスアンプ群は、ビ
ット線の一方側に配置されるセンスアンプを含み、第２
のセンスアンプ群は、ビット線の他方側に配置されるセ
ンスアンプを含む。
【００２３】また、好ましくは、センスアンプ制御回路
は、アドレス信号に含まれるバンクアドレス信号に従っ
て、第１および第２のセンスアンプ群を選択的に活性化
する。
【００２４】これに代えて、好ましくは、複数のセンス
アンプは、ビット線対の一方側に整列して配置される。
【００２５】また、好ましくは複数のメモリセルは、列
方向において複数の行ブロックに分割される。複数のセ
ンスアンプは、行ブロックの間に、隣接行ブロックによ
り共有されるように配置され、かつ１つの行ブロックに
ついては、対応のセンスアンプは、一方側にのみ配置さ
れる。
【００２６】第１および第２のセンスアンプ群は、互い
に独立にアクセスすることのできるポートにそれぞれ結
合される。
【００２７】また、好ましくは、第１および第２のセン
スアンプ群のセンスアンプは、ビット線対の両側に交互
に配置される。
【００２８】好ましくは、メモリセルを構成する活性領
域は、列方向に連続的に延在して配置される。
【００２９】また、好ましくは、活性領域は、各ビット
線に整列して配置される。また、好ましくは、セルプレ
ート電極は、電気的にフローティング状態に保持され
る。
【００３０】また、好ましくは、セルプレート電極は、
行方向において所定数のメモリセル単位で分離される。
【００３１】また、好ましくは、対をなすビット線は交
差部を有する。好ましくは、この交差部はセルプレート
電極の上部において形成される。
【００３２】また好ましくは、行選択回路は、アドレス
指定されたワード線をセルプレート電極と同じ電圧レベ
ルに駆動する。
【００３３】また、好ましくは、スタンバイ時、ビット
線を選択ワード線と同じ電圧レベルに設定するビット線
電位設定回路が設けられる。
【００３４】好ましくは、セルプレート電極の電圧およ
びビット線のスタンバイ時の電圧は、電源電圧レベルで
ある。
【００３５】また、好ましくは、ストレージ電極を構成
する領域は、第１の不純物濃度を有する不純物領域と、
この不純物領域に接続されかつセルプレート電極と対向
して配置される領域とを有する。第１の不純物濃度は、
周辺トランジスタの対応の不純物領域の不純物濃度より
も低い。
【００３６】また、この発明の第２の観点に係る半導体
記憶装置は、行列状に配列される複数のメモリセル含
む。これら複数のメモリセルの各々は、基準電圧を受け
るセルプレート電極と、記憶情報に応じた電荷を蓄積す
るストレージ電極を有するキャパシタを含む。
【００３７】この発明の第２の観点に係る半導体記憶装
置は、さらに、複数のメモリセルの行に対応して配置さ
れ、各々に対応の行のメモリセルが接続される複数のワ
ード線を含む。これらのワード線は、セルプレート電極
と同一配線層に形成される配線を含む。また、セルプレ
ート電極は、ワード線と対をなすように配設される。
【００３８】この発明の第２の観点に係る半導体記憶装
置はさらに、セルプレート電極電圧を、メモリセルのア
クセス期間においてメモリセルからのデータ読出後この
基準電圧レベルから変化させかつアクセスサイクルの完
了時に基準電圧レベルに復帰させるセルプレート電圧制
御回路を含む。
【００３９】この発明の第３の観点に係る半導体記憶装
置は、行列状に配列される複数のメモリセルを含む。こ
れら複数のメモリセルの各々は、基準電圧を受けるセル
プレート電極と、記憶情報に応じた電荷を蓄積するスト
レージ電極を有するキャパシタを含む。
【００４０】この発明の第３の観点に係る半導体記憶装
置は、さらに、メモリセルの行に対応して配置され、各
々に対応の行のメモリセルが接続される複数のワード線
を含む。これら複数のワード線の各々は、セルプレート
電極の配線層と異なる下層の配線層に形成される配線を
含む。
【００４１】この発明の第３の観点に係る半導体記憶装
置は、さらに、メモリセルの列に対応して配置され、各
々に対応の列のメモリセルが接続される複数のビット線
を含む。これらビット線はワード線およびセルプレート
電極よりも上層に形成される。メモリセルは、列方向に
整列する２個のメモリセルがコンタクトを共有し、かつ
行方向において隣接するメモリセルが同時に対応のビッ
ト線に結合され、隣接するビット線の対に結合されるメ
モリセルが１ビットのデータを記憶する単位を構成す
る。
【００４２】好ましくは、セルプレート電極は、２行に
整列して配置されるメモリセルに対応して行方向に延在
して配置される。隣接セルプレート線の間には２行に対
応して配置されるワード線が配置される。
【００４３】また、これに代えて、好ましくは、セルプ
レート電極は、メモリセル行に対応して個別に配置され
る。
【００４４】この発明の第４の観点に係る半導体記憶装
置は、行列状に配列される複数のメモリセルを含む。こ
れら複数のメモリセルの各々は、基準電圧を受けるセル
プレート電極と、記憶情報に応じた電荷を蓄積するスト
レージ電極を有するキャパシタを含む。
【００４５】この発明の第４の観点に係る半導体記憶装
置は、さらに、複数のメモリセルの行に対応して配置さ
れ、各々に対応の行のメモリセルが接続される複数のワ
ード線を含む。これら複数のワード線の各々は、セルプ
レート電極の配線層と異なる下層の第１の配線層に形成
される配線を含む。セルプレート電極は、この第１の配
線層の上層の第２の配線層に形成される配線を含む。
【００４６】この発明の第４の観点に係る半導体記憶装
置は、さらに、メモリセルの列に対応して配置され、各
々に対応の列のメモリセルが接続される複数のビット線
を含む。これらのビット線の各々はワード線およびセル
プレート電極よりも上層に形成される。メモリセルは、
列方向において２つのメモリセルを単位として１列ずれ
て配置され、間に１つの別の対のビット線を挟んだビッ
ト線が対を構成し、対をなすビット線対に同時にメモリ
セルが結合され、この対をなすメモリセルが１ビットの
データを記憶する。
【００４７】好ましくは、第１の配線層は、下層の半導
体基板領域へのトランジスタのしきい値電圧調整のため
に注入される不純物を含むデュアルポリシリコンゲート
プロセスで形成されるポリシリコン配線層であり、第２
の配線層は、下層の半導体基板表面への不純物領域への
注入される不純物と独立に注入される不純物を有する不
純物注入ポリシリコン配線層で形成される。
【００４８】好ましくは、セルプレート電極は、メモリ
セルが配置される領域にわたってメッシュ状に配置され
る。
【００４９】また、好ましくは、セルプレート電極は、
メモリセルが配置される領域内に設けられる、選択ワー
ド線を高速で選択状態へ駆動するための領域においてコ
ンタクト孔が形成される。
【００５０】好ましくは、ワード線およびセルプレート
電極は、側壁にサイドウォール絶縁膜を有する。このサ
イドウォール絶縁膜は、キャパシタのストレージノード
に接続する不純物領域を覆う。
【００５１】この発明の第５の観点に係る半導体記憶装
置は、行列状に配列される複数のメモリセルを含む。こ
れら複数のメモリセルの各々は、セルプレート電極と、
このセルプレート電極と対向して半導体基板領域表面に
形成されて記憶情報に応じた電荷を蓄積するストレージ
電極を有するキャパシタとを含む。
【００５２】この発明の第５の観点に係る半導体記憶装
置は、複数のメモリセルの行に対応して配置され、各々
に対応の行のメモリセルが接続される複数のワード線
と、セルプレート電極の電圧を、アクセスサイクルの完
了時に選択ワード線の非選択状態への移行と同期して第
１の基準電圧レベルに変化させかつメモリセル選択のア
クセスサイクル開始時に第１の基準電圧を第２の基準電
圧レベルに変化させるセルプレート電圧制御回路を含
む。
【００５３】好ましくは、第１の基準電圧は接地電圧レ
ベルであり、第２の基準電圧はビット線のハイレベル電
圧に等しい。
【００５４】好ましくは、さらにメモリセルの各列に対
応して複数のビット線が配置される。メモリセルは、半
導体基板領域表面にストレージ電極層と隣接して形成さ
れる不純物領域を含む。この不純物領域は、対応のワー
ド線の選択時対応のビット線に電気的に結合される。
【００５５】また、好ましくは、複数のメモリセルは、
トレンチ構造の素子分離領域の底部に形成された絶縁膜
により隣接メモリセルと電気的に分離される。セルプレ
ート電極は、このトレンチの側壁に形成される電極層を
含む。
【００５６】好ましくは、セルプレート電極は、この絶
縁膜上部に形成されかつ側壁に形成された電極層と電気
的に接続される電極層を含む。
【００５７】好ましくは、このセルプレート電極は、２
行に配列されたメモリセルに対し共通に行方向に延在し
て配置される。
【００５８】また、これに代えて、トレンチの側壁に形
成された電極層は、絶縁膜により列方向において対向す
る側壁に形成された電極層と電気的に分離されかつ行方
向に延在して形成される。
【００５９】また、この構成の場合、セルプレート電極
は、メモリセルの各行に対応して分離して配置される。
【００６０】メモリセル行に接続するワード線とメモリ
セルキャパシタのセルプレート電極とを同一配線層に形
成することにより、メモリセルキャパシタの基板上部方
向への突出を抑制することができ、すなわち、キャパシ
タ部の立体構造を平行平板型容量とすることができ、こ
のメモリセルキャパシタによる段差を低減することがで
きる。また、ワード線とメモリセルキャパシタのセルプ
レート電極とを同一製造プロセスで形成することがで
き、メモリセルの製造工程をＣＭＯＳプロセスとする事
ができ、ロジックと同一製造工程でメモリセルキャパシ
タおよびワード線を形成することができる。
【００６１】また、ロジックとメモリとの段差を低減す
るための平坦化プロセスステップが不要となり、製造工
程数を低減することができる。
【００６２】また、メモリセルとして、ＤＲＡＭセルを
利用することにより、小占有面積のメモリセルを実現す
ることができ、たとえ１ビットのデータを２個のＤＲＡ
Ｍセルにより記憶する構成であっても、１ビット情報を
記憶するメモリセル単位の面積は、ＳＲＡＭに比べて十
分小さく、小占有面積で大記憶容量のロジックとの混載
に適した半導体記憶装置を実現することができる。
【００６３】ワード線とセルプレート電極とを別々の配
線層で形成することにより、セルプレート電極と対応の
ストレージノード電極との対向面積を大きくすることが
でき、応じてメモリセルの容量値を大きくでき、メモリ
セルの微細化に対しても十分な容量値を確保することが
できる。
【００６４】また、セルプレート電圧を動作サイクルに
応じて変化させることにより、ストレージノードの電圧
がリーク電流に応じて変化するのを補償することがで
き、データ保持特性を改善することができる。
【００６５】また、メモリセルをトレンチ分離構造と
し、このトレンチの側壁に絶縁膜を介してセルプレート
電極を形成することにより、いわゆる分離併合型メモリ
セルキャパシタを実現することができ、微細化されたメ
モリセルにおいて、十分大きな容量値を有するメモリセ
ルキャパシタを実現することができる。
【００６６】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う半導体記憶装置のアレイ部の構
成を概略的に示す図である。図１においては、４行２列
に配列されるメモリセルのレイアウトを代表的に示す。
図１において、行方向に延在してワード線ＷＬ０−ＷＬ
３が配設され、またこれらのワード線と平行に、ワード
線ＷＬ０−ＷＬ３と同一配線層に、セルプレート電極線
ＣＰ０−ＣＰ２が形成される。したがって、このセルプ
レート電極線ＣＰ０−ＣＰ２は、メモリセルアレイ内に
おいては、２本のワード線ごとに、行方向に延在して配
置され、列方向において隣接するセルプレート電極線
が、その間のワード線ＷＬにより互いに分離される。
【００６７】ワード線ＷＬ０-ＷＬ３は、それぞれメモ
リセル行に対応して配置され、各々に対応の行のメモリ
セルが接続される。
【００６８】セルプレート電極線それぞれに、一定の基
準電圧（セルプレート電圧）が印加される。
【００６９】列方向において、メモリセルを形成するた
めの活性領域ＡＲが、所定の間隔で、整列して配置され
る。１つの活性領域ＡＲにおいて、２つのメモリセルが
形成される。この活性領域ＡＲは、２本の隣接して配置
されるワード線と交差しかつその一部が、セルプレート
電極と平面図において重なるように配置される。
【００７０】列方向に沿って活性領域ＡＲと整列して、
ビット線ＢＬ０，／ＢＬ０，ＢＬ１，および／ＢＬ１が
配設される。
【００７１】隣接ワード線（ＷＬ０およびＷＬ１または
ＷＬ２およびＷＬ３）の間に、活性領域をビット線に接
続するためのコンタクトＣＮＴが設けられる。図１にお
いて、コンタクトＣＮＴ０により、メモリセルＭＣ０の
活性領域がビット線ＢＬ０に接続され、コンタクトＣＮ
Ｔ１により、メモリセルＭＣ１を構成する活性領域が、
ビット線／ＢＬ０に接続される。
【００７２】これらのメモリセルＭＣ（ＭＣ０，ＭＣ
１）は、後に、その構成は詳細に説明するが、ＤＲＡＭ
セルの構成を有している。メモリセルＭＣ０およびＭＣ
１により、１ビットのデータを記憶する。以下、この、
１ビットのデータを記憶するメモリセルの組を、ツイン
セルユニットＭＵと称す。
【００７３】このメモリセルの行方向についてのピッチ
（配置間隔）Ｌｐに、２本のビット線を配設する。ここ
で、メモリセルピッチは、行方向において隣接するメモ
リセルを構成する活性領域間の中心線の距離を示す。
【００７４】この図１に示すメモリセルの配置におい
て、各行および各列に、活性領域ＡＲが配置されてお
り、各行および列の交差部対応してメモリセルが配置さ
れる。このメモリセルの配置は、「最密充填セル配置」
であり、通常、雑音耐性に弱いオープンビット線構成に
おいて用いられている。しかしながら、この図１に示す
ように、メモリセルピッチＬｐの間に、２本のビット線
を配置することにより、「最密充填セル配置」におい
て、雑音に強い「折返しビット線構成」を採用すること
ができる。すなわち、１本のワード線を間に挟んで隣接
する２本のワード線、たとえば、ワード線ＷＬ０および
ＷＬ２を同時に選択することにより、ビット線ＢＬ０お
よび／ＢＬ０に、相補データが読出され、これを差動増
幅することにより、ツインセルユニットＭＵの記憶デー
タを読出すことができる。
【００７５】図２は、図１に示すメモリセルの配置にお
けるメモリセルの断面構造を概略的に示す図である。図
２において、メモリセルＭＣは、半導体基板領域１表面
に間をおいて形成される不純物領域２ａおよび２ｂと、
不純物領域２ａおよび２ｂの間の領域の表面上に、図示
しないゲート絶縁膜を介して形成される導電層３と、不
純物領域２ｂに電気的に結合されるストレージノード領
域４と、このストレージノード領域４と対向して配置さ
れる導電層５と、不純物領域２ａに電気的に接続される
導電層６を含む。
【００７６】導電層３が、ワード線ＷＬを構成し、導電
層５が、セルプレート電極線ＣＰを構成し、導電層６
が、ビット線ＢＬを構成する。このセルプレート電極を
構成する導電層５は、素子分離領域８を介して隣接メモ
リセルのストレージノード電極領域と対向して配置され
る。このストレージノード領域４は、単に半導体基板領
域１の表面に形成される反転層であってもよく、また不
純物注入された不純物領域であり、その表面に反転層が
形成されてもよい。
【００７７】素子分離領域８において形成される素子分
離膜は，できるだけＤＲＡＭ部における段差を小さくす
るために、例えばＣＭＰ(ケミカル・メカニカル・ポリ
ッシング)プロセスにより表面が平坦化され、その表面
は、基板領域表面とほぼ同じ高さにされる。
【００７８】導電層３および５は、不純物が導入された
多結晶シリコン（ドープトポリシリコン）またはタング
ステンシリサイド（ＷＳｉｘ）およびコバルトシリサイ
ド（ＣｏＳｉｘ）などのポリサイドまたはサリサイド
（セルフアラインドシリサイド）などの、シリコンを含
む材料を用いて、同一の配線層に形成される。これらの
導電層３および５は、ＣＭＯＳロジックプロセスにおけ
るトランジスタ（ロジックのトランジスタおよび記憶装
置の周辺トランジスタ）のゲート電極と同一配線層に形
成される。ここで、同一配線層に形成されるとは、同一
の製造プロセスステップで製造される事を示す。
【００７９】導電層３および５のそれぞれの直下には、
ゲート絶縁膜およびキャパシタ絶縁膜が形成される。こ
れらのゲート絶縁膜およびキャパシタ絶縁膜は、同一製
造プロセスで形成される同一の絶縁膜であってもよい。
また、デュアルゲート酸化膜プロセスにより、これらの
ゲート絶縁膜およびキャパシタ絶縁膜を、膜厚の異なる
酸化膜として形成することもできる。ここで、「デュア
ルゲート酸化膜プロセス」は、２種類の膜厚の酸化膜
(絶縁膜)を、酸化膜の選択的エッチングにより形成する
プロセスである。
【００８０】ビット線ＢＬを構成する導電層６は、第１
メタル配線層などにより形成され、セルプレート電極線
ＣＰの上層に形成され、いわゆるＣＵＢ（キャパシタ・
アンダー・ビット線）構造が実現される。
【００８１】メモリセルのキャパシタは、ストレージノ
ード電極が、半導体基板領域１の表面のたとえば拡散
層、または半導体基板領域表面に形成される反転層で構
成されるストレージノード電極層により形成され、かつ
セルプレート電極がワード線と並行に延在する、プレー
ナ型キャパシタ構造を有している。したがって、このセ
ルプレート電極線およびワード線を同一配線層で同一製
造プロセスステップで形成するため、セルプレート電極
およびストレージノード電極のための配線層を新たに追
加する必要がなく、製造工程を簡略化することができ
る。
【００８２】また、プレーナ型キャパシタ構造のため、
メモリアレイ部と周辺回路部の間の段差は生じず、この
段差緩和のためのＣＭＰ（ケミカル・メカニカル・ポリ
シング）などによる平坦化プロセスを導入する必要がな
い。したがって、実質的にＣＭＯＳロジックプロセス
で、メモリアレイを形成することができ、ロジックのト
ランジスタと同一製造工程で、メモリセルアレイを形成
することができる。
【００８３】メモリセル行の選択時には、たとえば行選
択を指示するロウアクティブコマンドが与えられたと
き、行アドレスの最下位から２番目のビット（ＲＡ＜１
＞）を縮退することにより、図１において、間に（サ
ブ）ワード線を１本挟んだ（サブ）ワード線対を同時に
選択する。たとえば、ワード線ＷＬ０およびＷＬ２が同
時に選択されると、メモリセルＭＣ０およびＭＣ１が、
それぞれビット線ＢＬ０および／ＢＬ０に接続される。
【００８４】図示しないセンスアンプ回路が、各ビット
線対に対応して配置されており、各センスアンプが対応
のビット線対の電圧を差動増幅する。したがって、メモ
リセルＭＣ０およびＭＣ１に、相補データ、すなわち一
方にＨレベルデータおよび他方のメモリセルにＬレベル
データを記憶し、ツインセルユニットＭＵに１ビットの
情報を記憶する。
【００８５】図３は、ツインセルユニットの電気的等価
回路を示す図である。図３において、ツインセルユニッ
トＴＭＵは、２つのメモリセルＭＣａおよびＭＣｂを含
む。メモリセルＭＣａがビット線ＢＬに接続され、メモ
リセルＭＣｂが、ビット線／ＢＬに接続される。メモリ
セルＭＣａおよびＭＣｂの各々は、情報を記憶するため
のキャパシタをＭＳと、対応のワード線上の信号に応答
して導通し、キャパシタを対応のビット線に接続するア
クセストランジスタＭＴを含む。アクセストランジスタ
ＭＴは、一例としてＮチャネルＭＯＳトランジスタで構
成される。
【００８６】ビット線ＢＬおよび／ＢＬには、これらの
ビット線ＢＬおよび／ＢＬの電圧を差動増幅するための
センスアンプＳＡが設けられる。
【００８７】データアクセス時においては、ワード線Ｗ
Ｌ０およびＷＬ２を同時に選択状態へ駆動する。これに
より、メモリセルＭＣａの記憶データがビット線ＢＬに
読出され、メモリセルＭＣｂの記憶データが、ビット線
／ＢＬに読出される。次いで、センスアンプＳＡが活性
化され、このビット線ＢＬおよび／ＢＬに読出されたデ
ータに対応する電圧を差動増幅する。
【００８８】ＨレベルデータおよびＬレベルデータを記
憶するメモリセルＭＣのストレージノードの電位Ｖ（Ｓ
Ｎ，Ｈ）およびＶ（ＳＮ，Ｌ）は、それぞれ、近似的に
次式で表わされる。
【００８９】Ｖ（ＳＮ，Ｈ）≒Ｖｂｂ＋（ＶＣＣＳ−Ｖ
ｂｂ）・ｅｘｐ（−Ｔ／τａ） Ｖ（ＳＮ，Ｌ）≒Ｖｂｂ・（１−ｅｘｐ（−Ｔ／τ
ｂ）） ここで、Ｖｂｂは、メモリセルの基板領域に印加される
負電圧である。係数τａおよびτｂは、それぞれ、スト
レージノード−キャパシタ電極（セルプレート電極）間
のリーク電流、ストレージノード−基板領域間リーク電
流、およびメモリセルトランジスタのオフリーク電流等
によって決定される時定数である。１ビットのデータを
２つのメモリセル（ＤＲＡＭセル）で記憶する１ビット
／２セルモード（ツインセルモード）でビット線対にメ
モリセルの記憶データを読出したときの、ビット線対の
読出電位差ΔＶｂｌは、次式で表わされる。
【００９０】ΔＶｂｌ＝Ｃｓ・（Ｖ（ＳＮ，Ｈ）−Ｖ
（ＳＮ，Ｌ））／（Ｃｓ＋Ｃｂ） ここで、Ｃｓは、メモリセルキャパシタＭＳの容量を示
し、Ｃｂは、ビット線ＢＬおよび／ＢＬそれぞれの寄生
容量を示す。
【００９１】図４（Ａ）は、従来のＤＲＡＭセルとツイ
ンセルユニットにおけるビット線対の読出電位差ΔＶｂ
ｌとデータ保持時間の関係をシミュレーションにより求
めた結果を示す図である。縦軸にビット線読出電位差を
示し、横軸にデータ保持時間を示す。
【００９２】ＤＲＡＭセル（メモリセル）は、メモリセ
ルキャパシタの容量値Ｃｓは、２０ｆＦであり、一方、
ツインセルユニットにおいては、容量値１０ｆＦのキャ
パシタＣｓを２個使用する。
【００９３】図４（Ｂ）に示すように、Ｌレベルデータ
を記憶するストレージノードＳＮ（Ｌ）においては、セ
ルプレート電極からのリーク電流と基板領域へのリーク
電流と対応のビット線へのアクセストランジスタを介し
たリーク電流とが存在する。一方、Ｈレベルデータを記
憶するストレージノードＳＮ（Ｈ）においては、セルプ
レート電極との間でのリーク電流、基板領域へのリーク
電流および対応のビット線へのアクセストランジスタを
介したリーク電流が存在する。ビット線のプリチャージ
電圧は１Ｖである。
【００９４】図４（Ｂ）に示すリーク電流の条件で、シ
ミュレーションを行なった場合、図４（Ａ）に示すよう
に、ツインセルユニットの方が、データ保持時間が経過
するにつれ、ＤＲＡＭセルに対する読出電圧ΔＶｂｌに
対する差が大きくなる。センスアンプが正常に差動増幅
することのできるビット線対の最小電位差（センス感
度）が小さいほど、ツインセルユニットのデータ保持特
性が、ＤＲＡＭセルに比べて優位となることがわかる。
したがって、メモリセルキャパシタの容量値が、通常の
ＤＲＡＭセルの容量値よりも小さい場合に、ツインセル
モードでデータを記憶することにより、データ保持特性
を十分に確保することができ、小占有面積のデータ保持
特性に優れたメモリセルを実現することができる。
【００９５】図５は、この発明の実施の形態１における
セルプレート電極線の配置を概略的に示す図である。図
５においては、階層ワード線構成のサブワード線の配置
単位となる１つのメモリサブアレイに対するセルプレー
ト電極線の配置を示す。行方向に沿って、セルプレート
電極線ＣＰとなる導電層５と（サブ）ワード線となる導
電層３が、互いに平行に行方向に延在して同一配線層に
配置される。このメモリサブアレイの両側に、（サブ）
ワード線を駆動するためのサブワードドライバを含むサ
ブワードドライバ帯１２ａおよび１２ｂが配置される。
ここで、ワード線は、メインワード線とサブワード線と
の階層ワード線構成を想定している。以下、サブワード
線を、単に、ワード線と称す。
【００９６】サブワードドライバ帯１２ａおよび１２ｂ
において、たとえばビット線ＢＬとなる導電層６と同一
の第１層メタル配線により形成される導電線１４ａおよ
び１４ｂが配置される。これらの導電線１４ａおよび１
４ｂは、それぞれ、セルプレート電極導電層５にコンタ
クト１５を介して接続される。ビット線ＢＬとなる導電
層６は、センスアンプ帯１０に含まれるセンスアンプに
結合される。
【００９７】セルプレート電圧を伝達する導電線１４ａ
および１４ｂを、サブワードドライバ帯１２ａおよび１
２ｂに配置することにより、メモリサブアレイにおい
て、セルプレート電極線ＣＰが、列方向において分離さ
れている場合においても、安定に必要な電圧レベルのセ
ルプレート電圧を供給することができる。
【００９８】図６は、セルプレート電極線の全体の配置
を概略的に示す図である。図６において、メモリアレイ
ＭＲＹの外部に沿って、セルプレート電圧発生回路１８
からのセルプレート電圧を伝達するセルプレート電圧線
２０が配設される。メモリアレイＭＲＹは、複数の行ブ
ロックＲＢ０−ＲＢｍに分割され、これらの行ブロック
ＲＢ０−ＲＢｍは、それぞれ、サブワードドライバ帯に
より、複数のメモリサブアレイＳＲＹに分割される。メ
モリサブアレイＳＲＹに対しては、図５に示すセルプレ
ート線配置が設けられる。
【００９９】行ブロックＲＢ０−ＲＢｍの間のセンスア
ンプ帯において、行方向に沿って、セルプレート電圧伝
達線２２が配設され、またメモリサブアレイの間のサブ
ワードドライバ帯において列方向に沿って、セルプレー
ト電圧伝達線２１が配設される。これらのセルプレート
電圧伝達線２０、２１および２２は交差部においてそれ
ぞれ相互接続される。セルプレート電圧伝達線２１およ
び２２は、それぞれ、メモリサブアレイＳＲＹ内のセル
プレート電極線ＣＰに接続される。
【０１００】この図６に示すように、セルプレート電圧
発生回路１８からのセルプレート電圧を、メモリアレイ
ＭＲＹ上においてメッシュ状に配設されたセルプレート
電圧伝達線を用いて、各メモリサブアレイＳＲＹ内のセ
ルプレート電極線ＣＰへ伝達することにより、各分割構
造のセルプレート電極線ＣＰに対し、安定に、セルプレ
ート電圧を供給することができる。
【０１０１】なお、このメモリアレイＭＲＹ内において
配設されるセルプレート電圧伝達線２１および２２は、
ビット線ＢＬと同一配線層に形成されてもよい。
【０１０２】以上のように、この発明の実施の形態１に
従えば、メモリセルとしてＤＲＡＭセルを使用し、かつ
ワード線とセルプレート電極とを同一配線層に形成して
おり、プレーナ型キャパシタ構造のメモリセルキャパシ
タを使用することにより、セルプレート電極層を製造す
るための専用の製造プロセスステップが不要となり、ま
たメモリアレイ部と周辺回路部との段差を低減するがで
き、段差低減のためのプロセスステップが不要となり、
ＣＭＯＳプロセスにほぼ従ってメモリセルアレイ部を形
成することができ、応じてロジックトランジスタと同一
製造プロセスでメモリアレイを形成することができる。
【０１０３】［実施の形態２］図７は、この発明の実施
の形態２に従うメモリアレイのレイアウトを概略的に示
す図である。この図７に示すレイアウトにおいては、列
方向において、メモリセルを形成するための活性領域Ａ
Ｒが、メモリセルの行方向のピッチＬｐの１／２ずらせ
て配置される。他の構成は、図１に示すレイアウトと同
じである。したがって、この図７に示すメモリセルの配
置においては、列方向において隣接する２つのメモリセ
ルを単位として、このメモリセルレイアウト単位が，１
ビット線ピッチずれて列方向に配置される。ビット線Ｂ
Ｌ（ＢＬ０−／ＢＬ１）は、メモリセルの行方向のピッ
チＬｐの間に２本配設される。
【０１０４】メモリセル選択時においては、２本のワー
ド線、たとえばワード線ＷＬ０およびＷＬ２を同時に選
択する。メモリセルＭＣ０の記憶データが、コンタクト
ＣＮＴ０を介してビット線ＢＬ０に読出され、メモリセ
ルＭＣ１の記憶データが、コンタクトＣＮＴ１を介して
ビット線／ＢＬ０に読出される。したがって、ツインセ
ルモードでのデータ読出時、ビット線ＢＬ０および／Ｂ
Ｌ０が対をなし、ビット線ＢＬ１および／ＢＬ１が対を
なす。これらの対をなすビット線には相補データが読出
され、対応のセンスアンプにより差動増幅されるため、
折返しビット線配置が実現される。
【０１０５】従来のＤＲＡＭにおけるメモリセルは、折
返しビット線配置構成においては、一般的に、縦横のサ
イズ比が２：１に近く、一般に横のサイズが２Ｆ、縦の
サイズが４Ｆの８Ｆ2セルが採用されてきている。ここ
で、Ｆは、設計のフィーチャサイズ（外形寸法）と呼ば
れる値であり、設計基準（最小寸法）に製造工程時の写
真製版ステップにおける転写プロセスにおける重ね合わ
せなどに対する余裕度を加えた値である。
【０１０６】図８は、図７に示すメモリセルの配置にお
けるメモリセルのサイズを示す図である。図８において
は、行方向に整列して配置される３つの活性領域ＡＲを
示す。行方向の活性領域の間の距離が、フィーチャサイ
ズＦである。今、メモリセルＭＣの行方向のピッチＬｐ
を、Ｎａ・Ｆとする。列方向において隣接する活性領域
ＡＲは、フィーチャサイズＦ離れており、このセルプレ
ート電極線ＣＰの端部と活性領域ＡＲの端部の距離は、
０．５Ｆである。
【０１０７】また、ビット線コンタクトＣＮＴから、セ
ルプレート電極線ＣＰの他方端部までの距離を、Ｎｃ・
Ｆとし、またメモリセルＭＣの列方向におけるサイズ
を、Ｎｂ・Ｆとする。この条件下においては、プレーナ
型キャパシタの面積Ｓｃａｐは、次式で与えられる。
【０１０８】Ｓｃａｐ＝（Ｎａ・Ｆ−Ｆ）・（Ｎｂ・Ｆ
−Ｎｃ・Ｆ−０．５Ｆ） また、メモリセルＭＣのサイズ（面積）Ｓｃｅｌｌは、
次式で与えられる。
【０１０９】Ｓｃｅｌｌ＝Ｎａ・Ｆ・Ｎｂ・Ｆ データを安定に記憶するための必要とされるキャパシタ
容量Ｃｓを確保するために必要なキャパシタ面積Ｓｃａ
ｐに対して、メモリセルサイズＳｃｅｌｌを最小にする
メモリセルは、縦横比Ｎｂ：Ｎａを、従来のＤＲＡＭの
２：１に比べて十分大きくすることにより実現すること
ができる。
【０１１０】ワード線方向のメモリセルのピッチＬｐが
小さい場合においても、活性領域ＡＲを図７に示すよう
に、１ビット線ピッチずれて配置する事により、ビット
線コンタクトＣＮＴを、活性領域ＡＲ上に常に形成する
ことができ、ビット線コンタクトを容易にレイアウトす
ることができる（実施の形態１の場合、活性領域ＡＲに
整列して２本のビット線を同様に配設するため、ビット
線コンタクトを、行方向に狭い活性領域に配置するため
にはレイアウト上の工夫がいる）。
【０１１１】したがって、メモリセルの行方向のピッチ
の間に２本のビット線を配設する構成において、活性領
域ＡＲを、列方向において行方向のメモリセルピッチＬ
ｐの１／２ずらせて配置することにより、ビット線コン
タクトを、常に、活性領域に整列して配置することがで
き、ビット線コンタクトのレイアウトが容易となる。
【０１１２】［実施の形態３］図９は、この発明の実施
の形態３に従うメモリアレイのレイアウトを概略的に示
す図である。この図９に示すメモリセルのレイアウト
は、図７に示すメモリアレイのレイアウトと同じであ
る。この図９に示す構成においては、隣接ビット線は、
別のビット線対を構成する。対をなすビット線は、１つ
のビット線を間においた２つのビット線により構成され
る。ワード線選択時においては、１つのワード線を選択
する。したがって、メモリセルＭＣ０およびＭＣ３によ
り、ツインセルユニットＴＭＵが構成され、またメモリ
セルＭＣ１およびＭＣ４により、ツインセルユニットが
構成される。他の構成は、図７に示す構成と同じであ
り、対応する部分には同一参照番号を付し、その詳細説
明は省略する。
【０１１３】この図９に示す配置の場合、選択ワード線
は１本であり、２本のワード線を同時に選択する必要が
なく、消費電流を低減することができる。
【０１１４】メモリセルデータが読出されるビット線対
の間には、メモリセルデータが読出されないビット線が
配置される。したがって、このメモリセルデータの読出
されないビット線対（非選択ビット線対）を、プリチャ
ージ電圧レベルに保持することにより、この非選択ビッ
ト線対の各ビット線をシールド配線として使用すること
でき、ビット線間容量結合ノイズを抑制することがで
き、ＣＵＢ構造のメモリセルを使用して、ＣＯＢ（キャ
パシタ・オーバー・ビット線）構造のメモリセルと同程
度のビット線間結合ノイズ耐性を有する配置を実現する
ことができる。
【０１１５】図１０は、この発明の実施の形態３の要部
の構成を概略的に示す図である。図１０において、ワー
ド線ＷＬとビット線ＢＬａの交差部に対応してメモリセ
ルＭＣａが配置され、ワード線ＷＬとビット線／ＢＬａ
の交差部に対応してメモリセルＭＣｂが配置される。ビ
ット線ＢＬａおよび／ＢＬａの間に、ビット線ＢＬｂが
配置され、またビット線／ＢＬａは、ビット線ＢＬｂお
よび／ＢＬｂの間に配置される。ビット線ＢＬａおよび
／ＢＬａはセンスアンプＳＡａに結合され、ビット線Ｂ
Ｌｂおよび／ＢＬｂは、センスアンプＳＡｂに結合され
る。これらのセンスアンプＳＡａおよびＳＡｂは、ビッ
ト線の両側に交互に配置される。
【０１１６】図１０において、ワード線ＷＬが選択され
た場合には、ビット線ＢＬａおよび／ＢＬａにメモリセ
ルＭＣａおよびＭＣｂのデータが読出される。ビット線
ＢＬｂおよび／ＢＬｂには、メモリセルデータは読出さ
れない。この状態においては、ビット線ＢＬｂおよび／
ＢＬｂは、図示しないビット線プリチャージ／イコライ
ズ回路により、所定のプリチャージ電圧レベルに維持
し、またセンスアンプＳＡｂは非活性状態に保持する。
センスアンプＳＡａを活性化し、メモリセルＭＣａおよ
びＭＣｂで構成されるツインセルユニットＴＭＵのデー
タを増幅する。
【０１１７】図１１は、この発明の実施の形態３に従う
半導体記憶装置の全体の構成を概略的に示す図である。
図１１において、メモリアレイは、複数のメモリブロッ
クＭＢ０−ＭＢｎに分割される。これらのメモリブロッ
クＭＢ０−ＭＢｎの各々は、行列状に配列されるメモリ
セル、センスアンプおよびサブワード線を選択するサブ
ワードドライバが配置されるサブワードドライバ帯等を
含む。これらのメモリブロックＭＢ０−ＭＢｎは、それ
ぞれ所定数ごとに、バンクＢＮＫ０−ＢＮＫ３に分割さ
れる。背骨帯ＢＢＤにおいて、メモリブロックＭＢ０−
ＭＢｎそれぞれに対応して、ロウローカル制御回路ＬＲ
Ｋ０−ＬＲＫｎが設けられる。これらのロウローカル制
御回路ＬＲＫ０−ＬＲＫｎに対しては、中央の制御ブロ
ックＭＣＫからのメイン制御信号およびバンク指定信号
が背骨帯ＢＢＤを介して伝達される。
【０１１８】図１１においては、この中央制御ブロック
ＭＣＫから背骨帯ＢＢＤを介して伝達される信号とし
て、バンク指定信号ＢＫＬＴ０−ＢＫＬＴ３と、各バン
ク内におけるメモリブロックを選択するブロック選択信
号ＢＳと、メインワード線を選択するためのプリデコー
ド信号ＭＷＸと、サブワード線を選択するためのサブワ
ード線プリデコード信号ＳＷＸを代表的に示す。他のセ
ンスアンプを活性化するためのメインセンスアンプ活性
化信号などのロウ系制御信号も中央制御ブロックＭＣＫ
から生成されて、この背骨帯ＢＢＤを介して伝達され
る。
【０１１９】中央制御ブロックＭＣＫにおいては、外部
から行選択に関連するコマンドが与えられると、行選択
のためのメイン制御信号およびブロック選択信号が生成
される。この場合、他のセンスアンプ活性化信号などの
ロウ系制御信号は、選択バンクを指定するバンクアドレ
スに従って、各バンクそれぞれに対して中央制御ブロッ
クＭＣＫにおいて発生される。
【０１２０】この図１１に示す配置において、中央制御
ブロックＭＣＫからのバンク別のロウ系制御信号とブロ
ック選択信号ＢＳとに従って、ロウローカル制御回路Ｌ
ＲＫ０−ＬＲＫｎが選択的に活性化され、対応のメモリ
ブロック内における行選択に関連する動作を実行する。
【０１２１】図１２は、図１１に示す中央制御ブロック
ＭＣＫの構成を概略的に示す図である。図１２におい
て、中央制御ブロックＭＣＫは、動作モードを指示する
コマンドＣＭＤをデコードし、そのデコード結果に従っ
て動作モード指示信号を生成するコマンドデコーダ３０
と、コマンドデコーダ３０からの動作モード指示信号に
従って行選択に関連する制御信号を生成するメインロウ
系制御回路３２と、メインロウ系制御回路３２の出力信
号に従って活性化され、バンクアドレス信号ＢＡＤをデ
コードするバンクデコーダ３３と、メインロウ系制御回
路３２の出力信号に従って活性化され、ブロックアドレ
ス信号ＢＬＡＤをデコードしてブロック選択信号ＢＳ＜
ｋ：０＞を生成するブロックデコーダ３４と、メインロ
ウ系制御回路３２の出力信号の制御の下に活性化され、
ワード線アドレス信号ＷＡＤをプリデコードし、メイン
ワード線を選択するためのプリデコード信号ＭＷＸ（＝
Ｘ＜１９：４＞）とサブワード線選択用のプリデコード
信号ＳＷＸ（＝Ｘ＜３：０＞）を生成するプリデコーダ
３５と、メインロウ系制御回路３２の出力信号に従っ
て、バンクデコーダ３３の出力信号をラッチしてバンク
指定信号ＢＫＬＴ＜３：０＞を生成するラッチ回路３６
を含む。
【０１２２】ラッチ回路３６は、バンクＢＮＫ０−ＢＮ
Ｋ３それぞれに対応して配置されるラッチ回路（フリッ
プフロップ）を含み、対応のバンクが選択状態にある間
バンク指定信号ＢＫＬＴｉを活性状態に維持する。
【０１２３】メインロウ系制御回路３２は、また、コマ
ンドデコーダ３０の出力信号に従って、各バンクごと
に、ロウ系制御信号を生成する。プリデコーダ３５の出
力するプリデコード信号Ｘ＜１９：４＞（＝ＭＷＸ）
は、それぞれが所定数のプリデコード信号を有する複数
のグループに分割され、各グループからの１つのプリデ
コード信号により、２５６本のメインワード線のうち１
つのメインワード線を指定する。また、プリデコード信
号Ｘ＜３：０＞（＝ＳＷＸ）に従って４本のサブワード
線のうち１つのサブワード線が選択される。すなわち、
１つのメインワード線に対し４本のサブワード線が配置
される４ウェイ階層ワード線構成がメモリブロックＭＢ
０−ＭＢｎにおいて採用される。
【０１２４】図１３は、図１２に示すラッチ回路３６の
構成の一例を示す図である。図１３においては、バンク
ＢＮＫｉに対するラッチ回路の部分の構成を示す。図１
３において、ラッチ回路３６は、行活性化指示信号ＲＡ
ＣＴと図１２に示すバンクデコーダ３３からのバンク指
定信号ＢＡＳｉとを受けるＡＮＤ回路３６ａと、バンク
指定信号ＢＡＳｉとプリチャージ指示信号ＰＲＧとを受
けるＡＮＤ回路３６ｂと、ＡＮＤ回路３６ａの出力信号
の立上がりに応答してセットされかつＡＮＤ回路３６ｂ
の出力信号の立下がりに応答してリセットされるフリッ
プフロップ３６ｃを含む。このフリップフロップ３６ｃ
の出力Ｑから、バンク指定信号ＢＫＬＴｉが出力され
る。
【０１２５】行活性化指示信号ＲＡＣＴは行選択を指示
する行アクティブコマンドが印加されると、図１２に示
すコマンドデコーダ３０から出力され、また、プリチャ
ージ指示信号ＰＲＧは、バンクをプリチャージ状態に設
定するためのプリチャージコマンドが印加されると、図
１２に示すコマンドデコーダ３０から出力される。した
がって、バンク指定信号ＢＫＬＴｉは、バンクＢＮＫｉ
において行が選択状態にある間活性状態を維持する。
【０１２６】図１４は、ロウローカル制御回路のワード
線選択に関連する部分の構成を概略的に示す図である。
図１４においては、メモリブロックＭＢｊに対するロウ
ローカル制御回路ＬＲＫｊの構成を代表的に示す。この
メモリブロックＭＢｊは、バンクＢＮＫｉに含まれる。
【０１２７】図１４において、ロウローカル制御回路Ｌ
ＲＫｊは、ラッチバンク指定信号ＢＫＬＴｉを受けるイ
ンバータ４０と、インバータ４０の出力信号とラッチバ
ンク指定信号ＢＫＬＴｉとに従ってプリデコード信号Ｘ
＜１９：４＞をラッチするレベルラッチ回路４２と、ラ
ッチバンク指定信号ＢＫＬＴｉとインバータ４０の出力
信号に応答してブロック選択信号ＢＳ＜ｊ＞をラッチし
てラッチブロック選択信号ＢＳＬＴｊを生成するレベル
ラッチ回路４３と、ラッチバンク指定信号ＢＫＴＬｉと
インバータ４０の出力信号とに従ってプリデコード信号
Ｘ＜３：０＞をラッチして、ラッチプリデコード信号Ｘ
ＬＴ＜３：０＞を生成するレベルラッチ回路４４を含
む。これらのラッチ回路４２、４３および４４は、同一
構成を有するため、図１４においてはラッチ回路４２の
構成要素に対してのみ参照番号を付す。
【０１２８】レベルラッチ回路４２は、ラッチバンク指
定信号ＢＫＬＴｉとインバータ４０の出力信号に応答し
て導通するトランスミッションゲート４５と、トランス
ミッションゲート４５を介して与えられたプリデコード
信号Ｘ＜１９：４＞をラッチするインバータラッチ４６
を含む。このインバータラッチ４６により、ラッチプリ
デコード信号ＸＬＴ＜１９：４＞が生成される。
【０１２９】ロウローカル制御回路ＬＲＫｊは、さら
に、ラッチプリデコード信号ＸＬＴ＜１９：４＞をデコ
ードし、ワード線活性化タイミング信号ＲＸＴｉに従っ
てメインワード線ＭＷＬ上にメインワード線駆動信号Ｚ
ＭＷＬを伝達するメインロウデコーダ４７と、ラッチブ
ロック選択信号ＢＳＬＴｊを受けるインバータ４８と、
ワード線活性化タイミング信号ＲＸＴｉとインバータ４
８の出力信号とラッチプリデコード信号ＸＬＴ＜３：０
＞を受けるＡＮＤ回路４９と、ＡＮＤ回路４９の出力信
号をレベルシフトしてサブデコードファースト信号ＺＳ
ＤＦ＜３：０＞を生成するレベルシフタ５０と、レベル
シフタ５０の出力信号を受けて、相補サブデコード信号
ＳＤ＜３：０＞およびＺＳＤ＜３：０＞を生成するサブ
デコーダ５１を含む。
【０１３０】レベルシフタ５０は、振幅が周辺電源電圧
ＶＣＣレベルの信号を、アレイ電源電圧ＶＣＣＳよりも
高い高電圧ＶＰＰレベルの振幅の信号にレベル変換す
る。サブデコーダ５１は、レベルシフタ５０からの振幅
ＶＰＰのサブデコードファースト信号ＺＳＤＦ＜３：０
＞を受けて、振幅ＶＰＰのサブデコード信号ＳＤ＜３：
０＞と、振幅ＶＣＣＳの補のサブデコード信号ＺＳＤ＜
３：０＞を生成する。対応のサブワード線が選択される
とき、サブデコード信号ＳＤが高電圧ＶＰＰレベルのＨ
レベルとなり、補のサブデコード信号ＺＳＤがＬレベル
となる。サブデコード信号ＳＤ＜３：０＞は、サブデコ
ードファースト信号ＺＳＤＦ＜３：０＞を反転して生成
される。
【０１３１】ワード線活性化タイミング信号ＲＸＴｉ
は、選択時、周辺電源電圧レベルのＨレベルとなる信号
であり、図１１に示す中央制御ブロックＭＣＫから、バ
ンクＢＮＫｉに対して与えられる。
【０１３２】この図１４に示すロウローカル制御回路Ｌ
ＲＫｊにおいては、ラッチバンク指定信号ＢＫＬＴｉが
選択状態のＨレベルとなると、レベルラッチ回路４２−
４４それぞれにおいて、トランスミッションゲート４５
が非導通状態となり、レベルラッチ回路４２−４４がラ
ッチ状態となる。このロウローカル制御回路ＬＲＫｊの
対応のメモリブロックＭＢｊが選択された場合には、ラ
ッチブロック選択信号ＢＳＬＴｊが選択状態のＬレベル
となり、一方、対応のメモリブロックＭＢｊが非選択状
態のときには、ラッチブロック選択信号ＢＳＬＴｊがＨ
レベルとなる。
【０１３３】このラッチブロック選択信号ＢＳＬＴｊが
非選択状態のときには、インバータ４８の出力信号がＬ
レベルとなり、ＡＮＤ回路４９の出力信号はＬレベルで
あり、レベルシフタ５０からのサブデコードファースト
信号ＺＳＤＦ＜３：０＞はすべて非選択状態（Ｈレベ
ル）を維持する。一方、ラッチブロック選択信号ＢＳＬ
Ｔｊが選択状態のときには、インバータ４８の出力信号
がＨレベルとなり、ＡＮＤ回路４９が、ワード線活性化
タイミング信号ＲＸＴｉに従って、ラッチプリデコード
信号ＸＬＴ＜３：０＞をレベルシフタ５０へ与える。
【０１３４】レベルシフタ５０が、これらのラッチプリ
デコード信号ＸＬＴ＜３：０＞をレベルシフトしてサブ
デコードファースト信号ＺＳＤＦ＜３：０＞を生成す
る。ラッチプリデコード信号ＸＬＴ＜３：０＞のうち１
つが選択状態にあり、残りのラッチプリデコード信号が
非選択状態にある。非選択状態のラッチプリデコード信
号は、高電圧ＶＰＰレベルにレベルシフトされ、選択状
態のラッチプリデコード信号がＬレベルに駆動される。
したがって、サブデコードファースト信号ＺＳＤＦ＜
３：０＞において、１つのサブデコードファースト信号
が選択状態（Ｌレベル）にある。
【０１３５】所定のタイミングで、ワード線活性化タイ
ミング信号ＲＸＴｉが活性化されると、メインロウデコ
ーダ４７からのメインワード線駆動信号ＺＭＷＬがデコ
ード結果に従って駆動され、またＡＮＤ回路４９のイネ
ーブルされてその出力信号がラッチプリデコード信号Ｘ
ＬＴ＜３：０＞に従って変化する。サブデコーダ５１か
らのサブデコード信号ＳＤ＜３：０＞およびＺＳＤ＜
３：０＞とメインロウデコーダ４７からのメインワード
線駆動信号ＺＭＷＬとに従って、アドレス指定された行
に対応するサブワード線が選択状態へ駆動される。
【０１３６】一方、このバンクＢＮＫｉが非選択状態の
ときには、ラッチバンク指定信号ＢＫＬＴｉは非選択状
態のＬレベルであり、レベルラッチ回路４２−４４は、
すべて導通状態にある。ブロック選択信号ＢＳ＜ｋ：０
＞を、中央制御ブロックＭＣＫから、背骨帯ＢＢＤを介
してロウローカル制御回路ＬＲＫｎ−ＬＲＫ０へ伝達す
ることにより、メインロウデコーダ４７およびサブデコ
ーダ５１のデコーダタイミング時においては、既に、ラ
ッチブロック選択信号ＢＫＬＴｊは確定状態にあり、早
いタイミングで、ワード線選択動作を行なうことができ
る。
【０１３７】なお、プリデコード信号Ｘ＜１９：４＞
は、ロウアドレスビットＲＡ＜９：２＞から生成され、
プリデコード信号Ｘ＜３：０＞が、ロウアドレスビット
ＲＡ＜１：０＞から生成される。ブロック選択信号ＢＳ
＜ｊ＞は、メモリブロックの数に応じて適当なビット数
のロウアドレスから生成される。
【０１３８】図１５は、１つのメインワード線ＭＷＬに
関連する部分の構成を概略的に示す図である。図１５に
示すように、メインワード線ＭＷＬに対し、４本のサブ
ワード線ＳＷＬ０−ＳＷＬ３が配置される。サブワード
線ＳＷＬ０−ＳＷＬ３の各々は、サブワードドライバＳ
ＷＤ０−ＳＷＤ３によりメインワード線ＭＷＬ上のメイ
ンワード線駆動信号とサブデコード信号ＳＤ＜３：０＞
およびＺＳＤ＜３：０＞とに従って選択状態へ駆動され
る。サブワードドライバＳＷＤ０−ＳＷＤ３へは、それ
ぞれ、サブデコード信号ＳＤ０，ＺＳＤ０−ＳＤ３，Ｚ
ＳＤ３の組が与えられる。
【０１３９】サブワード線ＳＷＬ０およびＳＷＬ１とビ
ット線ＢＬ０および／ＢＬ０の交差部に対応してメモリ
セルＭＣが配置される。サブワード線ＳＷＬ２およびＳ
ＷＬ３とビット線ＢＬ１および／ＢＬ１の交差部に対応
してメモリセルＭＣが配置される。したがって、選択サ
ブワード線を特定することができれば、活性化すべきセ
ンスアンプを特定することができる。また、非選択ビッ
ト線対を特定することができるため、この非選択ビット
線対に対して設けられるビット線プリチャージ／イコラ
イズ回路を活性状態に保持することにより、非選択ビッ
ト線対の各ビット線をシールド配線としてセンス動作を
行なうことが容易にできる。
【０１４０】また、センス動作を行なうセンスアンプの
数が半減され、センス電流をほぼ半減することができ、
低消費電流かつノイズ耐性に優れた半導体記憶装置を実
現することができる。
【０１４１】なお、図１４に示すサブデコーダ５１は、
これらのサブワードドライバＳＷＤが配置されるサブワ
ードドライバ帯とセンスアンプが配置されるセンスアン
プ帯との交差部に、各サブワードドライバ帯に対応して
配置される。したがって、センスアンプ帯においては、
サブデコードファースト信号ＺＳＤＦ(３：０＞が伝達
されるだけであり、相補サブデコード信号ＳＤ＜３：０
＞およびＺＳＤ＜３：０＞をセンスアンプ帯を介して伝
達する構成に較べて配線数を低減でき、また、サブデコ
ーダにより対応のサブワードドライバ帯に配置されたサ
ブワードドライバにサブデコード信号を伝達するため、
高速でサブデコード信号を伝達してサブワード線を選択
状態へ駆動する事ができる。
【０１４２】図１６は、ロウローカル制御回路ＬＲＫｊ
のセンスアンプ識別部の構成の一例を示す図である。図
１６において、ロウローカル制御回路ＬＲＫｊは、ラッ
チプリデコード信号ＸＬＴ＜０＞およびＸＬＴ＜１＞と
ラッチブロック選択信号ＢＳＬＴｊを受ける複合ゲート
５２と、複合ゲート５２の出力信号を反転して上側セン
スアンプ帯指定信号ＢＳＬＵｊを生成するインバータ５
３と、ラッチプリデコード信号ＸＬＴ＜２＞およびＸＬ
Ｔ＜３＞とラッチブロック選択信号ＢＳＬＴｊを受ける
複合ゲート５４と、複合ゲート５４の出力信号を反転し
て下側センスアンプ帯指定信号ＢＳＬＬｊを生成するイ
ンバータ５５を含む。
【０１４３】複合ゲート５２および５４は同一構成を有
し、与えられるラッチプリデコード信号が異なるだけで
あり、図１６においては、複合ゲート５２に対する構成
要素に対し参照番号を付す。複合ゲート５２は、等価的
に、ラッチプリデコード信号ＸＬＴ＜０＞およびＸＬＴ
＜１＞を受けるＯＲ回路と、このＯＲ回路の出力信号と
ラッチブロック選択信号ＢＳＬＴｊを受けるＮＡＮＤ回
路５２ｂを含む。
【０１４４】ラッチプリデコード信号ＸＬＴ＜０＞およ
びＸＬＴ＜１＞の一方が選択状態へ駆動された場合に
は、サブワード線ＳＷＬ０およびＳＷＬ１の一方が選択
状態へ駆動される。ラッチプリデコード信号ＸＬＴ＜２
＞およびＸＬＴ＜３＞の一方が選択状態へ駆動されたと
きには、サブワード線ＳＷＬ２およびＳＷＬ３の一方が
選択状態へ駆動される。ここで、階層ワード線構成であ
り、メイン／サブワード線を区別するために、メインワ
ード線およびサブワード線を使用する。また、ラットプ
リデコード信号ＸＬＴ＜０＞−ＸＬＴ＜３＞が、それぞ
れサブワード線ＳＷＬ０−ＳＷＬ３に対応する。
【０１４５】図１７は、選択サブワード線とセンスアン
プとの対応関係を概略的に示す図である。図１７におい
て、２つの行ブロックＲＢｊおよびＲＢｊ＋１の間に、
センスアンプＳＡＢｊ＋１が配置され、また行ブロック
ＲＢｊの上側に、センスアンプＳＡＢｊが配置される。
これらのセンスアンプ帯は、交互配置型のセンスアンプ
構成を有し、対応の行ブロックの両側に交互にセンスア
ンプが各センスアンプ帯において配置される。
【０１４６】行ブロックＲＢｊにおいて、サブワード線
ＳＷＬ０またはＳＷＬ１が選択された場合には、上側の
センスアンプ帯ＳＡＢｊによりセンス動作が行なわれ
る。この状態においては、センスアンプ帯ＳＡＢｊ＋１
に含まれるセンスアンプはすべて非活性状態に維持され
る。また行ブロックＲＢｊにおいて、サブワード線ＳＷ
Ｌ２またはＳＷＬ３が選択された場合には、下側のセン
スアンプ帯ＳＡＢｊ＋１によりセンス動作が行なわれ、
センスアンプ帯ＳＡＢｊのセンスアンプは、非活性状態
を維持する。
【０１４７】同様、行ブロックＲＢｊ＋１において、サ
ブワード線ＳＷＬ０またはＳＷＬ１が選択された場合に
は、上側のセンスアンプ帯ＳＡＢｊ＋１によりセンス動
作が行なわれ、下側の図示しないセンスアンプ帯におい
ては、センスアンプは非活性状態を維持する。行ブロッ
クＲＢｊ＋１においてサブワード線ＳＷＬ２またはＳＷ
Ｌ３が選択された場合には、この図示しない行ブロック
ＲＢｊ＋１の下側のセンスアンプ帯のセンスアンプによ
りセンス動作が行なわれる。
【０１４８】したがって、任意の行ブロックにおいて、
選択サブワード線に応じて、センス動作を行なうセンス
アンプの位置は一意的に定められており、センスアンプ
の活性化の制御が容易となる。
【０１４９】図１８は、センスアンプとビット線との接
続を概略的に示す図である。図１７に示すように、セン
スアンプ帯ＳＡＢｊ＋１においては、センスアンプＳＡ
は、行ブロックＲＢｊのサブワード線ＳＷＬ２またはＳ
ＷＬ３上のメモリセルのセンス動作を行ない、一方、行
ブロックＲＢｊ＋１においては、サブワード線ＳＷＬ０
またはＳＷＬ１の上のメモリセルのセンス動作を行な
う。したがって、図１８に示すように、センスアンプＳ
Ａに対しては、隣接行ブロックにおいて異なるビット線
が電気的に結合される。すなわち、センスアンプＳＡ
は、一方の行ブロックのビット線ＢＬＬ１および／ＢＬ
Ｌ１に電気的に結合され、他方の行ブロックにおいて
は、ビット線ＢＬＲ０および／ＢＬＲ０に電気的に結合
される。ビット線ＢＬＬ０および／ＢＬＬ０は、図示し
ないセンスアンプに結合され、同様、ビット線ＢＬＲ１
および／ＢＬＲ１は、別の図示しないセンスアンプに接
続される。
【０１５０】この図１８に示すように、行ブロックに応
じてセンスアンプＳＡに接続されるビット線が異なる。
しかしながら、センスアンプＳＡは、センスアンプ帯Ｓ
ＡＢ（ＳＡＢｊ、ＳＡＢｊ＋１）において、４つのビッ
ト線に対して１つ配置されるだけであり、センスアンプ
ＳＡに対し、隣接する行ブロックの異なるビット線を容
易に電気的に接続することができる。
【０１５１】行ブロックごとに、列アドレスにより選択
されるビット線が異なるものの、メモリセルの位置は、
バンクアドレスとブロックアドレスと行アドレスと列ア
ドレスとにより指定されるため、外部データアクセスに
ついて何ら問題は生じない。
【０１５２】列選択時において、センスアンプ帯のセン
スアンプを列選択信号に従って選択することになる。こ
の列選択時において、活性状態のセンスアンプ帯に対し
て設けられた列選択ゲートを選択するように構成すれば
よい。コラムデコーダが、ロウデコーダと整列して各行
ブロックごとに配置される場合には、活性化されるセン
スアンプ帯に対応して配置されるコラムデコーダをブロ
ックアドレスに従って選択的に活性化する構成が用いら
れればよい。また、行ブロックに対し共通にコラムデコ
ーダが配置される場合には、各列選択ゲートに対し、セ
ンスアンプ活性化信号と列選択信号との論理積の信号を
各列選択用のコラム選択ゲートに与えらればよい。また
は、行ブロックごとに配置されるローカルＩＯ線をブロ
ック選択信号に従って行ブロックに共通に設けられるグ
ローバルＩＯ線に結合する。等価的にページサイズが１
／２となっているため、列選択信号を二重化する、すな
わち、隣接ビット線対に同一列アドレスを割当てる事に
より、センスアンプに接続されるビット線の位置が異な
っても、列アドレスは同一であり、活性化されたセンス
アンプに対し正確に列選択を行なうことができる。
【０１５３】［変更例］図１９は、この発明の実施の形
態３の変更例の構成を概略的に示す図である。図１９に
おいて、行ブロックＲＢｊおよびＲＢｊ＋１において、
サブワード線ＳＷＬ０−ＳＷＬ１０２３が、鏡映対称に
配置される。すなわち、行ブロックＲＢｊにおいては、
上側のセンスアンプ帯ＳＡＢｊから下側のセンスアンプ
帯ＳＡＢｊ＋１に向かって、サブワード線ＳＷＬ０−Ｓ
ＷＬ１０２３がこの順に配置される。一方、行ブロック
ＲＢｊ＋１においては、上側のセンスアンプ帯ＳＡＢｊ
＋１から下側のセンスアンプ帯（図示せず）に向かって
サブワード線ＳＷＬ１０２３からサブワード線ＳＷＬ０
がこの順に配置される。
【０１５４】この行ブロックＲＢｊおよびＲＢｊ＋１の
メモリセルの鏡映対称配置に応じて、メインロウデコー
ダおよびサブデコーダに対する信号も鏡映対称に配置さ
れる。行ブロックＲＢｊにおいてラッチプリデコード信
号ＸＬＴ＜１：０＞に従ってサブワード線ＳＷＬ０また
はＳＷＬ１が指定されて、センスアンプ帯ＳＡＢｊによ
りセンス動作が行なわれる。一方、行ブロックＲＢｊに
おいて、ラッチプリデコード信号ＸＬＴ＜３：２＞に従
ってサブワード線ＳＷＬ１０２２またはサブワード線Ｓ
ＷＬ１０２３（ＳＷＬ２またはＳＷＬ３）が指定され、
下側のセンスアンプ帯ＳＡＢｊ＋１によりセンス動作が
行なわれる。
【０１５５】したがって、行ブロックＲＢｊにおいてラ
ッチプリデコード信号ＸＬＴ＜１：０＞の１つが選択さ
れた場合には、図１６に示す構成において、センスアン
プ帯識別信号ＢＳＬＵｊが活性化され、一方、ラッチプ
リデコード信号ＸＬＴ＜３：２＞の一方が選択状態のと
きには、センスアンプ帯指定信号ＢＳＬＬｊが活性化さ
れる。一方、行ブロックＲＢｊ＋１においては、その配
置が、鏡映対称となるため、ラッチプリデコード信号Ｓ
ＬＴ＜１：０＞の１つが選択され、センスアンプ帯指定
信号ＢＳＬＬｊが活性化され、ラッチプリデコード信号
ＸＬＴ＜３：２＞の１つが選択され、センスアンプ帯指
定信号ＢＳＬＵｊが活性化される。
【０１５６】これにより、図２０に示すように、センス
アンプＳＡに対し同一列のビット線を接続して、選択ワ
ード線（サブワード線）において、対応のセンスアンプ
帯を活性化することができる。ここで、図２０におい
て、センスアンプＳＡが一方の行ブロックのビット線Ｂ
ＬＬ１および／ＢＬＬ１が接続され他方の行ブロックの
ビット線ＢＬＲ１および／ＢＬＲ１が接続される。ビッ
ト線ＢＬＬ０および／ＢＬＬ０が、図示しないセンスア
ンプに接続され、またビット線ＢＬＲ０および／ＢＬＲ
０も、図示しないセンスアンプに電気的に接続される。
【０１５７】したがって、この構成の場合、センスアン
プＳＡに対しては、隣接行ブロックの同一列のビット線
が電気的に結合される。したがって、列アドレスとし
て、センスアンプに対して接続される列選択ゲートを同
一の列選択信号により選択する事ができる。
【０１５８】この構成においても、コラムデコーダは、
行デコーダと整列して各行ブロックごとに配置されても
良く、また行ブロックにより共有される用に配置されて
も良い。
【０１５９】図２１は、ロウローカル制御回路のセンス
アンプ制御部の構成を示す図である。図２１において、
センスアンプ帯ＳＡＢｊに対しロウローカル制御回路Ｌ
ＲＫｊ−１が配置され、センスアンプ帯ＳＡＢｊ＋１に
対しロウローカル制御回路ＬＲＫｊが配置される。セン
スアンプ帯ＳＡＢｊは行ブロックＲＢｊ−１およびＲＢ
ｊにより共有され、センスアンプ帯ＳＡＢｊ＋１は、行
ブロックＲＢｊと図示しない行ブロックＲＢｊ＋１によ
り共有される。
【０１６０】ロウローカル制御回路ＬＲＫｊ−１は、セ
ンスアンプ帯指定信号ＢＳＬＬｊ−１およびＢＳＬＵｊ
を受けるＯＲ回路６０と、ＯＲ回路６０の出力信号とメ
インセンスアンプ活性化信号ＳＯＭｉを受けるＡＮＤ回
路６１を含む。このＡＮＤ回路６１からセンスアンプ活
性化信号ＳＯＥｊがセンスアンプ帯ＳＡＢｊのセンスア
ンプに与えられる。
【０１６１】ロウローカル制御回路ＬＲＫｊは、センス
アンプ帯指定信号ＢＳＬＬｊおよびＢＳＬＵｊ＋１を受
けるＯＲ回路６２と、このＯＲ回路６２の出力信号とメ
インセンスアンプ活性化信号ＳＯＭｉを受けるＡＮＤ回
路６３を含む。ＡＮＤ回路６３からセンスアンプ帯ＳＡ
Ｂｊ＋１に対するセンスアンプ活性化信号ＳＯＥｊ＋１
が出力される。
【０１６２】行ブロックＲＢｊにおいて行選択が行なわ
れた場合、ロウローカル制御回路ＬＲＫｊにおいて、セ
ンスアンプ指定信号ＢＳＬＵｊおよびＢＳＬＬｊの一方
が活性化される。したがって、メインセンスアンプ活性
化信号ＳＯＭｉが活性化されると、ＡＮＤ回路６１およ
び６３からのセンスアンプ活性化信号ＳＯＥｊおよびＳ
ＯＥｊ＋１の一方が活性化され、センスアンプ帯ＳＡＢ
ｊおよびＳＡＢｊ＋１の一方が活性化される。
【０１６３】ここで、メインセンスアンプ活性化信号Ｓ
ＯＭｉは、図１１に示す中央制御ブロックＭＣＫから選
択バンクＢＮＫｉに対して発生される信号である。
【０１６４】図２２は、ロウローカル制御回路のより具
体的な構成を示す図である。図２２においては、３つの
行ブロックＲＢａ、ＲＢｂ、およびＲＢｃに対するロウ
ローカル制御回路の構成を示す。図２２において、行ブ
ロックＲＢａにおいて、ビット線ＢＬＬａおよび／ＢＬ
Ｌａに対し、ビット線プリチャージ／イコライズ回路Ｂ
ＰＥａが設けられる。ビット線ＢＬＬａおよび／ＢＬＬ
ａは、ビット線分離ゲートＢＩＧＬａを介してセンスア
ンプＳＡａに結合される。
【０１６５】行ブロックＲＢｂにおいて、ビット線ＢＬ
ａおよび／ＢＬａが、ビット線分離ゲートＢＩＧＵｂを
介してセンスアンプＳＡａに結合され、またビット線Ｂ
Ｌｂおよび／ＢＬｂが、ビット線分離ゲートＢＩＧＬｂ
を介してセンスアンプＳＡｂに結合される。ビット線Ｂ
Ｌａおよび／ＢＬａには、ビット線プリチャージ／イコ
ライズ回路ＢＰＥＵｂが設けられ、ビット線ＢＬｂおよ
び／ＢＬｂには、ビット線プリチャージ／イコライズ回
路ＢＰＥＬｂが設けられる。
【０１６６】行ブロックＲＢｃにおいては、ビット線Ｂ
ＬＲｂおよび／ＢＬＲｂが、ビット線分離ゲートＢＩＧ
Ｕｃを介してセンスアンプＳＡｂに結合される。ビット
線ＢＬＲｂおよび／ＢＬＲｂに対して、ビット線プリチ
ャージ／イコライズ回路ＢＰＥＵｃが設けられる。
【０１６７】行ブロックＲＢｂにおいて、サブワード線
ＳＷＬａが選択されたときには、メモリセルデータがビ
ット線ＢＬａおよび／ＢＬａに読出され、サブワード線
ＳＷＬｂが選択されたときには、メモリセルＭＣのデー
タは、ビット線ＢＬｂおよび／ＢＬｂに読出される。
【０１６８】ビット線プリチャージ／イコライズ回路Ｂ
ＰＥａに対するイコライズ指示信号ＢＥＱＬａは、ラッ
チバンク指定信号ＢＫＬＴｉとセンスアンプ帯指定信号
ＢＳＬＬａとを受けるＮＡＮＤ回路７０から出力され
る。ビット線分離ゲートＢＩＧＬａに対する分離指示信
号ＢＬＩＬａは、ラッチバンク指定信号ＢＫＬＴｉとセ
ンスアンプ帯指定信号ＢＳＬＵｂを受けるＮＡＮＤ回路
７１から出力される。このＮＡＮＤ回路７１は、周辺電
源電圧ＶＣＣレベルの信号を、高電圧ＶＰＰレベルに変
換するレベル変換機能を有する。
【０１６９】センスアンプＳＡａに対するセンスアンプ
活性化信号ＳＯＥａは、センスアンプ帯指定信号ＢＳＬ
ＬａおよびＢＳＬＵｂを受けるＯＲ回路７２と、このＯ
Ｒ回路７２の出力信号とメインセンスアンプ活性化信号
ＳＯＭｉを受けるＮＡＮＤ回路７３により生成される。
【０１７０】ビット線分離ゲートＢＩＧＵｂに対する分
離指示信号ＢＬＩＵｂは、センスアンプ帯指定信号ＢＳ
ＬＬａとラッチバンク指定信号ＢＫＬＴｉを受けるＮＡ
ＮＤ回路７４により生成される。このＮＡＮＤ回路７４
も、周辺電源電圧レベルの信号を高電圧ＶＰＰレベルの
信号に変換するレベル変換機能を有している。
【０１７１】ビット線プリチャージ／イコライズ回路Ｂ
ＰＥＵｂに対するイコライズ指示信号ＢＥＱＵｂは、セ
ンスアンプ帯指定信号ＢＳＬＵｂとラッチバンク指定信
号ＢＫＬＴｉを受けるＮＡＮＤ回路７５により生成され
る。
【０１７２】ビット線プリチャージ／イコライズ回路Ｂ
ＰＥＬｂに対するイコライズ指示信号ＢＥＱＬｂは、セ
ンスアンプ帯指定信号ＢＳＬＬｂとラッチバンク指定信
号ＢＫＬＴｉを受けるＮＡＮＤ回路７６により生成され
る。
【０１７３】ビット線分離ゲートＢＩＧＬｂに対する分
離指示信号ＢＬＩＬｂは、ラッチバンク指定信号ＢＫＬ
Ｔｉとセンスアンプ帯指定信号ＢＳＬＵｃを受けるＮＡ
ＮＤ回路７７により生成される。このＮＡＮＤ回路７７
も、周辺電源電圧レベルの信号を高電圧レベルの信号に
変換するレベル変換機能を有している。
【０１７４】センスアンプＳＡｂに対するセンスアンプ
活性化信号ＳＯＥｂは、センスアンプ帯指定信号ＢＳＬ
ＬｂおよびＢＳＬＵｃを受けるＯＲ回路７８と、そのＯ
Ｒ回路７８の出力信号とメインセンスアンプ活性化信号
ＳＯＭｉを受けるＡＮＤ回路７９により生成される。
【０１７５】ビット線分離ゲートＢＩＧＵｃに対する分
離指示信号ＢＬＩＵｃは、センスアンプ帯指定信号ＢＳ
ＬＬｂとラッチバンク指定信号ＢＫＬＴｉを受けるＮＡ
ＮＤ回路８０により生成される。
【０１７６】ビット線プリチャージ／イコライズ回路Ｂ
ＰＥＵｃに対するイコライズ指示信号ＢＥＱＵｃは、ラ
ッチバンク指定信号ＢＫＬＴｉとセンスアンプ帯指定信
号ＢＳＬＵｃを受けるＮＡＮＤ回路８１により生成され
る。
【０１７７】なお、ビット線イコライズ指示信号を生成
するＮＡＮＤ回路７０、７５、７６、および８１は、そ
れぞれレベル変換機能を有していて、高電圧レベルのビ
ット線プリチャージ／イコライズ指示信号を生成しても
よい。
【０１７８】この図２２に示す構成において、センスア
ンプ帯指定信号ＢＳＬＬａは、行ブロックＲＢａが選択
されたときに、センスアンプＳＡａを含むセンスアンプ
帯が使用されることを示す。センスアンプ帯指定信号Ｂ
ＳＬＵｂは、行ブロックＲＢｂが選択され、センスアン
プＳＡａを含むセンスアンプ帯においてセンス動作が行
われることを示す。センスアンプ帯指定信号ＢＳＬＬｂ
は、行ブロックＲＢｂが選択され、センスアンプＳＡｂ
を含むセンスアンプ帯においてセンス動作が行われるこ
とを示す。センスアンプ帯指定信号ＢＳＬＵＣは、行ブ
ロックＲＢｃが選択されて、センスアンプＳＢｂに含む
センスアンプ帯によりセンス動作が行なわれることを示
す。
【０１７９】今、行ブロックＲＢｂにおいてサブワード
線ＳＷＬａが選択された状態を考える。この状態におい
ては、ビット線ＢＬａおよび／ＢＬａにメモリセルデー
タが読出されるため、センスアンプＳＡａによりセンス
動作が行なわれる。したがって、この場合、センスアン
プ帯指定信号ＢＳＬＵｂが活性状態のＨレベルとなり、
残りのセンスアンプ帯指定信号ＢＳＬＬａ、ＢＳＬＬ
ｂ、およびＢＳＬＬｃはすべて非活性状態のＬレベルで
ある。ＮＡＮＤ回路７５からのイコライズ指示信号ＢＥ
ＱＵｂがＬレベルとなり、ビット線プリチャージ／イコ
ライズ回路ＢＰＥＵｂが非活性される。
【０１８０】一方、ＮＡＮＤ回路７４は、センスアンプ
帯指定信号ＢＳＬＬａがＬレベルの非選択状態であるた
め、分離指示信号ＢＬＩＵｂをＨレベル（高電圧レベ
ル）に維持する。一方、ＮＡＮＤ回路７１は、センスア
ンプ帯指定信号ＢＳＬＵｂがＨレベルとなるため、ラッ
チバンク指定信号ＢＫＬＴｉの活性化とともに、分離指
示信号ＢＬＩＬａをＬレベルに駆動し、ビット線分離ゲ
ートＢＩＧＬａを非導通状態とする。センスアンプＳＡ
ａは、ビット線ＢＬＬａおよびおよび／ＢＬＬａから分
離され、一方、ビット線ＢＬａおよび／ＢＬａはセンス
アンプＳＡａに接続される。
【０１８１】また、ＮＡＮＤ回路７０は、センスアンプ
帯指定信号ＢＳＬＬａが非選択状態のＬレベルであるた
め、イコライズ指示信号ＢＥＱＬａをＨレベルに維持
し、ビット線プリチャージ／イコライズ回路ＢＰＥａ
は、ビット線ＢＬＬａおよび／ＢＬＬａに対するプリチ
ャージ動作を継続する。
【０１８２】一方、センスアンプ帯指定信号ＢＳＬＬｂ
がＬレベルであるため、イコライズ指示信号ＢＥＱＬｂ
が、Ｈレベルを維持し、ビット線ＢＬｂおよび／ＢＬｂ
は、ビット線プリチャージ／イコライズ回路ＢＰＥＬｂ
によりプリチャージ状態を維持する。また、分離指示信
号ＢＬＩＬｂが、センスアンプ帯指定信号ＢＳＬＵｃが
Ｌであるため、Ｈレベル（高電圧レベル）を維持し、ビ
ット線分離ゲートＢＩＧＬｂは、導通状態を維持する。
また、同様、ＮＡＮＤ回路８０は、センスアンプ帯指定
信号ＢＳＬＬｂがＬレベルであるため、分離指示信号Ｂ
ＬＩＵｃをＨレベル（高電圧レベル）に維持し、ビット
線分離ゲートＢＩＧＵｃは導通状態を維持する。
【０１８３】さらに、ＮＡＮＤ回路８１は、センスアン
プ帯指定信号ＢＳＬＵｃがＬレベルであるため、イコラ
イズ指示信号ＢＥＱＵｃをＨレベルに維持し、ビット線
ＢＬＲｂおよび／ＢＬＲｂは、ビット線プリチャージ／
イコライズ回路ＢＰＥＵｃによりプリチャージされかつ
イコライズされる状態を維持する。
【０１８４】この状態において、メインセンスアンプ活
性化信号ＳＯＭｉに従ってセンスアンプ活性化信号ＳＯ
Ｅａが活性化され、センスアンプＳＡａによるデータの
検知、増幅およびラッチが行なわれる。このとき、ビッ
ト線プリチャージ／イコライズ回路ＢＰＥＬｂは、活性
状態を維持しており、ビット線ＢＬｂおよび／ＢＬｂ
は、その電圧レベルがプリチャージ電圧レベルに固定さ
れ、シールド配線として機能する。
【０１８５】この図２２に示すロウローカル制御回路の
構成を利用することにより、メモリセルデータが読出さ
れたビット線対とセンスアンプを共有するビット線対の
みが対応のセンスアンプから切離されて、メモリセルの
データのセンス動作が行なわれる。
【０１８６】なお、この図２２に示すメモリセルのビッ
ト線の配置において、センスアンプに対しては同一列の
ビット線が接続されてもよく、また１列ずれた列のビッ
ト線対がセンスアンプを共有してもよい。
【０１８７】［変更例］図２３は、この発明の実施の形
態３の変更例の構成を概略的に示す図である。図２３に
おいて、行ブロックＲＢＡの列方向の一方側にバンクＡ
センスアンプ帯ＳＡＢＡが配置され、行ブロックＲＢＡ
と行ブロックＲＢＢの間にバンクＢセンスアンプ帯ＳＡ
ＢＢが配置される。行ブロックＲＢＡのビット線対ＢＬ
Ｐａとサブワード線ＳＷＬＡの交差部に配置されるメモ
リセルは、バンクＡセンスアンプ帯ＳＡＢＡのセンスア
ンプに結合される。一方、行ブロックＲＢＡにおいて、
サブワード線ＳＷＬＢとビット線対ＢＬＰｂの交差部に
対応して配置されるメモリセルのデータは、バンクＢセ
ンスアンプ帯ＳＡＢＢにより検知、増幅される。
【０１８８】バンクＡセンスアンプ帯ＳＡＢＡに対して
ローカル制御回路８５が設けられ、バンクＢセンスアン
プ帯ＳＡＢＢに対しては、ローカル制御回路８６が設け
られる。ローカル制御回路８５に対しては、ラッチバン
ク指定信号ＢＳＬＴＡとこのバンクＡセンスアンプ帯Ｓ
ＡＢＡを共有するメモリブロックを特定するラッチブロ
ック選択信号ＢＳＡとが与えられる。ローカル制御回路
８６に対しては、バンクＢを指定するラッチバンク指定
信号ＢＳＬＴＢと、このバンクＢセンスアンプ帯ＳＡＢ
Ｂを共有するメモリブロックを特定するブロック選択信
号ＢＳＢが与えられる。
【０１８９】この図２３に示すようにローカル制御回路
８５および８６に対し、バンク指定信号ＢＳＬＴＡおよ
びＢＳＬＴＢを与えることにより、この１つの行ブロッ
クＲＢＡを２つのバンクに分割することができ、容易に
マルチバンク構成の半導体記憶装置を実現することがで
きる。
【０１９０】このローカル制御回路８５および８６の構
成においては、図２２に示すローローカル制御回路の構
成において、センスアンプ帯特定信号ＢＳＬＬａ、ＢＳ
ＬＵｂ、ＢＳＬＬｂ、ＢＳＬＵｃに代えて、ブロック選
択信号が用いられ、それぞれのブロック選択信号と対応
のバンクを特定するラッチバンク指定信号に従ってセン
ス動作に関連する回路の制御が行なわれる。
【０１９１】また、ワード線構成として、非階層ワード
線構成であっても、同様の効果を得ることができる。
【０１９２】以上のように、この発明の実施の形態３に
従えば、１本別の対のビット線を間においてビット線対
を構成しており、１つのワード線選択で、ツインセルモ
ードでデータの読出／書込を行なうことができる。ま
た、活性化されるセンスアンプの数を半減することがで
き、応じて消費電流を低減することができる。
【０１９３】［実施の形態４］図２４は、この発明の実
施の形態４に従うメモリセルアレイのレイアウトを概略
的に示す図である。この図２４において、列方向に沿っ
て活性領域ＡＲが整列して配置される。この活性領域Ａ
Ｒにおいては、先の実施の形態３と同様、列方向に隣接
する２ビットのメモリセルが形成される。この活性領域
ＡＲと整列して、列方向に沿って、ビット線ＢＬ０およ
び／ＢＬ０が配置される。したがって、メモリセルピッ
チで、１本のビット線が配置されるため、ビット線のピ
ッチ条件を緩和することができる。
【０１９４】メモリセルＭＣ０が、コンタクトＣＮＴを
介してビット線ＢＬ０に接続され、メモリセルＭＣ２
が、コンタクトを介してビット線／ＢＬ０に接続され
る。したがって、ワード線ＷＬ１を選択した場合、これ
らのメモリセルＭＣ０およびＭＣ２の記憶データがそれ
ぞれ、ビット線ＢＬ０および／ＢＬ０に読出される。し
たがって、ツインセルモードでデータを記憶する場合、
ツインセルユニットは、メモリセルＭＣ０およびＭＣ２
で構成される。
【０１９５】セルプレート電極線ＣＰ０−ＣＰ２は、先
の実施の形態１から３と同様、ワード線ＷＬ０−ＷＬ３
と同一配線層に形成されている。
【０１９６】図２５は、この発明の実施の形態４に従う
メモリセルとビット線の接続を示す図である。ツインセ
ルモードでのデータを記憶する場合、ツインセルユニッ
トＴＭＵは、メモリセルＭＣ０およびＭＣ２で構成され
る。メモリセルＭＣ０がビット線ＢＬに接続され、メモ
リセルＭＣ２がビット線／ＢＬに接続される。これらの
ビット線ＢＬおよび／ＢＬは、メモリセルのピッチ当り
１つのビット線が配置されるように対をなして配置され
る。したがって、センスアンプＳＡの行方向のピッチ条
件が緩和されるため、余裕を持ってセンスアンプＳＡを
配置することができる。
【０１９７】図２６は、この発明の実施の形態４に従う
半導体記憶装置のアレイ部の構成を概略的に示す図であ
る。図２６においては、４つの行ブロックＲＢ０−ＲＢ
３を代表的に示す。行ブロックＲＢ０―ＲＢ３それぞれ
においてビット線対ＢＬＰが配置される。ビット線対Ｂ
ＬＰを構成するビット線ＢＬおよび／ＢＬのピッチ条件
は、十分に緩和されている。したがって、行ブロックＲ
Ｂ０およびＲＢ１により共有されるセンスアンプ帯ＳＡ
Ｂ０においては、これらの行ブロックＲＢ０およびＲＢ
１に含まれるビット線対ＢＬＰそれぞれに対応してセン
スアンプＳＡが配置される。行ブロックＲＢ１およびＲ
Ｂ２の間には、センスアンプ帯は配置されない。また行
ブロックＲＢ２およびＲＢ３の間にセンスアンプ帯ＳＡ
Ｂ１が配置され、このセンスアンプ帯ＳＡＢ１において
は、行ブロックＲＢ２およびＲＢ３に含まれるビット線
対に対応してセンスアンプが配置される。
【０１９８】したがって、従来のＤＲＡＭにおいて一般
的に用いられているように、センスアンプを行ブロック
の両側に交互に配置する必要がなくなり、センスアンプ
帯の個数半減することができ、アレイ面積を低減するこ
とができる。
【０１９９】なお、この実施の形態４に従うメモリセル
の配置においては、隣接ビット線が対をなしており、１
行のメモリセルが選択ワード線に従ってすべて選択され
る。
【０２００】以上のように、この発明の実施の形態４に
従えば、活性領域に整列してビット線を配置しており、
ビット線の行方向のピッチ条件が緩和され、余裕をもっ
てセンスアンプを配置することができる。これにより、
１つのセンスアンプ帯において、対応の行ブロックのビ
ット線すべてに対してセンスアンプを配置することがで
き、センスアンプ帯の個数を低減でき、応じてアレイ面
積を低減することができる。
【０２０１】［実施の形態５］図２７は、この発明の実
施の形態５に従う半導体記憶装置のアレイ部のレイアウ
トを概略的に示す図である。図２７において、列方向に
連続的に活性領域ＡＲが延在して配置される。これらの
活性領域ＡＲそれぞれに対し、２本のビット線が列方向
に延在してかつ活性領域ＡＲに整列して配設される。
【０２０２】行方向においては、先の実施の形態と同
様、セルプレート電極線ＣＰ０−ＣＰ２とワード線ＷＬ
とが同一配線層に形成される。
【０２０３】この図２７に示すレイアウトにおいては、
活性領域ＡＲが連続的に列方向に延在しており、セルプ
レート電極線を共有するＤＲＡＭセルは、キャパシタを
共有する。そこで、このセルプレート電極線の両側のコ
ンタクトにより取囲まれる領域により、１つの単位メモ
リセルをＭＣ４およびＭＣ５をそれぞれ形成する。この
コンタクトの両側に、それぞれ異なるポートに対応する
ワード線ＷＬ０ｂおよびＷＬ１ａおよびＷＬ１ｂおよび
ＷＬ２ａを配置する。したがって、単位メモリセルＭＣ
は、２トランジスタ／１キャパシタ型構造を有する。
【０２０４】隣接ビット線は、異なるポートのビット線
であり、図２７において、ビット線ＢＬａ、ＢＬｂ、／
ＢＬａおよび／ＢＬｂが、順次この順に配置される。ツ
インセルモードでのデータ記憶時において、２ポートツ
インセルユニットＰＴＭＵの単位メモリセルＭＣ４およ
びＭＣ５にデータを記憶する。たとえばワード線ＷＬ１
ａを選択した場合、メモリセルＭＣ４およびＭＣ５のデ
ータがビット線ＢＬａおよび／ＢＬａ上に読出される。
一方ワード線ＷＬ１ｂを選択した場合、メモリセルＭＣ
４およびＭＣ５の記憶データが、ビット線ＢＬｂおよび
／ＢＬｂ上に読出される。したがって、単位セルとし
て、２トランジスタ／１キャパシタ型構造の２ポートセ
ルを実現し、かつこの２つの単位セルを用いて相補デー
タを記憶することにより、ツインセルモードでデータを
記憶することができる。
【０２０５】図２８は、図２７に示すレイアウトの電気
的等価回路を示す図である。図２８において、２ポート
ツインセルユニットＰＴＭＵは、２つの単位セルＭＣ４
およびＭＣ５で構成される。これらの単位セルＭＣ４お
よびＭＣ５は同一構成を有するため、図２８において
は、単位セルＭＣ４に対して、その構成要素に参照番号
を付す。単位セルＭＣ４は、キャパシタＣＴと、ワード
線ＷＬ１ａ上の信号に応答してキャパシタＣＴビット線
ＢＬａに接続するアクセストランジスタＴＲ１と、ワー
ド線ＷＬ１ｂ上の信号に応答してキャパシタＣＴビット
線ＢＬｂに接続するアクセストランジスタＴＲ２を含
む。
【０２０６】ビット線ＢＬａおよび／ＢＬａに対して
は、ポートＡに対するセンスアンプＳＡＰＡが配置さ
れ、ビット線ＢＬｂおよび／ＢＬｂに対しては、ポート
Ｂに対するセンスアンプＳＡＰＢが配置される。
【０２０７】ワード線ＷＬ１ａ選択時において、ビット
線ＢＬａおよび／ＢＬａに、２ポーとツインセルＰＴＭ
Ｕの記憶データが読み出され、この記憶データがセンス
アンプＳＡＰＡにより増幅されてラッチされる。この状
態において、ワード線ＷＬ１ｂを選択状態へ駆動した場
合、この２ポートツインセルユニットＰＴＭＵの記憶デ
ータがビット線ＢＬｂおよび／ＢＬｂ上に読出され、ポ
ートＢに対するセンスアンプＳＡＰＢにより増幅されて
ラッチされる。したがって、このセンスアンプＳＡＰＡ
およびＳＡＰＢに対し、それぞれ別々のポートＡおよび
ポートＢを介してアクセスすることができる。
【０２０８】ＡポートのセンスアンプＳＡＰＡを、デー
タ読出用のリードポートに結合し、Ｂポーとのセンスア
ンプＳＡＰＢを、データ書込を行なうためのライトポー
トに結合する。データの書込および読出を別々のポート
を介して行なうことができ、１つのポート介してデータ
の書込および読出を時分割的に行なう構成に比べてアク
セス時間を大幅に短縮することができる。
【０２０９】図２９は、この発明の実施の形態５に従う
半導体記憶装置の全体の構成を概略的に示す図である。
図２９においては、ポートＡが、データ読出ポートとし
て用いられ、ポートＢが、データ書込ポートとして用い
られる場合の構成を示す。
【０２１０】図２９において、メモリアレイは、行ブロ
ックＲＢ０−ＲＢｎに分割される。この行ブロックＲＢ
０−ＲＢｎの間の領域および列方向における外部の領域
に、リードポートセンスアンプ帯ＲＰＳＢおよびライト
ポートセンスアンプ帯ＷＰＳＢが交互に配置される。図
２９においては、リードポートセンスアンプ帯ＲＰＳＢ
０−ＲＰＳＢｋがおよびライトポートセンスアンプ帯Ｗ
ＰＳＢ０−ＷＰＳＢｋが配置される。ここでｋ＝ｎ／２
である。１つの行ブロックについて、リードポートセン
スアンプ帯とライトポートセンスアンプ帯とが対向して
配置される。
【０２１１】行ブロックＲＢ０−ＲＢｎに対応して、ロ
ーカル制御回路ＬＣＣＴ０−ＬＣＣＴｎが配設される。
これらのローカル制御回路ＬＣＣＴ０−ＬＣＣＴｎは、
それぞれリードポート制御回路ＲＣＴＬおよびライトポ
ート制御回路ＷＴＣＴＬの制御の下に選択的に活性化さ
れ、メモリセル行の選択およびセンスアンプの活性化を
行なう。
【０２１２】同一アドレスに対するデータの書込および
読出の競合を仲裁するために、仲裁回路ＡＢＴＲが設け
られる。この仲裁回路ＡＢＴＲは、同一アドレスに対し
データ書込とデータ読出が同時に行なわれた場合、デー
タ読出を先に行なうように仲裁を実行する。この仲裁回
路ＡＢＴＲは、同一行にアクセスする場合、同時に同一
アドレスのワード線が選択されると、２ポートツインセ
ルユニットに記憶されたキャパシタの充電電圧が、ポー
トＡビット線およびポートＢビット線に同時に読み出さ
れるため、ビット線読出電圧が分散され、ツインセルモ
ードの利点が損なわれる。したがって、同時に同一行に
異なるポートがアクセスするのは禁止する必要があり、
この同一行アドレスに対する同時アクセスが、仲裁回路
により仲裁される。
【０２１３】上述のアクセス競合の仲裁においては、リ
ードポートにおけるセンスアンプのセンス動作が完了し
てからライトポートからの書き込み動作を開始するよう
に、内部動作のタイミングが制御される。このタイミン
グ制御は、例えば、リードポートのセンス動作完了指示
信号(標準ＤＲＡＭにおけるコラムロック信号に対応す
る)をこのアクセス競合検出時において有効としてライ
トポートのアクセスを待ち合わせる事により、実現され
る。
【０２１４】リードポートセンスアンプ帯ＲＰＳＢ０−
ＲＰＳＢｋは、読出データバスＲＤＤＢを介してデータ
読出回路ＤＲＫに結合され、ライトポートセンスアンプ
帯ＷＰＳＢ０−ＷＰＳＢｋは、書込データバスＷＲＤＢ
を介してデータ書込回路ＤＷＫに結合される。リードポ
ートセンスアンプ帯ＲＰＳＢ０−ＲＰＳＢｋは、それぞ
れ対応の行ブロックにおいてリードビット線対ＢＬＰＲ
に結合され、ライトポートセンスアンプ帯ＷＰＳＢ０−
ＷＰＳＢｋは、対応の行ブロックにおいて、ライトビッ
ト線対ＢＬＰＷに結合される。したがって、この行ブロ
ックＲＢ０−ＲＢｎにおいて、リードポートセンスアン
プ帯ＲＰＳＢ１−ＲＰＳＢｋは、隣接行ブロックのリー
ドビット線対ＢＬＰＲにより共有されるシェアードセン
スアンプ構成となり、また、ライトポートセンスアンプ
帯ＷＰＳＢ０−ＷＰＳＢｋ−１も、隣接行ブロックのラ
イトビット線対ＢＬＰＷにより共有されるシェアードセ
ンスアンプ構成となる。
【０２１５】したがって、ローカル制御回路ＬＣＣＴ０
−ＬＣＣＴｎの各々は、通常のシェアードセンスアンプ
構成におけるビット線対とセンスアンプ帯との接続と同
様の制御を実行する。すなわちリードポート制御回路Ｒ
ＰＣＴＬが、動作モードを指示するコマンドＣＭＤに従
ってデータ読出の動作制御を行なう場合、ローカル制御
回路ＬＣＣＴ０−ＬＣＣＴｎに含まれるリードポート用
ローカル制御回路の制御の下に、選択行ブロックのリー
ドビット線対ＢＬＰＲを対応のリードポートセンスアン
プ帯ＲＰＳＢに結合し、かつこの選択行ブロックと対を
なす行ブロックのリードビット線対を対応のリードポー
トセンスアンプ帯から分離する。他の非選択行ブロック
においては、リードビット線対は、すべてプリチャージ
状態を維持する。このビット線分離の完了後に選択行ブ
ロックに対して配置されたリードポート用ロウデコーダ
が活性化されて行選択を行なう。
【０２１６】したがって、このような２ポート構成の場
合であっても、ローカル制御回路の構成は、図２２に示
す構成と同様の構成を利用することができ、センスアン
プ帯指定信号ＢＳＬＬおよびＢＳＬＵに代えて、リード
ポート制御回路ＲＰＣＴＬおよびライトポート制御回路
ＷＰＣＴＬの制御の下に生成されるブロック選択信号
（ポート情報を含む）に従って、このセンスアンプ帯と
行ブロックの接続およびセンスアンプ帯の活性化の制御
が行なわれればよい。
【０２１７】ワード線の選択時においては、それぞれリ
ードポート用ロウデコーダおよびライトポート用ロウデ
コーダが設けられており、リードポート制御回路ＲＰＣ
ＴＬおよびライトポート制御回路ＷＰＣＴＬの制御によ
り、この選択ポートに応じたロウデコーダが活性化され
てワード線が選択される。
【０２１８】仲裁回路ＡＢＴＲは、単に、データを読出
する前に、書込データによりデータが破壊されるのを防
止する仲裁を行なうだけであり、通常の仲裁回路で構成
される。
【０２１９】また、この２ポートメモリに対するアクセ
スのシーケンスは、仕様で定められてもよく、またこの
アクセス競合時の仲裁は、外部のコントローラにより実
行されてもよい。
【０２２０】この図２９に示す構成の場合においても、
リードアクセスとライトアクセスとが交互にまたは択一
的に行なわれる場合、リードポートにアクセスしている
ときは、リードポート用ビット線対の間に配設されるラ
イト用ビット線対が、対応のビット線プリチャージ／イ
コライズ回路により所定の電圧レベルに保持される。ま
た、ライトポートにアクセスする場合には、このライト
ポート用ビット線対の間にあるリード用ビット線対が、
対応のプリチャージ／イコライズ回路により所定のプリ
チャージ電圧レベルに保持される。
【０２２１】また、リードポートワード線とライトポー
トワード線とがともに選択状態にある場合、リードポー
トワード線が選択状態に駆動された後にライトポートワ
ード線が選択状態に駆動されるか、またはその逆であ
り、先にアクセスされたポートのビット線は、対応のセ
ンスアンプによりそれらの電圧レベルはラッチされてい
る。この場合、電圧レベルがラッチされたビット線が後
から選択される別ポートのビット線に対するシールド配
線として機能する。
【０２２２】したがって、いずれの場合においても、隣
接ビット線がシールドビット線として機能し、メモリセ
ルキャパシタがビット線の下層に形成されるＣＵＢ構造
のメモリセルを用いて、ＣＯＢ構造並みのビット線ノイ
ズに強いアレイ構成を実現することができる。
【０２２３】また、メモリトランジスタを形成する活性
領域は、列方向に連続して直線的に延在しており、行方
向においてこの活性領域が突出する領域はなく、高密度
で、活性領域を行方向に配設することができる。
【０２２４】今、図２９に示す構成において、ポートＡ
がリードポート、ポートＢがライトポートとして使用さ
れているが、このポートＡおよびポートＢが、それぞ
れ、データの入出力を行なうポートとして利用されても
よい。データの書込および読出をそれぞれ別々のポート
を介して行なうことにより、データ書込とデータ読出を
並行して実行することができ、データアクセスを高速化
することができる。
【０２２５】図３０は、この発明の実施の形態５におけ
るワード線の配置の一例を示す図である。図３０におい
ては、Ａポート用メインワード線ＭＷＬａに対して、Ａ
ポート用サブワード線ＳＷＬ０ａ−ＳＷＬ３ａが配設さ
れ、Ｂポート用メインワード線ＭＷＬｂに対して、Ｂポ
ート用サブワード線ＳＷＬ０ｂ−ＳＷＬ３ｂが配設され
る。したがって、ＡポートおよびＢポートそれぞれに対
して４ウェイ階層ワード線構成が利用される。Ａポート
用サブワード線ＳＷＬ０ａ−ＳＷＬ３ａとＢポート用サ
ブワード線ＳＷＬ０ｂ−ＳＷＬ３ｂは、列方向において
交互に配置される。リードポート用サブワード線ＳＷＬ
０ａ−ＳＷＬ３ｂに対して、サブワードドライバＳＷＤ
ａがそれぞれ配設され、また、Ｂポート用サブワード線
ＳＷＬ０ｂ−ＳＷＬ３ｂに対してサブワードドライバＳ
ＷＤｂが配設される。
【０２２６】これらのサブワードドライバＳＷＤａおよ
びＳＷＤｂは、サブワードドライバ帯において交互に配
設される。したがって、サブワード線の間隔が小さい場
合でも、十分余裕をもってサブワードドライバＳＷＤａ
およびＳＷＤｂを配設することができる。
【０２２７】また、この構成においても、ワード線は、
８ウェイ階層ワード線構成であってもよく、また、非階
層ワード線構成であってもよい。
【０２２８】以上のように、この発明の実施の形態５に
従えば、活性領域を列方向に直線的に延在させて、セル
プレート電極とワード線とを同一配線層に形成してお
り、ツインセルモードで動作する２ポートメモリを容易
に実現することができる。また、ビット線対の間に別の
ポートのビット線を配設しており、この間に介挿される
ビット線をシールドビット線として利用することがで
き、ノイズ耐性の優れたメモリアレイ構造を実現するこ
とができる。
【０２２９】［実施の形態６］図３１（Ａ）は、この発
明の実施の形態６に従うメモリアレイのレイアウトを概
略的に示す図である。この図３１（Ａ）においては、列
方向に整列して配置される２ビットのＤＲＡＭセルを形
成する活性領域ＡＲが、列方向に整列して配置される。
各メモリセルピッチで、ビット線ＢＬ（ＢＬ０，／ＢＬ
０）が配置される。ワード線ＷＬ（ＷＬ０−ＷＬ３）と
セルプレート電極線ＣＰが同一配線層に形成される。こ
の実施の形態６においては、セルプレート電極線が、ツ
インセルモード時の記憶単位となるツインセルユニット
ＴＭＵごとに分離される。すなわち、図３１（Ａ）にお
いてメモリセル（ＤＲＡＭセル）ＭＣ６およびＭＣ７に
共通にセルプレート電極線ＣＰａが配設され、このセル
プレート電極線ＣＰａは、他のツインセルユニットのＤ
ＲＡＭセルのセルプレート電極線ＣＰと分離される。こ
れらは、他のセルプレート電極線ＣＰｂ−ＣＰｄにおい
ても同様である。加えて、これらのセルプレート電極線
ＣＰａ−ＣＰｄ、およびＣＰは、すべてフローティング
状態に保持される。
【０２３０】図３１（Ｂ）は、この図３１（Ａ）に示す
ツインセルユニットＴＭＵの電気的等価回路を示す図で
ある。図３１（Ｂ）において、ＭＤＲＡＭセル（メモリ
セル）ＭＣ６が、キャパシタＭＱとアクセストランジス
タＴＱとを含む。これらのメモリセルＭＣ６およびＭＣ
７のストレージノードＳＮａおよびＳＮｂの間に、これ
らのメモリセルＭＣ６およびＭＣ７のキャパシタが直列
に接続される。セルプレートノードＣＰＮは、したがっ
て、これらのストレージノードＳＮａおよびＳＮｂの電
圧を容量分割した電圧レベルに保持される。
【０２３１】今、図３２に示すように、ストレージノー
ドＳＮａにＨレベルデータが書込まれ、ストレージノー
ドＳＮｂにＬレベルデータが書込まれた状態を考える。
この場合、セルプレートノードＣＰＮは、この中間電圧
レベル（ＶＣＣＳ／２）の電圧レベルである。ストレー
ジノード−基板領域間リーク電流により、ストレージノ
ードＳＮａの電圧レベルが、時間経過とともに低下する
と、このストレージノードＳＮａの電圧低下が、容量結
合により、セルプレートノードＣＰＮに伝達され、次い
でストレージノードＳＮｂに伝達される。したがって、
このストレージノードＳＮｂの電圧レベルも、ストレー
ジノードＳＮａの電圧低下に伴って低下する。
【０２３２】したがって、このストレージノードＳＮａ
およびＳＮｂの間の電圧差Ｖａは、時間が経過しても、
一定である。したがって、ツインセルユニットＴＭＵ選
択時ビット線ＢＬ０および／ＢＬ０に現われる電圧差
は、このリーク電流が生じても、同じであり、ビット線
ＢＬ０ビット線ＢＬ０および／ＢＬ０の間の電圧差（読
出電圧）は、一定でありる。原理的に、ストレージノー
ドＳＮｂと基板領域との間が順バイアス状態となるま
で、安定にデータを保持し、かつデータを読出してセン
ス動作を行なうことができる。また、このストレージノ
ードＳＮａおよびＳＮｂの電圧レベルがリーク電流によ
り低下しても、ツインセルユニットＴＭＵを選択して、
対応のセンスアンプを動作させることにより、これらの
ストレージノードＳＮａおよびＳＮｂの電圧レベルは元
のＨレベルおよびＬレベルの電圧レベルに復帰する。
【０２３３】したがって、このセルプレート電極線を、
ツインセルユニットごとに分割構造とし、かつフローテ
ィング状態に保持することにより、データ保持特性が大
幅に優れた半導体記憶装置を実現することができる。
【０２３４】［実施の形態７］図３３は、この発明の実
施の形態７に従うメモリセルアレイのレイアウトを概略
的に示す図である。この図３３に示すレイアウトにおい
ては、２ビットのＤＲＡＭセルを形成する活性領域ＡＲ
が列方向に並列してかつ互いに分離されて配置される。
セルプレート電極線ＣＰ０−ＣＰ２およびワード線ＷＬ
０−ＷＬ３が同一配線層にそれぞれ形成される。これら
のセルプレート電極線ＣＰ０−ＣＰ３は分割構造であっ
ても良く、また行方向に延在して配置されても良い。
【０２３５】活性領域ＡＲと整列して、導電線１０１
ａ、１０２ａ、１０２ｂおよび１０１ｂが配設される。
導電線１０１ａおよび１０２ｂが列方向に整列して配置
され、また導電線１０２ａおよび１０１ｂが、列方向に
整列して配置される。
【０２３６】セルプレート電極線ＣＰ１の上部領域にお
いて、導電線１０１ａがたとえば第２層メタル配線１０
０により、導電線１０１ｂにバイアホール１０４ａおよ
び１０４ｂを介して接続される。導電線１０２ａは、こ
のセルプレート電極線ＣＰ１上に、交差用配線１００と
交差するように、この導電線１０２ａおよび１０２ｂと
同相の配線１０３により相互接続される。したがって、
導電線１０１ａおよび１０１ｂがビット線／ＢＬ０を構
成し、導電線１０２ａおよび１０２ｂが、導電線を構成
する。
【０２３７】このセルプレート電極線ＣＰ１上におい
て、これらのビット線ＢＬ０および／ＢＬ０が交差部を
有し、その位置が交換される。このビット線が交差部に
おいて位置を交換する構成はいわゆる「ツイストビット
線」構成と呼ばれており、ビット線間結合容量を低減
し、また隣接ビット線に同相ノイズを重畳させる事によ
り、ビット線間結合ノイズを低減することができる。
【０２３８】セルプレート電極線ＣＰ０−ＣＰ２は、列
方向の幅の広い配線であり、このセルプレート電極線上
の領域において、ビット線交差部を余裕をもって形成す
ることができる。
【０２３９】また、セルプレート電極線ＣＰが分割構造
を有していて２ポートツインセルユニットが形成されて
もよい。２ポ−トツインセルユニット構造の場合、異な
る行アドレスに対しほぼ同時にアクセスされてセンス動
作が行なわれる場合がある。このような場合において、
ツイストビット線構造により、容量結合ノイズを低減し
て安定にセンス動作を行なうことができる。
【０２４０】図３４は、この発明の実施の形態７に従う
メモリアレイの電源等価回路を示す図である。この図３
４においては、ビット線対の間に他のビット線対のビッ
ト線が配置されるツイストビット線構造を示す。ツイン
セルユニットの単位メモリセルは、２ポートメモリセル
であっても良く、実施の形態３におけるメモリセル構造
であっても良い。図３４においては、２ポートツインセ
ルユニットＰＴＭＵに対するツイストビット線構造を一
例として示す。
【０２４１】図３４において、２ポートツインセルユニ
ットＰＴＭＵに対し、ビット線ＢＬａおよび／ＢＬａお
よびＢＬｂおよび／ＢＬｂが設けられる。ビット線ＢＬ
ａおよび／ＢＬａは、ポートＡ用のセンスアンプＳＡａ
に結合され、ビット線ＢＬｂおよび／ＢＬｂは、ポート
ｂ用のセンスアンプＳＡｂに結合される。このセルプレ
ート電極配線領域ＣＰａにおいて、ビット線ＢＬａおよ
び／ＢＬａに交差部が設けられ、セルプレート電極配線
領域ＣＰＢにおいて、ビット線ＢＬｂおよび／ＢＬｂに
交差部が設けられる。さらに、セルプレート電極配線領
域ＣＰＣ上において、ビット線ＢＬａおよび／ＢＬａに
交差部が設けられる。
【０２４２】ポートＡに対するビット線ＢＬａおよび／
ＢＬａとポートＢに対するビット線ＢＬｂおよび／ＢＬ
ｂにおいては、交互に交差部が設けられる。したがっ
て、これらのビット線ＢＬａおよび／ＢＬａとビット線
ＢＬｂおよび／ＢＬｂにおいて、容量結合ノイズが生じ
た場合、ビット線ＢＬｂおよび／ＢＬｂまたはビット線
ＢＬａおよび／ＢＬａにおいて同相のノイズが両ビット
線に重畳されることになり、センス動作時においてノイ
ズを相殺することができる。したがって、２ポートメモ
リにおいて、両ポートが同時に異なる行アドレスに対し
てアクセスされて、センスアンプＳＡａおよびＳＡｂが
ほぼ同様のタイミングでセンス動作を行なう場合におい
ても、安定にセンス動作を行なってセンス動作を行なう
ことができる。
【０２４３】以上の様に、この発明の実施の形態７に従
えば、セルプレート電極線の領域においてビット線に交
差部を設けており、交差部を設けるための専用の領域を
設ける必要がなく、面積ペナルティなしにもビット線ノ
イズに強いビット線構造を実現することができる。
【０２４４】［実施の形態８］図３５は、この発明の実
施の形態８に従うメモリセルの断面構造を概略的に示す
図である。図３５において、ツインセルユニットを構成
するＤＲＡＭセルの断面構造を示す。図３５において、
ＤＲＡＭセルは、Ｐ型半導体基板領域１１０表面に間を
おいて形成される不純物領域１１１および１１２と、こ
れらの不純物領域１１１および１１２の間の基板領域表
面上に図示しないゲート絶縁膜を介して形成される導電
線１１３と、不純物領域１１２に隣接する基板領域１１
０の表面上に図示しないキャパシタ絶縁膜を介して導電
線１１３と同相に形成される導電線１１５を含む。半導
体基板領域１１０表面の導電線１１５と対向する部分
は、反転層形成領域１１６であり、不純物濃度が調整さ
れる低不純物濃度の不純物領域１１１および１１２と同
一導電型の不純物領域であっても良く、単に半導体基板
領域１１０表面の不純物濃度が調整された領域であって
も良い。
【０２４５】導電線１１３がワード線ＷＬを構成し、導
電線１１５がメモリセルキャパシタのセルプレート電極
を構成する。この導電線１１５に対しては、アレイ電源
電圧ＶＣＣＳを与える。不純物領域１１１は、ビット線
ＢＬに接続される。この導電線１１３および不純物領域
１１１および１１２とで構成されるメモリセルトランジ
スタは、低しきい値電圧のロジックトランジスタで形成
される。同様、導電線１１５は、不純物濃度が調整しさ
れた基板領域１１０の表面領域とで、低しきい値電圧の
セルプレートトランジスタを構成する。セルプレート電
極線ＣＰに対しアレイ電源電圧ＶＣＣＳを印加する。
【０２４６】したがって、これらのメモリトランジスタ
およびセルプレートトランジスタは、ともに、ロジック
の構成要素である低しきい値電圧のロジックトランジス
タと同一製造プロセスで形成される。
【０２４７】図３６は、図３５に示すメモリセルのデー
タ読出時の信号波形を示す図である。今、図３６に示す
ように、ワード線ＷＬ０を１本選択するまたはワード線
ＷＬ０およびＷＬ２を２本同時に選択して、ビット線Ｂ
Ｌおよび／ＢＬに相補データを読出す場合を考える。選
択ワード線ＷＬは、アレイ電源電圧ＶＣＣＳレベルにま
で駆動される。Ｌレベルデータを書込む場合、ビット線
ＢＬが、接地電圧レベルに駆動され、メモリセルトラン
ジスタは、十分にオン状態となり、不純物領域１１１お
よび１１２の間にチャネルが形成され、このＬレベルデ
ータが、不純物領域１１２に伝達される。この不純物領
域１１２がＬレベルデータを受けた場合、セルプレート
トランジスタ（導電線１１５とその下のキャパシタ絶縁
膜と基板表面領域とで構成されるトランジスタ）におい
て、半導体基板領域表面に形成される拡散領域（しきい
値電圧調整用の不純物領域）にＬレベルデータが伝達さ
れると、導電線１１５に対しては、アレイ電源電圧ＶＣ
ＣＳが印可されているため、導電線（セルプレート電
極）１１５直下の基板表面の反転層形成領域（拡散層）
に反転層１１６が形成され、この反転層１１６に、Ｌレ
ベルデータが格納される。
【０２４８】一方、Ｈレベルデータの書込時において、
ビット線ＢＬを介して不純物領域１１１に対しアレイ電
源電圧ＶＣＣＳレベルの信号が伝達される。選択ワード
線ＷＬは、選択時、アレイ電源電圧ＶＣＣＳレベルに駆
動される。メモリセルトランジスタにおいては、不純物
領域１１１の電圧レベルがそのゲート電極と同一電圧レ
ベルとなり、チャネル領域において反転層は十分に形成
されないため、不純物領域１１２に対しては、せいぜ
い、電圧ＶＣＣＳ−Ｖｔｈの電圧レベルが伝達される。
ここで、Ｖｔｈは、メモリセルトランジスタのしきい値
電圧を示す。
【０２４９】また、セルプレートトランジスタにおいて
は、不純物領域１１２から、その電極配線１１５直下の
領域に、不純物領域１１２のＨレベルデータ（電圧ＶＣ
ＣＳ−Ｖｔｈレベル）により、空乏層が広がり反転層形
成領域において反転層１１６を十分に形成することがで
きない（ＭＯＳキャパシタが形成されない）。したがっ
て、反転層１１６が不十分に形成されるため、反転層１
１６を形成するための拡散領域（反転層形成領域）内に
おいて、十分に電荷を供給することができず、Ｈレベル
データを、このセルプレートトランジスタ（ＭＯＳキャ
パシタ）により格納して保持することができなくなる。
【０２５０】このＨレベルデータ書込時においては、不
純物領域１１２と半導体基板領域１１０の間の接合容量
Ｃｊに、Ｈレベルデータに応じた電荷が蓄積されること
になる。
【０２５１】今、図３６に示すように、このメモリセル
（ＤＲＡＭセル）のデータを読出す場合を考える。選択
ワード線（サブワード線）ＷＬ０単独またはワード線
（サブワード線）ＷＬ０およびＷＬ２を同時に選択状態
へ駆動する。ビット線ＢＬは、プリチャージ電圧が、ア
レイ電源電圧ＶＣＣＳレベルである。選択ワード線ＷＬ
（ＷＬ０および／またはＷＬ２）がアレイ電源電圧ＶＣ
ＣＳレベルに駆動されると、Ｌレベルデータを格納する
メモリセル（ＤＲＡＭセル）においては、不純物領域１
１２がソースとなるため、メモリセルトランジスタが十
分にオン状態となり、また反転層１１６が十分に形成さ
れているため、このメモリセルキャパシタおよび接合容
量Ｃｊに蓄積された電荷が対応のビット線ＢＬ上に読出
され、このビット線の電位が低下する。ここで、図３６
においては、補のビット線／ＢＬにＬレベルデータが読
出された場合の信号波形を示す。
【０２５２】一方、Ｈレベルデータを格納するメモリセ
ル（ＤＲＡＭセル）においては、ビット線ＢＬのプリチ
ャージ電圧レベルがアレイ電源電圧ＶＣＣＳレベルであ
り、そのゲート電極電圧と同じである。また、不純物領
域１１２においても、その電圧レベルはＨレベルであ
り、さらにセルプレートトランジスタ（ＭＯＳキャパシ
タ）が形成されていない（反転層１１６が十分に形成さ
れていない）ため、ビット線ＢＬ側からは、不純物領域
１１２の接合容量Ｃｊの電位が見えるだけである。デー
タ保持時においてＨレベルデータを記憶するメモリセル
のストレージノードの電圧が低下しても、その接合容量
Ｃｊの容量値が十分小さければ、流出電荷量は充分に小
さい。データ保持時において、このＨレベルデータを記
憶するメモリセルのストレージノードの電圧レベルがリ
ーク電流により低下しても、ビット線へのデータ読出
時、接合容量Ｃｊのビット線容量に対する比は小さく、
ビット線電圧の低下は十分小さくすることができる。
【０２５３】したがって、図３６において示すように、
ＨレベルデータおよびＬレベルデータの電圧差を十分に
大きくすることができ、正確に、ツインセルモード時に
おいてデータを読出すことができ、データ保持特性の優
れた半導体記憶装置を実現することができる。
【０２５４】この接合容量Ｃｊの容量値を十分小さくす
るために、製造プロセスにおけるソース／ドレイン不純
物注入工程において、マスク等を用いて、メモリアレイ
領域内においてこの不純物領域１１２に対し、不純物の
注入量の低い低濃度Ｎ（Ｎ−）イオン注入のみを行な
う。これにより、不純物領域１１２と基板領域１１０の
間の接合容量Ｃｊの容量値を十分小さくすることができ
る。
【０２５５】このとき、セルプレート電極用導電線１１
５と対向する基板領域１１０の表面においては、ロジッ
クトランジスタと同様低濃度Ｐ型（Ｐ−型）不純物領域
となるようにイオン注入が行なわれ、そのセルプレート
トランジスタ（ＭＯＳキャパシタ）のしきい値電圧が小
さくされる。この反転層形成領域は、メモリトランジス
タのチャネル領域の不純物濃度と同程度とされる。これ
により、メモリトランジスタおよび出るプレートトラン
ジスタをともにロジックトランジスタと同程度の低しき
い値電圧のＭＯＳトランジスタとする事ができる。これ
らのメモリトランジスタおよびセルプレートトランジス
タは、ストレージノードの不純物領域１１２のイオン注
入を除いて、ロジックトランジスタと同一製造プロセス
ステップで製造される。このロジックトランジスタと同
一製造工程で、また、周辺回路のトランジスタも製造さ
れる。したがって、不純物領域１１２の不純物濃度は、
周辺トランジスタの不純物領域の不純物濃度よりも低く
される。
【０２５６】この実施の形態８に従えば、選択ワード線
（サブワード線）の電圧レベルは、アレイ電源電圧ＶＣ
ＣＳレベルであり、セルトランジスタを十分にオン状態
とするためのワード線昇圧方式が用いられていない。し
たがって、メモリセルトランジスタ下のゲート絶縁膜
を、セルプレート電極配線１１５下のキャパシタ絶縁膜
と同様、ゲート絶縁膜の薄いＣＭＯＳロジックトランジ
スタで形成することができ、メモリセルアレイを、ほぼ
混載ロジックと同一製造プロセスで形成することができ
る。
【０２５７】また、この発明の実施の形態８において
は、ワード線非昇圧方式を用いているため、このワード
線昇圧のための回路が不要となり、消費電流を低減する
ことができる。
【０２５８】［実施の形態９］図３７は、この発明の実
施の形態９に従う半導体記憶装置のメモリセルアレイの
レイアウトを概略的に示す図である。図３７に示すレイ
アウトおいては、列方向に活性領域ＡＲが整列して配置
される。この活性領域ＡＲにおいては、列方向に隣接す
る２つのメモリセルが形成される。
【０２５９】列方向に整列して配置される活性領域ＡＲ
それぞれに対応してビット線ＢＬ０、／ＢＬ０、ＢＬ
１、および／ＢＬ１が配置される。これらのビット線Ｂ
Ｌ０、／ＢＬ０、ＢＬ１および／ＢＬ１は、それぞれ、
対応の列に配置された活性領域ＡＲに、ビット線コンタ
クトＢＣＴを介して結合される。
【０２６０】行方向に整列するビット線コンタクトＢＣ
Ｔを間に挟むように、２つのサブワード線ＳＷＬが配置
される。図３７においては、サブワード線ＳＷＬ１およ
びＳＷＬ２が行方向に整列するビット線コンタクトＢＣ
Ｔを間に挟むように配置される。また、サブワード線Ｓ
ＷＬ３およびＳＷＬ４が、行方向に整列するビット線コ
ンタクトＢＣＴを間に挟むように配置される。従って、
列方向に隣接する活性領域ＡＲの間に２本のサブワード
線ＳＷＬが配置される。
【０２６１】これらのサブワード線ＳＷＬ１、ＳＷＬ
２、ＳＷＬ３、およびＳＷＬ４それぞれに対応して、セ
ルプレート電極線ＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４が、
それぞれ行方向に延在して個々に配置される。列方向に
おいて隣接するセルプレート電極は、互いに分離され
る。また、セルプレート電極ＣＰ０およびＣＰ５が図示
しないサブワード線に対応して配置される。
【０２６２】これらのセルプレート電極ＣＰ０-ＣＰ５
は、後に説明するように、個々にその電圧が制御され
る。すなわち、選択メモリセルに対して配置されたセル
プレート電極ＣＰの電圧レベルが変更されて、ビット線
読出電圧が、ワード線非昇圧方式のときにＬレベルデ−
タとＨレベルデータとで異なる場合においても、十分な
ビット線間読出電圧差を確保する。
【０２６３】行方向において隣接する２つのメモリセル
ＭＣ１およびＭＣ２により、ツインセルユニットＴＭＵ
が構成され、１ビットのデータを記憶する。この図３７
に示すレイアウトの場合、活性領域ＡＲの各列に対応し
てビット線ＢＬおよび／ＢＬを交互に配置するだけであ
り、メモリセルピッチに１本のビット線を配置する。ビ
ット線コンタクトＢＣＴを、このビット線ＢＬおよび／
ＢＬの直下に形成することができ、図２４に示すレイア
ウトと同様、最密充填セル配置であり、高密度にメモリ
セルを配置することができる。またビット線ＢＬおよび
／ＢＬを隣接して配置することにより、折返しビット線
構成を実現することができる。
【０２６４】本実施の形態９においては、セルプレート
電極ＣＰを、サブワード線ＳＷＬそれぞれに対応して分
割して配置する。セルプレート電極ＣＰ０−ＣＰ５およ
びサブワード線ＳＷＬ１−ＳＷＬ４は、それぞれ、不純
物が導入された多結晶シリコン（ドープトポリシリコ
ン）、または、ＷＳｉｘ、ＣｏＳｉｘなどのポリサイ
ド、またはサリサイドなどのシリコンを含む材質によ
り、同一の配線層の配線で形成される。セルプレート電
極ＣＰ０−ＣＰ５およびサブワード線ＳＷＬ１−ＳＷＬ
４と同一層に形成される配線は、この半導体記憶装置と
同一半導体チップ上に集積化されるロジックを形成する
ＣＭＯＳロジックプロセスにおけるトランジスタのゲー
ト電極配線としても利用される。したがって、これらの
サブワード線ＳＷＬおよびセルプレート電極ＣＰは、同
一半導体チップ上に集積化されるロジックのトランジス
タのゲート電極と同一製造プロセスにおいて形成され
る。
【０２６５】図３８は、図３７に示す線３７Ａ−３７Ｂ
に沿った断面構造を概略的に示す図である。図３８にお
いて、メモリセルは、半導体基板領域１２０表面に形成
される。メモリトランジスタＭＴは、この半導体基板領
域１２０表面に間をおいて形成される不純物領域（拡散
層）１２１および１２２と、これらの拡散層１２１およ
び１２２の間の基板領域１２０表面上にゲート絶縁膜１
３０を介して形成されるゲート電極層１２４を含む。こ
のゲート電極層１２４がサブワード線ＳＷＬを構成す
る。
【０２６６】メモリキャパシタＭＱは、半導体基板領域
１２０表面に形成されるストレージノード電極層１２３
と、このストレージノード電極層１２３とキャパシタ絶
縁膜１３１を介して対向して配置される導電層１２５を
含む。隣接メモリセルのストレージノード電極層１２３
ａとストレージ電極層１２３は、素子分離領域１２６よ
り互いに分離される。この素子分離領域１２６はトレン
チ型分離構造を有していてもよく、また、素子分離酸化
膜を形成して、その表面をＣＭＰプロセスなどにより平
坦化されてもよい。また、隣接メモリセルのセルプレー
ト電極ＣＰを構成する導電層１２５ａと導電層１２５
も、互いに分離される。
【０２６７】不純物領域１２１および１２２の導電型お
よび半導体基板領域１２０の導電型は、メモリセルトラ
ンジスタＭＴがＮチャネルトランジスタで構成されるか
またはＰチャネルトランジスタで構成されるかに応じて
適宜定められる。図３８においては、メモリトランジス
タがＮチャネルＭＯＳトランジスタで構成され、不純物
領域１２１および１２２の導電型がＮ型の場合を１例と
して示す。
【０２６８】不純物領域１２１は、ビット線コンタクト
ＢＣＴを介してビット線となるたとえば第１層メタル配
線で構成される導電層１２７に結合される。
【０２６９】このビット線となる第１メタル配線１２７
は、サブワード線ＳＷＬおよびセルプレート電極ＣＰを
構成する導電層１２４および１２５の上層に形成され
る。したがって、このメモリセルでは、いわゆるＣＵＢ
構造が実現している。また、メモリセルキャパシタＭＱ
は、半導体基板領域１２０表面に形成されるストレージ
ノード電極層１２３と、このストレージノード電極層１
２３と対向して配置される導電層１２５により形成さ
れ、いわゆるプレーナ型キャパシタ構造を有している。
ストレージノード電極層１２３は、半導体基板領域１２
０表面に形成される不純物拡散層で構成されてもよく、
また単に、基板領域１２０で構成されてもよい(基板領
域の表面の反転層がキャパシタ電極となる）。
【０２７０】サブワード線ＳＷＬが選択された場合、不
純物領域１２１および１２２の間にチャネルが形成さ
れ、不純物領域１２２に接続されるストレージノード電
極層１２３がビット線コンタクトＢＣＴを介してビット
線ＢＬ（導電層１２５）に電気的に結合される。
【０２７１】サブワード線ＳＷＬ直下のゲート絶縁膜１
３０の膜厚とセルプレート電極ＣＰ直下のキャパシタ絶
縁膜１３１の膜厚を異ならせるために、デュアルゲート
酸化膜プロセスを利用した場合、マスクを用いて選択的
エッチングを行なう必要があり、このマスクトレランス
をとる必要があり、またパターニング時において乱反射
などを防止して正確にレジスト膜を露光させる必要があ
り、サブワード線となる導電層１２４とセルプレート電
極ＣＰとなる導電層１２５の間の間隔を大きくする必要
がある。したがって、このようなデュアルゲート酸化膜
プロセスを利用して、ゲート絶縁膜１３０およびキャパ
シタ絶縁膜１３１の膜厚を異ならせた場合、メモリセル
サイズが増大するため、サブワード線ＳＷＬ直下に形成
されるゲート絶縁膜１３０の膜厚と、セルプレート電極
層ＣＰ直下に形成されるキャパシタ絶縁膜１３１の膜厚
を同じ膜厚とし、同一製造プロセスで形成する。
【０２７２】また、メモリセル間の分離に、その表面
が、半導体基板領域１２０の表面と同一にされた分離領
域１２６を利用することにより、半導体基板領域１２０
の表面に突出する部分を低減でき、セルプレート電極層
ＣＰを構成する導電層１２５および１２５ａの高さを低
くすることができ、周辺回路部との段差を小さくするこ
とができる。
【０２７３】したがって、この図３８に示すように、セ
ルプレート電極層ＣＰおよびストレージノードのための
配線層を新たに追加する必要がなく、また、メモリセル
キャパシタとして、プレーナ型キャパシタ構造を用い、
セルプレート電極ＣＰとサブワード線（ワード線）ＳＷ
Ｌを同一の配線層の配線で形成するため、メモリアレイ
部と周辺回路部の間に段差が生じることはない。これに
より、キャパシタ電極による段差緩和のためのＣＭＰ等
による平坦化プロセスを導入する必要がなく、ＣＭＯＳ
ロジックプロセスを用いてメモリセルアレイを形成する
ことができる。
【０２７４】また、セルプレート電極ＣＰは、サブワー
ド線ＳＷＬと対をなして配置され、セルプレート電極の
電圧を各メモリセル行単位で変更する。
【０２７５】たとえば、メモリセルの行を選択するため
にロウアクティブコマンドが与えられ、サブワード線が
選択されると、２つのメモリセルのキャパシタが対をな
すビット線それぞれに同時に接続される。たとえば、図
３７において、サブワード線ＳＷＬ１が選択されると、
メモリセルＭＣ１およびＭＣ２のストレージノードが、
それぞれビット線ＢＬ０および／ＢＬ０に接続されて、
これらのメモリセルＭＣ１およびＭＣ２の記憶データが
対応のビット線ＢＬ０および／ＢＬ０に読出される。こ
れらのメモリセルＭＣ１およびＭＣ２は、ツインセル単
位ＴＭＵを構成し、一方のメモリセルにＨレベルデータ
を記憶し、他方のメモリセルがＬレベルデータを記憶す
る。
【０２７６】ビット線対ＢＬおよび／ＢＬに接続される
センスアンプが、対応のビット線ＢＬ０および／ＢＬ０
またはＢＬ１および／ＢＬ１の電位差ΔＶｂｌを差動増
幅する。ここで、電位差ΔＶｂｌは次式で表わされる。
【０２７７】ΔＶｂｌ＝Ｃｓ・（Ｖ（ＳＮ，Ｈ）−Ｖ
（ＳＮ，Ｌ））／（Ｃｓ＋Ｃｂ） ここで、Ｃｓは、メモリセルキャパシタＭＱの容量値を
示し、Ｃｂは、ビット線ＢＬおよび／ＢＬのそれぞれの
寄生容量を示す。Ｖ（ＳＮ，Ｈ）は、Ｈレベルデータを
記憶するストレージノードの電圧を示し、Ｖ（ＳＮ，
Ｌ）は、Ｌレベルデータを記憶するストレージノードの
電圧を示す。
【０２７８】このセンスアンプのセンス動作により、Ｈ
レベルデータを記憶するメモリセルに接続されるビット
線は、アレイ電源電圧ＶＣＣＳレベルにまで駆動され、
またＬレベルデータを記憶しているメモリセルに接続さ
れるビット線は、接地電圧（０Ｖ）レベルにまで駆動さ
れる。
【０２７９】プレーナ型キャパシタは、図３８に示すよ
うに、セルプレート電極ＣＰをゲート電極とするＭＯＳ
キャパシタであり、この半導体基板領域（Ｓｉ：シリコ
ン）表面に反転層を形成することにより、所望の容量値
を確保することができる。キャパシタ絶縁膜１３１は、
メモリセルトランジスタのゲート絶縁膜１３０と同様薄
い絶縁膜であり、そのキャパシタ絶縁膜１３１の信頼性
の観点から、セルプレート電極ＣＰに印加することので
きる電圧ＶＣＰは、アレイ電源電圧ＶＣＣＳよりも高く
設定しないほうが望ましい。ここで、メモリトランジス
タがロジックのトランジスタと同一製造工程で製造され
るロジックトランジスタで構成されており、ワード線非
昇圧方式が採用され、サブワード線電圧は、選択時には
アレイ電源電圧レベルである。
【０２８０】このストレージノード電極層１２３におい
て反転層を容易に形成するために、ストレージノード領
域に、ＮＭＯＳ型メモリセルにおいてはＮ型不純物、ま
た、ＰＭＯＳ型メモリセルでは、Ｐ型不純物をそれぞれ
カウンタドープする「キャパシタドープ」方法を取るこ
とが考えられる。ここで、ＮＭＯＳ型メモリセルは、ア
クセストランジスタがＮチャネルＭＯＳトランジスタで
構成されるメモリセルであり、半導体基板領域がＰ型半
導体基板領域である。ＰＭＯＳ型メモリセルは導電型が
その反対である。
【０２８１】この半導体記憶装置と同一半導体チップ上
に集積化されるロジックにおいてＭＯＳキャパシタが利
用される場合、ゲート電極の電圧レベルに応じて不純物
領域が所定の電圧（電源電圧または接地電圧）レベルに
相互接続され、ゲート−ソース間電圧が、ロジック電源
電圧レベルとなるため、反転層は容易に形成される。し
たがって、このようなロジックを形成する標準のＣＭＯ
Ｓロジックプロセスフローにおいては、特に反転層を形
成するための「キャパシタドープ」プロセスを行う工程
は含まれていない。したがって、このような「キャパシ
タドープ」プロセスをメモリセルキャパシタに対して適
用する場合、ロジックと半導体記憶装置とを同一半導体
チップに形成する製造工程において、ロジックを形成す
るためのＣＭＯＳロジックプロセスフローには含まれて
いない「キャパシタドープ」プロセスの工程を追加する
必要があり、ウェハプロセスコストが上昇するという問
題が生じる。
【０２８２】また、このような「キャパシタドープ」を
行なう場合、サブワード線を構成する導電層１２４とセ
ルプレート電極を構成する導電層１２５の間の距離を所
定値以上に広くすることが以下の理由から要求される。
【０２８３】図３９は、キャパシタドーププロセス時に
おける不純物注入領域を概略的に示す図である。図３９
において、図３８に示すメモリセルの構成要素と対応す
る部分には同一参照番号を付し詳細説明は省略する。
【０２８４】ＮＭＯＳ型メモリセルの場合、メモリセル
のアクセストランジスタのしきい値電圧調整のためのチ
ャネルドープは、メモリセルアレイ全面に対して実行さ
れる。
【０２８５】しかしながら、キャパシタドープは、メモ
リセルトランジスタのチャネル領域ではなくストレージ
ノード領域に行なう必要があり、ＮＭＯＳメモリセルト
ランジスタＭＴの特性に影響を及ぼすのを防止する必要
があるという制約が存在する。したがって、サブワード
線ＳＷＬを構成する導電層１２４とセルプレート電極Ｃ
Ｐを構成する導電層１２５は、それぞれの境界間の距離
Ｐを所定値以上に維持する必要がある。このストレージ
ノード領域への不純物イオン注入により、不純物領域１
２３を介して横方向に熱処理工程時において注入不純物
が拡散し、チャネル領域１３３の不純物濃度プロファイ
ルが異なり、アクセストランジスタＭＴの特性が異なる
のを防止するためである。
【０２８６】したがって、図３９に示すように、サブワ
ード線ＳＷＬを構成する導電層１２４とセルプレートＣ
Ｐを構成する導電層１２５の間の距離を、所定値Ｐより
も小さくした場合、キャパシタドープを行なう場合に
は、この距離Ｐを維持して不純物注入が行なわれるた
め、ストレージノード領域において、キャパシタドープ
が行なわれない領域１３８が存在する。したがって、こ
のストレージノード領域において、カウンタドープされ
て反転層が形成される領域（キャパシタドープ領域）１
３５と、カウンタドープがされず、反転層が形成されに
くい領域１３８とが存在し、ＭＯＳキャパシタの容量値
を十分高くすることができないという問題が発生する。
【０２８７】一方、このようなキャパシタドープ領域１
３５を形成しない場合でも、１ビットデータを２つのメ
モリセルで記憶するツインセルモードにおいては、Ｌレ
ベルデータを書込むメモリセルに対しては、ノードＮ１
（不純物領域１２３）の電圧は、接地電圧（０Ｖ）であ
り、このメモリセルキャパシタを構成するＭＯＳキャパ
シタのゲート−ソース間電圧が、セルプレート電圧ＶＣ
Ｐ（アレイ電源電圧レベル）となり、半導体基板領域表
面には反転層が形成され、このメモリセルキャパシタと
して所望の容量値を有する容量が確保される。
【０２８８】一方、Ｈレベルデータを書込むメモリセル
においては、ノードＮ１の電圧レベルは、ＶＣＣＳ−Δ
Ｖとなる。ここで、ΔＶは、サブワード線ＳＷＬの非昇
圧によるアクセストランジスタのしきい値電圧損失によ
る電圧降下を示す。
【０２８９】この場合、メモリセルキャパシタを構成す
るＭＯＳキャパシタのゲート−ソース間電圧は、ＶＣＰ
−（ＶＣＣＳ−ΔＶ）となり、このストレージノード領
域１２３において、十分に反転層を形成することができ
ず、所望のメモリセルキャパシタ容量値を確保すること
ができない。したがって、このＨレベルデータを記憶す
る場合、十分な電荷量をストレージノードに蓄積するこ
とができず、図４０に示すように、Ｈレベルデータ読出
時のビット線上の読出電圧ΔＶＨは、Ｌレベルデータ読
出時の読出電圧ΔＶＬよりもその大きさが小さくなる。
ここで、ＨレベルデータおよびＬレベルデータ読出時の
読出電圧ΔＶＨおよびΔＶＬは、次式でそれぞれ表わさ
れる。
【０２９０】 ΔＶＨ ＝Ｃｓｈ・（Ｖ（ＳＮ，Ｈ）−ＶＣＣＳ／２）／（Ｃｓｈ＋Ｃｂ）…（１） ΔＶＬ ＝Ｃｓｌ・（ＶＣＣＳ／２−Ｖ（ＳＮ，Ｌ））／（Ｃｓｌ＋Ｃｂ）…（２） ここで、ＣｓｈおよびＣｓｌは、それぞれＨレベルデー
タおよびＬレベルデータ読出時のメモリセルキャパシタ
の容量値を示す。また、ビット線のプリチャージ電圧は
アレイ電源電圧ＶＣＣＳの１／２の電圧レベルである。
【０２９１】したがって、メモリセルデータ読出時にお
いて、センスアンプに対する実効的な読出電圧ΔＶＨ＋
ΔＶＬは、ツインセルモードにおいて期待される読出電
圧差よりも小さくなる。このサブワード線非昇圧時にお
いても、十分な大きさの読出電圧差を確保することので
きる構成として、本実施の形態９においては、セルプレ
ート電圧を選択行単位で電圧レベルを変化させ、ストレ
ージノードの電圧レベルを変化させる。以下、本実施の
形態９におけるセルプレート電圧制御の構成について説
明する。
【０２９２】図４１は、この発明の実施の形態９におけ
るセルプレート電圧制御動作を示す波形図である。サブ
ワード線ＳＷＬ０が選択され、この選択サブワード線Ｓ
ＷＬ０の電圧が、電圧ＶＷＬレベルに駆動される。この
サブワード線ＳＷＬ０に接続されるメモリセルのデータ
がビット線ＢＬおよび／ＢＬにメモリセルデータが読出
され、センス動作が行なわれる。次に、データの書込が
行なわれた場合、このメモリセルのストレージノードＮ
１の電圧レベルが、書込データに応じて変化し、Ｈレベ
ルデータを記憶するメモリセルのストレージノードＮ１
が、電圧ＳＮ（Ｈ）レベルとなり、一方、Ｌレベルデー
タを記憶するメモリセルのストレージノードＮ１は、電
圧ＳＮ（Ｌ）レベルとなる。
【０２９３】このデータ書込が完了すると、またデータ
読出動作時においてはデータの読出完了後、選択サブワ
ード線ＳＷＬ０と対をなすセルプレート電極ＣＰ０の電
圧レベルを、所定の電圧ＶＣＰから、予め定められた電
圧Ｖａレベルに上昇させる。セルプレート電極ＣＰ０の
電圧を上昇させた状態において、対応のメモリセルは、
ビット線を介してセンスアンプに接続されており、スト
レージノードＮ１の電圧レベルは変化しない。
【０２９４】アクセスサイクルが完了し、サブワード線
ＳＷＬ０が非選択状態のたとえば接地電圧レベルに駆動
されると、セルプレート電極ＣＰ０の電圧を、元の所定
の電圧ＶＣＰに復帰させる。メモリセルにおいては、サ
ブワード線ＳＷＬ０が接地電圧レベルとなり、アクセス
トランジスタが非導通状態であるため、ストレージノー
ドＮ１は、フローティング状態にある。このセルプレー
ト電極ＣＰ０の電圧低下に応じて、容量結合によりスト
レージノードＮ１の電圧レベルが低下する。図４１にお
いては、Ｈレベルデータを記憶するストレージノードの
電圧レベルは、ΔＶＳＮＨだけ低下し、Ｌレベルデータ
を記憶するストレージノードＮ１の電圧が、ΔＶＳＮだ
け低下する。
【０２９５】サブワード線ＳＷＬ０が選択されたとき、
ビット線ＢＬおよび／ＢＬに現われる読出電圧ΔＶＨＡ
およびΔＶＬＡは、それぞれ、次式で表わされる。
【０２９６】ΔＶＨＡ＝ΔＶＨ−Ｃｓｈ・ΔＶＳＮＨ／
（Ｃｓｈ＋Ｃｂ） ΔＶＬＡ＝ΔＶＬ＋Ｃｓｌ・ΔＶＳＮＬ／（Ｃｓｌ＋Ｃ
ｂ） ここで、ΔＶＨおよびΔＶＬは、それぞれ先の式（１）
および（２）で示される読出電圧を示す。
【０２９７】したがって、センスアンプに対する実効読
出電圧ΔＶＨＡ＋ΔＶＬＡは、次式で表わされる量だけ
変化する。
【０２９８】Ｃｓｌ・ΔＶＳＮＬ／（Ｃｓｌ＋Ｃｂ）−
Ｃｓｈ・ΔＶＳＮＨ／（Ｃｓｈ＋Ｃｂ） Ｃｓｌ＞＞Ｃｓｈであるため、この読出電圧差の第２項
を無視することができ、読出電圧ΔＶは、ほぼ次式で表
わされる。
【０２９９】ΔＶ＝ΔＶＨ＋ΔＶＬ＋Ｃｓｌ・ΔＶＳＮ
Ｌ／（Ｃｓｌ＋Ｃｂ） したがって、読出電圧を、ほぼＣｓｌ・ΔＶＳＮＬ／
（Ｃｓｌ＋Ｃｂ）だけ大きくすることができる。
【０３００】したがって、キャパシタノンドープのプレ
ーナ型キャパシタをメモリセルキャパシタとして用いる
場合でも、このメモリセルキャパシタの実効的な利用効
率の低下を防止することができ、十分な大きさの読出電
圧差を確保することができる。
【０３０１】なお、図４１に示す動作波形においては、
選択メモリセルへのデータ書込動作が示されている。し
かしながら、これは、データの読出が行なわれるメモリ
セルについても同様であり、ツインセル単位のメモリセ
ルのストレージノードＮ１は、記憶データに応じて電圧
ＳＮ（Ｈ）またはＳＮ（Ｌ）に設定される。
【０３０２】図４２は、セルプレート電極およびサブワ
ード線を駆動する部分の構成を概略的に示す図である。
図４２において、サブワード線ＳＷＬに対しては、サブ
ワードドライバＳＷＤが配置され、セルプレート電極Ｃ
Ｐに対しては、セルプレート電極ドライバＣＰＤが配置
される。サブワードドライバＳＷＤは、サブデコード信
号ＳＤおよびＺＳＤと対応のメインワード線ＺＭＷＬ上
の信号とに従ってサブワード線ＳＷＬを選択状態へ駆動
する。一方、セルプレート電極ドライバＣＰＤは、対応
のメインセルプレート線ＺＭＣＰ上の信号とサブデコー
ド信号ＳＤおよびＺＳＤに従ってセルプレート電極ＣＰ
の電圧レベルを変化させる。サブデコード信号ＳＤおよ
びＺＳＤは、振幅が、周辺電源電圧またはアレイ電源電
圧レベルであり、高電圧ＶＰＰレベルには昇圧されな
い。すなわち、サブワード線ＳＷＬを駆動する方式とし
て、非昇圧ワード線駆動方式が利用される。
【０３０３】複数行のサブワード線ＳＷＬに対して１つ
のメインワード線ＺＭＷＬが配置され、同様、複数行の
セルプレート電極ＣＰに対し１つのメインセルプレート
線ＺＭＣＰが配置される。メインワード線ＺＭＷＬおよ
びメインセルプレート線ＺＭＣＰが、互いに対応して、
たとえば同一配線層に配置される。一方、サブワード線
ＳＷＬおよびセルプレート電極ＣＰが、それぞれ同一配
線層に形成される。
【０３０４】メインワード線ＺＭＷＬが選択状態へ駆動
され、サブデコード信号ＳＤおよびＺＳＤに従ってサブ
ワード線ＳＷＬが選択状態へ駆動されると、このメイン
セルプレート線ＺＭＣＰが、所定時間遅れて選択状態へ
駆動され、セルプレート電極ドライバＣＰＤが、セルプ
レート電極ＣＰの電圧レベルを変化させる。メインワー
ド線ＺＭＷＬが非選択状態へ駆動されると、応じてメイ
ンセルプレート線ＺＭＣＰも非選択状態へ駆動され、こ
のセルプレート電極ドライバＣＰＤは、対応のセルプレ
ート電極ＣＰへ、所定の電圧ＶＣＰを伝達する。選択サ
ブワード線ＳＷＬが非選択状態に駆動された後にセルプ
レート電極ＣＰが元の電圧レベルに復帰する。応じてス
トレージノードＮ１の電圧が容量結合により低下する。
【０３０５】なお、メモリセルトランジスタがＰチャネ
ルＭＯＳトランジスタで構成される場合においては半導
体基板領域がＮ型基板領域となるため、セルプレート電
圧ＶＣＰの駆動方向を逆にする。
【０３０６】図４３は、図４２に示すセルプレート電極
ドライバＣＰＤの構成の一例を示す図である。図４３に
おいて、セルプレート電極ドライバＣＰＤは、メインセ
ルプレート線ＺＭＣＰ上の信号に従ってサブデコード信
号ＳＤを電圧Ｖａレベルにレベル変換したサブデコード
信号ＳＤ＊をセルプレート電極ＣＰに伝達するＰチャネ
ルＭＯＳトランジスタＴＱ１と、メインセルプレート線
ＺＭＣＰ上の信号電位に応答してセルプレート電圧伝達
線１５０上のセルプレート電圧ＶＣＰをセルプレート電
極ＣＰに伝達するＮチャネルＭＯＳトランジスタＴＱ２
と、補のサブデコード信号ＺＳＤに従ってセルプレート
電圧伝達線１５０をセルプレート電極ＣＰに結合するＮ
チャネルＭＯＳトランジスタＴＱ３を含む。
【０３０７】セルプレート電圧伝達線１５０へは、図１
に示すＶＣＰ発生回路からの所定電圧レベルのセルプレ
ート電圧ＶＣＰが伝達される。
【０３０８】対応のサブワード線が選択状態へ駆動され
た場合にはサブデコード信号ＳＤがＨレベル、補のサブ
デコード信号ＺＳＤがＬレベルである。この状態におい
てメインセルプレート線ＺＭＣＰが選択状態のＬレベル
に駆動されると、ＰチャネルＭＯＳトランジスタＴＱ１
がオン状態となり、セルプレート電極ＣＰへ、レベル変
換されたサブデコード信号ＳＤ＊が伝達される。このと
きには、ＭＯＳトランジスタＴＱ２およびＴＱ３は非導
通状態であり、選択行のメモリセルに対して配置された
セルプレート電極ＣＰがセルプレート電圧伝達線１５０
から切り離される。セルプレート電圧伝達線１５０が、
メモリアレイ上の非選択サブワード線に接続されるメモ
リセルに対しても共通にセルプレート電圧ＶＣＰを伝達
する構成においても、このセルプレート電圧ＶＣＰに何
ら悪影響を及ぼすことなく、セルプレート電極ＣＰへ、
周辺電源電圧レベルの電圧を伝達することができる。
【０３０９】メインセルプレート線ＺＭＣＰが非選択状
態のＨレベルとなると、ＭＯＳトランジスタＴＱ１が非
導通状態、ＭＯＳトランジスタＴＱ２が導通状態とな
り、セルプレート電圧伝達線１５０上のセルプレート電
圧ＶＣＰがセルプレート電極ＣＰに伝達される。
【０３１０】メインセルプレート線ＺＭＣＰが非選択状
態でＨレベルにあり、かつレベル変換されたサブデコー
ド信号ＳＤ＊がＬレベルのときには、補のサブデコード
信号ＺＳＤがＨレベルであり、セルプレート電圧伝達線
１５０は、セルプレート電極ＣＰに結合される。したが
って、非選択行のメモリセルに対して配置されたセルプ
レート電極ＣＰに対しては確実に、セルプレート電圧伝
達線１５０からセルプレート電圧ＶＣＰが伝達される。
【０３１１】図４３に示すセルプレート電極ドライバＣ
ＰＤの構成において、セルプレート電圧ＶＣＰは、アレ
イ電源電圧ＶＣＣＳの１／２倍の電圧レベルを想定して
いる。したがって、補のサブデコード信号ＺＳＤが、周
辺電源電圧レベルのＨレベルであっても、確実に、セル
プレート電圧ＶＣＰをセルプレート電極ＣＰに伝達する
ことができる。
【０３１２】このセルプレート電圧ＶＣＰが、アレイ電
源電圧ＶＣＣＳレベルであっても、サブデコード信号Ｓ
ＤおよびＺＳＤが、周辺電源電圧ＶＣＣＰの振幅を有す
る信号であり、このアレイ電源電圧ＶＣＣＳと周辺電源
電圧ＶＤＤＰの電圧差が、ＭＯＳトランジスタＴＱ２お
よびＴＱ３のしきい値電圧の絶対値よりも大きい場合に
は、確実に、セルプレート電極ＣＰに、アレイ電源電圧
ＶＣＣＳを伝達することができる。
【０３１３】サブデコード信号ＳＤ＊およびＺＳＤは、
メモリアレイのブロック分割構造において、センスアン
プが配置されるセンスアンプ帯とサブワードドライバが
配置されるサブワードドライバ帯との交差部（十字帯）
に配置されたサブデコードドライバにより駆動される。
したがって、レベル変換されたサブデコード信号ＳＤ＊
は、サブワード線およびセルプレート電極両者を駆動す
る必要があり、その駆動力を大きくする必要がある。し
かしながら、十字帯に配置されるレベル変換機能を有す
るサブデコードドライバのドライブ能力を大きくするこ
とにより、十分、この選択行に対応して配置されるセル
プレート電極ＣＰも、選択されたサブワード線に応じて
その電圧レベルを変化させることができる。特にセルプ
レート電極ＣＰにはメモリセルが接続されないため、そ
の容量を小さくすることができ、サブデコードドライバ
に対する駆動力としても、それほど大きな駆動力は要求
されない。
【０３１４】メインセルプレート線ＺＭＣＰを駆動する
メインセルプレート線ドライバは、メインワード線ＺＭ
ＷＬを駆動するドライバと同様の構成を利用することが
できる。メインセルプレート線ドライバの駆動タイミン
グを、メインワード線を駆動するメインワードドライバ
の活性化タイミングと異ならせるだけで、同様に、メイ
ンセルプレート線ＺＭＣＰを、メインワード線ＺＭＷＬ
と同様に選択状態へ駆動することができる。メインワー
ドドライバ活性化信号の遅延信号をメインセルプレート
線ドライバに対する活性化信号として利用することによ
り、容易に所望のタイミングで、メインセルプレート線
を選択状態へ駆動することができる。
【０３１５】図４４は、メインセルプレート線ドライバ
の他の構成を示す図である。図４４において、メインワ
ード線ＺＭＷＬは、メインワードドライバ１５２により
駆動される。一方、メインセルプレート線ＺＭＣＰは、
このメインワードドライバ１５２の出力信号を受ける立
下がり遅延回路１５４により駆動される。
【０３１６】メインワードドライバ１５２は、対応のメ
インワード線ＺＭＷＬが選択状態のときには、対応のメ
インワード線ＺＭＷＬを接地電圧レベルへ駆動する。し
たがって、立下がり遅延回路１５４を利用することによ
り、メインワード線ＺＭＷＬが選択状態へ駆動された
後、所定時間経過後に、メインセルプレート線ＺＭＣＰ
が選択状態へ駆動される。メインワードドライバ１５２
の出力駆動力を増加する必要があるものの、メインセル
プレート線ＺＭＣＰを選択するためのデコード回路をメ
インワード線アドレスをデコードするメインロウデコー
ダと別に設ける必要がなく、回路占有面積が低減され
る。
【０３１７】なお、セルプレート電極ＣＰの電圧レベル
を、メモリセルのアクセストランジスタが非導通状態と
なった後に変化させ、容量結合により、ストレージノー
ドの電圧レベルを変化させる。したがって、メインセル
プレート線ＺＭＣＰおよびセルプレート電極に対するサ
ブデコード信号ＳＤ＊およびＺＳＤは、サブワード線に
対する信号よりも少し遅れたタイミングで非活性状態へ
駆動される。これは、適当な配線遅延またはゲート遅延
を利用することにより、容易に実現される。
【０３１８】図４５は、メインセルプレート線選択回路
のさらに他の構成を示す図である。この図４５に示す構
成においては、図４５において、メインワード線ＺＭＷ
Ｌは、メインワードドライバ１５２により駆動され、メ
インセルプレート線ＺＭＣＰが、メインセルプレートド
ライバ１５６により駆動される。メインワードドライバ
１５２は、メインワード線駆動タイミング信号ＲＸＴの
活性化に応答して対応のメインワード線ＺＭＷＬを選択
状態へ駆動し、一方、メインセルプレートドライバ１５
６は、セルプレート線駆動タイミング信号ＲＸＴＤに従
って対応のメインセルプレート線ＺＭＣＰを選択状態へ
駆動する。
【０３１９】これらのメインワードドライバ１５２およ
びメインセルプレートドライバ１５６に対し共通にメイ
ンロウデコード回路１５８が設けられる。メインロウデ
コード回路１５８からのメインワード線指定信号が共通
に、これらのメインワードドライバ１５２およびメイン
セルプレートドライバ１５６へ与えられる。
【０３２０】メインセルプレート駆動タイミング信号Ｒ
ＸＴＤは、メインワード線駆動タイミング信号ＲＸＴに
比べて、その活性化タイミングが遅延される。これによ
り正確なタイミングで、メインセルプレート線ＺＭＣＰ
を、所定期間のみ選択状態へ駆動することができる。ま
た、メインワードドライバ１５２は、メインワード線Ｚ
ＭＷＬを駆動することが要求されるだけであるため、高
速でメインワード線ＺＭＷＬを選択状態へ駆動すること
ができる。
【０３２１】図４６は、サブワード線およびセルプレー
ト電極の配置の一例を示す図である。図４６において、
メインワード線ＺＭＷＬおよびメインセルプレート線Ｚ
ＭＣＰが行方向に延在して配置される。これらのメイン
ワード線ＺＭＷＬに対応して、サブワード線ＳＷＬ０−
ＳＷＬ３が配置され、メインセルプレート線ＺＭＣＰに
対応してセルプレート電極ＣＰ０−ＣＰ３が配置され
る。サブワード線ＳＷＬ０−ＳＷＬ３それぞれに対応し
てサブワードドライバＳＷＤ０−ＳＷＤ３が配置され、
セルプレート電極ＣＰ０−ＣＰ３に対応して、セルプレ
ート電極ドライバＣＰＤ０−ＣＰＤ３が配置される。対
をなして配設されるセルプレート電極およびサブワード
線に対して、対応のドライバＳＷＤおよびＣＰＤが隣接
して配置される。
【０３２２】図示しないセンスアンプ帯において、サブ
デコードドライバＳＤＲＥおよびＳＤＲＯがサブワード
ドライバ帯に対応して配置される。サブデコードドライ
バＳＤＲＥは、サブデコード信号ＳＤ＊０、ＳＤ＊２、
ＺＳＤ０およびＺＳＤ２を生成し、サブデコードドライ
バＳＤＲＯは、サブデコード信号ＳＤ＊１、ＳＤ＊３、
ＺＳＤ１およびＺＳＤ３を生成する。
【０３２３】したがって、この図４６に示す配置の場
合、単に、サブワードドライバ帯とセンスアンプ帯との
交差部において、セルプレートドライバＣＰＤを配置す
ることが要求されるだけであり、レイアウトを変更する
ことなく容易にセルプレート電極ドライバＣＰＤを配設
することができる。
【０３２４】なお、このセルプレート電圧ＶＣＰを伝達
するセルプレート電圧伝達線１５０は、メインワード線
ＺＭＷＬおよびメインセルプレート線ＺＭＣＰと同一の
配線層に配設されてもよい。このセルプレート電圧伝達
線の配置としては、センスアンプ帯のセンスアンプに電
源電圧を伝達するアレイ電源線と配線のバッティングが
生じなければよい。
【０３２５】［変更例１］図４７は、セルプレート電極
ドライバの変更例１の構成を示す図である。図４７にお
いて、セルプレート電極ドライバＣＰＤは、メインセル
プレート線ＺＭＣＰ上の信号がＨレベルのとき導通し、
セルプレート電極ＣＰをセルプレート電圧伝達線１５０
に電気的に結合するＮチャネルＭＯＳトランジスタＴＱ
４と、セルプレート電極ＣＰに結合される容量素子１６
０と、メインセルプレート線ＺＭＣＰ上の信号がＬレベ
ルのとき導通し、導通時レベル変換されたサブデコード
信号ＳＤ＊を容量素子１６０に伝達するＰチャネルＭＯ
ＳトランジスタＴＱ５と、補のサブデコード信号ＺＳＤ
がＨレベルのとき導通し、セルプレート電極ＣＰをセル
プレート電圧伝達線１５０に結合するＮチャネルＭＯＳ
トランジスタＴＱ６を含む。
【０３２６】セルプレート電極ＣＰは、対応のメモリブ
ロックにおいて１行のメモリセルに対応して配置され
る。しかしながら、このセルプレート電極ＣＰは、メモ
リセルキャパシタのストレージノードに対向する電極層
であり、ゲート容量は接続されず、単に配線寄生容量が
存在するだけである。したがって、この容量素子１６０
の容量値を適当な大きさに設定することにより、レベル
変換されたサブデコード信号ＳＤ＊がＨレベルとなる
と、この容量素子１６０のチャージポンプ動作により、
セルプレート電極線ＣＰの電圧レベルを上昇させること
ができる。
【０３２７】すなわち、この図４７に示すセルプレート
電極ドライバＣＰＤの構成において、メインセルプレー
ト線ＺＭＣＰの信号がＨレベルのときには、ＭＯＳトラ
ンジスタＴＱ４が導通し、セルプレート電圧伝達線１５
０が、セルプレート電極ＣＰに電気的に結合され、セル
プレート電極ＣＰは、所定のセルプレート電圧ＶＣＰレ
ベルに維持される。このときには、ＭＯＳトランジスタ
ＴＱ５は非導通状態であり、レベル変換されたサブデコ
ード信号ＳＤ＊はセルプレート電圧ＣＰに影響は及ぼさ
ない。
【０３２８】一方、メインセルプレート線ＺＭＣＰの信
号がＬレベルとなると、ＭＯＳトランジスタＴＱ５が導
通状態、ＭＯＳトランジスタＴＱ４が非導通状態とな
る。このときにサブデコード信号ＳＤがＨレベルとなる
と、補のサブデコード信号ＺＳＤはＬレベルであり、Ｍ
ＯＳトランジスタＴＱ６が非導通状態となり、容量素子
１６０のチャージポンプ動作により、セルプレート電極
ＣＰの電圧レベルが上昇する。また、サブデコード信号
ＳＤ＊がＬレベルとなると、この容量素子１６０のチャ
ージポンプ動作により、セルプレート電極ＣＰが元の電
圧レベルに復帰する。レベル変換されたサブデコード信
号ＳＤ＊の非活性化はメインワード線の非活性化の後と
なるようにタイミングを設定すれば、選択メモリセルに
おいてメモリトランジスタが非導通状態となった後にス
トレージノードの電圧レベルを低下させることができ
る。但し、このときには、メインセルプレート線ＺＭＣ
Ｐは選択状態にあることが要求されるが、メインワード
線ＺＭＷＬの非選択状態への駆動より遅れて、このメイ
ンセルプレート線がＺＭＣＰ非選択状態に駆動されれば
よい。
【０３２９】一方、メインセルプレート線ＺＭＣＰの信
号がＬレベルでありかつサブデコード信号ＳＤがＬレベ
ルのときには、補のサブデコード信号ＺＳＤがＨレベル
であり、ＭＯＳトランジスタＴＱ６が導通状態になる。
したがって、この状態においては、ＭＯＳトランジスタ
ＴＱ５が非導通状態にあっても、セルプレート電極ＣＰ
がセルプレート電圧伝達線１５０に電気的に結合され、
セルプレート電極ＣＰは、セルプレート電圧ＶＣＰレベ
ルに維持される。
【０３３０】この図４７に示す構成を利用する場合、容
量素子１６０の容量値とセルプレート電極ＣＰの配線容
量値との関係により、所望の電圧レベルにセルプレート
電極ＣＰを上昇させることができる。また、サブデコー
ド信号として、レベル変換されたサブデコード信号ＳＤ
＊が使用されているものの、レベル変換前のサブデコー
ド信号ＳＤが利用されてもよい。セルプレート電極ＣＰ
の容量値と容量素子１６０の容量値とに応じて適宜サブ
デコード信号の電圧レベルが設定されればよい。
【０３３１】なお、上述の図４７に示す構成において
は、セルプレート電極がサブワード線に対応して配置さ
れており、セルプレート電極ドライバＣＰＤは、それぞ
れ、選択行に接続されるメモリセルに対してセルプレー
ト電極の電圧を変化させている。これにより、必要最小
限のメモリセルのストレージノードの電圧を変化させ
て、消費電流を低減する。選択メモリセルについてのみ
ストレージノードの電圧を変化させているのは、選択メ
モリセルが有効なデータを記憶するためである。１度も
アクセスされないメモリセルは有効なデータを記憶して
おらず、これらのメモリセルのデータの電圧レベルを変
化させても無効データであり、無駄に電力が消費される
だけであり、このような消費電力を低減するために、選
択行のメモリセルに対してセルプレート電圧を変化させ
る。
【０３３２】しかしながら、メモリアレイが複数のメモ
リブロックに分割され、メモリブロック単位で選択／非
選択状態への駆動が行われるされるブロック分割構成の
場合、メモリブロック単位でセルプレート電圧を変化さ
せてもよい。この場合、消費電力が増大する。しかしな
がら、非選択行に接続されるメモリセルのアクセストラ
ンジスタは非導通状態にあるため、セルプレート電圧Ｖ
ＣＰが変化し、対応のストレージノードＳＮ（ノードＮ
１）の電圧レベルが上昇しても、再びセルプレート電極
の電圧が元の電圧レベルに復帰したときに、ストレージ
ノードの電圧は元の電圧レベルに復帰し、その蓄積電荷
量に変化は生じない。したがって、このようにブロック
単位で、セルプレート電圧を駆動する構成を利用して
も、消費電力および応答速度の点を除けば、特に問題は
生じない。このメモリブロック単位でセルプレート電圧
を駆動する場合、セルプレート電極ドライバを、各メモ
リブロックごとに設けることが要求されるだけである。
メモリブロックを特定するブロック選択信号にしたがっ
てセルプレート電圧を制御することができ、セルプレー
ト電圧制御のための回路構成が簡略化され、回路占有面
積を低減することができる。
【０３３３】以上のように、この発明の実施の形態９に
従えば、メモリセルのセルプレート電圧を変化させてい
るため、サブワード線非昇圧方式の場合においても、プ
レーナ型キャパシタ構造のメモリセルにおいてキャパシ
タの容量値が実効的に低下する場合においても、十分な
大きさの読出電圧差を対応のビット線間に生じさせるこ
とができる。
【０３３４】［実施の形態１０］図４８は、この発明の
実施の形態１０に従う半導体記憶装置のアレイ部の構成
を概略的に示す図である。図４８において、列方向にお
いて隣接しかつ整列する２ビットのメモリセルを形成す
るための活性領域ＡＲが列方向に整列して配置される。
この活性領域ＡＲの各列に対応して、ビット線ＢＬおよ
び／ＢＬがそれぞれ配置される。ビット線ＢＬおよび／
ＢＬは、対応の列の活性領域とビット線コンタクトＢＣ
Ｔを介して電気的に結合される。列方向において隣接す
る活性領域は素子分離領域により互いに分離される。
【０３３５】行方向に整列するビット線コンタクトＢＣ
Ｔを間に挟むように、２つのワード線が対をなして配設
される。図４８においては、ワード線ＷＬ０およびＷＬ
１が、行方向に整列するビット線コンタクトＢＣＴを間
に挟んで配置され、またワード線ＷＬ２およびＷＬ３
が、行方向に整列して配置されるビット線コンタクトＢ
ＣＴを間に挟んで行方向に延在して配置される。ワード
線ＷＬ（ＷＬ０−ＷＬ３）は、第１層ポリシリコン配線
層の配線で形成される。
【０３３６】セルプレート電極ＣＰは、第２層ポリシリ
コン配線層の配線で形成される。このセルプレート電極
ＣＰは、後に説明するように、メモリセルキャパシタと
してプレーナ型キャパシタの一方電極を構成する。
【０３３７】セルプレート電極ＣＰは、メモリセルアレ
イ内において列方向において分離される分割構造に形成
される。しかしながら、このセルプレート電極ＣＰは、
ワード線ＷＬ（ＷＬ０−ＷＬ３）と別の配線層の配線で
形成されるため、その一部が、対応のワード線ＷＬと重
なり合うように形成される。このセルプレート電極ＣＰ
と対応のワード線ＷＬの一部が重なり合うように形成す
ることにより、セルプレート電極ＣＰに対向するストレ
ージノード領域の面積をできるだけ大きくすることがで
きる。また、セルプレート電極ＣＰとサブワード線ＳＷ
Ｌとの間隔を短くすることができる。また、セルプレー
ト電極パターニング時においてサブワード線の境界を考
慮する必要がなく、パターニングが容易となる。
【０３３８】行方向において隣接するメモリセルＭＣ１
およびＭＣ２により、ツインセル単位が形成され、これ
らの２つのメモリセルＭＣ１およびＭＣ２により、１ビ
ットのデータを記憶する。
【０３３９】図４９は、図４８に示す線４８Ａ−４８Ａ
に沿った断面構造を概略的に示す図である。図４９にお
いて、メモリセルＭＣは、半導体基板領域１７０表面に
間をおいて形成される不純物領域１７１および１７２
と、これらの不純物領域１７１および１７２の間のチャ
ネル領域上にゲート絶縁膜１７４を介して形成される導
電層１７３と、不純物領域１７２上にキャパシタ絶縁膜
１７６を介して形成される導電層１７５を含む。
【０３４０】導電層１７３は、第１層ポリシリコン配線
層の配線で構成され、ワード線ＷＬを構成する。一方、
導電層１７５は、第２層ポリシリコン配線層の配線で形
成され、セルプレート電極ＣＰを構成する。これらの導
電層１７３および１７５は、別々の製造プロセスで形成
されるため、セルプレート電極ＣＰを、ワード線ＷＬ上
に延在して形成することができる。
【０３４１】不純物領域１７１は、ビット線コンタクト
ＢＣＴを介してたとえば第１層メタル配線の導電層１７
７に結合される。この導電層１７７は、ビット線ＢＬ
（または／ＢＬ）を構成する。不純物領域１７２は、素
子分離領域１７８により、他のメモリセルから分離され
る。
【０３４２】この図４９に示すメモリセルＭＣの構成に
おいて、メモリトランジスタＭＴが不純物領域１７１と
導電層１７３とゲート絶縁膜１７４とで構成される。メ
モリセルキャパシタＭＱが、不純物領域１７２と導電層
１７５との間のキャパシタ絶縁膜１７６とで構成され
る。
【０３４３】この図４９に示すメモリセルＭＣの形成時
においては、第１層ポリシリコン配線層でワード線ＷＬ
となる導電層１７３を形成する。次いで、このワード線
ＷＬに対し自己整合的に不純物注入を行って、メモリセ
ルトランジスタのソース／ドレイン領域およびストレー
ジノードを構成する不純物領域１７１および１７２を形
成する。メモリセルのアクセストランジスタがＮチャネ
ルＭＯＳトランジスタの場合、この不純物領域１７１お
よび１７２は、Ｎ型不純物領域である。メモリセルトラ
ンジスタはＰチャネルＭＯＳトランジスタで構成されて
もよい。
【０３４４】次いで、これらの不純物領域１７１および
１７２を形成した後、第２層ポリシリコン配線層の配線
でセルプレート電極ＣＰを形成する。したがって、この
図４９に示す構成の場合、ワード線ＷＬおよびセルプレ
ート電極ＣＰは、異なる配線層の配線で形成されてお
り、別々の製造工程において形成される。したがって、
ワード線ＷＬおよびセルプレート電極ＣＰの間の間隔を
十分小さくすることができ、図３８に示す不純物領域１
２２の領域を不要とすることができ、メモリサイズを低
減することができる。また、セルプレート電極ＣＰ直下
には、不純物領域１７２が形成されており、記憶データ
の論理レベルにかかわらず、このメモリセルキャパシタ
ＭＱの利用効率を１００％とすることができ、セルプレ
ート電極を構成する導電層１７５と不純物領域１７２の
対向面積に従ってその容量値を決定することができる。
【０３４５】また、メモリセルトランジスタＭＴのゲー
ト電極を構成する導電層１７３は、ＣＭＯＳロジックプ
ロセスにおける第１のポリシリコン配線層に対するデュ
アルポリシリコンゲートプロセスで形成する。このデュ
アルポリシリコンゲートプロセスでトランジスタゲート
を形成する場合、ＮチャネルＭＯＳトランジスタに対し
ては、Ｎ型不純物がチャネル領域に注入される。このと
き、トランジスタのゲート電極を介してチャネル領域に
対して不純物イオン注入が行なわれるため、メモリセル
トランジスタは、Ｎ型ポリシリコン配線でゲート電極が
構成される。一方、ＰチャネルＭＯＳトランジスタにお
いては、そのしきい値電圧の絶対値を小さくするため
に、ゲート電極を介してＰ型不純物をチャネル領域に注
入するため、メモリセルトランジスタのゲート電極は、
Ｐ型ポリシリコン配線で構成される。
【０３４６】セルプレート電極ＣＰを、この（サブ）ワ
ード線ＷＬを構成するトランジスタゲート電極と同じ配
線層のポリシリコンで形成した場合、セルプレート電極
ＣＰも同様、不純物注入したポリシリコン配線で構成さ
れる。しかしながら、この場合、ポリシリコン内におい
て生じる空乏層（ゲート空乏化）により、セルプレート
電極ＣＰに印加されるセルプレート電圧ＶＣＰが、空乏
層容量により分割され、キャパシタ絶縁膜の実効膜厚が
厚くなり、その実効容量値が低下することが考えられ
る。
【０３４７】しかしながら、この図４９に示すように、
セルプレート電極ＣＰを構成する導電層１７５を、ワー
ド線ＷＬを構成する導電層１７３と別の工程で形成す
る。したがって、このセルプレート電極ＣＰを形成する
導電層１７５を、ワード線ＷＬを構成する導電層１７３
と独立に、高濃度にＮ型不純物またはＰ型不純物をドー
プしたドープトポリシリコンで形成することができる。
したがって、この高濃度に不純物が注入されたドープト
ポリシリコンでは、ゲート空乏化は生じないため、メモ
リセルキャパシタＭＱの実効容量値の低下を防止するこ
とができ、所望のメモリセルキャパシタの容量値を確保
することができる。
【０３４８】また、このセルプレート電極ＣＰ直下に形
成されるキャパシタ絶縁膜１７６が、ワード線ＷＬ直下
のゲート絶縁膜１７４と別の工程で製造されるため、こ
のキャパシタ絶縁膜１７６を、たとえばＴａ2Ｏ3などの
高誘電体膜で形成することができる。このキャパシタ絶
縁膜１７６として、高誘電体膜を利用することにより、
メモリセルキャパシタＭＱの面積を低減することがで
き、応じてメモリセルのサイズを大幅に小さくすること
ができる。
【０３４９】この高誘電体膜を利用する場合、ワード線
ＷＬを構成する導電層１７３とセルプレート電極ＣＰを
構成する導電層１７５が重なり合う領域においても高誘
電体膜が形成される。したがって、ワード線ＷＬとセル
プレート電極ＣＰの間の容量が存在するため、ワード線
ＷＬの寄生容量が大きくなり、高速でワード線ＷＬを選
択状態へ駆動することができなくなることが考えられ
る。したがって、このワード線ＷＬとセルプレート電極
ＣＰが重なり合う領域においては、できるだけ層間絶縁
膜の膜厚を厚くして、ワード線ＷＬの寄生容量を低減す
る。
【０３５０】この高誘電体膜をキャパシタ絶縁膜１７６
として利用する場合、ワード線ＷＬを構成する導電層１
７３とセルプレート電極ＣＰを構成する導電層１７５に
より、キャパシタを形成することができるため、システ
ムＬＳＩに含まれるアナログ回路等において使用される
ポリ−ポリキャパシタを製造する工程を、これらの導電
層１７３、キャパシタ絶縁膜１７６および導電層１７５
を形成する工程として利用することができる。この場
合、ワード線ＷＬの寄生容量を低減するためにワード線
ＷＬとセルプレート電極ＣＰの間の絶縁膜膜厚をできる
だけ厚くする。好ましくは、デュアルキャパシタ絶縁膜
プロセスを適用し、セルプレート電極ＣＰと不純物領域
１７２が対向する領域のキャパシタ絶縁膜１７６の膜厚
と、ワード線ＷＬとセルプレート電極ＣＰが重なり合う
領域の層間絶縁膜の膜厚を異ならせる。
【０３５１】なお、上述の説明においては、ワード線Ｗ
Ｌが説明されている。しかしながら、このワード線ＷＬ
は、非階層構造のワード線であってもよく、また、階層
ワード線構造におけるサブワード線ＳＷＬであってもよ
い。
【０３５２】［変更例１］図５０は、この発明の実施の
形態１０の変更例１のメモリセルアレイのレイアウトを
概略的に示す図である。図５０においては、活性領域Ａ
Ｒが、列方向において各行ごとに行方向のメモリセルの
ピッチの１／２ずれて配置される。列方向に整列する活
性領域ＡＲに対応して、ビット線が配置される。図５０
においては、ビット線ＢＬ０、／ＢＬ０、ＢＬ１および
／ＢＬ１を代表的に示す。
【０３５３】ワード線ＷＬ−ＷＬ３が行方向に延在して
配置され、このワード線ＷＬはたとえば第１層ポリシリ
コン配線で構成される。このワード線ＷＬ−ＷＬ３と平
行に、セルプレート電極ＣＰが配設される。このセルプ
レート電極ＣＰは、その一部が、対応のワード線ＷＬと
重なり合うように配置される。このセルプレート電極Ｃ
Ｐは、たとえば第２層ポリシリコン配線で構成される。
セルプレート電極ＣＰは２行のメモリセルに対して共通
に配置される。列方向において隣接するセルプレート電
極は互いに分離される。
【０３５４】この図５０に示すレイアウトにおいては、
行方向のメモリセルのピッチの間に、２本のビット線が
配置される。ビット線コンタクトＢＣＴは、行方向にお
いて１つおきのビット線に対応して配置される。
【０３５５】メモリセル選択時においては、セルプレー
ト電極ＣＰに関して対向して配置されるワード線を同時
に選択状態へ駆動する。たとえば、ワード線ＷＬ１およ
びＷＬ２を同時に選択状態へ駆動する。この場合、メモ
リセルＭＣ１がビット線コンタクトＢＣＴを介してビッ
ト線ＢＬ０に接続され、またメモリセルＭＣ２の記憶デ
ータが、ビット線／ＢＬ０上に読出される。同様、ビッ
ト線ＢＬ１および／ＢＬ１においても、メモリセルデー
タがそれぞれ同時に読出される。したがって、ツインセ
ルユニットは、異なる行に配置される２つのメモリセル
ＭＣ１およびＭＣ２で構成される。
【０３５６】このようなメモリセルのレイアウトにおい
ても、セルプレート電極ＣＰとワード線ＷＬとして、別
々の製造工程で形成される配線を利用することにより、
メモリセルサイズを大幅に低減することができる。ま
た、ストレージノードとして不純物領域を利用するた
め、メモリセルキャパシタを、常にその記憶データの論
理レベルにかかわらず形成することができ、キャパシタ
の利用効率を改善でき、応じて小占有面積で所望の容量
値のメモリセルキャパシタを実現することができる。
【０３５７】［変更例２］図５１は、この発明の実施の
形態１０の変更例２のメモリセルアレイ部の構成を概略
的に示す図である。図５１に示すレイアウトにおいて
は、矩形状の２ビットのメモリセルを形成する活性領域
ＡＲが列方向に整列して配置される。活性領域ＡＲの列
に対応してビット線ＢＬおよび／ＢＬがそれぞれ交互に
配置される。また、この活性領域ＡＲは、ビット線コン
タクトＢＣＴを介して対応のビット線ＢＬまたは／ＢＬ
に結合される。
【０３５８】このビット線コンタクトＢＣＴを間に挟む
ように２本のワード線の対が、行方向に延在して配置さ
れる。
【０３５９】このワード線ＷＬ０−ＷＬ３それぞれに対
応して、セルプレート電極ＣＰ０−ＣＰ３が配置され
る。これらのセルプレート電極ＣＰ０−ＣＰ３は、それ
ぞれその電圧レベルが、互いに独立に設定することがで
きる（実施の形態９参照）。このセルプレート電極ＣＰ
０−ＣＰ３とワード線ＷＬ０−ＷＬ３は、それぞれ別々
の製造プロセスで形成され、ワード線ＷＬ０−ＷＬ３
が、第１層ポリシリコン配線で形成され、セルプレート
電極線ＣＰ０−ＣＰ３が第２層ポリシリコン配線で形成
される。これらのセルプレート電極ＣＰ０−ＣＰ３は、
それぞれ対応のワード線ＷＬ０−ＷＬ３と一部が重なり
合うように配置される。
【０３６０】したがって、この図５１に示す構成におい
ても、同様、メモリセルサイズを低減できる。また、ア
レイ電源電圧より高い昇圧電圧が選択ワード線ＷＬに伝
達されない場合においても、十分な大きさの読出電圧差
をビット線ＢＬおよび／ＢＬの間に生成することができ
る。また、メモリセルキャパシタＭＱの電極が、セルプ
レート電極と半導体基板領域表面に形成された不純物領
域とで構成されるため、記憶データの論理レベルにかか
わらず、確実に、メモリセルキャパシタを形成でき、記
憶データに応じた電荷を蓄積することができる。
【０３６１】以上のように、この発明の実施の形態１０
に従えば、ワード線およびセルプレート電極線を、それ
ぞれ別々の配線層の配線で形成しており、ワード線とセ
ルプレート電極の間の距離を短くすることができ、メモ
リセルサイズを低減することができる。また、セルプレ
ート電極に対向して基板表面に不純物領域を形成するこ
とができ、また、セルプレート電極をドープトポリシリ
コンで形成することができ、キャパシタの利用効率を改
善することができる。
【０３６２】ストレージノードとして不純物領域を基板
領域表面に形成することにより、記憶データにかかわら
ずメモリセルキャパシタを形成でき、キャパシタの利用
効率が改善され、記憶データに応じて確実に、電荷を蓄
積することができる。
【０３６３】［実施の形態１１］図５２は、この発明の
実施の形態１１に従う半導体記憶装置のアレイ部の構成
を概略的に示す図である。図５２においては、２行２列
に配列されるメモリセルのレイアウトを概略的に示す。
この図５２に示す構成においては、ワード線ＷＬ０−Ｗ
Ｌ３とセルプレート電極ＣＰは、それぞれ別の配線層で
形成される。セルプレート電極ＣＰは、第２のポリシリ
コン配線ＣＰＬにより相互接続される。したがって、セ
ルプレート電極は、ビット線コンタクトＢＣＴを形成す
る領域を除いて、メモリセルアレイの所定領域上にわた
って延在してメッシュ状に配置される。
【０３６４】他の構成は、図４８に示す構成と同じであ
る。行方向において隣接する２つのメモリセルＭＣ１お
よびＭＣ２が、ツインセルユニットを構成する。１つの
ワード線ＷＬを選択することにより、２つのメモリセル
がビット線ＢＬおよび／ＢＬの記憶データが読出され
る。
【０３６５】この図５２に示すように、セルプレート電
極ＣＰを相互接続し、ビット線コンタクトＢＣＴを形成
する領域を除く領域にわたって延在して配置させること
により、所定の領域内においてセルプレート電極がメッ
シュ状に配設されるため、数ヵ所においてセルプレート
電極に対しセルプレート電圧ＶＣＰを供給するだけで、
所定領域内のメモリセルのセルプレート電極に、安定に
セルプレート電圧ＶＣＰを供給することができる。各行
に対応してセルプレート電圧をセルプレート電極ＣＰに
供給する必要がなくなり、セルプレート電圧を供給する
回路の占有面積を低減することができる。
【０３６６】図５３は、セルプレート電圧分配の形態の
一例を示す図である。図５３においては、セルプレート
電極ＣＰが相互接続されており、実質的にメッシュ構造
のセルプレート電極層ＣＰＬＹが形成される。このセル
プレート電極層ＣＰＬＹにおいて、ビット線コンタクト
ＢＣＴに対応する領域に孔部が配置される。たとえばサ
ブワードドライバ帯においてセルプレート電圧ＶＣＰを
伝達するセルプレート電圧伝達線１８０を配設し、セル
プレート電圧分配線１８１を介してこのセルプレート電
極層ＣＰＬＹをセルプレート電圧伝達線１８０に結合す
る。
【０３６７】同様、センスアンプ帯において、セルプレ
ート電圧伝達線１８３を配設し、セルプレート電圧分配
線１８４により、セルプレート電極層ＣＰＬＹを、この
セルプレート電圧伝達線１８３に結合する。これらのセ
ルプレート電圧ＶＣＰを伝達するセルプレート電圧伝達
線１８１および１８３は、たとえば第２層メタル配線で
形成される。これらの第２層メタル配線から、セルプレ
ート電圧分配線１８１および１８４を介して、第２層ポ
リシリコン配線層に形成されるセルプレート電極層ＣＰ
ＬＹを介してセルプレート電圧ＶＣＰを伝達する。した
がって、杭打ち構造とされたセルプレート電極（層）に
対し個々にセルプレート電圧を供給する必要がなく、セ
ンスアンプ帯および／またはサブワードドライバ帯に数
カ所のセルプレート電圧分配線を配置するだけでよく、
セルプレート電圧供給のための回路の占有面積を低減す
ることができる。
【０３６８】なお、この図５３に示す構成においては、
サブワードドライバ帯で分割されるメモリサブアレイの
メモリセルに対してセルプレート電極層ＣＰＬＹを共通
に配設している。サブワードドライバ帯におけるサブワ
ードドライバのレイアウトに何ら影響を及ぼすことな
く、セルプレート電極層ＣＰＬＹを配設することができ
る。
【０３６９】また、センスアンプ帯に配設されるセンス
アンプ回路およびビット線周辺回路に対し悪影響を及ぼ
すことなく、セルプレート電極層ＣＰＬＹを配設するこ
とができる。
【０３７０】また、このセルプレート電極層ＣＰＬＹ
が、所定の１つのメモリブロック内のメモリサブアレイ
に共通に、メインワード線と同様に行方向に延在して配
設されてもよい。セルプレート電圧伝達線がメインワー
ド線よりも下層の配線層に形成される場合には、セルプ
レート電圧伝達線は、メインワード線とサブワード線と
のコンタクト形成領域において、このコンタクトを避け
るように孔部が形成される。このメインワード線とサブ
ワード線とのコンタクトは、サブワードドライバ帯に形
成されるため、サブワードドライバ帯においては、サブ
ワードドライバを避けるように、セルプレート接続線Ｃ
ＰＬを配設して、セルプレート電極を相互接続する。
【０３７１】また、センスアンプ帯を超えてセルプレー
ト電極層ＣＰＬＹが相互接続されてもよい。センスアン
プ回路およびビット線周辺回路の存在しない領域におい
て、列方向に隣接するセルプレート電極層を第２層ポリ
シリコン配線を用いて相互接続する。
【０３７２】したがって、このセルプレート電極層ＣＰ
ＬＹが、メッシュ状に形成されていればよい。メモリサ
ブアレイにおいては、セルプレート電極層ＣＰＬＹに、
ビット線コンタクトＢＣＴ領域において、孔部が設けら
れる。センスアンプ帯およびサブワードドライバ帯それ
ぞれにおいて、センスアンプおよびビット線周辺回路お
よびサブワードドライバのレイアウトに悪影響を及ぼす
ことなく、第２層ポリシリコン配線を用いてセルプレー
ト電極層ＣＰＬＹが相互接続されてもよい。
【０３７３】以上のように、この発明の実施の形態１１
に従えば、セルプレート電極層をメッシュ状に形成して
おり、セルプレート電圧をメモリセル行に対応して配置
されるセルプレート電極個々に供給する必要がなく、セ
ルプレート電圧伝達のための回路レイアウトの面積を低
減することができる。
【０３７４】［実施の形態１２］図５４は、この発明の
実施の形態１２に従う半導体記憶装置のメモリアレイの
構成を概略的に示す図である。この図５４においては、
ワード線は、低抵抗のたとえば第２層メタル配線で形成
される導電層と、第１層ポリシリコン配線で構成される
ワード線とで構成される。このワード線構成において
は、ワード線シャント領域において、上層の低抵抗メタ
ルワード線ＷＬＭと、下層の比較的抵抗の高いポリシリ
コンワード線ＷＬとがコンタクトＳＨＴにより電気的に
接続される。図５４においては、第１層ポリシリコン
（１ポリ）で形成されるワード線ＷＬ０−ＷＬ３と、こ
れらのワード線ＷＬ０−ＷＬ３と平行に配置されるたと
えば第２層メタル配線で形成されるメタルワード線ＷＬ
Ｍ０−ＷＬＭ３を示す。
【０３７５】ワード線シャント領域において、これらの
メタルワード線ＷＬＭと対応のワード線ＷＬとがコンタ
クトＳＨＴにより電気的に接続される。比較的抵抗の高
いポリシリコンワード線と平行に、低抵抗のメタルワー
ド線を配設し、ワード線選択信号をメタルワード線ＷＬ
Ｍ上に伝達させ、所定の箇所においてこのメタルワード
線ＷＬＭとポリシリコンワード線ＷＬとを電気的に接続
することにより、等価的に、ポリシリコンワード線ＷＬ
の抵抗値を小さくし、高速でワード線を選択状態へ駆動
する。
【０３７６】このようなポリシリコンワード線ＷＬとメ
タル配線とを所定間隔で相互接続する構成は、ワード線
杭打ち構造と呼ばれる。
【０３７７】このようなワード線杭打ち構造において、
セルプレート電極ＣＰを、先の実施の形態１１における
ように、メッシュ状に配設する。このワード線シャント
用のコンタクトＳＨＴは、第２層メタル配線から第１層
ポリシリコン配線に延在するため、この領域において、
セルプレート電極ＣＰに孔領域ＨＯＬを形成する。これ
により、ワード線杭打ち構造に悪影響を及ぼすことな
く、第２層ポリシリコン配線で形成されるセルプレート
電極ＣＰを、メモリセルアレイの所定領域にわたって延
在して配置することができる。この場合においても、図
５４においては明確に示していないが、セルプレート電
極ＣＰは、ビット線コンタクト領域において孔部が形成
される。
【０３７８】したがって、セルプレート電極は、ワード
線杭打ち部およびビット線コンタクト部において孔部が
形成され、残りの領域において連続的に延在して配置さ
れ、メッシュ構造を有する。したがって、非階層ワード
線構造においても、セルプレート電極をメッシュ状に形
成することにより、セルプレート電圧の供給をメモリセ
ル行個々に対応して行う必要がなく、セルプレート電圧
供給のためのレイアウト面積を低減することができる。
【０３７９】以上のように、この発明の実施の形態１２
に従えば、ワード線シャント領域において、セルプレー
ト電極ＣＰに孔領域を設けており、ワード線杭打ち構造
に悪影響を及ぼすことなく、第２層ポリシリコン配線で
形成されるセルプレート電極ＣＰを、メモリセルアレイ
上にメッシュ状に配設して、安定にセルプレート電圧Ｖ
ＣＰを供給することができる。また、セルプレート電圧
を供給する配線レイアウト面積を低減することができ
る。
【０３８０】［実施の形態１３］図５５は、この発明の
実施の形態１３に従う半導体記憶装置のメモリセルの断
面構造を概略的に示す図である。図５５において、メモ
リセルは、半導体基板領域１９０表面に間をおいて形成
される不純物領域１９１および１９２と、これらの不純
物領域１９１および１９２の間の領域上に、図示しない
ゲート絶縁膜を介して形成されるゲート電極１９３と、
不純物領域１９４に隣接するストレージノード領域上
に、図示しないキャパシタ絶縁膜を介して形成されるキ
ャパシタ電極１９４を含む。このストレージノード領域
は、素子分離領域１９５により、他の隣接メモリセルか
ら分離される。
【０３８１】不純物領域１９１表面には、サリサイド１
９６が形成されまたゲート電極１９３表面にもサリサイ
ド１９６が形成される。同様、セルプレート電極１９４
表面にもサリサイド１９６が形成される。これらのサリ
サイドは、セルフアラインドポリシリサイドであり、ポ
リシリコン表面に自己整合的に形成されるＣｏＳｉなど
のシリサイド層である。このサリサイドの形成により、
ポリシリコン配線の抵抗を低減し、また不純物領域の抵
抗を低減する。
【０３８２】不純物領域１９１のサリサイド１９６はビ
ット線コンタクトＢＣＴに電気的に接続されて、このビ
ット線コンタクトＢＣＴがビット線１９８に接続され
る。
【０３８３】メモリセルトランジスタ形成時において
は、自己整合的に不純物領域１９１および１９２が形成
される。通常、ゲート電極１９３側部には、サイドウォ
ール絶縁膜１９７が形成される。このサイドウォール絶
縁膜１９７は、ＳｉＮまたはＳｉＯなどの絶縁膜で形成
される。
【０３８４】不純物領域１９２表面には、サイドウォー
ル絶縁膜１９７が形成され、この不純物領域１９２表面
は、完全に、サイドウォール絶縁膜１９７で覆われる。
このゲート電極１９３およびセルプレート電極１９４
は、同一配線層のポリシリコンで形成される。これらの
ポリシリコン形成時においてゲート電極１９３およびセ
ルプレート電極１９４の間の間隔ＤＷを、サイドウォー
ル絶縁膜１９７の幅の２倍以下に設定することにより、
サイドウォール絶縁膜形成時、この不純物領域１９２表
面を完全にサイドウォール絶縁膜１９７で覆うことがで
きる。
【０３８５】標準ＣＭＯＳロジックプロセスにおいて
は、ゲート電極配線抵抗および拡散層（不純物層）の抵
抗を低下させるために、シリコン表面に自己整合的にシ
リサイドを形成するサリサイドプロセスが導入される。
また、ＣＭＯＳロジックプロセスでメモリセルを形成し
た場合、同様、不純物領域１９１、ゲート電極１９３お
よびセルプレート電極１９４表面にはサリサイド１９６
が形成される。このサリサイド１９６を、不純物領域１
９２の表面に形成した場合、この不純物領域１９２の抵
抗が低下するものの、接合リーク電流が増大する。
【０３８６】不純物領域１９２がストレージノード電極
に隣接するため、この不純物領域１９２表面にサリサイ
ドを形成した場合、接合リーク電流により記憶データが
消失する可能性がある。そこで、このサイドウォール絶
縁膜１９７により、不純物領域１９２表面を覆うことに
より、サリサイドプロセスにおいても、不純物領域１９
２表面には、サリサイドは形成されず、データ保持特性
が低下するのを抑制することができる。
【０３８７】このサリサイド形成前にサイドウォール絶
縁膜１９７が形成されまた、ゲート電極１９３およびセ
ルプレート電極１９４側部に、サリサイドが形成される
のを抑制する。このサイドウォール絶縁膜は、絶縁膜の
異方性エッチングにより形成される。この異方性エッチ
ング時において、サイドウォール絶縁膜の幅が決定され
る。したがって、この異方性エッチングに応じて予めサ
イドウォール絶縁膜の幅を知ることができ、この幅に応
じてゲート電極とセルプレート電極の間の幅を決定す
る。
【０３８８】以上のように、この発明の実施の形態１３
に従えば、セルプレート電極およびゲート電極が同一製
造工程で形成される場合、このゲート電極１９３および
セルプレート電極１９０の間の間隔を、サイドウォール
絶縁膜の幅の２倍以下の間隔に設定しており、ゲート電
極とセルプレート電極との間の基板領域表面に不純物領
域が形成されても、その後のサイドウォール絶縁膜形成
時にストレージノードに接続する不純物領域表面をサイ
ドウォールで覆うことができる。したがって、サリサイ
ドプロセスにおいて、この不純物領域においてサリサイ
ドが形成されるのを防止することができ、接合リーク電
流を抑制でき、応じてストレージノード電極に蓄積され
た電荷がリーク電流により失われるのを防止することが
でき、データ保持特性が劣化するのを抑制することがで
きる。
【０３８９】なお、この図５５において、メモリセルト
ランジスタは、ＰチャネルＭＯＳトランジスタで構成さ
れてもよく、またＮチャネルＭＯＳトランジスタで構成
されてもよい。いずれの場合においても、サリサイドを
形成する製造プロセスは実行される。
【０３９０】［実施の形態１４］図５６は、この発明の
実施の形態１４に従うメモリアレイ部の構成を概略的に
示す図である。図５６において、サブワード線ＳＷＬに
対応して、セルプレート電極ＣＰが配置される。このセ
ルプレート電極ＣＰは、その両側のサブワード線に対応
して配置される。すなわち、セルプレート電極ＣＰが２
行のメモリセルに共通に配置される。具体的に、図５６
において、セルプレート電極ＣＰ１２が、サブワード線
ＳＷＬ１およびＳＷＬ２に対応して配置される。セルプ
レート線ＣＰ０３が、サブワード線ＳＷＬ０および図示
しないサブワード線ＳＷＬ３に対応して配置される。セ
ルプレート電極ＣＰ３４が、サブワード線ＳＷＬ３およ
び図示しないサブワード線ＳＷＬ４に対応して配置され
る。
【０３９１】矩形形状の活性領域ＡＲが、列方向に整列
して配置される。列方向に整列する活性領域ＡＲに対応
してビット線ＢＬおよび／ＢＬが配置される。活性領域
ＡＲの各々は、列方向に隣接する２ビットのメモリセル
を形成し、ビット線コンタクトＢＣＴを介して対応のビ
ット線ＢＬまたは／ＢＬに電気的に結合される。この図
５６に示す構成においては、行方向において隣接する２
つのメモリセルＭＣ１およびＭＣ２により、１ビットデ
ータを記憶するツインセルユニットが形成される。メモ
リセル選択時においては１本のサブワード線が選択状態
へ駆動される。ビット線ＢＬおよび／ＢＬは、センスア
ンプＳＡに結合される。
【０３９２】この図５６に示す構成において、セルプレ
ート電極ＣＰとサブワード線ＳＷＬとは、同一の配線層
の配線で形成される。これらのサブワード線およびセル
プレート電極は、不純物導入された多結晶シリコン（ド
ープトポリシリコン）、または、ＷＳｉx、およびＣｏ
Ｓｉxなどのポリサイド、またはサリサイドなどのシリ
コンを含む材料により形成される。したがって、このセ
ルプレート電極ＣＰおよびサブワード線ＳＷＬは、ロジ
ックトランジスタのゲート電極と同一製造工程で形成さ
れる。セルプレート電極は、先の実施の形態９と同様、
プレーナ型キャパシタ構造を実現するため、反転層形成
領域と対向して配置される。反転層形成領域においては
不純物領域は形成されていない。このセルプレート電極
ＣＰを、対応のメモリセルの選択／非選択状態に応じて
その電圧レベルを変更する。
【０３９３】図５７は、この発明の実施の形態１４のセ
ルプレート電極駆動時の動作波形を示す図である。以
下、図５６および図５７を参照して、この発明の実施の
形態１４に従う半導体記憶装置の動作について説明す
る。
【０３９４】今、サブワード線ＳＷＬ０が選択された状
態を考える。この状態において、サブワード線ＳＷＬ０
は、電圧ＶＷＬレベルであり、またビット線ＢＬおよび
／ＢＬは、センスアンプＳＡにより、アレイ電源電圧Ｖ
ＣＣＳおよび接地電圧（０Ｖ）レベルにある。この状態
において、サブワード線ＳＷＬ０に対応して配置される
セルプレート電極ＣＰ０３の電圧レベルは、たとえばア
レイ電源電圧ＶＣＣＳレベルに駆動する。一方、非選択
状態のセルプレート電極は、接地電圧レベルを維持す
る。ストレージノードＳＮの電圧レベルは、記憶データ
に応じて、Ｈレベルデータを記憶するストレージノード
ＳＮ（Ｈ）が、アレイ電源電圧ＶＣＣＳレベル、Ｌレベ
ルデータを記憶するストレージノードＳＮ（Ｌ）のレベ
ルは接地電圧レベルである。
【０３９５】メモリセルのデータの書込または読出を行
うアクセスサイクルが完了すると、選択状態のサブワー
ド線ＳＷＬ０が非選択状態へ駆動され、その電圧レベル
は接地電圧レベルへ低下する。また、ビット線ＢＬおよ
び／ＢＬも、センスアンプＳＡが非活性化され、図示し
ないプリチャージ／イコライズ回路により、中間電圧レ
ベルにプリチャージされかつイコライズされる。
【０３９６】サブワード線ＳＷＬ０が非選択状態へ駆動
され、メモリセルのアクセストランジスタが非導通状態
となると、次いで、セルプレート電極ＣＰ０３が、接地
電圧レベルへ駆動される。これにより、Ｈレベルデータ
を記憶するストレージノードＳＮ（Ｈ）の電圧レベル
が、このセルプレート電極と対応のストレージノード
（反転層）の間の容量結合により、ΔＶＳＮＨだけ低下
する。同様、Ｌレベルデータを記憶するストレージノー
ドＳＮ（Ｌ）の電圧レベルも、ΔＶＳＮＬだけ低下す
る。このストレージノードの電圧変化量ΔＶＳＮＬおよ
びΔＶＳＮＨは、容量結合の結合効率を適当な大きさに
設定することにより、このストレージノードＳＮの電圧
レベルの変化を、セルプレート電極ＣＰ０３の電圧レベ
ルの変化よりも小さくすることができる（ΔＶＳＮＬ＜
＜ＶＣＣＳ）。
【０３９７】この状態において、セルプレート電極ＣＰ
が接地電圧レベルであり、Ｌレベルデータを記憶するス
トレージノードＳＮ（Ｌ）の電圧レベルは、−ΔＶＳＮ
Ｌであり、このメモリセルキャパシタを構成するプレー
ナ型キャパシタのゲート−ソース間電圧は、ΔＶＳＮＬ
であり、アレイ電源電圧ＶＣＣＳよりも十分小さい。し
たがって、この状態においては、半導体基板領域がＰ型
基板であり、負電圧ＶＢＢレベルにバイアスされている
場合において、セルプレート電極直下の半導体基板領域
表面において、反転層は弱く形成されるだけでる。スト
レージノードを構成する不純物領域は負電圧レベルに保
持されるため、このストレージノードを構成する不純物
領域のポテンシャルが反転層のポテンシャルよりも高く
なり、この反転層とストレージノードを構成する不純物
領域との間には、ポテンシャルバリアが形成される。
【０３９８】したがって、ストレージノードの不純物領
域からセルプレート電極直下の基板領域へは、電子はほ
とんど流出せず、このストレージノードの不純物領域か
ら、キャパシタ絶縁膜を介してセルプレート電極へ電子
が流出するのを防止することができる。したがって、Ｌ
レベルデータを記憶するストレージノードＳＮ（Ｌ）の
電圧レベルを、ほぼ−ΔＶＳＮＬの電圧レベルに保持す
ることができる。
【０３９９】再びこのサブワード線ＳＷＬ０が選択され
る場合、まず接地電圧レベルに保持されているセルプレ
ート電極ＣＰ０３の電圧レベルを、アレイ電源電圧ＶＣ
ＣＳレベルに駆動し、容量結合により、ストレージノー
ドＳＮ（Ｈ）およびＳＮ（Ｌ）の電圧レベルを、元の電
圧ＶＣＣＳおよび０Ｖレベルに復帰させる。
【０４００】この後、サブワード線ＳＷＬ０を選択状態
へ駆動し、ストレージノードＳＮ（Ｈ）およびＳＮ
（Ｌ）を、対応のビット線ＢＬおよび／ＢＬに結合し
て、センス動作を行なう。
【０４０１】この読出電圧は、ΔＶＨおよびΔＶＬであ
り、読出電位差は、ΔＶＨ＋ΔＶＬとなり、先の実施の
形態９と同様の読出電圧をワード線非昇圧方式において
実現することができる。したがって、セルプレート電極
が、メモリセルトランジスタのゲート電極と同様ＣＭＯ
Ｓロジックプロセスで構成する場合において、キャパシ
タ絶縁膜の膜厚がゲート絶縁膜と同様薄い場合におい
て、セルプレート電圧ＶＣＰをアレイ電源電圧以上に昇
圧することが困難な場合において、十分な大きさの読出
電圧差をビット線対に生成することができる。また、キ
ャパシタ絶縁膜を介してセルプレート電極へ電子が流出
するのを防止することができ、データ保持特性が劣化す
るのを防止することができる。
【０４０２】他の非選択サブワード線の対に対して配置
されるメモリセルに対して設けられるセルプレート電極
ＣＰは、接地電圧レベルを維持する。対を成すサブワー
ド線の一方が選択されると、このサブワード線対におい
て非選択サブワード線に対しても受けられるメモリセル
のセルプレート電圧も変化する。この非選択メモリセル
においては、メモリセルトランジスタが非導通状態であ
るため、単にストレージノード電圧が容量結合により上
昇および下降するだけであり、これらの電位変化量は同
じであり、１つのアクセス期間は短期間であり、この間
においてセルプレート電極にキャパシタ絶縁膜を介して
電子がリークしてもその量はごくわずかであり、非選択
メモリセルの記憶データに対し何ら悪影響は生じない。
【０４０３】図５８は、この発明の実施の形態１４にお
けるメモリセルの断面構造を概略的に示す図である。図
５８において、メモリセルは、半導体基板領域２００表
面上に間をおいて形成される不純物領域２０１および２
０２と、これらの不純物領域２０１および２０２の間の
領域上に、図示しないゲート絶縁膜を介して形成される
ゲート電極２０３と、反転層形成領域２０６上に図示し
ないキャパシタ絶縁膜を介して形成されるセルプレート
電極２０４を含む。この反転層形成領域２０６は、素子
分離領域２０５により、他の反転層形成領域から分離さ
れる。
【０４０４】不純物領域２０１は、ビット線コンタクト
ＢＣＴを介してビット線２０７に結合される。
【０４０５】このセルプレート電極２０４は、セルプレ
ート電圧ＶＣＰとして、この反転層形成領域２０６に十
分反転層を形成するために、アレイ電源電圧ＶＣＣＳを
印加する。この場合、非選択状態（スタンバイ状態）に
おいても、セルプレート電圧ＶＣＰとしてアレイ電源電
圧ＶＣＣＳを印加した場合、反転層形成領域２０６にお
いては反転層が形成される。不純物領域２０２が、Ｌレ
ベルデータを格納するストレージノードＳＮ（Ｌ）の場
合、不純物領域２０２に蓄積された電子ｅが、この反転
層形成領域２０６に形成された反転層に伝達され、キャ
パシタ絶縁膜を介してセルプレート電極線２０４に流入
する。したがって、この場合、不純物領域２０２におい
て、蓄積電荷（電子）が失われ、Ｌレベルデータを記憶
するストレージノードＳＮ（Ｌ）の電圧レベルが、図５
７において破線で示すようにその電圧レベルが上昇す
る。
【０４０６】この非選択状態（スタンバイ状態）におい
て、セルプレート電圧ＶＣＰを接地電圧レベルに保持す
ることにより、このセルプレート電圧ＶＣＰの変化によ
り、容量結合によりＬレベルデータを記憶するストレー
ジノードＳＮ（Ｌ）の電圧レベルが、負電圧−ΔＶＳＮ
Ｌとなる。この場合、ＭＯＳキャパシタのゲートとソー
スの電圧差はΔＶＳＮＬであるものの、アレイ電源電圧
ＶＣＣＳよりもその大きさは十分小さいため、反転層は
ほとんど形成されず、この不純物領域２０２と反転層形
成領域２０６の間の境界領域２１０において、ポテンシ
ャル障壁が形成され、すなわち反転層形成領域２０６の
ポテンシャルが、Ｌレベルデータを記憶するストレージ
ノードＳＮ（Ｌ）のポテンシャルよりも低くなり、電子
がこの反転層形成領域２０６へ流出するのが防止される
（ここで、ポテンシャルφは、電子の蓄積量が多くなる
ほど高くなる）。
【０４０７】したがって、このセルプレート電極ＣＰの
電圧ＶＣＰを、対応のサブワード線の電圧レベルと同じ
ように駆動することにより、Ｌレベルデータを記憶する
ストレージノードＳＮ（Ｌ）の電圧レベルをスタンバイ
時負電圧レベルに保持することができ、セルプレート電
極線２０４への電子の流出を防止することができる。
【０４０８】Ｈレベルデータを記憶するストレージノー
ドについては、セルプレート電極の電圧レベルが接地電
圧レベルであり、ストレージノードの電圧レベルよりも
低いため、反転層は形成されず、同様にＰＮ接合が逆バ
イアス状態であり電子の流出は生じない。
【０４０９】再びこのメモリセルが選択された場合に
は、セルプレート電圧ＶＣＰが再びアレイ電源電圧ＶＣ
ＣＳレベルに駆動され、この反転層形成領域２０６に、
反転層が形成され、また容量結合により、ストレージノ
ードＳＮ（Ｌ）の電圧レベルは、元の電圧レベル（接地
電圧レベル）に復帰する。
【０４１０】なお、このスタンバイ期間中、ストレージ
ノードＳＮ（Ｌ）の電圧レベルは負電圧レベルであり、
ワード線ＷＬ直下のチャネル領域を介してリーク電流が
多くなり、いわゆるディスターブリフレッシュ耐性が弱
くなることが考えられる。したがって、この場合、選択
サブワード線ＳＷＬのスタンバイ状態時の電圧を負電圧
レベルに設定することにより、このような、ディスター
ブリフレッシュ耐性の劣化を防止することができる。
【０４１１】図５９は、セルプレート電極を駆動する部
分の構成を概略的に示す図である。図５９において、サ
ブワード線ＳＷＬ１−ＳＷＬ４に対応してメインワード
線ＺＭＷＬが配置される。サブワード線ＳＷＬ１および
ＳＷＬ２の間にセルプレート電極ＣＰ１２が配設され、
サブワード線ＳＷＬ３およびＳＷＬ４の間に、セルプレ
ート電極ＣＰ３４が配置される。
【０４１２】サブワード線ＳＷＬ１−ＳＷＬ４それぞれ
に対応して、サブワードドライバＳＷＤ１−ＳＷＤ４が
配設される。このメモリセルサブアレイの行方向につい
ての両側のサブワードドライバ帯の一方側にサブワード
ドライバＳＷＤ１およびＳＷＤ２が配設され、この両側
のサブワードドライバ帯の他方側に、サブワードドライ
バＳＷＤ３およびＳＷＤ４が配設される。サブワードド
ライバＳＷＤ１−ＳＷＤ４は、それぞれサブデコード信
号ＳＤ１−ＳＤ４を受け、メインワード線ＺＭＷＬが選
択状態にありかつ対応のサブデコード信号ＳＤが選択状
態のＨレベルのときに、対応のサブワード線ＳＷＬ１−
ＳＷＬ４を選択状態のＨレベルへ駆動する。なお、図５
９においては、図面を簡略化するために示していない
が、サブワードドライバＳＷＤ１−ＳＷ４Ｄそれぞれに
対して補のサブデコード信号ＺＳＤ１−ＺＳＤ４も与え
られる。
【０４１３】セルプレート電極ＣＰ１２に対応してセル
プレートドライバＣＰＤ０が配設され、セルプレート電
極ＣＰ３４に対してセルプレートドライバＣＰＤ１が配
設される。セルプレートドライバＣＰＤ０は、サブワー
ドドライバＳＷＤ１およびＳＷＤ２に隣接して配設さ
れ、メインセルプレート線ＺＭＣＰ上の信号とサブデコ
ード信号ＳＤ１およびＳＤ２を受ける。セルプレートド
ライバＣＰＤ１は、サブワードドライバＳＷＤ３および
ＳＷＤ４に隣接して配設され、メインセルプレート線Ｚ
ＭＣＰ上の信号とサブデコード信号ＳＤ３およびＳＤ４
を受ける。
【０４１４】セルプレートドライバＣＰＤ０は、メイン
セルプレート線ＺＭＣＰ上の信号がＬレベルでありかつ
サブデコード信号ＳＤ１またはＳＤ２が選択状態のとき
に、対応のセルプレート電極ＣＰ１２をたとえばアレイ
電源電圧ＶＣＣＳレベルに駆動する。セルプレートドラ
イバＣＰＤ１は、メインセルプレート線ＺＭＣＰ上の信
号がＬレベルでありかつサブデコード信号ＳＤ３または
ＳＤ４が選択状態のときに、対応のセルプレート電極Ｃ
Ｐ３４をアレイ電源電圧ＶＣＣＳレベルに駆動する。
【０４１５】メインセルプレート線ＺＭＣＰおよびメイ
ンワード線ＺＭＷＬを駆動する部分の構成としては、図
４５に示す構成を利用することができる。
【０４１６】この図５９に示す構成の場合、図６０の信
号波形に示すように、まず、メインセルプレート線ＺＭ
ＣＰを選択状態へ駆動する。このメインセルプレート線
ＺＭＣＰを選択状態へ駆動すると、次いで、そのとき生
成されるサブデコード信号ＳＤ＜４：１＞に従って、選
択サブワード線に対応するセルプレート電極の電圧レベ
ルが上昇し、アドレス指定された行に対応するメモリセ
ルのストレージノードの電圧レベルが容量結合により上
昇する。次いで、メインワード線ＺＭＷＬを選択状態へ
駆動し、サブデコード信号ＳＤ＜４：１＞に従って、ア
ドレス指定された行に対応するサブワード線ＳＷＬを選
択状態へ駆動する。このときには、ストレージノードの
電圧レベルは、それぞれ、その接地電圧レベルおよびア
レイ電源電圧レベルに上昇しており、対応のビット線対
に読出電圧ΔＶＨおよびΔＶＬが伝達される。
【０４１７】アクセスサイクルが完了すると、まず、メ
インワード線ＺＭＷＬを非選択状態へ駆動して、サブワ
ード線を非選択状態へ駆動する。次いで、メインセルプ
レート線ＺＭＣＰを非選択状態のＨレベルへ駆動する。
このメインセルプレート線ＺＭＣＰの非選択状態への駆
動に応答して、選択状態にあったセルプレートドライバ
ＣＰＤの出力信号が接地電圧レベルのＬレベルとなる。
既にメモリセルのアクセストランジスタは、サブワード
線が非選択状態にあり非導通状態にあるため、容量結合
により、ストレージノードの電圧レベルが低下する。
【０４１８】したがって、このメインセルプレート線Ｚ
ＭＣＰの活性化期間を、メインワード線ＺＭＷＬの活性
化期間よりも長くすることにより、メモリセルトランジ
スタを非導通状態とした状態で、セルプレート電圧ＶＣ
Ｐを変化させて、容量結合によりメモリセルのストレー
ジノードの電圧レベルを変化させることができる。
【０４１９】なお、セルプレートドライバＣＰＤ０およ
びＣＰＤ１の構成としては、たとえばサブデコード信号
ＳＤ１およびＳＤ２またはＳＤ３およびＳＤ４を受ける
ＯＲ回路と、メインセルプレート線ＺＭＣＰ上の信号の
反転信号とこのＯＲ回路の出力信号とを受けるＡＮＤ回
路とで構成することができる。
【０４２０】［変更例］図６１は、この発明の実施の形
態１４の変更例の構成を概略的に示す図である。この図
６１に示す構成において、サブワード線ＳＷＬ１−ＳＷ
Ｌ４に対応して、メインワード線ＺＭＷＬが配設され、
セルプレート電極ＣＰ１２およびＣＰ３４に対し、メイ
ンセルプレート線ＺＭＣＰが配置される。このサブワー
ド線ＳＷＬ１−ＳＷＬ４それぞれに対応して設けられる
サブワードドライバＳＷＤ１−ＳＷＤ４に対して、相補
サブデコード信号が、従来と同様にして与えられる。す
なわち、サブワードドライバＳＷＤ１に対しては、サブ
デコード信号ＳＤ１およびＺＳＤ１が与えられ、サブワ
ードドライバＳＷＤ２に対しては、サブデコード信号Ｓ
Ｄ２およびＺＳＤ２が与えられる。サブワードドライバ
ＳＷＤ３に対しては、サブデコード信号ＳＤ３およびＺ
ＳＤ３が与えられ、サブワードドライバＳＷＤ４に対し
てはサブデコード信号ＳＤ４およびＺＳＤ４が与えられ
る。
【０４２１】セルプレート電極ＣＰ１２に対しては、メ
インセルプレート線ＺＭＣＰ上の信号と補のサブデコー
ド信号ＺＳＤ３およびＺＳＤ４を受けるセルプレートド
ライバＣＰＤｂが配設され、セルプレート電極ＣＰ３４
に対しては、メインセルプレート線ＺＭＣＰ上の信号と
サブデコード信号ＺＳＤ１およびＺＳＤ２を受けるセル
プレートドライバＣＰＤｕが設けられる。サブワードド
ライバＳＷＤ１およびＳＷＤ２とセルプレートドライバ
ＣＰＤｂはそれぞれ、サブワードドライバ帯においてメ
モリサブアレイ部に関して対向して配置され、またサブ
ワードドライバＳＷＤ３およびＳＷＤ４とセルプレート
ドライバＣＰＤｕはメモリサブアレイに関して対向して
配置される。
【０４２２】セルプレートドライバＣＰＤｂおよびＣＰ
Ｄｕは、それぞれ複合ゲートで構成される。セルプレー
トドライバＣＰＤｂおよびＣＰＤｕが、それぞれ対応の
サブデコード信号ＺＳＤ１およびＺＳＤ２またはＺＳＤ
３およびＺＳＤ４とメインセルプレート線ＺＭＣＰ上の
信号とを受ける。このセルプレートドライバＣＰＤｂお
よびＣＰＤｕを構成する複合ゲートは、対応の補のサブ
デコード信号ＺＳＤ３およびＺＳＤ４またはＺＳＤ１お
よびＺＳＤ２を受けるＡＮＤゲートと、このＡＮＤゲー
トの出力信号とメインセルプレート線ＺＭＣＰの信号と
を受けるゲート回路とを含む。ゲート回路は、メインセ
ルプレート線ＺＭＣＰの信号がＬレベルでありかつＡＮ
Ｄ回路の出力信号がＨレベルのときにＨレベルの信号を
出力して、対応のセルプレート電極ＣＰ１２またはＣＰ
３４をアレイ電源電圧レベルに駆動する。
【０４２３】たとえば、サブワード線ＳＷＬ３またはＳ
ＷＬ４が選択された場合には、サブデコード信号ＺＳＤ
１およびＺＳＤ２はともにＨレベルであり、サブデコー
ド信号ＳＤ１およびＳＤ２はともにＬレベルである。サ
ブデコード信号ＳＤ３およびＳＤ４の一方がＨレベルで
あり、サブデコード信号ＺＳＤ３およびＺＳＤ４の一方
が、Ｌレベルである。したがって、サブワード線ＳＷＬ
３またはＳＷＬ４が選択されたときには、セルプレート
ドライバＣＰＤｂの出力信号はＬレベルであり、一方、
セルプレートドライバＣＰＤｕの出力信号がＨレベルと
なる。
【０４２４】同様にして、サブワード線ＳＷＬ１または
ＳＷＬ２が選択された場合には、補のサブデコード信号
ＺＳＤ１およびＺＳＤ２の一方がＬレベルとなり、サブ
デコード信号ＺＳＤ３およびＺＳＤ４はともにＨレベル
となる。したがって、この場合においては、セルプレー
トドライバＣＰＤｂの出力信号がＨレベルとなり、一
方、セルプレートドライバＣＰＤｕの出力信号はＬレベ
ルを維持する。したがって、この図６１に示す構成を利
用しても、選択サブワード線に対応して配置されたセル
プレート電極の電圧レベルを、アクティブサイクル時Ｈ
レベルに保持し、スタンバイ状態時Ｌレベルに保持する
ことができる。
【０４２５】スタンバイ状態時においては、サブデコー
ド信号ＺＳＤ１−ＺＳＤ４は、すべてＨレベルとなるも
のの、メインセルプレート線ＺＭＣＰ上の信号がＨレベ
ルとなり、セルプレートドライバＣＰＤｂおよびＣＰＤ
ｕの出力信号はＬレベルとなる。
【０４２６】この図６１に示す構成を利用することによ
り、セルプレートドライバＣＰＤｕおよびＣＰＤｂと、
サブワードドライバＳＷＤ１−ＳＷＤ４を、交互にメモ
リサブアレイの行方向についての両側に配置することが
でき、レイアウトが容易となる。
【０４２７】サブワードドライバＳＷＤ１−ＳＷＤ４の
構成としては、従来の、サブワードドライバの構成を利
用することができる。
【０４２８】なお、メモリセルトランジスタがＰチャネ
ルＭＯＳトランジスタで構成される場合においては、セ
ルプレート電圧の駆動方向を逆にし、スタンバイ時にお
いてアレイ電源電圧レベルに保持し、アクセスサイクル
時において接地電圧レベルに保持する。
【０４２９】なお、上述の構成においては、２つのサブ
ワード線に対応して、共通にセルプレート電極ＣＰが配
設されている。しかしながら、図４６に示すように、サ
ブワード線ＳＷＬ１−ＳＷＬ４それぞれに対応して、セ
ルプレート電極ＣＰ１−ＣＰ４が配設される構成が用い
られてもよい。この場合には、セルプレートドライバと
して、サブワードドライバと同様の構成を利用すること
ができる。メインワード線ＺＭＷＬとメインセルプレー
ト線ＺＭＣＰの活性化タイミングを異ならせるだけで、
アクティブサイクル期間中、選択サブワード線に対応し
て設けられたセルプレート電極をアレイ電源電圧または
所定の電圧レベルに駆動することができる。
【０４３０】また、セルプレート電極がメッシュ状に配
置される構成において、このセルプレート電極層を、行
方向に整列するメモリサブアレイを含むメモリブロック
単位で駆動し、選択ワード線を含むメモリブロックに対
して設けられたセルプレート電極配線を、セルプレート
ドライバによりたとえばメモリブロック選択信号に従っ
て駆動する構成が用いられてもよい。ここで、メモリブ
ロックにおいてはメインワード線が行方向に延在して配
置され、またメインセルプレート線も行方向に延在して
配置される。
【０４３１】また、階層ワード線の構成において、１つ
のメインワード線に対して、４本のサブワード線が肺接
続されている。しかしながら、１つのメインワード線に
対して８本のサブワード線が設けられる８ウェイ階層ワ
ード線構成であってもよい。
【０４３２】また、メインセルプレート線上には、負論
理の信号が伝達されている。しかしながら、このセルプ
レート電極を駆動するタイミングを与えるメインセルプ
レート線は正論理の信号を伝達するように構成されても
よい。
【０４３３】また、ワード線構成としては、非階層ワー
ド線構成が用いられてもよい。この非階層ワード線構成
の場合、ワードドライバと同様の構成のセルプレートド
ライバを用いて、対応のセルプレート電極を駆動する。
ただし、２つのワード線に対してセルプレート電極が配
設される場合、セルプレートドライバは、対応の２つの
ワード線を選択する信号に従って対応のセルプレート電
極を選択状態へ駆動する。この構成としては、対応のワ
ード線を選択するワード線選択信号を受けるＯＲ回路を
用いることができる。
【０４３４】以上のように、この発明の実施の形態１４
に従えば、スタンバイ状態時にＬレベルデータを記憶す
るストレージノード電圧を負電圧レベルに保持し、アク
ティブサイクル開始時に、このストレージノード電圧を
元の電圧レベルに復帰させており、ストレージノードと
反転層形成領域の間にポテンシャル障壁を形成して電子
の流出を防止しており、Ｌレベルデータを記憶するスト
レージノードの電圧上昇を防止することができ、十分な
大きさの読出電圧を対応のビット線上に読出すことがで
きる。これにより、ワード線非昇圧方式の半導体記憶装
置において、データ保持特性を大幅に改善することがで
きる。
【０４３５】［実施の形態１５］図６２は、この発明の
実施の形態１５に従うメモリセルアレイのレイアウトを
概略的に示す図である。図６２においては、４行２列に
配列されたメモリセルのレイアウトを代表的に示す。こ
の図６２に示すメモリセルのレイアウトにおいては、先
の図４８に示すレイアウトと同様、セルプレート電極Ｃ
Ｐが、２行に配列されるメモリセルＭＣに対して共通に
配置される。
【０４３６】活性領域ＡＲが、列方向に整列して配置さ
れ、１つの活性領域ＡＲにより２ビットのＤＲＡＭセル
が形成される。
【０４３７】列方向に整列する活性領域ＡＲに対応し
て、ビット線ＢＬまたは／ＢＬが配置される。ビット線
ＢＬおよび／ＢＬはビット線コンタクトＢＣＴを介して
対応の活性領域に電気的に接続される。これらのビット
線コンタクトＢＣＴは、行方向に整列して配置される。
【０４３８】行方向に整列して配置されるビット線コン
タクトＢＣＴに関して対向するようにワード線ＷＬが配
置される。ワード線ＷＬ０およびＷＬ１がビット線コン
タクトＢＣＴに関して対向して配置され、ワード線ＷＬ
２およびＷＬ３が、ビット線コンタクトＢＣＴに関して
対向して配置される。
【０４３９】この図６２に示すレイアウトにおいて、行
方向に隣接して配置されるメモリセルＭＣ１およびＭＣ
２により、１ビットのデータを記憶する。すなわち、メ
モリセルＭＣ１およびＭＣ２に、相補なデータを記憶
し、ビット線ＢＬおよび／ＢＬに、同時に、これらのメ
モリセルＭＣ１およびＭＣ２の記憶データを読出す。
【０４４０】メモリセルＭＣ（活性領域ＡＲ）は、トレ
ンチ領域に形成される埋込絶縁膜により隣接メモリセル
（活性領域ＡＲ）と分離される。セルプレート電極ＣＰ
は、この分離用トレンチの側壁に形成される拡散層との
間でもキャパシタを形成するため、実効キャパシタ領域
ＭＱが、活性領域ＡＲよりも広くなる。
【０４４１】図６３は、図６２に示す線６２Ａ−６２Ａ
に沿った断面構造を概略的に示す図である。図６３にお
いて、メモリセルＭＣは、Ｐ型半導体基板領域３００上
に形成される。メモリセルトランジスタＭＴは、このＰ
型半導体基板領域３００の表面に間をおいて形成される
Ｎ型不純物領域３０２および３０３と、これらの不純物
領域３０２および３０３の間の領域上ににゲート絶縁膜
３０４を介して形成される導電層３０５とを含む。この
導電層３０５はワード線（サブワード線）ＷＬとなり、
不純物が導入された多結晶シリコン（イオン注入ポリシ
リコンまたはドープトポリシリコン）、ＷＳｉx、Ｃｏ
Ｓｉxなどのポリサイド、またはサリサイドなどのシリ
コンを含む材質で構成される。
【０４４２】実効キャパシタ領域ＭＱにおいては、この
メモリセルを分離するためのトレンチ領域３１０の側壁
を利用してキャパシタを構成する。トレンチ分離領域３
１０は、その底部に形成された埋込絶縁膜３１２によ
り、隣接メモリセル（活性領域）を分離する。
【０４４３】セルプレート電極ＣＰとなる導電層３０６
は、キャパシタ絶縁膜３０８（３０８ａ，３０８ｂ）を
介して、この半導体基板領域３００上およびトレンチ領
域３１０の底部および側壁に形成される。導電層３０６
は、ワード線ＷＬを構成する導電層３０５と同一材料
で、同一配線層に形成される。すなわち、セルプレート
電極ＣＰとワード線ＷＬとは、同一製造工程で形成され
る。導電層３０６には、セルプレート電圧ＶＣＰが与え
られる。
【０４４４】導電層３０６は、半導体基板領域３００の
表面に形成されるストレージノード（反転層）３０７ａ
とキャパシタ絶縁膜３０８ａを介して対向して配置され
る導電層３０６ａと、トレンチ領域３１０の側壁に、ス
トレージノード（反転層）３０７ｂとキャパシタ絶縁膜
３０８ｂを介して対向して配置される導電層３０６ｂ
と、埋込絶縁膜３１２上にトレンチ領域の底部に形成さ
れる導電層３０６ｃを含む。これらの導電層３０６ａ、
３０６ｂおよび３０６ｃは、連続的に行方向に延在し、
２行に整列して配置されるメモリセルに対し共通に配置
される。
【０４４５】行方向および列方向において隣接するメモ
リセルのストレージノードは、この埋込絶縁膜３１２に
より分離される。ストレージノード３０７は、反転層で
形成される。しかしながら、このストレージノード３０
７に不純物が導入されてもよい。
【０４４６】トレンチ領域３１０の側壁に形成されたス
トレージノード３０７ｂと対向する導電層３０６ｂによ
り、キャパシタ面積を実効的に大きくすることができ
る。メモリセル（活性領域）をトレンチ領域３１０の底
部に形成される埋込絶縁膜３１２により分離することに
より、いわゆる分離併合型キャパシタ構造を実現するこ
とができ、分離領域をもメモリセルキャパシタ形成領域
として利用することができ、アレイ面積を増大させるこ
となく、メモリセルキャパシタの容量値を大きくするこ
とができる。
【０４４７】なお、導電層３０５下のゲート絶縁膜３０
４と、導電層３０６下部および側部のキャパシタ絶縁膜
３０８（３０８ａ，３０８ｂ）は、同一の絶縁膜材質お
よび同一の膜厚で構成されてもよく、またデュアルゲー
ト絶縁膜プロセスにより、膜厚の異なる絶縁膜として形
成されてもよい。
【０４４８】不純物領域３０２は、ビット線コンタクト
ＢＣＴを介してたとえば第１層メタル配線層に形成され
る導電層３２０に電気的に接続される。この導電層３２
０は、ＣｕまたはＡｌなどの金属配線層で構成されて、
ビット線ＢＬを構成し、セルプレート電極ＣＰが、ビッ
ト線ＢＬよりも下部に存在するＣＵＢ構造が実現され
る。
【０４４９】図６４は、図６２に示す線６２Ｂ−６２Ｂ
に沿った断面構造を概略的に示す図である。図６４に示
すように、行方向において隣接するメモリセル（メモリ
セルキャパシタ；活性領域）は、トレンチ領域３１０の
底部に形成された埋込絶縁膜３１２により分離される。
セルプレート電極ＣＰを構成する導電層３０６は、行方
向に連続して延在して配置される。この導電層３０６
は、トレンチ領域３１０の側壁にキャパシタ絶縁膜３０
８ｂを介して形成される側壁導電層３０６ｂと、埋込絶
縁膜３１２に接して形成される底部導電層３０６ｃと、
半導体基板領域３００の表面に形成されるストレージノ
ード３０７ａに対向してキャパシタ絶縁膜３０８ａを介
して形成されるプレナー導電層３０６ａを含む。
【０４５０】したがって、この図６４に示すように、メ
モリセルキャパシタ領域の行方向における両側に形成さ
れるトレンチ領域３１０の側壁を、メモリセルキャパシ
タとして利用することができ、実効キャパシタ領域ＭＱ
の面積を大きくして、メモリセルキャパシタの容量値を
十分に大きくすることができる。
【０４５１】なお、分離絶縁膜３１２の形成のために
は、適当な埋め込み絶縁膜を形成する方法が用いられれ
ば良い。
【０４５２】なお、上述の説明においては、導電層３０
５がワード線ＷＬを構成すると説明している。しかしな
がら、この導電層３０５は、階層ワード線構造における
サブワード線を構成してもよい。この構成においては、
メインワード線はさらに上層に、例えば第２メタル配線
層に形成される。
【０４５３】［変更例］図６５は、この発明の実施の形
態１５の変更例の構成を概略的に示す図である。図６５
においては、セルプレート電極ＣＰが、ワード線（サブ
ワード線）ＷＬ０−ＷＬ３それぞれに対応して分離して
配置される。したがって、セルプレート電極ＣＰ０−Ｃ
Ｐ３は、それぞれ１行のメモリセルに対して共通に配置
され、隣接行のセルプレート電極は互いに分離される。
他の構成は、図６２に示すレイアウトと同じであり、対
応する部分には同一参照番号を付し、その詳細説明は省
略する。
【０４５４】図６６は、図６５に示す線６５Ａ−６５Ａ
に沿った断面構造を概略的に示す図である。この図６６
において、トレンチ領域３１０において、埋込絶縁膜３
１２の表面には、セルプレート電極が形成されると、こ
のトレンチ領域３１０の側壁に形成された導電層３０６
ｂは、埋込絶縁膜３１２により、互いに分離される。こ
のメモリセル構造において、他の構造は、図６３に示す
構造と同じであり、対応する部分には同一参照番号を付
し、その詳細説明は省略する。
【０４５５】このセルプレート電極ＣＰの、ワード線方
向に添った断面構造は、図６０に示す断面構造と同じで
ある。
【０４５６】トレンチ領域３１０の底部に、セルプレー
ト電極ＣＰとなる導電層を形成せず、トレンチ領域３１
０の側壁にのみセルプレート電極ＣＰとなる導電層を形
成する工程としては、例えば、図６３に示すメモリセル
構造と同様、分離絶縁膜３１２上にも、導電層３０６
（３０６ｃ）を形成した後、異方性エッチング（ＲＩ
Ｅ）を用いて底部の導電層３０６ｃをエッチング除去す
る方法を利用することができる。
【０４５７】この図６６に示すように、トレンチ領域３
１０において、トレンチ領域３１０の側壁にセルプレー
ト電極ＣＰを延在させ、、そのトレンチ領域３１０の底
部に導電層を形成せず、埋込絶縁膜３１２表面を露出さ
せることにより、隣接列のセルプレート電極を容易に分
離することができ、分離併合型キャパシタ構造を実現し
つつ、各ワード線（サブワード線）に対応してセルプレ
ート電極ＣＰを配置することができる。
【０４５８】なお、上述のメモリセル構造においては、
ＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果
トランジスタ）が、アクセストランジスタとして用いら
れている。しかしながら、アクセストランジスタとし
て、ＰチャネルＭＯＳトランジスタが用いられてもよ
い。
【０４５９】また、このトレンチ領域における埋込絶縁
膜３１２を用いてメモリセルを分離し、かつこのトレン
チ領域の側壁をキャパシタとして利用する構成は、先の
実施の形態１から１４の構成にすべて適用することがで
きる。セルプレート電圧ＶＣＰをセルプレート電極単位
で制御する構成においても、同様に、このトレンチ領域
の側壁をメモリセルキャパシタとして利用する分離併合
型キャパシタ構造を適用することができる。
【０４６０】なお、ロジックにおいてウェル領域の分離
または素子分離のためにトレンチ分離構造が用いられる
場合、このロジックにおける分離用トレンチ形成の製造
工程において、メモリセル（活性領域）分離のためのト
レンチを同時に形成してもよい。キャパシタ形成のため
のトレンチ形成をロジックにおける分離トレンチ形成と
同一工程において行うことにより、製造工程を増加させ
ることなく、ロジックとメモリとを同一製造工程で作成
することができる。
【０４６１】以上のように、この発明の実施の形態１５
に従えば、トレンチ領域底部の埋込絶縁膜でメモリセル
を分離する構造において、このトレンチ領域の側壁をメ
モリセルキャパシタとして利用して、分離併合型キャパ
シタを実現しており、小占有面積で容量値の大きなメモ
リセルキャパシタを実現することができる。
【０４６２】［他の実施の形態］なお、ワード線の構成
としては、メインワード線およびサブワード線の階層ワ
ード線構成でなく、ポリシリコンワード線を低抵抗のメ
タル配線でシャントするワード線杭打ち方式が用いられ
てもよい。また階層ワード線構造とワード線杭打ち構造
とが組合せて用いられてもよい。
【０４６３】また、メモリセルトランジスタとしては、
ＮチャネルＭＯＳトランジスタに代えて、ＰチャネルＭ
ＯＳトランジスタが用いられてもよい。
【０４６４】また、メモリセルキャパシタとして、プレ
ーナ型キャパシタが用いられている。しかしながら、ロ
ジックにおいて、トレンチ分離構造が利用される場合、
メモリセルキャパシタとして、トレンチキャパシタが用
いられてもよい。ロジック部におけるトレンチ分離構造
を実現するための分離用トレンチ形成時にメモリセルに
おいてトレンチを形成することにより、メモリセルキャ
パシタを形成するための製造プロセスステップの増加を
抑制することができる。
【０４６５】
【発明の効果】以上のように、この発明に従えば、メモ
リセルキャパシタのセルプレート電極線とワード線とを
同一配線層に形成し、かつビット線対に同時にメモリセ
ルを接続するように構成しており、メモリセルキャパシ
タを製造するための追加の製造プロセスステップを不要
とすることができ、混載ロジックと半導体記憶装置とを
同一製造プロセスで形成することができ、また、データ
保持特性に優れた半導体記憶装置を実現する事ができ
る。また、メモリキャパシタの高さを低くする事がで
き、メモリアレイ部と周辺部との段差を低減することが
できる。
【０４６６】また、２本のワード線を同時に選択状態へ
駆動することにより、容易に、ビット線対の各ビット線
にメモリセルを接続することができる。
【０４６７】また、ビット線をメモリセルの１ピッチ当
たり２本配置し、間に非選択ワード線を１つおいたワー
ド線を２本同時に選択する構成とすることにより、高密
度でメモリセルを配置する事ができ、かつ容易にビット
線コンタクトをレイアウトすることができる。
【０４６８】また、セルプレート電極をビット線よりも
下層に形成することにより、ＣＵＢ構造でＣＯＢ構造と
同程度のノイズ耐性に優れたメモリセルを実現する事が
できる。また、メモリセルキャパシタの段差を低減する
ことができ、メモリセルアレイ部と周辺回路部との段差
を低減することができ、段差低減のための製造プロセス
ステップも不要となる。
【０４６９】またメモリセルを形成するための活性領域
を列方向において整列して配置することにより、メモリ
セルを、最密充填セル配置とすることができ、高密度で
メモリセルを配置することができる。
【０４７０】また、メモリセルを形成するための活性領
域を列方向においてメモリセルのピッチの１／２ずれて
配置することにより、各活性領域に対応してビット線を
配置することにより、活性領域とビット線とのコンタク
トを容易にレイアウトすることができる。
【０４７１】また、１本のワード線を選択することによ
り、選択ワード線の数を低減することができ、消費電流
を低減することができる。
【０４７２】また、ビット線対の間に別の対ビット線を
配置することにより、ビット線をシールド配線として利
用することができ、ノイズ耐性に優れたアレイ構造を実
現することができる。
【０４７３】また、選択ビット線対に対応して配置され
るセンスアンプを選択的に活性化することにより、セン
ス電流を低減することができる。また、このとき、非選
択ビット線対のプリチャージを維持することにより、非
選択ビット線をシールド配線として利用することがで
き、ノイズ耐性に優れたアレイ構造を実現することがで
きる。
【０４７４】また、第１および第２のセンスアンプ群の
一方を活性化することにより、同時に活性化されるセン
スアンプの数を半減することができ、センス電流を低減
できる。
【０４７５】また、このセンスアンプ群を、バンクアド
レスに従って選択的に活性化することにより、マルチバ
ンク構造のメモリセルアレイを容易に実現することがで
きる。また、センスアンプの制御を、集中的に行なうこ
とができる。
【０４７６】また、行ブロックの一方側にのみセンスア
ンプ帯を配置することにより、センスアンプ帯の数を低
減でき、応じてアレイの占有面積を低減することができ
る。
【０４７７】また、センスアンプを、ビット線の両側に
交互に配置することにより、容易に、センスアンプの選
択的活性化を行なう制御部を分散配置させることがで
き、制御のレイアウトが容易となる。
【０４７８】また、第１および第２のセンスアンプ群を
互いに独立にアクセスすることができるポートにそれぞ
れ結合することにより、ツインセルモードで動作するマ
ルチポートメモリを容易に実現することができる。
【０４７９】また、センスアンプを交互にビット線の両
側に配置することにより、各ポートのセンスアンプ群の
制御回路をそれぞれ分散して配置することができ、ポー
ト制御の制御が容易となる。
【０４８０】また、活性領域を列方向に沿って連続的に
延在して配置することにより、活性領域のパターニング
が容易となり、また行方向への突出部分は存在しないた
め、メモリセルピッチを低減でき、高密度でメモリセル
を配置することができる。
【０４８１】また、ビット線の各活性領域に整列して配
置することにより、ビット線のピッチをメモリセルピッ
チと対応させることができ、余裕をもってビット線を配
置することができる。
【０４８２】またセルプレート電極を、フローティング
状態に保持することにより、メモリセルデータの保持電
圧のリーク電流による低下を容量結合により、ローレベ
ルデータを記憶するメモリセルのストレージノードに伝
達して、その電圧レベルを低下させることができ、ビッ
ト線対に対する読出電圧差を補償することができ、メモ
リセルデータの保持特性を改善することができる。ま
た、センスアンプ動作により、この低下したメモリセル
データの電圧レベルを復元することができ、またセルプ
レートノードの電圧も、このリストア時に中間電圧レベ
ルに保持され、安定にかつ正確にデータを保持すること
ができる。
【０４８３】また、セルプレート電極を所定数のメモリ
セル単位で行方向において分離することにより、相補デ
ータを格納するメモリセルキャパシタのストレージノー
ドを容量結合する事ができ、確実に、ビット線に読出さ
れる相補データの電圧差を常に一定とすることができ、
データ保持特性を改善することができる。
【０４８４】また、対をなすビット線に交差部を設ける
ことにより、ビット線間結合容量を低減でき、応じてビ
ット線間容量結合ノイズを低減でき、ノイズ耐性に優れ
たメモリアレイ構造を実現することができる。
【０４８５】また、この交差部を、セルプレート電極上
部において形成することにより、行方向に延在するセル
プレート電極上部において交差部を配置するだけであ
り、交差部を配設するための余分の領域を設ける必要が
なく、メモリセルアレイ面積の増大を抑制できる。
【０４８６】また、ワード線をセルプレート電極と同じ
電圧レベルに駆動することにより、ワード線昇圧をする
必要がなく、消費電流を低減することができる。
【０４８７】また、ビット線を選択ワード線と同一電圧
レベルにスタンバイ時設定することにより、メモリセル
をビット線に接続したときに、ビット線対電圧をメモリ
セルの記憶データに応じて確実に大きく変化させること
ができ、ビット線対の電圧差を十分に大きくすることが
できる。
【０４８８】また、これらのセルプレート電極およびビ
ット線を電源電圧レベルに保持することにより、メモリ
セルトランジスタおよびセルプレートトランジスタを、
記憶データに応じて選択的に深いオン状態、および浅い
オン状態に設定することができる。
【０４８９】また、ストレージ電極を、第１の不純物領
域と、この第１の不純物領域に接続されかつセルプレー
ト電極に対向して配置される反転層を形成するための領
域とで構成することにより、この反転層形成領域におい
て記憶データに応じて選択的に反転層を形成することが
でき、記憶データに応じた電荷をストレージノードに保
持することができる。また、この不純物領域の分物濃度
を他の周辺トランジスタの不純物領域の不純物濃度より
も低くする事により、接合容量を低減することができ、
Ｈレベルデータ読出時とＬレベルデータ読出時とでビッ
ト線への読出電圧を異ならせる事ができる。
【０４９０】また、セルプレート電極をワード線と対を
なすようにこのワード線と同一配線層に配置し、選択ワ
ード線に対応して配置されるセルプレート電極の電位
を、アクセスサイクル時において基準電圧レベルから上
昇させ、スタンバイ状態時において元の基準電圧レベル
に復帰させており、ストレージノードの電圧レベルをス
タンバイ時において負電圧レベルに保持することがで
き、アクセスサイクル時ビット線に読出される電圧差を
大きくすることができる。したがって、ワード線非昇圧
方式の半導体記憶装置においても、正確にデータをセン
スすることができる。
【０４９１】また、セルプレート電極とワード線とを別
々の配線層の配線で形成しかつビット線をこれらのワー
ド線およびセルプレート電極上層に形成しており、ワー
ド線とセルプレート電極の間隔を小さくすることがで
き、メモリセルのサイズを低減することができる。ま
た、セルプレート電極をワード線と別工程で形成するこ
とができるため、キャパシタ絶縁膜として高誘電体材料
を利用することができ、メモリセルキャパシタの占有面
積を低減することができる。
【０４９２】また、セルプレート電極を、２行のメモリ
セルに対応して配置することにより、セルプレート電極
幅を十分に大きくすることができ、安定にセルプレート
電圧を供給することができる。
【０４９３】また、セルプレート電極をメモリセル行個
々に対応して配置することにより、選択メモリセルに対
するセルプレート電圧を制御するだけでよく、消費電流
を低減することができる。
【０４９４】また、ワード線とセルプレート線とを別の
配線層の配線で形成し、かつメモリセルキャパシタをプ
レーナ型キャパシタ構造とすることにより、メモリセル
を列方向において２つのメモリセルを単位として１列ず
れて配置し、各列に対応してビット線を配置することに
より、ビット線のレイアウトが容易となり、またビット
線コンタクトとビット線とを整列して配置することがで
き、メモリセルサイズを低減しても、余裕をもってビッ
ト線を配置することができる。
【０４９５】また、ワード線をデュアルポリシリコンゲ
ートプロセスで形成し、セルプレート電極を、不純物ド
ープトポリシリコンで構成することにより、セルプレー
ト電極の空乏化を防止することができ、確実に、メモリ
セルキャパシタを形成でき、キャパシタの利用効率を改
善でき、プレーナ型キャパシタをメモリセルキャパシタ
として利用する場合の、メモリセルキャパシタの占有面
積を低減することができ、また所望の容量値を確実に確
保することができる。
【０４９６】また、セルプレート電極をメッシュ状に配
置することにより、セルプレート電極にセルプレート電
圧を供給する部分のレイアウト面積を低減して安定にセ
ルプレート電圧を供給することができる。
【０４９７】また、このセルプレート電極を、ワード線
シャント領域などのワード線を高速で選択状態へ駆動す
る領域においてコンタクト孔を形成することにより、こ
のプレーナ型キャパシタをメモリセルキャパシタとして
利用しても、ワード線杭打ち構造およびビット線コンタ
クトに悪影響を及ぼすことなくセルプレート電極を配置
することができる。また、個々の行に対応してセルプレ
ート電極が分割されていないため、セルプレート電圧を
供給する部分の数を低減でき、セルプレート電圧供給の
ためのレイアウト面積が低減される。
【０４９８】また、ワード線側壁をサイドウォール絶縁
膜で覆いかつストレージノードと反転層形成領域の間の
不純物領域をサイドウォール絶縁膜で覆うことにより、
この不純物領域にサリサイドが形成されるのを防止で
き、応じて接合リーク電流を低減でき、データ保持特性
が改善される。
【０４９９】また、セルプレート電極をワード線に対応
して配置し、アクセスサイクル時に、選択ワード線に対
応するセルプレート電極を所定電圧レベルに駆動し、ス
タンバイ状態時元の電圧レベルに復帰させることによ
り、Ｌレベルデータを記憶するストレージノードと反転
層形成領域との間にポテンシャルバリアを形成でき、キ
ャパシタ電極へのリーク電流を低減でき、応じてデータ
保持特性が改善される。
【０５００】また、メモリセル（活性領域）をトレンチ
構造の素子分離領域の底部に形成された絶縁膜により隣
接メモリセルと電気的に分離し、このトレンチ側壁にセ
ルプレート電極層を形成することにより、いわゆる分離
併合型メモリセルキャパシタ構造を実現することがで
き、このトレンチ側壁をメモリセルキャパシタとして利
用でき、小占有面積で容量値の大きなメモリセルキャパ
シタを実現することができる。
【０５０１】またセルプレート電極を、このトレンチ領
域底部に形成された絶縁膜上部に形成する電極層を形成
することにより、複雑な製造工程を用いることなく、容
易にトレンチ領域において、セルプレート電極を形成す
ることができる。
【０５０２】また、この絶縁膜上にセルプレート電極を
形成することにより、２行に配列されたメモリセルに対
し共通にセルプレート電極を配設することができ、セル
プレート電極のレイアウトを簡略化することができる。
【０５０３】また、このトレンチ底部の絶縁膜を除き、
側壁にのみ、電極層を形成することにより、必要最小限
の領域にのみセルプレート電極層を形成することができ
る。
【０５０４】また、このセルプレート電極を、絶縁膜上
に形成せず側壁にのみ形成することにより、隣接列のメ
モリセルのセルプレート電極が互いにこの絶縁膜により
分離され、各行に対応して配置されるセルプレート電極
を容易に実現することができ、メモリセル行単位でセル
プレート電圧の制御を行なうことができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に従うメモリセルア
レイのレイアウトを示す図である。
【図２】 図１に示すメモリセルの断面構造を概略的に
示す図である。
【図３】 この発明の実施の形態１におけるメモリセル
とセンスアンプとビット線との接続を示す図である。
【図４】 （Ａ）は、この発明の実施の形態１に従うメ
モリセルの電荷保持特性を示す図であり、（Ｂ）は、図
４（Ａ）に示す電荷保持特性の示すメモリセルの電気的
等価回路を示す図である。
【図５】 この発明の実施の形態１におけるセルプレー
ト電極の構成を概略的に示す図である。
【図６】 この発明の実施の形態１におけるセルプレー
ト電極の全体の発生を概略的に示す図である。
【図７】 この発明の実施の形態２におけるメモリセル
アレイのレイアウトを概略的に示す図である。
【図８】 この発明の実施の形態１および２におけるメ
モリセルサイズとメモリセルキャパシタサイズを示す図
である。
【図９】 この発明の実施の形態３に従うメモリセルア
レイのレイアウトを概略的に示す図である。
【図１０】 図９に示すメモリセルのレイアウトの電気
的等価回路を示す図である。
【図１１】 この発明の実施の形態３に従う半導体記憶
装置の全体の構成を概略的に示す図である。
【図１２】 図１１に示す中央制御ブロックの構成を概
略的に示す図である。
【図１３】 図１２に示すラッチ回路の構成の一例を示
す図である。
【図１４】 図１２に示すロウローカル制御回路の構成
の一例を示す図である。
【図１５】 図１１に示すメモリブロック内の構成を概
略的に示す図である。
【図１６】 図１２に示すロウローカル制御回路のセン
スアンプ帯指定信号発生部の構成を示す図である。
【図１７】 この発明の実施の形態３におけるメモリセ
ルとセンスアンプとの対応関係を示す図である。
【図１８】 図１７に示すセンスアンプ帯におけるセン
スアンプとビット線との接続を示す図である。
【図１９】 この発明の実施の形態３の変更例のセンス
アンプとメモリセルとの接続の対応関係を概略的に示す
図である。
【図２０】 図１９における配置におけるセンスアンプ
とビット線との接続を概略的に示す図である。
【図２１】 図１２に示すロウローカル制御回路のセン
スアンプ制御部の構成を示す図である。
【図２２】 この発明の実施の形態３における半導体記
憶装置のメモリブロックおよびロウローカル制御回路の
構成をより具体的に示す図である。
【図２３】 この発明の実施の形態３の変更例２の構成
を概略的に示す図である。
【図２４】 この発明の実施の形態４に従うメモリセル
アレイのレイアウトを概略的に示す図である。
【図２５】 図２４に示すレイアウトのメモリセルの電
気的等価回路を示す図である。
【図２６】 この発明の実施の形態４におけるセンスア
ンプ帯の配置を概略的に示す図である。
【図２７】 この発明の実施の形態５に従うメモリセル
アレイのレイアウトを概略的に示す図である。
【図２８】 図２７に示すメモリセルの電気的等価回路
を示す図である。
【図２９】 この発明の実施の形態５における半導体記
憶装置の全体の構成を概略的に示す図である。
【図３０】 この発明の実施の形態５におけるメインワ
ード線とサブワード線との接続を概略的に示す図であ
る。
【図３１】 （Ａ）は、この発明の実施の形態６に従う
メモリセルアレイのレイアウトを概略的に示し、（Ｂ）
は、図３１（Ａ）に示すレイアウトの電気的等価回路を
示す図である。
【図３２】 図３１（Ａ）および（Ｂ）に示すメモリセ
ルのストレージノードおよびセルプレートノードの電圧
の経時変化を示す図である。
【図３３】 この発明の実施の形態７に従うメモリセル
アレイのレイアウトを概略的に示す図である。
【図３４】 図３３に示すレイアウトの電気的等価回路
を示す図である。
【図３５】 この発明の実施の形態８に従うメモリセル
の断面構造を概略的に示す図である。
【図３６】 図３５に示すメモリセルのデータ読出時の
信号波形を示す図である。
【図３７】 この発明の実施の形態９に従う半導体記憶
装置のアレイ部の構成を概略的に示す図である。
【図３８】 図３７に示す線３７Ａ−３７Ｂに沿った断
面構造を概略的に示す図である。
【図３９】 サブワード線とセルプレート電極の間隔と
反転層形成領域の関係を概略的に示す図である。
【図４０】 図３９に示す構成におけるビット線読出電
圧を概略的に示す図である。
【図４１】 この発明の実施の形態９に従う半導体記憶
装置の動作を示す信号波形図である。
【図４２】 この発明の実施の形態９に従う半導体記憶
装置の要部の構成を概略的に示す図である。
【図４３】 図４２に示すセルプレートドライバの構成
の一例を示す図である。
【図４４】 図４２および４３に示すメインセルプレー
ト線を駆動する回路の構成の一例を概略的に示す図であ
る。
【図４５】 メインセルプレート駆動部の変更例を概略
的に示す図である。
【図４６】 この発明の実施の形態９に従う半導体記憶
装置のサブワードドライバ帯の構成を概略的に示す図で
ある。
【図４７】 セルプレートドライバの変更例を示す図で
ある。
【図４８】 この発明の実施の形態１０に従う半導体記
憶装置のメモリセルアレイのレイアウトを概略的に示す
図である。
【図４９】 図４８に示す線４８Ａ−４８Ａに沿った断
面構造を概略的に示す図である。
【図５０】 この発明の実施の形態１０の変更例１のレ
イアウトを概略的に示す図である。
【図５１】 この発明の実施の形態１０の変更例２に従
うメモリセルアレイのレイアウトを概略的に示す図であ
る。
【図５２】 この発明の実施の形態１１に従う半導体記
憶装置のアレイ部の構成を概略的に示す図である。
【図５３】 この発明の実施の形態１１に従うセルプレ
ート電極の配置を概略的に示す図である。
【図５４】 この発明の実施の形態１２に従う半導体記
憶装置のアレイ部のレイアウトを概略的に示す図であ
る。
【図５５】 この発明の実施の形態１３に従うメモリセ
ルの断面構造を概略的に示す図である。
【図５６】 この発明の実施の形態１４に従うメモリセ
ルアレイの構造を概略的に示す図である。
【図５７】 この発明の実施の形態１４に従う半導体記
憶装置の動作を示す信号波形図である。
【図５８】 この発明の実施に携帯１４に従うメモリセ
ルの断面構造を概略的に示す図である。
【図５９】 この発明の実施の形態１４におけるセルプ
レート電極駆動部の構成を概略的に示す図である。
【図６０】 図５９に示すセルプレート電極ドライバの
動作を示す信号波形図である。
【図６１】 この発明の実施の形態１４の変更例を概略
的に示す図である。
【図６２】 この発明の実施の形態１５に従うメモリセ
ルのレイアウトを概略的に示す図である。
【図６３】 図６２の線６２Ａ−６２Ａに沿った断面構
造を概略的に示す図である。
【図６４】 図６２の線６２Ｂ−６２Ｂに沿った断面構
造を概略的に示す図である。
【図６５】 この発明の実施の形態１５の変更例のレイ
アウトを概略的に示す図である。
【図６６】 図６５の線６５Ａ−６５Ａに沿った断面構
造を概略的に示す図である。
【符号の説明】
ＴＭＵ ツインセルユニット、ＭＣ０−ＭＣ６ メモリ
セル（ＤＲＡＭセル）、ＣＰ０−ＣＰ２ セルプレート
電極線、ＷＬ０−ＷＬ３，ＷＬ ワード線、１半導体基
板、２ａ，２ｂ 不純物領域、４ 不純物領域、３，
５，６ 導電配線、ＳＡ センスアンプ、ＢＬ，／Ｂ
Ｌ，ＢＬ０，／ＢＬ０−ＢＬ２，／ＢＬ２ビット線、１
０ センスアンプ帯、１４ａ，１４ｂ 導電線、１５
コンタクト、１８ セルプレート電圧発生回路、２０，
２１，２２ セルプレート電圧伝達線、ＡＲ 活性領
域、ＣＮＴ，ＣＮＴ０，ＣＮＴ１ コンタクト、ＳＡ
ａ，ＳＡｂ センスアンプ、ＭＣａ，ＭＣｂ メモリセ
ル、ＭＣＫ 中央制御ブロック、ＬＲＫ０−ＬＲＫｎ
ロウローカル制御回路、ＭＢ０−ＭＢｎ メモリブロッ
ク、ＭＮＫ０−ＭＮＫ３ バンク、ＳＡＢａ，ＳＡＢａ
＋１ センスアンプ帯、ＲＢａ，ＲＢａ＋１，ＲＢａ−
１ 行ブロック、ＢＬＬ０，／ＢＬＬ０，ＢＬＬ１，／
ＢＬＬ１，ＢＬＲ０，ＢＬＲ１，／ＢＬＲ０，／ＢＬＲ
１ ビット線、ＢＰＥＬａ，ＢＰＥＵｂ，ＢＰＥＬｂ，
ＢＰＥＵｃ ビット線プリチャージ／イコライズ回路、
ＢＩＧＬａ，ＢＩＧＵｂ，ＢＩＧＬｂ，ＢＩＧＵｃ ビ
ット線分離ゲート、ＰＴＭＵ ２ポートツインセルユニ
ット、ＳＡＰＡ，ＳＡＰＢ センスアンプ、ＲＰＣＴＬ
リードポート制御回路、ＷＰＣＴＬ ライトポート制
御回路、ＲＰＳＢ０−ＲＰＳＢｋ リードポートセンス
アンプ帯、ＷＰＳＢ０−ＷＰＳＢｋ ライトポートセン
スアンプ帯、ＲＢ０−ＲＢｍ 行ブロック、ＣＰａ−Ｃ
Ｐｄ，ＣＰ セルプレート電極線、ＭＣ６，ＭＣ７ メ
モリセル（ＤＲＡＭセル）、１００，１０１ａ，１０１
ｂ，１０２ａ，１０２ｂ，１０３ 導電線、ＣＰＡ，Ｃ
ＰＢ，ＣＰＣ セルプレート電極領域、１１０ 半導体
基板領域、１１１，１１２ 不純物領域、１１６ 反転
層、１１３，１１５ 導電線、１２１，１２２ 不純物
領域、１２３ 反転層形成領域、１２４，１２５，１２
７ 導電層、１３３ チャネル領域、ＣＰＤ セルプレ
ートドライバ、１５６ メインセルプレートドライバ、
１５８ メインロウデコード回路、ＣＰＤ０−ＣＰＤ３
セルプレートドライバ、ＺＭＣＰ メインセルプレート
線、１７１，１７２ 不純物領域、１７３ 第１層ポリ
シリコン配線、１７５ 第２層ポリシリコン配線、１７
７ 導電層、１７４ ゲート絶縁膜、１７６ キャパシ
タ絶縁膜、ＣＰＬＹ セルプレート電極層、１８０，１
８３ セルプレート電圧伝達線、１８１，１８４ セル
プレート電圧分配線、１９１，１９２ 不純物領域、１
９６ サリサイド、１９７ サイドウォール、１９８
導電層、ＣＰ１２，ＣＰ３４ セルプレート電極、ＣＰ
Ｄｂ，ＣＰＤｕ セルプレートドライバ、３００ 半導
体基板領域、３０２，３０３ 不純物領域、３０７，３
０７ａ，３０７ｂ ストレージノード、３０４ ゲート
絶縁膜、３０８ａ，３０８ｂ キャパシタ絶縁膜、３０
６，３０６ａ，３０６ｂ，３０６ｃ 導電層、３１０
トレンチ領域、３１２埋込絶縁膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/409 Ｇ１１Ｃ 11/34 ３５４Ｄ Ｈ０１Ｌ 27/10 ４６１ ３５３Ｆ 27/108 ３５２Ｂ ３６２Ｇ Ｈ０１Ｌ 27/10 ６２１Ｚ Ｆターム(参考） 5F083 AD21 JA35 JA36 JA37 KA03 LA12 LA14 LA16 PR40 5M024 AA62 AA70 AA91 CC02 CC12 CC13 CC22 CC39 CC40 CC62 CC70 CC82 GG01 HH01 KK08 LL01 LL02 LL04 LL05 PP01 PP03 PP04 PP05 PP07 PP10

Claims (43)

    【特許請求の範囲】
  1. 【請求項１】 行列状に配列される複数のメモリセルを
    備え、前記複数のメモリセルの各々は、基準電圧を受け
    るセルプレート電極と、記憶情報に応じた電荷を蓄積す
    るためのストレージ電極とを有するキャパシタを有し、
    さらに前記複数のメモリセルの行に対応して配置され、
    各々に対応の行のメモリセルが接続される複数のワード
    線を備え、前記ワード線は、前記セルプレート電極と同
    一配線層に形成され、さらにメモリセル列に対応して配
    置され、各々に対応の列のメモリセルが接続する複数の
    ビット線、およびアドレス信号に従って前記複数のワー
    ド線からアドレス指定されたワード線を選択するための
    行選択回路を備え、前記複数のメモリセルは、選択ワー
    ド線により、対をなすビット線に同時にメモリセルのデ
    ータが読出されるように配置される、半導体記憶装置。
  2. 【請求項２】 前記行選択回路は、前記アドレス信号に
    従って、同時に２本のワード線を選択状態へ駆動する、
    請求項１記載の半導体記憶装置。
  3. 【請求項３】 前記複数のビット線は、行方向において
    メモリセルの１ピッチ当り２本配置され、 前記行選択回路は、間に非選択ワード線を１つおいたワ
    ード線を２本同時に選択する、請求項１記載の半導体記
    憶装置。
  4. 【請求項４】 前記セルプレート電極は、前記ビット線
    よりも下層に形成される、請求項１記載の半導体記憶装
    置。
  5. 【請求項５】 前記メモリセルを構成するための活性領
    域は、列方向において整列して配置される、請求項１記
    載の半導体記憶装置。
  6. 【請求項６】 前記メモリセルを構成するための活性領
    域は、列方向にメモリセルの行方向における配置間隔の
    ピッチの１／２ずれて配置される、請求項１記載の半導
    体記憶装置。
  7. 【請求項７】 前記行選択回路は、１本のワード線を選
    択する、請求項１記載の半導体記憶装置。
  8. 【請求項８】 対をなすビット線は、間に別のビット線
    対のビット線を挟んだビット線で構成される、請求項７
    記載の半導体記憶装置。
  9. 【請求項９】 前記メモリセルは、行方向において１つ
    のビット線おきに配置され、隣接ビット線の同一行には
    一方のビット線に対してのみメモリセルが接続され、 前記半導体記憶装置は、さらに、 前記ビット線対に対応して配置され、活性化時対応の列
    のビット線対の電圧を差動増幅する複数のセンスアンプ
    と、 前記アドレス信号に従って、前記複数のセンスアンプの
    うち選択メモリセルが接続されるビット線対に対応して
    配置されるセンスアンプを選択的に活性化するセンスア
    ンプ制御回路を備える、請求項８記載の半導体記憶装
    置。
  10. 【請求項１０】 前記複数のセンスアンプは、前記ビッ
    ト線対の第１の群に対応して配置される第１のセンスア
    ンプ群と、前記ビット線の対の第２の群に対応して配置
    される第２のセンスアンプ群とを含み、 前記センスアンプ制御回路は、前記アドレス信号に従っ
    て前記第１および第２のセンスアンプ群の一方を活性化
    する、請求項９記載の半導体記憶装置。
  11. 【請求項１１】 前記第１のセンスアンプ群は前記ビッ
    ト線の一方側に配置されるセンスアンプを備え、前記第
    ２のセンスアンプ群は、前記ビット線の他方側に配置さ
    れるセンスアンプ群を備える、請求項１０記載の半導体
    記憶装置。
  12. 【請求項１２】 前記センスアンプ制御回路は、前記ア
    ドレス信号に含まれるバンクアドレス信号に従って、前
    記第１および第２のセンスアンプ群を選択的に活性化す
    る、請求項１０記載の半導体記憶装置。
  13. 【請求項１３】 前記複数のセンスアンプは、前記ビッ
    ト線対の一方側に整列して配置される、請求項９記載の
    半導体記憶装置。
  14. 【請求項１４】 前記複数のメモリセルは、列方向にお
    いて複数の行ブロックに分割され、 前記複数のセンスアンプは、行ブロックの間に、隣接行
    ブロックに共有されるように配置され、１つの行ブロッ
    クについては、対応のセンスアンプは、一方側にのみ配
    置される、請求項１３記載の半導体記憶装置。
  15. 【請求項１５】 前記第１および第２のセンスアンプ群
    は、互いに独立にアクセスすることのできるポートにそ
    れぞれ結合される、請求項１０記載の半導体記憶装置。
  16. 【請求項１６】 前記第１のセンスアンプ群のセンスア
    ンプと前記第２のセンスアンプ群のセンスアンプは、前
    記複数のビット線対に関し対向して交互に配置される、
    請求項１０記載の半導体記憶装置。
  17. 【請求項１７】 前記メモリセルを構成する活性領域
    は、列方向に沿って連続的に延在して配置される、請求
    項１記載の半導体記憶装置。
  18. 【請求項１８】 前記活性領域は、各前記ビット線に整
    列して配置される、請求項１７記載の半導体記憶装置。
  19. 【請求項１９】 前記セルプレート電極は、電気的にフ
    ローティング状態に保持される、請求項１記載の半導体
    記憶装置。
  20. 【請求項２０】 前記セルプレート電極は、行方向にお
    いて所定数のメモリセル単位で分離される、請求項１９
    記載の半導体記憶装置。
  21. 【請求項２１】 対をなすビット線は、交差部を有す
    る、請求項１記載の半導体記憶装置。
  22. 【請求項２２】 前記交差部は、前記セルプレート電極
    の上部において形成される、請求項２１記載の半導体記
    憶装置。
  23. 【請求項２３】 前記行選択回路は、前記アドレス指定
    されたワード線を前記セルプレート電極の電圧と同じ電
    圧レベルに駆動する、請求項１記載の半導体記憶装置。
  24. 【請求項２４】 スタンバイ時、各前記ビット線を、前
    記選択ワード線と同じ電圧レベルに設定するビット線電
    位設定回路をさらに備える、請求項２３記載の半導体記
    憶装置。
  25. 【請求項２５】 前記セルプレート電極の電圧および前
    記ビット線のスタンバイ時の電圧は、電源電圧レベルで
    ある、請求項２４記載の半導体記憶装置。
  26. 【請求項２６】 前記ストレージ電極を構成する領域
    は、第１の不純物濃度を有する不純物領域と、前記不純
    物領域に電気的に接続されかつ前記セルプレート電極と
    対向して配置される領域とを有し、前記第１の不純物濃
    度は周辺トランジスタの対応の不純物領域の不純物濃度
    よりも低い、請求項２５記載の半導体記憶装置。
  27. 【請求項２７】 行列状に配列される複数のメモリセル
    を備え、前記複数のメモリセルの各々は、基準電圧を受
    けるセルプレート電極と、記憶情報に応じた電荷を蓄積
    するストレージ電極とを有するキャパシタを含み、 前記複数のメモリセルの行に対応して配置され、各々に
    対応の行のメモリセルが接続される複数のワード線を備
    え、前記ワード線は、前記セルプレート電極と同一配線
    層に形成される配線を含みかつ、前記セルプレート電極
    は、前記ワード線と対をなすように配設され、さらに前
    記セルプレート電極電圧を、前記メモリセルのアクセス
    期間においてデータのメモリセルからの読出後前記基準
    電圧レベルから変化させかつ前記アクセスサイクルの完
    了時に前記基準電圧レベルに復帰させるセルプレート電
    圧制御回路を備える、半導体記憶装置。
  28. 【請求項２８】 行列状に配列される複数のメモリセル
    を備え、前記複数のメモリセルの各々は、基準電圧を受
    けるセルプレート電極と、記憶情報に応じた電荷を蓄積
    するストレージ電極を有するキャパシタを含み、 前記複数のメモリセルの行に対応して配置され、各々に
    対応の行のメモリセルが接続される複数のワード線を備
    え、前記ワード線は前記セルプレート電極の配線層と異
    なる下層の配線層に形成されかつ前記セルプレート電極
    と隣接して配置される配線を含み、 前記メモリセルの列に対応して配置され、各々に対応の
    列のメモリセルが接続される複数のビット線を備え、前
    記ビット線は前記ワード線およびセルプレート電極より
    も上層に形成され、 前記メモリセルは列方向に整列する２個のメモリセルが
    コンタクトを共有し、かつ行方向において隣接するメモ
    リセルが同時に対応のビット線に結合され、隣接するビ
    ット線の対に結合されるメモリセルが１ビットのデータ
    を記憶する単位を構成する、半導体記憶装置。
  29. 【請求項２９】 前記セルプレート電極は、２行に整列
    して配置されるメモリセルに対応して行方向に延在して
    配置され、隣接セルプレート線の間に前記２行のメモリ
    セルに対応して配置されるワード線が配置される、請求
    項２８記載の半導体記憶装置。
  30. 【請求項３０】 前記セルプレート電極は、各メモリセ
    ル行に対応して個々に配置される、請求項２８記載の半
    導体記憶装置。
  31. 【請求項３１】 行列状に配列される複数のメモリセル
    を備え、前記複数のメモリセルの各々は、基準電圧を受
    けるセルプレート電極と、記憶情報に応じた電荷を蓄積
    するストレージ電極を有するキャパシタを含み、 前記複数のメモリセルの行に対応して配置され、各々に
    対応の行のメモリセルが接続される複数のワード線を備
    え、前記ワード線は、前記セルプレート電極と異なる下
    層の第１の配線層に形成される配線を含み、前記セルプ
    レート電極は、前記第１の配線層の上層の第２の配線層
    の配線を含み、 メモリセルの列に対応して配置され、各々に対応の列の
    メモリセルが接続される複数のビット線を備え、前記ビ
    ット線は前記ワード線およびセルプレート電極よりも上
    層に形成され、 前記メモリセルは、列方向において２つのメモリセルを
    単位として１列ずれて配置され、間に１つのビット線を
    挟んだビット線が対を構成し、この対を構成するビット
    線に同時にメモリセルのキャパシタが結合され、前記対
    をなすメモリセルが１ビットのデータを記憶する、半導
    体記憶装置。
  32. 【請求項３２】 前記第１の配線層は、下層の半導体基
    板領域へのしきい値調整のために注入される不純物を有
    するデュアルポリシリコンゲートプロセスで形成される
    ポリシリコン配線層であり、前記第２の配線層は、下層
    の半導体基板領域への注入不純物と独立に注入される不
    純物を有する不純物注入ポリシリコン配線層で形成され
    る、請求項２８または３１記載の半導体記憶装置。
  33. 【請求項３３】 前記セルプレート電極は、前記メモリ
    セルが配置される領域上にわたってメッシュ状に配置さ
    れる、請求項２８または３１記載の半導体記憶装置。
  34. 【請求項３４】 前記セルプレート電極は、メモリセル
    が配置される領域内に設けられる選択ワード線を高速で
    選択状態へ駆動するための領域においてコンタクト孔が
    形成される、請求項３３記載の半導体記憶装置。
  35. 【請求項３５】 前記ワード線および前記セルプレート
    電極は、側壁にサイドウォール絶縁膜を有し、前記サイ
    ドウォール絶縁膜は、前記キャパシタのストレージノー
    ドに接続する不純物領域を覆う、請求項２８または３１
    記載の半導体記憶装置。
  36. 【請求項３６】 行列状に配列される複数のメモリセル
    を備え、前記複数のメモリセルの各々は、セルプレート
    電極と、前記セルプレート電極と対向して半導体基板領
    域表面に形成されて記憶情報に応じた電荷を蓄積するス
    トレージ電極層を有するキャパシタとを含み、 前記複数のメモリセルの行に対応して配置され、各々に
    対応の行のメモリセルが接続される複数のワード線と、 前記セルプレート電極の電圧をアクセスサイクル完了時
    に選択ワード線の非選択状態への移行と同期して第１の
    基準電圧レベルに変化させかつメモリセル選択のための
    アクセスサイクル開始時において前記第１の基準電圧を
    第２の基準電圧レベルに変化させるセルプレート電圧制
    御回路を備える、半導体記憶装置。
  37. 【請求項３７】 前記第１の基準電圧は接地電圧レベル
    であり、かつ前記第２の基準電圧レベルはビット線のハ
    イレベル電圧に等しい、請求項３６記載の半導体記憶装
    置。
  38. 【請求項３８】 前記メモリセルの列に対応して配置さ
    れ、各々に対応の列のメモリセルが接続される複数のビ
    ット線をさらに備え、 前記メモリセルの各々は、前記ストレージ電極層に隣接
    して前記半導体基板領域表面に形成される不純物領域を
    さらに備え、前記不純物領域は対応のワード線の選択時
    に対応のビット線に電気的に結合される、請求項３６記
    載の半導体記憶装置。
  39. 【請求項３９】 前記複数のメモリセルは、トレンチ構
    造の素子分離領域の底部に形成された絶縁膜により隣接
    メモリセルと電気的に分離され、 前記セルプレート電極は、前記トレンチの側壁に形成さ
    れる電極層を含む、請求項１、２７、２８、３１、また
    は３６に記載の半導体記憶装置。
  40. 【請求項４０】 前記セルプレート電極は、前記絶縁膜
    上部に形成されかつ前記側壁に形成された電極層と電気
    的に接続される電極層をさらに含む、請求項３９記載の
    半導体記憶装置。
  41. 【請求項４１】 前記セルプレート電極は、２行に配列
    されたメモリセルに対し共通に行方向に延在して配置さ
    れる、請求項４０記載の半導体記憶装置。
  42. 【請求項４２】 前記側壁に形成された電極層は、前記
    絶縁膜により、列方向において対向する側壁に形成され
    た電極層と電気的に分離されかつ行方向に延在して形成
    される、請求項３９記載の半導体記憶装置。
  43. 【請求項４３】 前記セルプレート電極は、メモリセル
    の各行に対応して分離して配置される、請求項４２記載
    の半導体記憶装置。
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