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GEBIET DER VORLIEGENDEN ERFINDUNG
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Die vorliegende Erfindung betrifft im Allgemeinen die Herstellung integrierter Schaltungen und betrifft insbesondere das Herstellen von Halbleiterbauelementen mit Feldeffekttransistoren, etwa MOS-Transistoren und Entkopplungskondensatoren zum Reduzieren des Schaltrauschens.
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BESCHREIBUNG DES STANDS DER TECHNIK
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In modernen integrierten Schaltungen werden eine große Anzahl einzelner Schaltungselemente, etwa Feldeffekttransistoren in Form von CMOS, NMOS, PMOS-Elementen, Widerständen, Kondensatoren und dergleichen auf einer einzelnen Chipfläche hergestellt. Typischerweise werden die Strukturgrößen dieser Schaltungselemente mit der Einführung einer neuen Schaltungsgeneration reduziert, um damit aktuell verfügbare integrierte Schaltungen mit einem erhöhten Maß an Leistungsfähigkeit hinsichtlich der Arbeitsgeschwindigkeit und/oder der Leistungsaufnahme bereitzustellen. Eine Reduzierung der Größe eines Transistors ist ein wichtiger Aspekt bei der ständigen Verbesserung des Leistungsverhaltens komplexer integrierter Schaltungen, etwa CPU's. Das Reduzieren der Größe führt üblicherweise zu einer erhöhten Schaltungsgeschwindigkeit, wodurch das Signalverarbeitungsverhalten und auch die dynamische Leistungsaufnahme der einzelnen Transistoren verbessert wird. D. h., auf Grund der reduzierten Schaltzeitdauer werden die Übergangsströme beim Schalten eines CMOS-Transistorelements von einem logisch tiefpegeligen zu einem logisch hochpegeligen Zustand deutlich reduziert. Andererseits zieht das Reduzieren der Strukturgrößen, etwa der Kanallänge der Transistorelemente in dem Bereich weit unterhalb eines 1 μm eine Reihe von Problemen nach sich, die teilweise die Vorteile aufheben können, die durch das verbesserte Schaltungsverhalten erreicht werden. Beispielsweise erfordert das Reduzieren der Kanallänge eines Feldeffekttransistors das Reduzieren der Dicke der Güteisolationsschicht, um eine ausreichend hohe kapazitive Kopplung der Güteelektrode an das Kanalgebiet beizubehalten, um damit in geeigneter Weise die Ausbildung des leitenden Kanals zu steuern, der sich beim Anlegen einer Steuerspannung an die Güteelektrode aufbaut. Für äußerst moderne Bauelement, in denen gegenwärtig eine Kanallänge von 0,1 μm oder sogar weniger angewendet wird, liegt einer Dicke der Gateisolationsschicht, die typischerweise Siliziumdioxid wegen den guten und gut verstandenen Eigenschaften der Grenzfläche zwischen dem Siliziumdioxid und dem darunter liegenden Kanalgebiet aufweist, in der Größenordnung von 1,5 bis 3 nm oder sogar darunter. Für ein Gatedielektrikum in dieser Größenordnung stellt sich heraus, dass insgesamt die Leckströme, die durch die dünne Gatedielektrikumsschicht strömen, vergleichbar werden können zu den Umschaltströmen, da die Leckströme bei einer linearen Abnahme der dielektrischen Dicke exponentiell ansteigen.
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Zusätzlich zu der großen Anzahl an Transistorelementen werden typischerweise eine Vielzahl passiver Kondensatoren in integrierten Schaltungen ausgebildet, die für eine Vielzahl von Zwecken, etwa für das Entkoppeln eingesetzt werden. Das Entkoppeln in integrierten Schaltungen ist ein wichtiger Aspekt zum Reduzieren des Schaltrauschens der schnellschaltenden Transistoren, da der Entkopplungskondensator Energie an einem speziellen Ort in der Schaltung bereitstellen kann, beispielsweise am Ort eines schnellschaltenden Transistors, um damit eine Spannungsschwankung zu reduzieren, die ansonsten den logischen Zustand, der von dem Transistor repräsentiert wird, unerwünscht negativ beeinflussen kann. Da diese Kondensatoren typischerweise in und auf aktiven Halbleitergebieten hergestellt werden, wird ein wesentlicher Anteil der Chipfläche durch die Entkopplungskondensatoren eingenommen. Typischerweise sind diese Kondensatoren in einer planaren Konfiguration über aktiven Halbleitergebieten ausgebildet, die als erste Kondensatorelektrode dienen. Das Kondensatordielektrikum wird während des Prozesses zur Herstellung der Gateisolationsschichten von Feldeffekttransistoren gebildet, wobei das Gatematerial typischerweise zusammen mit Gateelektrodenstrukturen strukturiert wird, um damit als die zweite Kondensatorelektrode zu dienen. Somit liegt zusätzlich zu dem merklichen Verbrauch an Chipfläche das Auftreten erhöhter Leckströme in Bauelementen vor, in denen hochkapazitive Entkopplungselemente erforderlich sind, wodurch wesentlich zu dem gesamten statischen Leckstrom beigetragen wird, und daher zur Gesamtleistungsaufnahme der integrierten Schaltung. Für anspruchsvolle Anwendungen hinsichtlich der Leistungsaufnahme und/oder der Wärmeabfuhr, ist der hohe Anteil statischer Leistung nicht akzeptabel, und daher wird für gewöhnlich eine sogenannte Verarbeitung mit einem doppelten Gateoxid angewendet, um die Dicke der dielektrischen Schicht der Kondensatoren zu erhöhen, wodurch der Leckstromanteil in diesen Elementen reduziert wird.
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Mit Bezug zu 1a bis 1c wird nun ein typischer konventioneller Prozessablauf zur Herstellung eines Halbleiterbauelements mit einem hochkapazitiven Entkopplungskondensator mit einem moderaten Leckstromverhalten nun beschrieben.
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1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 in einem speziellen Herstellungsstadium. Das Halbleiterbauelement 100 umfasst ein Substrat 101, beispielsweise ein Siliziumsubstrat, das ein erstes Halbleitergebiet 130 zum Erhalten eines Transistorelements, und ein zweites Halbleitergebiet 120 zum Erhalten eines Entkopplungskondensators mit hoher Kapazität aufweist. Somit kann das Halbleitergebiet 120 im Gegensatz zum dem Halbleitergebiet 130 einen wesentlichen Anteil eines Funktionsblockes des Bauelements 100 einnehmen. Das erste und das zweite Halbleitergebiet 120, 130 sind von entsprechenden Isolationsstrukturen 102 umgeben. Das erste Transistorgebiet 130 und teilweise die entsprechende Isolationsstruktur 102 sind von einer Maskenschicht 103 abgedeckt, die aus Photolack aufgebaut sein kann. Das zweite Halbleitergebiet 120 umfasst einen Oberflächenbereich 104 mit relativ starken Gitterschäden, die durch eine Ionenimplantation hervorgerufen werden, die durch 105 bezeichnet ist.
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Ein typischer Prozessablauf zur Herstellung des Halbleiterbauelements, wie es in 1a gezeigt ist, umfasst moderne Photolithographie- und Ätztechniken zum Definieren der Isolationsstrukturen 102, woran sich ein weiter Photolithographieschritt zur Strukturierung der Lackmaske 103 anschließt. Da diese Prozesstechniken im Stand der Technik bekannt sind, wird eine detaillierte Beschreibung weggelassen. Anschließend wird die Ionenimplantation 105 mit einer geeigneten Ionengattung, etwa Silizium, Argon, Xenon und dergleichen ausgeführt, wobei eine Dosis und Energie so gewählt werden, dass ein relativ großer Gitterschaden in dem Bereich 104 erreicht wird, wodurch merklich das Diffusionsverhalten des Bereichs 104 während eines Oxidationsprozesses, der nachfolgend ausgeführt wird, geändert wird.
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1b zeigt schematisch das Halbleiterbauelement 100 in einem fortgeschrittenen Herstellungsstadium. Eine erste dielektrische Schicht 131, die im Wesentlichen aus Siliziumdioxid aufgebaut ist und eine erste Dicke 132 aufweist, ist auf dem ersten Halbleitergebiet 130 ausgebildet. Eine zweite dielektrische Schicht 121 mit einer zweiten Dicke 122 und mit einer Materialzusammensetzung, die gleich jener der ersten dielektrischen Schicht 131 ist, ist auf dem zweiten Halbleitergebiet 120 ausgebildet. Die erste und die zweite dielektrische Schicht 131 und 121 sind durch konventionelle Oxidation in einem Hochtemperaturofenprozess oder durch einen schnellen thermischen Oxidationsprozess hergestellt. Auf Grund der relativ großen Gitterschäden des Oberflächenbereichs 104 ist die Sauerstoffdiffusion in diesem Oberflächenbereich 104 deutlich erhöht im Vergleich zu den Siliziumbereichen mit einer im Wesentlichen ungestörten Kristallstruktur, etwa in den Oberflächenbereich des ersten Halbleitergebiets 130. Folglich ist das Oxidwachstum in und auf dem zweiten Halbleitergebiet 120 erhöht im Vergleich zur Wachstumsrate des ersten Halbleitergebiets 130, so dass die erste Dicke 132 sich von der zweiten Dicke 122 um ungefähr 0,2 bis 1,0 nm für eine Dicke der ersten dielektrischen Schicht 131 in der Größenordnung von 1 bis 5 nm unterscheidet.
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1c zeigt schematisch das Halbleiterbauelement 100 in einem weiter fortgeschrittenen Herstellungsstadium, wobei ein Entkopplungskondensator in und auf dem zweiten Halbleitergebiet 120 und ein Feldeffekttransistor 150 in und auf dem ersten Halbleitergebiet 130 ausgebildet ist. Das Transistorelement 150 umfasst eine Gateelektrode 133 mit beispielsweise einem hochdotierten Polysilizium und einem Metallsilizidbereich 135. Ferner sind Seitenwandabstandselemente 134 benachbart zu Seitenwänden der Gateelektrode 133 ausgebildet. Source- und Draingebiete 136, die jeweils einen Metallsilzidbereich 135 aufweisen, sind in dem ersten Halbleitergebiet 130 gebildet. Der Kondensator 140 umfasst eine leitende Elektrode 123, die aus dem gleichen Material hergestellt ist, wie die Gateelektrode 133 und die über der zweiten dielektrischen Schicht 121 ausgebildet ist. Die Elektrode 123 repräsentiert eine erste Elektrode des Kondensators 140. Die Kondensatorelektrode 123 umfasst einen Metallsilizidbereich 125 und ist von Seitenwandabstandselementen 124 umschlossen.
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Ein typischer Prozessablauf zur Herstellung des Transistorelements 150 und des Kondensators 150 kann die folgenden Schritte umfassen. Es wird eine Polysiliziumschicht über dem Bauelement, wie es in 1b gezeigt ist, abgeschieden und wird durch bekannte Photolithographie- und Ätztechniken strukturiert, um die Kondensatorelektrode 123 und die Gateelektrode 133 in einem gemeinsamen Prozess zu schaffen. Anschließend werden das Draingebiet und das Sourcegebiet 136 mittels Ionenimplantation gebildet, wobei dazwischen die Seitenwandabstandselemente 134 und die Seitenwandabstandselemente 124 gebildet werden, so dass die Seitenwandabstandselemente 134 als Implantationsmasken dienen können, um in geeigneter Weise die Dotierstoffkonzentration der Drain- und Sourcegebiete 136 zu formen. Danach können die Metallsilizidbereiche 125 und 135 durch Abscheiden eines hochschmelzenden Metalls und in Gang setzen einer chemischen Reaktion zwischen dem Metall und dem darunter liegenden Polysilizium der Kondensatorelektrode 123, der Gateelektrode 133 und des Siliziums in den Drain- und Sourcegebieten 136 gebildet werden.
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Wie aus 1c ersichtlich ist, weist der Kondensator 140 mit der zweiten dielektrischen Schicht 121, die die größere Dicke 122 aufweist, eine reduzierte Leckstromrate im Vergleich zu der entsprechenden Leckstromrate auf, die durch die relativ dünne erste dielektrische Schicht 131 mit der zweiten Dicke 132 erzeugt wird, die optimiert ist, um das erforderliche dynamische Verhalten des Transistors 150 zu ermöglichen. Obwohl eine merklich verbesserte Leckstromrate des Kondensators 140 mit dem zuvor beschriebenen konventionellen Vorgehen erreicht werden kann, besteht ein wesentlicher Nachteil in der deutlich reduzierten Kapazität pro Einheitsfläche des Kondensators 140 auf Grund der erhöhten Dicke der zweiten dielektrischen Schicht 121. Somit ist für eine gegebene gewünschte Ladungsspeicherkapazität, wie sie für einen erhöhten Entkopplungseffekt erforderlich ist, eine noch größere Fläche für den Kondensator 140 erforderlich. Ein weiterer Nachteil der konventionellen Lösung ist die Erfordernis eines Hochtemperaturoxidationsprozesses zur Ausbildung der ersten und der zweiten dielektrischen Schicht 131 und 121, so dass dieses Prozessschema unter Umständen nicht kompatibel mit alternativen Lösungen zur Herstellung äußerst dünner Gatedielektrika ist, etwa moderne Abscheideverfahren zur Herstellung sehr dünner Gateisolationsschichten. Des weiteren führt der zuvor beschriebene Prozessablauf zu einer äußerst ungleichförmigen Strukturdichte, d. h. Gebiete mit größeren Abmessungen, die z. B. den Kondensator 140 repräsentieren, sind in der Nähe kleiner Gebiete, etwa der Transistor 150, angeordnet, wodurch der Strukturierungsprozess zur Ausbildung äußerst kritischer Gateelektroden, etwa der Gateelektrode 133, beeinträchtigt werden kann.
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US 5 770 875 A offenbart einen Kondensator mit großer Kapazität und geringem Widerstand in einem SOI-Bauelement, wobei entsprechende Gräben durch die vergrabene isolierende Schicht in das tiefer liegende Siliziumsubstrat hinein geätzt werden. Anschließend werden die entsprechenden Gräben mit einem geeigneten dielektrischen Material beschichtet und mit einem stark dotierten Polysiliziummaterial gefüllt. In einer späteren Phase werden entsprechende Grabenisolationen gebildet, die sich bis zu der vergrabenen Oxydschicht erstrecken, ähnlich wie in SOI-Halbleiterelementen mit ebenen Entkopplungskondensatoren.
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US 2004/0195621 beschreibt eine Technik zur Integration eines Entkopplungskondensatorgrabens in einem SOI-Bauelement, wobei ein tiefer Graben in einer flachen Grabenisolation so gebildet wird, dass der entsprechende Graben sich durch die vergrabene Oxydschicht und in das Siliziumsubstrat erstreckt. Danach wird eine entsprechende Oxydschicht in dem tiefen Graben so gebildet, dass diese als ein Kondensatordielektrikum dient. Des Weiteren wird der tiefe Graben mit Polysilizium aufgefüllt, das als eine Kondensatorelektrode dient, wobei allerdings das benachbarte Siliziumssubstrat, das mit einem separaten tiefen Grabenkontakt kontaktiert wird, als die zweite Kondensatorelektrode dient.
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JP 2002-222924 A beschreibt ein Verfahren zur Herstellung eines Halbleiterelements, wobei Gräben für eine Isolationsstruktur und eine entsprechende Gräben für Bereiche hoher Kapazität als unterschiedliche Komponenten hergestellt werden Angesicht der zuvor beschriebenen Situation besteht ein Bedarf für eine verbesserte Technik, die das Ausbilden von Kondensatoren ermöglicht, wobei eines oder mehrere der zuvor erkannten Probleme vermieden wird oder zumindest deren Wirkungen reduziert werden.
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ÜBERBLICK ÜBER DIE ERFINDUNG
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Die Aufgabe wird gelöst durch ein Bauelement gemäß Anspruch 1 und ein Verfahren gemäß Anspruch 7.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
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1a bis 1c schematisch Querschnittsansichten eines konventionellen Halbleitebauelements mit einer Schaltung und einem Entkopplungskondensator in einer konventionellen planaren Konfiguration zeigen, wodurch ein hoher Anteil an Chipfläche erforderlich ist;
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2a und 2c schematisch eine Querschnittsansicht eines Halbleiterbauelements mit einer Schaltung und einem Entkopplungskondensator mit nicht-planbarer Konfiguration zeigen, die nicht Gegenstand der beanspruchten Erfindung ist;
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2b schematisch eine Draufsicht des Bauelements aus 2a ist;
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3a bis 3b schematisch Querschnittsansichten eines Halbleiterbauelements zeigen, das eine Schaltung und einen Entkopplungskondensator während diverser Fertigungsschritte gemäß anschaulicher Ausführungsformen der vorliegenden Erfindung zeigen, wobei die dreidimensionale Konfiguration des Entkopplungskondensators in einem Prozess gebildet wird, der im Wesentlichen kompatibel zu einem konventionellen Gatestrukturierungsprozess ist;
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4 schematisch eine Querschnittsansicht eines SOI-Bauelements zeigt, in welchem sich der Entkopplungskondensator durch die vergrabene Isolationsschicht gemäß noch weiterer anschaulicher Ausführungsformen der vorliegenden Erfindung erstreckt.
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DETAILLIERTE BESCHREIBUNG
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Im Allgemeinen betrifft die vorliegende Erfindung die Herstellung dreidimensionaler oder vertikal angeordneter Kondensatoren mit einer hohen Ladungsträgerspeicherkapazität, die in speziellen Ausführungsformen Entkopplungskondensatoren repräsentieren, die zum Reduzieren des Schaltrauschens in äußerst leistungsfähigen Halbleiterbauelementen, etwa CPU's, ASICS, oder anderen Schaltungen, die moderne Logikschaltungen mit einem hohen Anteil an Schaltungsaktivität enthalten, erforderlich sind. Die dreidimensionale oder nicht-planare Konfiguration kann deutlich die horizontale Fläche reduzieren, die von konventionellen Entkopplungskondensatoren mit planarer Konfiguration eingenommen werden, wobei die planare Konfiguration deutliche Schwierigkeiten bei der Strukturierung äußert größenreduzierter Gateelektrodenstrukturen nach sich ziehen kann, da eine äußerst ungleichförmige Strukturdichte innerhalb eines Chipgebiets geschaffen wird, wodurch auch die Gleichförmigkeit kritischer Ätz- und Photolithographieprozesse auf Grund des strukturabhängigen Verhaltens dieser Prozesse beeinflusst wird.
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Mit Bezug zu den 3 und 4 werden nun weitere anschauliche Ausführungsformen der vorliegenden Erfindung detaillierter beschrieben. Mit Bezug zu der 2 werden Beispiele beschrieben, die nicht Gegenstand der beanspruchten Erfindung sind.
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2a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 200 in einem fortgeschrittenen Herstellungsstadium. Das Halbleiterbauelement 200 umfasst ein Substrat 201, das in Form eines beliebigen geeigneten Substrats vorgesehen sein kann, etwa eines Siliziumvollsubstrats, eines SOI-(Silizium-auf-Isolator)Substrats oder in Form eines anderen halbleitenden oder isolierenden Trägermaterials, das zur Ausbildung einer im Wesentlichen kristallinen Halbleiterschicht 210 geeignet ist. Da der überwiegende Anteil an komplexen Logikschaltungen, etwa CPU's, ASICS, und anderen Bauelementen mit komplexer Logikschaltung gegenwärtig auf der Grundlage von Silizium hergestellt wird, kann die Halbleiterschicht 210 eine Siliziumschicht oder eine Schicht auf Siliziumbasis repräsentieren, die beispielsweise andere Materialien, etwa Germanium, Kohlenstoff, und dergleichen enthalten kann. Typischerweise umfasst die Halbleiterschicht 210 eine geeignete Dotierstoffkonzentration, die lokal in der vertikalen und lateralen Richtung variieren kann. Das Halbleiterbauelement 200 kann ferner ein erstes Chipgebiet 230 mit mehreren Transistorelementen 250, die eine arithmetische Einheit, eine CPU, und dergleichen bilden, aufweisen. Das Bauelement 200 umfasst ferner ein zweites Chipgebiet 220, das einen Kondensator 240 mit einer hohen Ladungsträgerspeicherfähigkeit umfasst. Dabei repräsentiert der Kondensator 240 einen Entkopplungskondensator, wie er typischerweise in modernen Halbleiterbauelementen mit schnellschaltender Logikschaltung erforderlich ist. Weiterhier kann der Kondensator 240 mehrere Kondensatorelemente 240a, ..., 240d repräsentieren, die als individuelle Kondensatoren konfiguriert sein können, während in anderen Ausführungsformen der Kondensator 240 die Elemente 240a, ... 240d als Kondensatorelemente aufweisen kann, die gemeinsam den Kondensator 240 bilden. Der Kondensator 240, d. h. in der gezeigten Form, die einzelnen Elemente 240a, ... 240d umfassen eine erste oder innere Elektrode 241, die aus einem beliebigen geeigneten leitenden Material, etwa dotiertem Polysilizium, Metallsilizid, Metall und dergleichen hergestellt sein kann. Ferner ist eine entsprechende dielektrische Schicht 242 vorgesehen, die elektrisch und physikalisch die innere Elektrode 241 von einer äußeren Elektrode 243 trennt, wobei in einigen Ausführungsformen die äußere Elektrode 243 durch das Material der Halbleiterschicht 210, die die dielektrische Schicht 242 umgibt, repräsentiert sein kann. In anderen Beispiele kann die äußere Elektrode 243 aus einem Material mit erhöhter Leitfähigkeit im Vergleich zu dem Halbleitermaterial der Schicht 210 gebildet sein, wobei die erhöhte Leitfähigkeit durch eine erhöhte Dotierstoffkonzentration und/oder ein geeignetes Material und dergleichen bereitgestellt werden kann. Beispielsweise kann die äußere Elektrode 243 aus einem hochdotiertem Polysilizium, einem Metallsilizid, einem Metall und dergleichen hergestellt sein. Die dielektrische Schicht 242, die zusätzlich zur Gesamtelektrodenoberfläche des Kondensators 240 die erreichte Kapazität wesentlich bestimmt, kann eine geeignete relative Permittivität und Dicke besitzen, um damit in Verbindung mit der gesamten Kondensatorfläche die gewünschte Sollkapazität zu erreichen. Beispielsweise kann ein Material mit großem ε möglicherweise in Verbindung mit anderen standardmäßigen Materialien, etwa Siliziumdioxid, Siliziumoxynitrid, Siliziumnitrid, und dergleichen verwendet werden, um eine hohe kapazitive Kopplung zwischen der inneren Elektrode 241 und der äußeren Elektrode 243 zu erreichen, während dennoch eine moderat große Dicke der Schicht 242 bereitgestellt wird, wodurch statische Leckströme des Kondensators 240 reduziert werden. Beispielsweise können Materialien mit großem ε, etwa Zirkonoxid, Zirkonsilikat, Haffniumoxid, Haffniumsilikat und Kombinationen davon verwendet werden, wobei in einigen Ausführungsformen ein oder mehrere dieser Materialien mit großem ε durch andere gut bewährte dielektrische Materialien, etwa Siliziumnitrid, Siliziumdioxid und dergleichen begrenzt oder umschlossen werden können.
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2b zeigt schematisch eine Draufsicht des Bauelements 200 und illustriert die deutliche Zunahme der Kapazität, die für eine gegebene Fläche, die von dem Kondensator 240 in dem Chipgebiet 220 eingenommen wird, erreicht werden kann. Wie ersichtlich ist, nimmt der Kondensator 240 eine Fläche ein, wie sie durch die gestrichelte Linie gezeigt ist. Ein konventionelles Bauelement mit einem Entkopplungskondensator mit planarer Konfiguration, der die gleiche Chipfläche einnehmen würde, führt zu einer reduzierten Kapazität, die auch deutlich durch das Material bestimmt wäre, die eine obere und eine untere Elektrode trennt, wie dies beispielsweise mit Bezug zu dem Kondensator 140 in 1c gezeigt und erläutert ist. Gemäß der vorliegenden Erfindung kann für ein gegebenes Material für die dielektrische Schicht 242 und für eine vorgegebene Dicke, die der Einfachheit halber als identisch zu jener des Gatedielektrikums 121 in 1c angenommen wird, eine deutlich erhöhte Kondensatorfläche auf Grund der nicht-planaren Konfiguration genutzt werden, und daher ist die resultierende Kapazität deutlich höher. Durch Variieren der Dicke der dielektrischen Schicht 242 und deren Materialzusammensetzung kann eine noch größere Kapazität und/oder ein deutlich reduzierter Leckstrom im Vergleich zu einer konventionellen planaren Anordnung erreicht werden. Andererseits kann für eine vorgegebene Sollkapazität des Kondensators 240 die beanspruchte Fläche in dem Chipgebiet 220 deutlich reduziert werden, so dass mehr Fläche für andere Komponenten des Bauelements 200 zur Verfügung steht.
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Ein typischer Prozessablauf zur Herstellung des Bauelements 200, wie es in den 2a oder 2b gezeigt ist, kann die folgenden Prozesse umfassen. Gemäß einer anschaulichen Ausführungsform wir das hohe Maß an Flexibilität bei der Herstellung des Kondensators 240 erreicht, indem zunächst zumindest die Gateelektrodenstrukturen 251 der mehreren Transistorelemente 250 und nachfolgend der Kondensator 240 hergestellt wird. In dieser Prozessabfolge werden die Gateelektroden 251 gemäß gut etablierter Prozesse hergestellt, zu denen moderne Oxidations- und/oder Abscheiderezepte zur Bildung einer Gateisolationsschicht mit einer gewünschten Dicke und Materialzusammensetzung gehören, um damit die Bauteilerfordernisse zu erfüllen. Danach wird eine Schicht aus Gateelektrodenmaterial abgeschieden, etwa als dotiertes Polysilizium, mittels gut etablierter CVD (chemische Dampfabscheidung) Techniken bei geringem Druck. Nachfolgend wird die Schicht aus Gateelektrodenmaterial strukturiert mittels moderner Photolithographie- und Ätztechniken, wobei das Chipgebiet 220 einer Ätzatmosphäre ausgesetzt wird, um damit im Wesentlichen das Gateelektrodenmaterial über den Chipgebiet 220 vollständig zu entfernen. Wie zuvor erläutert ist, können die modernen Strukturierungsprozesse zur Herstellung der Gateelektroden 251 durch die Strukturdichte auf Grund von Mikro-Beladungseffekten und dergleichen beeinflusst sein, so dass die Ätz- und Strukturierungsgleichförmigkeit von der Größe des Oberflächenbereichs, der von dem Kondensator 240, der noch zu bilden ist, abhängen kann. Somit kann für eine vorgegebene gewünschte Entkopplungskapazität die erforderliche Fläche deutlich im Vergleich zu einer konventionellen planaren Anordnung verringert werden und somit kann auch die Ungleichförmigkeit der Struktur- bzw. Musterdichte deutlich im Vergleich zu dem konventionellen Bauelement (siehe 1c) verringert werden, wodurch auch die Gesamtgleichförmigkeit des Strukturierungsprozesses zur Herstellung der Gateelektroden 251 verbessert wird.
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Nach der Ausbildung der Gateelektroden 251 wird der Transistorherstellungsprozess fortgesetzt, indem entsprechende Drain- und Sourcegebiete mittels einer Ionenimplantation entsprechend gut etablierter Prozessrezepte gebildet werden, wobei zwischenzeitlich Seitenwandabstandselemente ausgebildet werden können, um in geeigneter Weise das laterale Dotierstoffprofil für die einzelnen Transistoren 250 einzustellen. In anderen Beispiel kann der Prozess zur Herstellung der Transistoren 250 nach der Ausbildung der Gateelektroden 251 unterbrochen werden, und der Prozessablauf kann durch das Bilden des Kondensators 240 fortgesetzt werden. Unabhängig davon, ob der Transistorherstellungsprozess nach Fertigstellung der Gateelektroden 251 fortgesetzt wird oder nicht, kann eine geeignete Lackmaske gebildet werden, die im Wesentlichen vollständig das Chipgebiet 230 abdeckt, während das erforderliche Muster für den Kondensator 240, d. h. die entsprechenden individuellen Kondensatorelemente 240a, ..., 240d, bereitgestellt wird. Auf der Grundlage dieser Lackmaske wird ein anisotroper Ätzprozess ausgeführt, um entsprechende Vertiefungen, beispielsweise in Form von Gräben, in der Halbleiterschicht 210 herzustellen. Zu diesem Zwecke können Prozessrezepte ähnlich zu jenen, wie sie für die Herstellung von Grabenisolationsstrukturen bekannt sind, angewendet werden. Nach der Herstellung der entsprechenden Vertiefungen oder Gräben wird die Lackmaske entfernt und nachfolgend kann die äußere Elektrode 243 gebildet werden, beispielsweise durch konformes Abscheiden eines geeigneten Materials, etwa stark dotiertes Polysilizium, und dergleichen. In anderen Beispielen kann das umgebende Halbleitermaterial der Schicht 210 als die äußere Elektrode 243 ohne weitere Manipulation oder Bearbeitung dienen. Abhängig von der Prozessstrategie kann die äußere Elektrode 243 so gebildet werden, dass diese ein Metall enthält. Wenn beispielsweise die Herstellung der Transistorelemente 250 im Wesentlichen abgeschlossen ist oder zu einem Stadium fortgeschritten ist, in welchem keine weiteren Hochtemperaturprozesse erforderlich sind, kann ein Metall, etwa Wolfram, Kobalt, Nickel, Titan, und dergleichen durch gut etablierte physikalische oder chemische Dampfabscheidetechniken aufgebracht werden, wobei dann das Metall selbst oder eine Verbindung davon mit dem darunter liegenden Halbleitermaterial als die äußere Elektrode 243 dienen kann. Wenn z. B. die Schicht 210 im Wesentlichen aus Silizium aufgebaut ist, kann ein entsprechendes Metallsilizid entsprechend einer Prozessstrategie hergestellt werden, die auch für die Ausbildung von Metallsilizidgebieten in Gateelektroden und Drain- und Sourcegebieten konventioneller Transistorelemente bekannt ist.
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Es können entsprechende Metallsilizidgebiete in den Transistoren 250 und in der äußeren Elektrode 243 in einem gemeinsamen Prozess hergestellt werden, wodurch deutlich die Prozesskomplexität reduziert wird. Danach kann die dielektrische Schicht 242 durch Abscheidung und/oder Oxidation, abhängig von dem vorhergehenden Prozessablauf, gebildet werden. D. h., wenn die äußere Elektrode 243 aus dem Halbleitermaterial der Schicht 210 oder einem anderen oxidierbaren Material hergestellt ist, kann die dielektrische Schicht 242 durch Oxidation gebildet werden, vorausgesetzt, dass die Oxidationstemperatur mit dem Fertigungsstadium der Transistorelemente 250 verträglich ist. In anderen Fällen kann ein geeignetes dielektrisches Material durch gut etablierte physikalische oder chemische Dampfabscheide-Techniken aufgebracht werden. Z. B. können Siliziumdioxid, Siliziumnitrid, Siliziumoxynitrid und dergleichen durch plasmaunterstützte CVD-Techniken auf der Grundlage gut etablierter Rezepte aufgebracht werden. Während des Abscheidens kann die Dicke der dielektrischen Schicht 242 entsprechend den Bauteilerfordernissen gesteuert werden, um damit die gewünschte hohe Kapazität für den Kondensator 240 zu erhalten. Es sollte beachtet werden, dass die Herstellung der dielektrischen Schicht 242 im Wesentlichen von dem Prozess zur Herstellung entsprechender Gateisolationsschichten der Gateelektroden 251 entkoppelt ist, und somit eine gewünschte Dicke und Materialzusammensetzung für die dielektrische Schicht 242 gewählt werden. Es kann das Abscheiden der dielektrischen Schicht 242 das Abscheiden einer Ätzstoppschicht enthalten, die eine hohe Ätzselektivität in Bezug auf das Material zeigt, das für die innere Elektrode 241 verwendet wird, so dass überschüssiges Material, das sich auf dem Chipgebiet 230 während des Einfüllens des Elektrodenmaterials für die Elektrode 241 bildet, zuverlässig in einem nachfolgenden selektiven Ätzprozess entfernt werden kann.
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Es kann die innere Elektrode 241 durch Abscheiden von stark dotierten Polysilizium gebildet werden, wodurch im Wesentlichen die entsprechenden Gräben vollständig aufgefüllt werden. Danach kann überschüssiges Material mittels eines selektiven Siliziumätzprozesses entfernt werden, wobei eine entsprechende Ätzstoppschicht ein zuverlässiges Entfernen des überschüssigen Materials von dem Chipgebiet 230 und 220 sicherstellen kann, während eine Überätzung der inneren Elektroden 241 akzeptabel sein kann und sogar die Zuverlässigkeit der elektrischen Isolierung zwischen der inneren Elektrode 241 und der äußeren Elektrode 243 verbessern kann, da ein gewisses Maß an Vertiefung der inneren Elektrode 241 geschaffen wird. Danach kann die weitere Bearbeitung zur Fertigstellung des Transistorelements 250 fortgesetzt werden und schließlich werden entsprechende Kontakte in dem Chipgebiet 230 und dem Chipgebiet 220 ausgebildet, wobei gut etablierte Prozessrezepte in Verbindung mit entsprechend gestalteten Photolithographiemasken verwendet werden können, um damit die erforderlichen elektrischen Verbindungen zwischen den einzelnen Kondensatorelementen 240a, ..., 240d und der Schaltung, die durch die mehreren Transistorelemente 250 repräsentiert ist, geschaffen werden.
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2c zeigt schematisch ein anschauliches Beispiel eines Verdrahtungsschemas zum Verbinden des Entkopplungskondensators 240 mit der Logikschaltung, die durch die Transistoren 250 repräsentiert ist. Folglich umfasst das Bauelement 200 mehrere Transistorkontakte 254, die in einer dielektrischen Schicht 208 ausgebildet sind und die entsprechende Drain- und Sourcgebieten und Gatelektroden der mehreren Transistoren 250 verbinden. Ferner sind Kondensatorkontakte 244 in der dielektrischen Schicht 208 ausgebildet, die die elektrische Verbindung zu den inneren Elektroden 241 und den äußeren Elektrode 243 herstellen. In der gezeigten Form ist lediglich ein einziger Kontakt 244 zum Verbinden mit der äußeren Elektrode 243 vorgesehen, die als in Kontakt stehend mit allen einzelnen Kondensatorelementen 240a, ... 240d betrachtet werden kann. Andererseits können entsprechende Kondensatorkontakte für eine Vielzahl äußerer Elektroden 243 vorgesehen sein. Der Kondensatorkontakt 244, der die äußere Elektrode 243 verbindet, kann auch mit einer Metallleitung 219 verbunden sein, die wiederum einen elektrischen Kontakt zu der Logikschaltung herstellt, die durch die mehreren Transistoren 250 repräsentiert ist. In ähnlicher Weise können die mehreren inneren Elektroden 241 über entsprechende Kontakte 244 zu einer oder mehreren Metallleitungen 209 verbunden sein, die wiederum einen elektrischen Kontakt zu einem spezifizierten Bereich der Schaltung bilden, die durch die Transistoren 250 repräsentiert ist, in einer Form, wie dies für die Entkopplungsfunktion des Kondensators 240 erforderlich ist. Es sollte beachtet werden, dass das in 2c gezeigte Verdrahtungsschema lediglich anschaulicher Natur ist und dass eine beliebige andere Struktur zum Verbinden des Kondensators 240 mit geeigneten Knotenpunkten der durch die Transistorelemente 250 repräsentierten Schaltung verwendet werden kann. Beispielsweise können zwei oder mehrere der einzelnen Kondensatorelemente 240a, ... 240d mit unterschiedlichen Knoten in der Schaltung der Transistorelemente 250 verbunden werden.
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Wie zuvor erläutert ist, können die Transistorkontakte 254 und die Kondensatorkontakte 244 auf der Grundlage gut etablierter Rezepte hergestellt werden und können in einer speziellen Ausführungsform in einem gemeinsamen Fertigungsprozess gebildet werden. Zu diesem Zwecke kann eine Ätzstoppschicht (nicht gezeigt) konform über den Chipgebieten 230, 220 abgeschieden werden, woran sich das Abscheiden der dielektrischen Schicht 208 anschließt, die dann poliert oder anderweitig eingeebnet werden kann, wenn eine äußerst gleichförmige Oberflächentopographie erforderlich ist. Danach können entsprechende Öffnungen in der Schicht 208 gebildet werden, die dann weiter durch die Ätzstoppschicht geätzt werden, um eine Verbindung zu den entsprechenden Halbleitegebieten herzustellen. Danach kann ein geeignetes leitendes Material in die Öffnungen eingefüllt werden, um damit die Transistorkontakte 254 und die Kondensatorkontakte 244 herzustellen. Danach können die Metallleitungen 219 und 209 in Übereinstimmung mit gut etablierten Techniken zur Herstellung von Metallisierungsschichten von Halbleiterbauelementen gebildet werden.
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Während der Herstellung der Metallleitungen 209 und 219, die in einem geeigneten Zwischenschichtdielektrikumsmaterial eingebettet sind, werden typischerweise anisotrope Ätztechniken auf der Grundlage einer Plasmaumgebung eingesetzt, wobei während dieses Prozesses plasmainduzierte Schäden beobachtet werden können. Insbesondere für modernste Halbleiterbauelemente mit minimalen Strukturgrößen von 100 nm und sogar weniger sind die Metallleitungen 209 und 219 auf der Grundlage von Kupfer oder Kupferlegierungen aufgebaut, wodurch entsprechende Strategien auf Grund der speziellen Eigenschaften von Kupfer in Bezug auf das Abscheiden und Ätzen erforderlich sind. Beispielsweise wird für Metallisierungsschichten auf Kupferbasis die sogenannte Damaszener-Technik häufig eingesetzt, in der das Zwischenschichtdielektrikumsmaterial abgeschieden und strukturiert wird, so dass dieses Kontaktlöcher und Gräben erhält, die dann nachfolgend mit Kupfer oder Kupferlegierungen gefüllt werden. Während des Strukturierungprozesses werden häufig durch Plasma hervorgerufene Scheibenschäden beobachtet, insbesondere während des kritischen Kontaktlochätzprozesses. Es wird angenommen, dass ein Grund für merkliche Scheibenbogenentladungen und Scheibenaufladungseffekte darin bestimmt, dass leitende Bereiche in darunter liegenden Schichten vorhanden sind, die eine Antennenwirkung während der plasmaunterstützten Ätzprozesses hervorrufen.
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Auf Grund der deutlich reduzierten horizontalen Fläche, die von dem Entkopplungskondensator 240 im Vergleich zu einer konventionellen primaren Konfiguration (siehe 1c) eingenommen wird, ist die Antennenwirkung stark reduziert, wodurch auch das Risiko für plasmainduzierte Schäden, etwa Scheibenaufladung und Scheibenbogenentladungen, reduziert wird.
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Es wieder auf 2a verwiesen; anzumerken ist, dass das in 2a gezeigte Halbleiterbauelement 200 auch hergestellt werden kann, indem der Kondensator 240 vor dem Herstellen der mehreren Transistorelemente 250 gebildet wird. Hierzu kann eine wesentliche Entkopplung des Prozessablaufs zur Herstellung des Kondensators 240 von den Prozessen zur Herstellung der Transistorelemente 240 erreicht werden, vorausgesetzt, dass der Kondensator 240 mit Hochtemperaturprozessen kompatibel ist, die für die Herstellung der Transistorelemente 250 erforderlich sind. Es kann der Kondensator 240 auf der Grundlage von Grabenisolationstechniken hergestellt werden, wodurch der Kondensator 240 in einer Form bereitgestellt wird, die mit der weiteren konventionellen Prozessabarbeitung zur Herstellung der Transistorelemente 250 verträglich ist. Zu diesem Zwecke kann vor oder nach dem Herstellen von Grabenisolationsstrukturen der Kondensator 240 mittels eines Prozessablaufes hergestellt werden, der einen anisotropen Grabenätzprozess und einen nachfolgenden Abscheideprozess zur Bildung der äußeren Elektrode 243, beispielsweise in Form von dotiertem Polysilizium, umfasst, wenn die intrinsische Leitfähigkeit der Halbleiterschicht 210 als ungeeignet erachtet wird. Danach kann die dielektrische Schicht 242 durch Oxidation und/oder Abscheidung gebildet werden, um damit Siliziumdioxid, Siliziumoxynitrid oder Siliziumnitrid herzustellen. Danach wird die innere Elektrode 243 durch Abscheiden von Polysilizium und durch Entfernen von überschüssigem Material mittels entsprechender Ätz- und CMP-(chemisch-mechanisches Polieren)Techniken gebildet. Danach kann der Fertigungsprozess mit standardmäßigen Rezepten fortgesetzt werden, um die Transistorelemente 250 herzustellen. Die weitere Bearbeitung kann dann so fortgesetzt werden, wie die Herstellung des Bauelements 200 zuvor beschrieben ist, das in 2c gezeigt ist.
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Mit Bezug zu den 3a bis 3e werden nun anschauliche Ausführungsformen der vorliegenden Erfindung detaillierter beschrieben, wobei viele der beteiligten beschriebenen Prozessschritte auch in den nachfolgend mit Bezug zu der 4 beschrieben Beispielen eingesetzt werden können. In den zuvor nicht beanspruchten beschriebenen Ausführungsformen können die Fertigungsprozesse zur Herstellung des nicht-planaren Kondensators vollständig vor der Herstellung von Transistorelementen oder nach der Herstellung einer Elektrodenstruktur ausgeführt werden. Mit Bezug zu den 3a bis 3e ist eine Prozessstrategie beschrieben, die das Herstellen des nicht-planaren Entkopplungskondensators ermöglicht, wobei zumindest einige Prozessschritte verwendet werden, die auch für die Herstellung einer Gateelektrodenstruktur angewendet werden.
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In 3a umfasst ein Halbleiterbauelement 300 ein Substrat 301 mit einer darauf ausgebildeten Halbleiterschicht 310. Ferner kann eine Grabenisolationsstruktur 302 in der Halbleiterschicht 310 vorgesehen sein. Die Grabenisolation 302 kann ein erstes Chipgebiet 330 von einem zweiten Chipgebiet 320 trennen. Des weiteren ist in einer anschaulichen Ausführungsform ein erster Bereich 352a einer Gateisolationsschicht 352 auf der Halbleiterschicht 310 gebildet. In dieser Ausführungsform besitzt die Gateisolationsschicht, die in dem ersten Chipgebiet 330 zu bilden ist, eine Solldicke, die größer als die Dicke des ersten Bereichs 352a ist.
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Das Bauelement 300, wie es in 3a gezeigt ist, kann gemäß gut etablierter Grabenisolationstechniken hergestellt werden, die moderne Photolithographie-, Ätz-, Abscheide- und Planarisierungstechniken enthalten.
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3b zeigt das Halbleiterbauelement 300 in einem weiter fortgeschrittenen Herstellungsstadium. Das Bauelement 300 umfasst ein Ätzmaske 360, die in Form einer Lackmaske oder einer anderen geeigneten Hartmaske vorgesehen sein kann. Die Ätzmaske 360 umfasst mehrere Öffnungen 360a, ..., 360c. Entsprechende Vertiefungen oder Öffnungen 345a, ..., 345c sind in der Halbleiterschicht 310 ausgebildet. Die Vertiefungen 345a, ..., 345c können die Form von Gräben oder eine andere geeignete Form aufweisen, wie dies beispielsweise in den 2a und 2b gezeigt ist. Die Abmessungen der Vertiefungen 345a, ..., 345c sowie ihre Anzahl wird so festgelegt, dass insgesamt für eine vorgegebene Materialzusammensetzung und einer Schichtdicke eines Kondensatordielektrikums, das noch zu bilden ist, die erforderliche Kapazität erreicht wird. Die Gräben können von gleicher Größe sein oder sie können in der Größe variieren.
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Die Ätzmaske 360 kann durch gut etablierte Photolithographietechniken gebildet werden, woran sich etablierte anisotrope Ätztechniken anschließen, um die Vertiefungen 345a, ..., 345c zu bilden, wobei Prozessrezepte verwendet werden können, die ähnlich sind zu jenen, wie sie für die Herstellung der Grabenisolationsstruktur 302 verwendet werden. D. h., da der erste Bereich 252a der Gateisolationsschicht auf der Halbleiterschicht 310 vorgesehen ist, ist die Gateisolationsschicht 352a in dem zweiten Chipgebiet 320 zu öffnen und nachfolgend wird das Halbleitermaterial in einem äußerst anisotropen Verfahren geätzt. Danach wird die Lackmaske 360 durch gut bekannte nasschemische oder trockenchemische Lackentfernungstechniken oder andere selektive Ätzprozesse, wenn die Ätzmaske 360 in Form einer Hartmaske vorgesehen ist, entfernt.
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3c zeigt schematisch das Halbleiterbauelement 300 während der Herstellung einer dielektrischen Schicht 342 in den Kondensatorvertiefungen 345a, ..., 345c. Während dieses Prozesses, der als 361 bezeichnet ist, wird die Dicke des ersten Bereichs 352a (siehe 3b) vergrößert werden, um damit die endgültige Dicke der Gateisolationsschicht 352 zu erhalten. Beispielsweise kann der Prozess 361 einen Oxidationsprozess zum Aufwachsen eines Oxids mit einer spezifizierten Dicke repräsentieren, um damit eine kapazitive Kopplung zwischen dem inneren der Vertiefungen 345a, ..., 345c und einem äußeren Gebiet, das als 343 bezeichnet ist, herzustellen, das als eine äußere Elektrode nach der Fertigstellung des Entkopplungskondensators dient. Beispielsweise kann die dielektrische Schicht 342 als eine moderat dünne Schicht mit einer Dicke von 1 nm bis zu einigen Nanometern, abhängig von den Bauteilerfordernissen vorgesehen werden. Es sollte beachtet werden, dass die Dicke des ersten Bereichs 352a in geeigneter Weise so gewählt werden kann, dass die Solldicke der Gateisolationsschicht 352 nach der Herstellung der dielektrischen Schicht 342 erreicht wird.
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3d zeigt schematisch das Halbleiterbauelement 300 mit einer Schicht aus Gateelektrodenmaterial 351, die über dem ersten und dem zweiten Chipgebiet 330 und 320 ausgebildet ist. Die Schicht 351 kann aus dotiertem Polysilizium aufgebaut sein, das häufig in sehr modernen CMOS-Techniken verwendet wird. Ferner kann die Schicht 351 eine spezielle Topographie auf Grund der Anwesenheit der Vertiefungen 345a, ..., 345c aufweisen, die im Wesentlichen vollständig durch das Material der Schicht 351 gefüllt sind. Somit wird die Schicht 351 mit einer Überschussdicke abgeschieden, die größer ist als eine Solldicke 351t für eine Gateelektrodenstruktur, die in dem ersten Chipgebiet 330 zu bilden ist. Die Schicht 351 kann durch gut etablierte CVD-Techniken bei geringem Druck hergestellt werden. Danach kann die Topographie der Schicht 351 durch CMP eingeebnet werden, um im Wesentlichen die Solldicke 351t zu erhalten. Anschließend wird die eingeebnete Schicht 351 durch gut etablierte Photolithographie- und Ätztechniken strukturiert, um Gateelektrodenstrukturen in dem ersten Chipgebiet 330 zu bilden. In einigen anschaulichen Ausführungsformen kann der Strukturierungsprozess für die Gateelektrodenstrukturen modifiziert werden, um damit auch entsprechende Elektrodenstrukturen über den Vertiefungen 345a, ..., 345c zu bilden, wodurch die Gleichförmigkeit der resultierenden Musterdichte während des Strukturierungsprozesses für die Gateelektrodenstrukturen weiter verbessert wird. Ferner kann die Strukturierung der Elektroden über den entsprechenden Vertiefungen 345a, ..., 345c so ausgeführt werden, dass eine gewünschte elektrische Verbindung zwischen den einzelnen Vertiefungen 345a, ..., 345c entsprechend der gewünschten elektrischen Konfiguration erhalten wird.
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3e zeigt schematisch das Halbleiterbauelement 300 nach der zuvor beschriebenen Prozesssequenz und nach Ionenimplantationsprozessen und Sequenzen zur Herstellung von Abstandselementen. Somit umfasst das Bauelement 300 mehrere Transistoren 350, von denen der Einfachheit halber lediglich ein einzelnes Element gezeigt ist. Die Transistoren 350 repräsentieren eine komplexe Logikschaltung, etwa eine arithmetische Einheit, eine CPU, und dergleichen. Ferner ist ein Kondensator 340, der einzelne Kondensatorelemente 340a, ..., 340c aufweisen kann, in dem zweiten Chipgebiet 320 ausgebildet. Die Kondensatorelemente 340a, ..., 340c weisen Elektroden 341 auf, die in einigen Ausführungsformen gemeinsam mit der Gatelektrode 351 der Transistoren 350 strukturiert wurden. Wie zuvor erläutert ist, können die Elektroden 341 elektrisch in einer beliebigen geeigneten Weise verbunden sein, wie dies durch die gestrichelte Linie 341 angedeutet ist, mittels lokaler Verbindungen, um damit die gewünschte elektrische Konfiguration des Kondensators 340 bereitzustellen.
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Somit kann der Kondensator 340 durch gut etablierte Prozesstechniken hergestellt werden, wobei ein hohes Maß an Kompatibilität mit dem konventionellen Prozessablauf, wie er mit Bezug zu den 1a bis 1c beschrieben ist, beibehalten wird, wobei dennoch deutliche Vorteile auf Grund der nicht-planaren Konfiguration des Entkopplungskondensators 340 erreicht werden. Ferner verbessert das Strukturieren der Elektroden 341 in einem gemeinsamen Strukturierungsprozess mit den Gateelektroden 351 deutlich die Gleichförmigkeit der Musterdichte, wodurch ebenfalls zu einer verbesserten Prozessteuerung während der kritischen Photolithographie- und Ätzverfahren beigetragen wird. Ferner können lokale Verbindungsstrukturen, etwa die Verbindungen 341a während des Gatestrukturierungsprozesses geschaffen werden, wobei die einzelnen Kondensatorelemente 340a, ..., 340c in äußerst effizienter Weise miteinander verbunden werden. Wenn ferner die Leitfähigkeit der äußeren Elektroden 343 auf der Grundlage der anfänglichen Dotierstoffkonzentration der Halbleiterschicht 310 als ungeeignet erachtet wird, kann ein entsprechender Ionenimplantationsprozess mit geeigneter Dosis und Energie zum Platzieren einer Dotierstoffspezies entlang des vertikalen Bereichs der dielektrischen Schicht 342 durchgeführt werden, während das erste Chipgebiet 330 mittels einer entsprechenden Lackmaske abgedeckt ist.
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4 zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 500 mit einem Substrat 501, das darauf ausgebildet eine Halbleiterschicht 510 aufweist, die von dem Substrat 501 mittels einer vergrabenen Isolationsschicht 503 getrennt ist. In speziellen Ausführungsformen kann eine Konfiguration des Substrats 501, der vergrabenen Isolationsschicht 503 und der Halbleiterschicht 510 ein SOI-(Silizium-auf-Isolator)Substrat repräsentieren. Das Bauelement 500 umfasst ferner einen Entkopplungskondensator 540 mit Kondensatorelementen 540a und 540b. Die entsprechenden Elemente 540a, 540b repräsentieren in dieser Phase der Fertigung Vertiefungen, die sich durch die Halbleiterschicht 510, die vergrabene Isolationsschicht 503 in das Substrat 501 hinein erstrecken. In Ausführungsformen können die Kondensatorelemente 540a, 540b entsprechend den Konfigurationen hergestellt sein, wie dies mit Bezug zu den 3a und 3b beschrieben ist, so dass die Isolationsschicht 563 weggelassen werden kann, insbesondere, wenn die Elemente 540a, 540b in einem separaten Chipgebiet vorgesehen sind, das von einer entsprechenden Isolationsstruktur umgeben ist. In diesem Falle kann die Schicht 563 eine äußere Elektrode der Kondensatorelemente 540a, 540b repräsentieren.
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Das Bauelement 500 kann, abhängig von den Bauteil- und Prozesserfordernissen, in der folgenden Weise hergestellt werden. Es kann ein gut bewährter anisotroper Ätzprozess ausgeführt werden, um durch die Halbleiterschicht 510 zu ätzen, wobei die Ätzchemie so geändert werden kann, um in effizienter Weise durch die vergrabene Isolationsschicht 503 zu ätzen. Danach kann der Grabenätzprozess auf der Grundlage einer geeigneten Ätzchemie fortgesetzt werden, um Material von dem Substrat 501 zu entfernen. Wenn beispielsweise die Halbleiterschicht 510 im Wesentlichen aus Silizium aufgebaut ist und das Substrat 501 ein kristallines Siliziumsubstrat repräsentiert, können die gleichen Ätzparameter verwendet werden, um durch die Schicht 510 und in das Substrat 501 zu ätzen. Nachdem eine gewünschte Tiefe erreicht ist, kann der Ätzprozess beendet werden und die weitere Bearbeitung kann fortgesetzt werden, indem die Schicht 563 in Form einer Isolationsschicht oder eine Schicht für eine äußere Elektrode, abhängig von den Prozess- und Bauteilerfordernissen, gebildet wird. In anderen Ausführungsformen kann eine Prozessstrategie ausgeführt werden, wie sie mit Bezug zu den 3a bis 3e beschrieben ist, wobei separat gebildete Grabenisolationsstrukturen in konventioneller Weise hergestellt werden können, während die Kondensatorelemente 540a, 540b so gebildet werden, um sich in das Substrat 501 zu erstrecken, um damit eine hohe Kapazität bereitzustellen, während dennoch ein minimaler Anteil an Chipfläche verbraucht wird. Die weitere Bearbeitung zur Vervollständigung des Entkopplungskondensators 540 kann in der zuvor beschriebenen Weise erfolgen.
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Es gilt also: die vorliegende Erfindung stellt eine Technik bereit, die das Bilden von Entkopplungskondensatoren ermöglicht, die eine deutlich reduzierte Chipfläche im Vergleich zu konventionellen planaren Konfigurationen einnehmen. Ferner kann durch Bilden von dreidimensionalen Entkopplungskondensatoren in komplexen Logikschaltungen ein hohes Maß an Flexibilität bei der Herstellung von Halbleiterbauelementen bereitgestellt werden. In Ausführungsformen kann die Herstellung der nicht-planaren Entkopplungskondensatoren in konventionelle Prozessstrategien zur Herstellung von Gateelektrodenstrukturen oder Grabenisolationsstrukturen integriert werden, wodurch die Gesamtprozesskomplexität deutlich verringert wird, wobei dennoch deutliche Vorteile erhalten werden, etwa eine verbesserte Prozessgleichförmigkeit, ein geringer Chipflächenverbrauch und dergleichen. Auf Grund der reduzierten Chipfläche, die von dem Kondensator eingenommen wird, kann die Ungleichförmigkeit der Musterdichte während der kritischen Gatestrukturierungsprozesse deutlich reduziert werden, und kann in einigen Ausführungsformen noch weiter herabgesetzt werden, wenn entsprechende Elektrodenstrukturen über entsprechenden Kondensatorelementen ausgebildet werden. Ferner können Scheibenbogenentladungsprobleme, die in typischen Metallisierungsprozessen anzutreffen sind, etwa der während der Herstellung von Metallisierungsschichten, deutlich reduziert werden auf Grund der geringeren Antennenwirkung der deutlich kleineren horizontalen Chipfläche, die von den Entkopplungskondensatoren eingenommen wird.
