JP2021052160A - 半導体装置 - Google Patents

Abstract

【課題】半導体基板の面積が増加することを抑制する。【解決手段】実施形態に係る半導体装置１は、半導体基板１０と、第１半導体層１２と、第１導電体１３と、第１電源線ＰＷと、第２電源線ＧＷと、回路３と、を備える。半導体基板１０は、第１面と、第１面と対向する第２面と、第１面と第２面との間に設けられた第３面とを有する。第１半導体層１２は、第３面から第１面に沿って設けられる。第１導電体１３は、第１半導体層１２上に設けられる。第１電源線ＰＷは、第１導電体１３と電気的に接続される。第２電源線ＧＷは、半導体基板１０と電気的に接続される。回路３は、半導体基板１０に設けられ、第１電源線ＰＷ及び第２電源線ＧＷに接続される。【選択図】図５

Description

本発明の実施形態は、バイパスキャパシタを含む半導体装置に関する。

電源電圧の変動を抑制するために、半導体基板上にバイパスキャパシタを設けることが知られている。

特開２００７−１２６９４号公報

半導体基板の面積が増加することを抑制する。

実施形態に係る半導体装置は、半導体基板と、第１半導体層と、第１導電体と、第１電源線と、第２電源線と、回路と、を備える。半導体基板は、第１面と、第１面と対向する第２面と、第１面と第２面との間に設けられた第３面とを有する。第１半導体層は、第３面から第１面に沿って設けられる。第１導電体は、第１半導体層上に設けられる。第１電源線は、第１導電体と電気的に接続される。第２電源線は、半導体基板と電気的に接続される。回路は、半導体基板に設けられ、第１電源線及び第２電源線に接続される。

第１実施形態に係る半導体装置の構成例を示すブロック図。 第１実施形態に係る半導体装置の備える容量部２の構成例を示す回路図。 第１実施形態に係る半導体装置のキャパシタ領域における平面レイアウトの一例を示す平面図。 図３のＩＶ−ＩＶ線に沿ったキャパシタ領域の断面構造の一例を示す断面図。 第１実施形態に係る半導体装置のトランジスタ領域の断面構造の一例を示す断面図。 第１実施形態に係る半導体装置の製造工程の一例を示すフローチャート。 第１実施形態に係る半導体装置の製造工程の一例を示す断面図。 第１実施形態に係る半導体装置の製造工程の一例を示す断面図。 第１実施形態に係る半導体装置の製造工程の一例を示す断面図。 第１実施形態に係る半導体装置の製造工程の一例を示す断面図。 第１実施形態に係る半導体装置の製造工程の一例を示す断面図。 第１実施形態に係る半導体装置の製造工程の一例を示す断面図。 第１実施形態に係る半導体装置の製造工程の一例を示す断面図。 第１実施形態に係る半導体装置の製造工程の一例を示す断面図。 第１実施形態に係る半導体装置の製造工程の一例を示す断面図。 第１実施形態の比較例に係る半導体装置のキャパシタ領域における平面レイアウトの一例を示す平面図。 図１６のＸＶＩＩ−ＸＶＩＩ線に沿ったキャパシタ領域の断面構造の一例を示す断面図。 第２実施形態に係る半導体装置の構成例を示すブロック図。 第２実施形態に係る半導体装置の平面レイアウトの一例を示す平面図。 第２実施形態の比較例に係る半導体装置の構成例を示すブロック図。 第２実施形態の比較例に係る半導体装置の平面レイアウトの一例を示す平面図。 第２実施形態に係る半導体装置及びその比較例における電圧と電流の時間変化を示すグラフ。 第３実施形態に係る半導体装置の構成例を示すブロック図。 第３実施形態に係る半導体装置の平面レイアウトの一例を示す平面図。 第１乃至第３実施形態の第１変形例に係るキャパシタ領域の断面構造の一例を示す断面図。 第１乃至第３実施形態の第２変形例に係るキャパシタ領域の断面構造の一例を示す断面図。 第１乃至第３実施形態の第３変形例に係る半導体装置の構成例を示すブロック図。 第４実施形態に係る半導体装置の構成例を示すブロック図。 第４実施形態に係る半導体装置の平面レイアウトの一例を示す平面図。 第４実施形態の第１の変形例に係る半導体装置の平面レイアウトの一例を示す平面図。 第４実施形態の第２の変形例に係る半導体装置の平面レイアウトの一例を示す平面図。 第４実施形態の第３の変形例に係る半導体装置の構成例を示すブロック図。 第４実施形態の第３の変形例に係る半導体装置の平面レイアウトの一例を示す平面図。 第４実施形態の第４の変形例に係る半導体装置の平面レイアウトの一例を示す平面図。 第４実施形態の第５の変形例に係る半導体装置の含むキャパシタセットの平面レイアウトの一例を示す平面図。

以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。

尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。

［１］第１実施形態
以下に、第１実施形態に係る半導体装置１について説明する。

［１−１］半導体装置１の構成
［１−１−１］半導体装置１の全体構成
図１は、第１実施形態に係る半導体装置１の構成例を示している。半導体装置１は、例えば１つの半導体基板に集積される。図１に示すように、半導体装置１は、電源線ＰＷ及びＧＷと、パッドＰ１及びＰ２と、容量部２と、回路部３とを備えている。

電源線ＰＷ及びＧＷの各々は、半導体装置１に含まれる各回路への電源電圧の供給に使用される。パッドＰ１及びＰ２の各々は、半導体装置１の外部の機器と接続可能に構成される。パッドＰ１は、半導体装置１の正側の電源パッドであり、電源線ＰＷに接続される。パッドＰ１には、例えば電源電圧ＶＤＤが印加される。パッドＰ２は、半導体装置１の負側の電源パッドであり、電源線ＧＷに接続される。パッドＰ２は、例えば接地ノードＧＮＤと接続される。

容量部２は、電源線ＰＷと電源線ＧＷとの間に接続される。容量部２は、電源線ＰＷの電圧が変動することを抑制する。回路部３は、電源線ＰＷ及びＧＷにそれぞれ接続される。回路部３は、電源線ＰＷを介して供給された電圧に基づいて動作する回路を含む。回路部３に含まれる回路は、例えばＮＡＮＤ型フラッシュメモリの周辺回路であっても良い。

図２は、第１実施形態に係る半導体装置１の備える容量部２の構成の一例を示している。図２に示すように、容量部２は、例えば複数のキャパシタＣＰを含む。複数のキャパシタＣＰのそれぞれは、一方電極が電源線ＰＷに接続され、他方電極が電源線ＧＷに接続される。すなわち、複数のキャパシタＣＰは、電源線ＰＷ及びＧＷ間で並列接続される。複数のキャパシタＣＰのそれぞれは、例えばバイパスキャパシタとも呼ばれる。

［１−１−２］半導体装置１の構造
以下に、第１実施形態における容量部２の構造の一例について説明する。

なお、以下で参照される図面において、Ｘ方向とＹ方向とで定められる平面は半導体装置１が形成される半導体基板１０の表面に対応し、Ｚ方向は半導体装置１が形成される半導体基板１０の表面に対する鉛直方向に対応している。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。断面図では、図を見易くするために絶縁層（層間絶縁膜）、配線、コンタクト等の構成要素が適宜省略されている。

以下の説明では、半導体基板１０のうち、容量部２に含まれたキャパシタＣＰを含む領域を、キャパシタ領域ＣＡと称する。また、半導体基板１０のうち、回路部３に含まれたトランジスタを含む領域を、トランジスタ領域ＴＡと称する。

図３は、第１実施形態に係る半導体装置１のキャパシタ領域ＣＡにおける平面レイアウトの一例を示している。図３に示すように、容量部２は、複数の導電体１３、導電体１７及び１８、拡散領域１９、並びに複数のコンタクトＣＴを含む。

導電体１３のそれぞれは、１つのキャパシタＣＰの一方電極に対応している。複数の導電体１３は、例えば４行３列の行列状に配置される。導電体１３のそれぞれには、導電体１７が重なって配置される。導電体１７は、電源線ＰＷとして機能する。導電体１３のそれぞれは、導電体１７と、コンタクトＣＴを介して電気的に接続されている。

拡散領域１９は、半導体基板１０の表面に設けられている。拡散領域１９は、例えばＰ型の拡散領域であり、半導体基板１０と電気的に接続されている。拡散領域１９には、導電体１８が重なって配置される。導電体１８は、電源線ＧＷとして機能する。拡散領域１９は、導電体１８と、コンタクトＣＴを介して電気的に接続されている。

なお、キャパシタＣＰの個数及び配置は、図３に示した例に限定されない。また、拡散領域１９の面積や導電体１３との位置関係は、図３に示した例に限定されない。

図４は、図３のＩＶ−ＩＶ線に沿った断面図であり、第１実施形態に係る半導体装置１のキャパシタ領域ＣＡにおける断面構造の一例を示している。図４に示すように、半導体装置１は、絶縁体層１１と半導体層１２とをさらに含む。半導体基板１０は、複数の凹部ＣＣを含む。

絶縁体層１１は、半導体基板１０の表面と、凹部ＣＣの側面及び底部とのそれぞれに設けられる。半導体基板１０の表面に設けられた絶縁体層１１と、凹部ＣＣに設けられた絶縁体層１１とは、連続的に設けられる。半導体層１２は、各キャパシタＣＰに対応する領域において、絶縁体層１１上に設けられる。半導体層１２は、凹部ＣＣに沿って設けられた部分を有し、例えば隣り合う凹部ＣＣ間において分離されている。導電体１３は、半導体層１２上に設けられる。凹部ＣＣは、導電体１３によって埋め込まれる。各キャパシタＣＰに対応する領域において、半導体層１２と導電体１３の側面は揃っている。

このように構成されることで、各凹部ＣＣにおいて、半導体層１２及び導電体１３がキャパシタＣＰの一方電極として機能し、絶縁体層１１がキャパシタＣＰの電極間の絶縁体として機能し、半導体基板１０がキャパシタＣＰの他方電極として機能する。キャパシタＣＰの一方電極は、コンタクトＣＴを介して、電源線ＰＷとして機能する導電体１７に接続される。キャパシタＣＰの他方電極として機能する半導体基板１０は、拡散領域１９とコンタクトＣＴとを介して、電源線ＧＷとして機能する導電体１８に接続される。

図５は、第１実施形態に係る半導体装置１のトランジスタ領域ＴＡにおける断面構造の一例を示している。なお、図５に示された領域は、キャパシタ領域ＣＡの一部を含んでいる。図５に示すように、トランジスタ領域ＴＡは、例えばトランジスタＴＲを含む。トランジスタ領域ＴＡにおいて、半導体装置１は、絶縁体１４、ウェル領域１５、拡散領域１６、及び導電体３０をさらに備えている。

絶縁体１４は、半導体基板１０の内部に形成され、上端が半導体基板１０の上面に接している。絶縁体１４は、隣り合うウェル領域の間の絶縁領域ＳＴＩ（Shallow Trench Isolation）として使用され、トランジスタ領域ＴＡにおいて半導体基板１０の一部を区切っている。ウェル領域１５は、半導体基板１０の内部であって絶縁体１４によって区切られた領域に形成され、上端が半導体基板１０の上面に接している。２つの拡散領域１６は、ウェル領域１５の内部に形成され、上端が半導体基板１０の上面に接している。

ウェル領域１５の上方には、複数の導電体３０が設けられる。複数の導電体３０は、それぞれトランジスタＴＲのドレイン、ソース、及びゲートに対応する配線である。２つの拡散領域１６は、それぞれがトランジスタＴＲのドレイン又はソースとして機能する。２つの拡散領域１６のそれぞれは、コンタクトＣＴを介して対応する導電体３０に電気的に接続される。半導体層１２は、ウェル領域１５の上方且つ絶縁体層１１上に設けられる。導電体１３は、半導体層１２上に設けられる。半導体層１２と導電体１３とは、トランジスタＴＲのゲート電極として機能する。半導体層１２及び導電体１３の組は、コンタクトＣＴを介して導電体３０に電気的に接続される。

［１−２］製造方法
以下に、図６を適宜参照して、第１実施形態におけるキャパシタＣＰ及びトランジスタＴＲを形成するまでの一連の製造工程の一例について説明する。図６は、第１実施形態に係る半導体装置１の製造工程の一例を示すフローチャートである。図７〜図１５のそれぞれは、第１実施形態に係る半導体装置１の製造工程における、キャパシタＣＰ及びトランジスタＴＲに対応する構造体を含む断面構造の一例を示している。

まず、図７に示すように、半導体基板１０上に絶縁体層２１が形成される（ステップＳ１０１）。絶縁体層２１は、例えば窒化シリコン（ＳｉＮ）を含む。

次に、図８に示すように、エッチング部ＥＰが加工される（ステップＳ１０２）。具体的には、まずフォトリソグラフィ等によって、エッチング部ＥＰに対応する領域が開口されたマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、エッチング部ＥＰが形成される。本工程で形成されるエッチング部ＥＰは、絶縁体層２１を貫通し、半導体基板１０内で停止する。トランジスタ領域ＴＡに形成されるエッチング部ＥＰは、Ｙ軸方向に延伸する溝状の形状を有する。キャパシタ領域ＣＡに形成されるエッチング部ＥＰは、トランジスタ領域に設けられるエッチング部ＥＰと比べてＹ軸方向の長さが短く、例えばホール状である。本工程における異方性エッチングは、例えばＲＩＥ（Reactive Ion Etching）である。

次に、図９に示すように、絶縁体１４が形成される（ステップＳ１０３）。具体的には、まずエッチング部ＥＰが埋まるように、絶縁体１４が形成される。そして、エッチング部ＥＰ外に形成された絶縁体１４が、例えばＣＭＰ（Chemical Mechanical Polishing）によって除去される。絶縁体１４は、例えば酸化シリコン（ＳｉＯ_２）を含む。

次に、図１０に示すように、ウェル領域１５が形成される（ステップＳ１０４）。具体的には、トランジスタ領域ＴＡにおいて、絶縁体１４で区切られた領域に、例えばリンがドープされ、ウェル領域１５が形成される。

次に、トランジスタ領域ＴＡの絶縁体１４を覆うように、絶縁体層２２が形成される（ステップＳ１０５）。具体的には、まず絶縁体層２１及び絶縁体１４の上に、絶縁体層２２が形成される。絶縁体層２２は、例えば窒化シリコンを含む。続いて、フォトリソグラフィ等によって、キャパシタ領域ＣＡに対応する領域が開口されたマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、キャパシタ領域ＣＡに形成された絶縁体層２２が除去される。本工程における異方性エッチングは、例えばＲＩＥである。

次に、図１１に示すように、キャパシタ領域ＣＡの絶縁体１４が除去される（ステップＳ１０６）。具体的には、例えばウェットエッチングによって、キャパシタ領域ＣＡ内で絶縁体層２２によって覆われていない絶縁体１４が除去され、キャパシタ領域ＣＡ内のエッチング部ＥＰが露出する。

次に、図１２に示すように、絶縁体層２１及び２２が除去される（ステップＳ１０７）。具体的には、例えばウェットエッチングによって絶縁体層２１及び２２が除去される。そして、半導体基板１０から突出した絶縁体１４が、例えばＣＭＰによって除去される。

次に、図１３に示すように、絶縁体層１１、半導体層１２、及び導電体１３が形成される（ステップＳ１０８）。具体的には、まず、半導体基板１０の表面と、エッチング部ＥＰの側面及び底部と、絶縁体１４の表面と、ウェル領域１５の表面とに、絶縁体層１１が形成される。続いて、絶縁体層１１の表面に、半導体層１２が形成される。さらに、半導体層１２の表面に、エッチング部ＥＰが埋まるように、導電体１３が形成される。絶縁体層１１は、例えば酸化シリコンを含む。半導体層１２は、例えばシリコン（Ｓｉ）を含む。導電体１３は、例えばタングステン（Ｗ）を含む。

次に、マスク２３の形成及び加工が行われる（ステップＳ１０９）。具体的には、導電体１３上に、フォトリソグラフィ等によって、マスク２３が形成される。マスク２３は、例えばキャパシタＣＰの一方電極に対応する領域と、トランジスタＴＲのゲート電極に対応する領域とを覆い、その他の領域を開口している。

次に、図１４に示すように、半導体層１２及び導電体１３が加工される（ステップＳ１１０）。具体的には、マスク２３を用いた異方性エッチングによって、半導体層１２及び導電体１３の一部が除去され、絶縁体層１１の表面の一部が露出する。その後例えばウェットエッチングによって、マスク２３は除去される（ステップＳ１１１）。

次に、図１５に示すように、拡散領域１６が形成される（ステップＳ１１２）。具体的には、ウェル領域１５内に、例えばホウ素がドープされ、拡散領域１６が形成される。その後、半導体基板１０の上方に導電体１７及び導電体３０を含む各種配線が設けられる。そして、導電体１７とキャパシタＣＰとが、コンタクトＣＴで接続される。導電体３０とトランジスタＴＲとが、コンタクトＣＴで接続される。

以上で説明した製造工程によって、キャパシタＣＰと、トランジスタＴＲとのそれぞれが形成される。なお、以上で説明した製造工程はあくまで一例であり、各製造工程の間にその他の処理が挿入されても良い。

［１−３］第１実施形態の効果
以上で説明した第１実施形態に係る半導体装置１によれば、半導体装置１の製造コストを抑制することが出来る。以下に、第１実施形態に係る半導体装置１の詳細な効果について説明する。

回路の消費電流は、例えば回路の動作にあわせて変動し得る。消費電流が変化した際に電源線の電圧が変動することを抑制するために、例えばバイパスキャパシタが用いられる。バイパスキャパシタは、回路の消費電流が増加した際に、充電された電荷を回路に供給することによって、電源線の電圧が変動することを抑制することが出来る。

しかしながら、半導体基板上にバイパスキャパシタを設ける場合、所望の容量を得るために、バイパスキャパシタが広い面積を要することがある。図１６は、第１実施形態に係る半導体装置１の比較例が備える容量部２の平面レイアウトの一例を示している。図１７は、図１６のＸＶＩＩ−ＸＶＩＩ線に対応する断面図であり、比較例が備える容量部２の断面構造を示している。

図１６に示すように、比較例が備える容量部２は、平板キャパシタＦＣを含む。図１７に示すように、半導体基板１０の表面において半導体層１２及び導電体１３が設けられた領域が、平板キャパシタＦＣとして機能している。平板キャパシタＦＣは、半導体基板１０上の占有面積と、一方電極の表面積とが略等しい。

これに対して、第１実施形態に係る半導体装置１は、各々が凹部ＣＣに沿って設けられた部分を有する複数のキャパシタＣＰを含む。キャパシタＣＰは、半導体基板１０上の占有面積よりも、一方電極の表面積が大きい。すなわち、第１実施形態に係る半導体装置１に含まれるキャパシタＣＰは、比較例に含まれる平板キャパシタＦＣよりも、半導体基板１０上の占有面積に対する単位面積当たりの容量が大きい。

これにより、第１実施形態に係る半導体装置１は、キャパシタの容量を保ったまま、キャパシタの占有面積を小さくすることが出来る。従って、バイパスキャパシタの占有面積を小さくすることが出来るため、半導体装置１が設けられる半導体基板１０のサイズを小さくすることが出来、半導体装置１の製造コストを抑制することが出来る。

また、第１実施形態に係る半導体装置１では、トランジスタＴＲとキャパシタＣＰとを形成する工程のいくつかを統合することが出来る。具体的には、凹部ＣＣと絶縁領域ＳＴＩとに対応する形状は、図６のステップＳ１０２で示したように、複数のエッチング部ＥＰとして一括で加工される。また、キャパシタＣＰの一方電極である半導体層１２及び導電体１３は、トランジスタのゲート電極である半導体層１２及び導電体１３と同時に形成及び加工される。

これにより、第１実施形態に係る半導体装置１は、キャパシタＣＰの形成に伴う工程数の増加を抑制することが出来る。従って、第１実施形態に係る半導体装置１は、製造コストを抑制することが出来る。

［２］第２実施形態
第２実施形態は、第１実施形態に係る半導体装置１が備えるキャパシタＣＰのレイアウトの具体例である。以下に、第２実施形態に係る半導体装置１について第１実施形態と異なる点を説明する。

［２−１］構成
図１８は、第２実施形態に係る半導体装置１の回路構成の一例を示している。図１８に示すように、第２実施形態に係る半導体装置１は、容量部２としてキャパシタユニットＣＵ１乃至ＣＵ４を含み、回路部３として回路３ａ及び３ｂを含み、信号線ＳＷをさらに含む。また、電源線ＰＷの抵抗成分を、抵抗ＲＰ１及びＲＰ２を用いて示している。また、パッドＰ２と電源線ＧＷとに関する記載を省略し、接地記号で示している。

回路３ａには、信号ＣＬＫが入力される。そして回路３ａは、信号ＣＬＫに基づく信号を回路３ｂへ信号線ＳＷを介して出力する。回路３ａ及び３ｂは、電源線ＰＷから電源電圧を供給される。以降、電源線ＰＷと、回路３ａまたは３ｂとの接続部を、回路３ａの電源端及び回路３ｂの電源端と称する。回路３ａの電源端の電圧を電圧ＶＤＤ１とし、回路３ａが消費する電流を電流Ｉ１と称する。

キャパシタユニットＣＵ１乃至ＣＵ４のそれぞれは、例えば複数の並列接続されたキャパシタＣＰを含む。キャパシタユニットＣＵ１及びＣＵ２それぞれの一方電極は、回路３ａの電源端との距離が短くなるように設けられる。キャパシタユニットＣＵ３及びＣＵ４それぞれの一方電極は、回路３ｂの電源端との距離が短くなるように設けられる。また、パッドＰ１からキャパシタユニットＣＵ１及びＣＵ２並びに回路３ａまでの電源線ＰＷの抵抗成分を、抵抗ＲＰ１で示す。キャパシタユニットＣＵ１及びＣＵ２並びに回路３ａから、キャパシタユニットＣＵ３及びＣＵ４並びに回路３ｂまでの電源線ＰＷの抵抗成分を、抵抗ＲＰ２で示す。

図１９は、第２実施形態に係る半導体装置１の平面レイアウトの一例を示している。図１９に示すように、第２実施形態に係る半導体装置１は、コンタクトＣＴ１乃至ＣＴ８をさらに含む。図１９に示すように、電源線ＰＷは、パッドＰ１からＸ方向に延伸して設けられている。

回路３ａ及び３ｂは、電源線ＰＷに沿って配置されている。回路３ａは回路３ｂよりもパッドＰ１に近い位置に配置されている。回路３ａ及び３ｂのそれぞれの電源端は、電源線ＰＷと接続されている。回路３ａと回路３ｂとは、信号線ＳＷを介して接続されている。回路３ａの電源端の近くに、キャパシタユニットＣＵ１及びＣＵ２が配置されている。回路３ｂの電源端の近くに、キャパシタユニットＣＵ３及びＣＵ４が配置されている。

コンタクトＣＴ１は、電源線ＰＷとキャパシタユニットＣＵ１の一方電極とを接続している。コンタクトＣＴ２は、電源線ＰＷとキャパシタユニットＣＵ２の一方電極とを接続している。コンタクトＣＴ３は、電源線ＰＷとキャパシタユニットＣＵ３の一方電極とを接続している。コンタクトＣＴ４は、電源線ＰＷとキャパシタユニットＣＵ４の一方電極とを接続している。コンタクトＣＴ５は、電源線ＰＷと回路３ａの電源端とを接続している。コンタクトＣＴ６は、電源線ＰＷと回路３ｂの電源端とを接続している。コンタクトＣＴ７は、信号線ＳＷと回路３ａの信号出力部とを接続している。コンタクトＣＴ８は、信号線ＳＷと回路３ｂの信号入力部とを接続している。

図１９に示した例では、電源線ＰＷのうち、パッドＰ１から、コンタクトＣＴ１とＣＴ２とＣＴ５とが接続されている部分までの抵抗成分が、抵抗ＲＰ１に対応する。また、電源線ＰＷのうち、コンタクトＣＴ１とＣＴ２とＣＴ５とが接続されている部分から、コンタクトＣＴ３とＣＴ４とＣＴ６とが接続されている部分までの抵抗成分が、抵抗ＲＰ２に対応する。第２実施形態に係る半導体装置１のその他の構成は、第１実施形態と同様である。

［２−２］第２実施形態の効果
以上で説明した第２実施形態に係る半導体装置１によれば、半導体装置１の動作信頼性を向上させることが出来る。以下に、第２実施形態に係る半導体装置１の詳細な効果について説明する。

半導体装置の設計では、複数の回路や複数のキャパシタ等の構成要素は、密にレイアウトされることが好ましい。要素が密にレイアウトされると、半導体基板のサイズが大きくなることを抑制することが出来、半導体装置の製造コストを抑制することが出来る。また、バイパスキャパシタと回路の電源端との間に設けられる配線の抵抗成分は、小さいことが好ましい。バイパスキャパシタは、バイパスキャパシタと回路の電源端との間に設けられる配線の抵抗成分が小さいと、回路へ電荷を素早く供給することが出来、電源電圧の変動をより抑制することが出来る。

しかしながら、ある要素のサイズが大きい場合、例えばキャパシタのサイズが大きい場合、回路とバイパスキャパシタとを密に配置すると、バイパスキャパシタと回路の電源端とを接続する配線が長くなる場合がある。図２０は、第２実施形態の比較例に係る半導体装置１の回路構成の一例を示している。図２０に示すように、比較例に係る半導体装置１では、容量部２として平板キャパシタＦＣ１乃至ＦＣ４を含む点と、電源線ＰＷの抵抗成分を抵抗ＲＰ３乃至ＲＰ５を用いて示している点とが、第２実施形態と異なる。

平板キャパシタＦＣ１乃至ＦＣ４は、まとまって設けられる。回路３ａは、平板キャパシタＦＣ１乃至ＦＣ４よりも、パッドＰ１よりに設けられる。回路３ｂは、平板キャパシタＦＣ１乃至ＦＣ４よりも、パッドＰ１から離れて設けられる。また、パッドＰ１から回路３ａの電源端までの電源線ＰＷの抵抗成分を抵抗ＲＰ３で示す。回路３ａの電源端から平板キャパシタＦＣ１乃至ＦＣ４までの電源線ＰＷの抵抗成分を抵抗ＲＰ４で示す。平板キャパシタＦＣ１乃至ＦＣ４から回路３ｂの電源端までの電源線ＰＷの抵抗成分を抵抗ＲＰ５で示す。

図２１は、第２実施形態の比較例に係る半導体装置１の平面レイアウトの一例を示している。図２１に示すように、比較例に係る半導体装置１は、コンタクトＣＴ１乃至ＣＴ８をさらに含む。比較例に含まれる平板キャパシタＦＣ１乃至ＦＣ４のそれぞれは、第２実施形態に係る半導体装置１に含まれるキャパシタユニットＣＵ１乃至ＣＵ４のそれぞれと、略等しい容量を有する。

つまり、比較例に含まれる平板キャパシタＦＣは、第２実施形態に含まれるキャパシタユニットＣＵと比べて、半導体基板１０上における単位面積当たりの容量が小さい。このため、平板キャパシタＦＣの半導体基板１０上における占有面積はキャパシタユニットＣＵよりも大きい。大きな平板キャパシタＦＣを密に配置するため、比較例のレイアウトは、第２実施形態に係る半導体装置１のレイアウトとは異なっている。

具体的には、比較例において、回路３ａ、平板キャパシタＦＣ１及びＦＣ２、平板キャパシタＦＣ３及びＦＣ４、並びに回路３ｂは、電源線ＰＷに沿って且つパッドＰ１からこの順番に配置されている。平板キャパシタＦＣ１乃至ＦＣ４は、回路３ａと回路３ｂとの間に配置されている。電源線ＰＷは、平板キャパシタＦＣ１及びＦＣ３と重なって配置されている。信号線ＳＷは、平板キャパシタＦＣ２及びＦＣ４と重なって配置されている。比較例では、パッドＰ１からコンタクトＣＴ５の接続部までの電源線ＰＷの抵抗成分が、抵抗ＲＰ３に対応する。コンタクトＣＴ５の接続部からコンタクトＣＴ１乃至ＣＴ４の接続部までの電源線ＰＷの抵抗成分が、抵抗ＲＰ４に対応する。コンタクトＣＴ１乃至ＣＴ４の接続部からコンタクトＣＴ６の接続部までの抵抗成分が、抵抗ＲＰ５に対応する。

このように、比較例に係る半導体装置１では、回路３ａの電源端と平板キャパシタＦＣ１乃至ＦＣ４とを接続する電源線ＰＷが長く、抵抗ＲＰ４に相当する抵抗成分を含んでいる。また、回路３ｂと平板キャパシタＦＣ１乃至ＦＣ４とを接続する電源線ＰＷが長く、抵抗ＲＰ５に相当する抵抗成分を含んでいる。

これに対して、第２実施形態に係る半導体装置１では、平板キャパシタＦＣよりも半導体基板１０上における占有面積の小さいキャパシタユニットＣＵが、回路の電源端の近くに配置されている。回路３ａの電源端とキャパシタユニットＣＵ１及びＣＵ２とを接続する部分の電源線ＰＷは短く、接続する部分の電源線ＰＷの抵抗成分は小さい。また、回路３ｂの電源端とキャパシタユニットＣＵ３及びＣＵ４とを接続する電源線ＰＷは短く、抵抗成分は小さい。

これにより、第２実施形態に係る半導体装置１は、回路とキャパシタとを密に配置した場合であっても、バイパスキャパシタと回路の電源端との間に設けられる配線の抵抗成分を小さくすることが出来る。図２２は、第２実施形態に係る半導体装置とその変形例における、電圧及び電流と時間の関係を示している。図２２に示された３つのグラフは、上から順に、それぞれ信号ＣＬＫと時間の関係、電流Ｉ１と時間の関係、及び電圧ＶＤＤ１と時間の関係を示している。電圧ＶＤＤ１のグラフでは、実線が第２実施形態を示し、破線が比較例を示している。

信号ＣＬＫは、時刻ｔ１、ｔ２、ｔ３、及びｔ４のそれぞれにおいて、“Ｈ”レベルから“Ｌ”レベルへ、もしくは“Ｌ”レベルから“Ｈ”レベルへ遷移している。回路３ａは信号ＣＬＫに基づいて動作し、回路３ａの消費電流に対応する電流Ｉ１は時刻ｔ１、ｔ２、ｔ３、及びｔ４のそれぞれにおいて増加する。電流Ｉ１が増加すると、バイパスキャパシタが電荷を供給して電圧ＶＤＤ１の変動を抑制する。比較例では、回路３ａとバイパスキャパシタとの間の抵抗成分が大きいため、電圧ＶＤＤ１が大きく変動している。これに対して、第２実施形態に係る半導体装置１では、回路３ａとバイパスキャパシタとの間の抵抗成分が小さいため、電圧ＶＤＤ１の変動は小さく抑制されている。このように、第２実施形態に係る半導体装置１は、比較例よりも電源電圧の変動を抑制することが出来る。従って、第２実施形態に係る半導体装置１は、比較例よりも動作信頼性を向上することが出来る。

また、電源電圧の変動は、ジッターの原因となり得る。回路を高速に動作させるためには、ジッターの発生は抑制されることが好ましい。これに対して、第２実施形態に係る半導体装置１は、上述したように電源電圧の変動を抑制することが出来るため、ジッターの発生を抑制することが出来る。

また、信号配線は寄生抵抗及び寄生容量が小さいことが好ましい。信号配線は、寄生抵抗及び寄生容量が小さい場合、高速な信号を安定して伝送することが出来る。

比較例に係る半導体装置１では、回路３ａと回路３ｂとが離れて設けられ、長い信号線ＳＷで接続されている。信号線ＳＷは長さが長くなると、寄生抵抗が大きくなる場合がある。また、信号線ＳＷは平板キャパシタＦＣ２及びＦＣ４と重なって設けられている。信号線ＳＷは、その他の要素、例えばキャパシタと重なって設けられると、寄生容量が大きくなる場合がある。

これに対して、第２実施形態に係る半導体装置１では、回路３ａと回路３ｂとが近くに設けられ、短い信号線ＳＷで接続されている。また、信号線ＳＷは回路３ａ及び回路３ｂ以外のその他の要素と重なって設けられていない。

これにより、第２実施形態に係る半導体装置１は、信号線ＳＷの寄生抵抗及び寄生容量が小さいため、高速な信号を安定して伝送することが出来、半導体装置１の動作信頼性を向上することが出来る。

［３］第３実施形態
第３実施形態は、第２実施形態に係る半導体装置１が備えるキャパシタＣＰのレイアウト及び容量設計の変形例である。以下に、第３実施形態に係る半導体装置１について第２実施形態と異なる点を説明する。

［３−１］構成
図２３は、第３実施形態に係る半導体装置１の回路構成の一例を示している。図２３に示すように、第３実施形態に係る半導体装置１は、容量部２としてキャパシタセットＣＳ１乃至ＣＳ３を含み、回路部３として回路３ｃを含む。電源線ＰＷはノードＮ１乃至Ｎ３を含む。また、電源線ＰＷの抵抗成分を、抵抗ＲＰ６乃至ＲＰ８を用いて示している。

電源線ＰＷは、パッドＰ１から回路３ｃの電源端まで設けられる。回路３ｃの電源端との距離は、ノードＮ１、ノードＮ２、ノードＮ３の順に長くなる。また、パッドＰ１からノードＮ３までの電源線ＰＷの抵抗成分を、抵抗ＲＰ６で示す。ノードＮ３からノードＮ２までの電源線ＰＷの抵抗成分を、抵抗ＲＰ７で示す。ノードＮ２からノードＮ１までの電源線ＰＷの抵抗成分を、抵抗ＲＰ８で示す。

キャパシタセットＣＳ１乃至ＣＳ３は、それぞれが複数のキャパシタＣＰを含む。キャパシタセットＣＳ１乃至ＣＳ３は、それぞれ容量が異なる。キャパシタセットＣＳ２の容量は、キャパシタセットＣＳ１の容量よりも大きい。キャパシタセットＣＳ３の容量は、キャパシタセットＣＳ２の容量よりも大きい。例えば、キャパシタセットＣＳ２の容量は、キャパシタセットＣＳ１の容量の１０倍であり、キャパシタセットＣＳ３の容量は、キャパシタセットＣＳ２の容量の１０倍である。例えば、キャパシタセットＣＳ１乃至ＣＳ３の容量は、各キャパシタセットに含まれるキャパシタＣＰの個数によって定められる。キャパシタセットＣＳ１乃至ＣＳ３は、電源線ＰＷと接地ノードとの間に設けられる。具体的には、キャパシタセットＣＳ１乃至ＣＳ３は、一方電極がそれぞれノードＮ１乃至Ｎ３に接続される。

図２４は、第３実施形態に係る半導体装置１の平面レイアウトの一例を示している。図２４に示すように、第３実施形態に係る半導体装置１は、コンタクトＣＴ１０乃至ＣＴ１３をさらに含む。また、キャパシタセットＣＳ１乃至ＣＳ３は、それぞれが複数のキャパシタＣＰを含む。キャパシタセットに含まれるキャパシタＣＰの個数は、キャパシタセットＣＳ１、キャパシタセットＣＳ２、キャパシタセットＣＳ３の順に多くなる。なお、図２４に示された例では、キャパシタＣＰの個数は簡略化して示されている。

パッドＰ１からＸ方向へ、電源線ＰＷが延伸して配置されている。電源線ＰＷに沿って、パッドＰ１に近い方から順に、キャパシタセットＣＳ３、キャパシタセットＣＳ２、キャパシタセットＣＳ１、及び回路３ｃが配置されている。

コンタクトＣＴ１０は、電源線ＰＷと回路３ｃの電源端とを接続している。コンタクトＣＴ１１は、電源線ＰＷとキャパシタセットＣＳ１に含まれるキャパシタＣＰの一方電極とを接続している。複数のコンタクトＣＴ１２は、電源線ＰＷとキャパシタセットＣＳ２に含まれるキャパシタＣＰの一方電極とをそれぞれ接続している。コンタクトＣＴ１３は、電源線ＰＷとキャパシタセットＣＳ３に含まれるキャパシタＣＰの一方電極とをそれぞれ接続している。

図２４に示した例では、電源線ＰＷのうち、パッドＰ１から複数のコンタクトＣＴ１３が接続されている部分までの抵抗成分が、抵抗ＲＰ６に対応する。電源線ＰＷのうち、複数のコンタクトＣＴ１３が接続されている部分から、複数のコンタクトＣＴ１２が接続されている部分までの抵抗成分が、抵抗ＲＰ７に対応する。電源線ＰＷのうち、複数のコンタクトＣＴ１２が接続されている部分から、コンタクトＣＴ１１が接続されている部分までの抵抗成分が、抵抗ＲＰ８に対応する。第３実施形態に係る半導体装置１のその他の構成は、第２実施形態と同様である。

［３−２］第３実施形態の効果
以上で説明した第３実施形態に係る半導体装置１によれば、半導体装置１の動作信頼性を向上させることが出来る。以下に、第３実施形態に係る半導体装置１の詳細な効果について説明する。

電源電圧は、低い周波数から高い周波数まで広い帯域で変動し得る。バイパスキャパシタは、低い周波数から高い周波数までの広い帯域において、電源電圧の変動を抑制出来ることが好ましい。低い周波数帯において電源電圧の変動を抑制するためには、バイパスキャパシタの容量は大きいことが好ましい。一方で、高い周波数帯における電源電圧の変動は、低い周波数帯の場合と比べて小さい容量のバイパスキャパシタでも、抑制することが可能である。また、回路周辺に面積が確保できない場合、回路から離れた位置にバイパスキャパシタを設けることが考えられるが、回路とバイパスキャパシタとを接続する電源線が長くなり得る。回路とバイパスキャパシタとを接続する電源線が長くなると、配線の抵抗値が大きくなり得る。また、バイパスキャパシタの高周波帯域において電圧変動を抑制する能力は、バイパスキャパシタと回路とを接続する電源線の長さが長いほど制限され得る。

これに対して、第３実施形態に係る半導体装置１は、それぞれ容量の異なるキャパシタセットＣＳ１乃至ＣＳ３を含んでいる。キャパシタセットＣＳ１乃至ＣＳ３の容量は、回路に近い物ほど小さく設計され、回路から遠い物ほど大きく設計される。

例えば、キャパシタセットＣＳ１は、回路３ｃの電源端の近くに、小さな容量で設けられる。キャパシタセットＣＳ１は、短距離の電源線ＰＷを介して回路３ｃと接続されるため、高周波帯域においても優れた電圧変動を抑制する能力を有する。また、キャパシタセットＣＳ１は、容量が小さいため、占有面積が小さく、回路３ｃ周辺のレイアウトを阻害しない。キャパシタセットＣＳ１は、主に高周波帯における電源電圧の変動を抑制する。

キャパシタセットＣＳ２は、電源線ＰＷを回路３ｃの電源端から抵抗値が抵抗ＲＰ８相当になるまで延伸した箇所に、ＣＳ１よりも大きな容量で設けられる。キャパシタセットＣＳ２は、容量が大きいため、占有面積も大きいが、回路３ｃから離れているため、その他の回路のレイアウトを阻害しない。また、キャパシタセットＣＳ２は、容量が大きいため、キャパシタセットＣＳ１よりも低い周波数帯までの効果が見込める。キャパシタセットＣＳ２は、中距離の電源線ＰＷを介して回路３ｃと接続されるため、高周波帯域において電圧変動を抑制する能力には中程度の制限が生じ得る。容量の大きさと配線長との影響を合わせると、キャパシタセットＣＳ２は、キャパシタセットＣＳ１よりも低い周波数帯における電源電圧の変動を抑制する。

キャパシタセットＣＳ３は、電源線ＰＷを回路３ｃの電源端から抵抗値がＲＰ７とＲＰ８との合計相当になるまで延伸した箇所に、ＣＳ２よりもさらに大きな容量で設けられる。キャパシタセットＣＳ３は、容量がさらに大きいため、占有面積もさらに大きいが、回路３ｃから大きく離れているため、その他の回路のレイアウトを阻害しない。また、キャパシタセットＣＳ３は、容量がさらに大きいため、キャパシタセットＣＳ２よりもさらに低い周波数帯までの効果が見込める。キャパシタセットＣＳ３は、長距離の電源線ＰＷを介して回路３ｃと接続されるため、高周波帯域において電圧変動を抑制する能力には大きな制限が生じ得る。容量と配線長との影響を合わせると、キャパシタセットＣＳ３は、キャパシタセットＣＳ２よりもさらに低い周波数帯における電源電圧の変動を抑制する。

以上のように、第３実施形態に係る半導体装置１は、回路周辺にキャパシタを集中して設けること無く、電源電圧の変動を広い周波数帯で抑制することが出来る。さらに、第３実施形態に係る半導体装置１は、凹部ＣＣに沿った部分を有するキャパシタＣＰを用いることによって、回路周辺においてキャパシタが占有する面積が大きくなることも抑制することが出来る。

［４］その他の変形例等
第１実施形態では、キャパシタ領域ＣＡにおいて、半導体層１２及び導電体１３が隣り合う凹部ＣＣ間において分離されている場合を例に説明したが、キャパシタ領域ＣＡの構造は、これに限定されない。例えば、キャパシタ領域ＣＡにおいて、半導体層１２及び導電体１３を分離しなくても良い。図２５は、変形例におけるキャパシタ領域ＣＡにおける断面構造の一例を示している。図２５に示すように、キャパシタ領域ＣＡにおいて、半導体層１２及び導電体１３を連続して設けることで、複数のキャパシタＣＰを並列接続してもよい。また、図２５に示した例では、キャパシタＣＰの一方電極は、１つのコンタクトＣＴを介して導電体１７と接続されているが、複数のコンタクトＣＴを介して接続されてもよい。

第１実施形態では、キャパシタＣＰ及びトランジスタＴＲを形成するまでの一連の製造工程の一例を説明したが、製造工程はこれに限定されない。例えば、絶縁体層は多層構造であっても良い。例えば、絶縁体層２１は、酸化シリコンと窒化シリコンの多層構造であっても良い。例えば、半導体層１２と導電体１３との間には、バリアメタルが設けられても良い。例えば、ポリシリコンとタングステンとの間に、窒化チタンＴｉＮが設けられてもよい。また、ポリシリコンとタングステンとの間に、窒化タングステンが設けられてもよい。

第１実施形態では、キャパシタＣＰの形状を１種類示して説明したが、キャパシタＣＰの形状は例示したものに限定されない。図２６は、変形例におけるキャパシタＣＰａ乃至ＣＰｃの断面構造の一例を示している。図２６に示すように、キャパシタＣＰａ乃至ＣＰｃは、凹部ＣＣの形状がそれぞれ異なる。キャパシタＣＰａは、第１実施形態で説明したキャパシタＣＰと同様である。キャパシタＣＰｂは、キャパシタＣＰａと比べて、幅が広く且つ深く形成された凹部ＣＣに設けられている。キャパシタＣＰｃは、キャパシタＣＰｃと比べて、幅が狭く且つ浅く形成された凹部ＣＣに設けられている。つまり、凹部の幅と深さとを変更することで、凹部の断面積が変わっている。このように、例えば凹部ＣＣを作り分けることで、断面形状の異なるキャパシタを作り分けても良い。つまり、断面積の異なる凹部ＣＣを作り分けることで、容量の頃なるキャパシタを作り分けても良い。

第３実施形態では、キャパシタセットＣＳについて、含まれるキャパシタＣＰの個数によって容量の大小を実現する場合を例に説明したが、これに限定されない。例えば、図２６を参照して説明したように、断面形状の異なるキャパシタを用いて、容量の異なるキャパシタセットを構成しても良い。例えば、幅が狭く且つ浅く形成されたキャパシタＣＰｃを用いて容量の小さいキャパシタセットＣＳ１を構成し、キャパシタＣＰａを用いてキャパシタセットＣＳ２を構成し、幅が広く且つ深さが深く形成されたキャパシタＣＰｂを用いて容量の大きなキャパシタセットＣＳ３を構成してもよい。

第１乃至第３実施形態では、キャパシタＣＰが凹部ＣＣに形成される場合について例示したが、キャパシタＣＰが形成される部分の形状は凹部に限定されない。例えば、キャパシタＣＰは、半導体基板１０に形成されたスリット内に形成されても良い。この場合、キャパシタＣＰ内の半導体層１２は、半導体基板１０の表面と平行な方向に延伸した部分を有する。

第３実施形態では、キャパシタセットＣＳ１乃至ＣＳ３にそれぞれ含まれるキャパシタＣＰの個数について、図２４を参照して例を示したが、キャパシタセットＣＳ１乃至ＣＳ３にそれぞれ含まれるキャパシタＣＰの個数は、これに限定されない。また、キャパシタセットＣＳ１乃至ＣＳ３それぞれの容量の比率も、図２４を参照して説明した例に限定されない。例えば、高速動作する回路に適したレイアウトの例として、キャパシタセットＣＳ１乃至ＣＳ３それぞれの容量の比率は、１：１０：１０００が考えられる。また、キャパシタセットＣＳ３の大きさは、例えばキャパシタセットＣＳ２の１０〜１０００倍の範囲で変更してもよい。また、例えば、キャパシタセットＣＳ２の容量はキャパシタセットＣＳ１の容量よりも１桁大きく、キャパシタセットＣＳ３の容量はキャパシタセットＣＳ２の容量よりも１〜３桁大きくても良い。

第１乃至第３実施形態では、パッドＰ１に電源線ＧＷが接続され、電源線ＧＷに容量部２が接続されている場合を例に説明した。容量部２が接続される配線は、パッドＰ１に接続された電源線ＧＷに限定されない。図２７は、変形例に係る半導体装置１の構成例を示している。図２７に示すように、変形例に係る半導体装置１は、電圧生成回路４と、電源線ＰＷ２とをさらに備え、容量部２及び回路部３が電源線ＰＷ２と電源線ＧＷとの間に接続されている点が、第１実施形態に係る半導体装置１と異なる。このように、容量部２は、例えば半導体装置内部で生成された電圧が印加される配線に接続されても良い。

第１乃至第３実施形態では、電源線ＰＷとキャパシタＣＰとが１つのコンタクトＣＴを介して接続される場合について例示したが、電源線ＰＷとキャパシタＣＰとの間には複数のコンタクトが接続されても良いし、途中で異なる配線を介していても良い。

第３実施形態では、キャパシタセットについて、複数のキャパシタＣＰがコンタクトＣＴを介して電源線ＰＷに接続されている場合を例に説明した。キャパシタセットの構成は、第３実施形態で説明した例に限定されない。例えば、ある領域にまとまって設けられた複数のキャパシタＣＰのそれぞれの一方電極が共通接続され、キャパシタセットが構成される。半導体基板上に複数のキャパシタセットが設けられている場合、各キャパシタセットの容量の大きさと、各キャパシタセットと電源線ＰＷとの接続箇所とから、複数のキャパシタセットのそれぞれは、独立したキャパシタセットとして区別出来る。

本明細書で凹部ＣＣと称した形状は、言い換えることが可能である。例えば、凹部ＣＣを有する半導体基板１０は、第１面と、第１面と対向する第２面と、第１面と第２面との間に設けられた第３面とを有する半導体基板１０と言い換えることが出来る。第１面は、例えば半導体基板１０の表面である。第２面は、例えば半導体基板１０の裏面である。第３面は、例えば凹部ＣＣの底部である。また、凹部ＣＣに沿って設けられた半導体層１２は、第３面から第１面に沿って設けられた半導体層１２と言い換えることが出来る。また、例えば第１面と第２面との間に第４面が設けられ、第４面から第１面に沿って設けられた半導体層を有するキャパシタは、第３面から第１面に沿って設けられた半導体層を有するキャパシタと容量が異なり得る。このように、第１面と第２面との間に、例えば第３面と第４面など複数の面を設けることで、異なる容量を有するキャパシタを作り分けても良い。すなわち、第３面と第４面など複数の面を設けることで、断面積の異なる凹部ＣＣを作り分けても良い。

本明細書において“接続”は、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。また、“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していても良い。

［５］第４実施形態
第４実施形態に係る半導体装置は、第３実施形態に係る半導体装置１が複数の回路を含む場合の具体例である。以下に、第４実施形態に係る半導体装置１について、第１〜第３実施形態と異なる点を説明する。

［５−１］構成
図２８は、第４実施形態に係る半導体装置１の回路構成の一例を示している。図２８に示すように、第４実施形態に係る半導体装置１は、容量部２としてキャパシタセットＣＳ１０ｄ、ＣＳ１０ｅ、ＣＳ１０ｆ、ＣＳ２０、及びＣＳ３０を含み、回路部３として回路３ｄ、３ｅ、及び３ｆを含む。電源線ＰＷは、ノードＮ４を含む。

電源線ＰＷは、パッドＰ１から回路３ｄ、３ｅ、及び３ｆそれぞれの電源端まで設けられる。具体的には、電源線ＰＷのパッドＰ１からノードＮ４までに対応する部分は、回路３ｄ、３ｅ、及び３ｆで共有されている。一方で、電源線ＰＷのノードＮ４から回路３ｄ、３ｅ、及び３ｆそれぞれの電源端までに対応する部分は、回路３ｄ、３ｅ、及び３ｆで独立して設けられている。

キャパシタセットＣＳ１０ｄ、ＣＳ１０ｅ、ＣＳ１０ｆ、ＣＳ２０、及びＣＳ３０のそれぞれの一方電極は、電源線ＰＷに接続され、それぞれの他方電極は接地されている。回路３ｄの電源端とノードＮ４との間に、キャパシタセットＣＳ１０ｄの一方電極が接続される。回路３ｅの電源端とノードＮ４との間に、キャパシタセットＣＳ１０ｅの一方電極が接続される。回路３ｆの電源端とノードＮ４との間に、キャパシタセットＣＳ１０ｆの一方電極が接続される。ノードＮ４とパッドＰ１との間に、ノードＮ４からパッドＰ１の方向へ順に、キャパシタセットＣＳ２０及びＣＳ３０それぞれの一方電極が接続される。

キャパシタセットＣＳ１０ｄ、ＣＳ１０ｅ、及びＣＳ１０ｆそれぞれの容量は、例えば略等しい。キャパシタセットＣＳ２０の容量は、キャパシタセットＣＳ１０ｄ、ＣＳ１０ｅ、及びＣＳ１０ｆいずれの容量よりも大きい。キャパシタセットＣＳ２０の容量は、例えば、キャパシタセットＣＳ１０ｄの容量の１０倍である。キャパシタセットＣＳ３０の容量は、キャパシタセットＣＳ２０の容量よりも大きい。キャパシタセットＣＳ３０の容量は、例えば、キャパシタセットＣＳ２０の容量の１０倍である。

つまり、キャパシタセットＣＳ１０ｄ、ＣＳ２０、及びＣＳ３０は、回路３ｄからパッドＰ１に向かって、容量の小さい順に配置される。キャパシタセットＣＳ１０ｅ、ＣＳ２０、及びＣＳ３０は、回路３ｅからパッドＰ１に向かって、容量の小さい順に配置される。キャパシタセットＣＳ１０ｆ、ＣＳ２０、及びＣＳ３０は、回路３ｆからパッドＰ１へ向かって、容量の小さい順に配置される。

図２９は、第４実施形態に係る半導体装置１の平面レイアウトの一例を示している。図２９に示すように、第４実施形態に係る半導体装置１は、コンタクトＣＴ２０ｄ、ＣＴ２０ｅ、ＣＴ２０ｆ、ＣＴ２１ｄ、ＣＴ２１ｅ、ＣＴ２１ｆ、ＣＴ２２、及びＣＴ２３をさらに含む。また、キャパシタセットＣＳ１０ｄ、ＣＳ１０ｅ、ＣＳ１０ｆ、ＣＳ２０、及びＣＳ３０は、それぞれが複数のキャパシタＣＰを含む。キャパシタセットに含まれるキャパシタＣＰの個数は、例えば、キャパシタセットＣＳ１０ｄ、キャパシタセットＣＳ２０、キャパシタセットＣＳ３０の順に多くなる。なお、図２９に示された例では、キャパシタＣＰの個数は簡略化して示されている。

パッドＰ１からＸ方向へ、電源線ＰＷが延伸して配置されている。電源線ＰＷに沿って、パッドＰ１に近い方から順に、キャパシタセットＣＳ３０、キャパシタセットＣＳ２０、キャパシタセットＣＳ１０ｄ、及び回路３ｄが配置されている。回路３ｅは、キャパシタセットＣＳ２０とＹ方向に並んで配置される。回路３ｆは、キャパシタセットＣＳ２０とＹ方向に並び、回路３ｅとは反対側に配置される。キャパシタセットＣＳ１０ｅは、回路３ｅとＸ方向に並び、かつＹ方向においてキャパシタセットＣＳ１０ｄとキャパシタセットＣＳ２０との間に配置される。キャパシタセットＣＳ１０ｆは、回路３ｆとＸ方向に並び、かつＹ方向においてキャパシタセットＣＳ１０ｄとキャパシタセットＣＳ２０との間に配置される。また、電源線ＰＷは、キャパシタセットＣＳ１０ｄとキャパシタセットＣＳ２０との間において分岐部Ｆ１を有し、分岐部Ｆ１からＹ方向に延伸している。分岐部Ｆ１は、ノードＮ４に対応する。

コンタクトＣＴ２０ｄ、ＣＴ２０ｅ、及びＣＴ２０ｆのそれぞれは、回路３ｄ、３ｅ、及び３ｆそれぞれの電源端と電源線ＰＷとを接続している。コンタクトＣＴ２１ｄ、ＣＴ２１ｅ、ＣＴ２１ｆ、ＣＴ２２、及びＣＴ２３のそれぞれは、キャパシタセットＣＳ１０ｄ、ＣＳ１０ｅ、ＣＳ１０ｆ、ＣＳ２０、及びＣＳ３０それぞれの一方電極と電源線ＰＷとをそれぞれ接続している。第４実施形態に係る半導体装置１のその他の構成は、第３実施形態と同様である。

［５−２］第４実施形態の効果
以上で説明したように、第４実施形態に係る半導体装置１では、複数の回路に対する電源線ＰＷが、複数の回路間で共有される部分と、複数の回路のそれぞれに対応して独立で設けられる部分とを有している。そして、第３実施形態と同様に、回路３ｄ、３ｅ、及び３ｆのそれぞれに接続される電源線ＰＷにおいて、回路に近いほど容量の小さいキャパシタセットが接続され、回路から遠いほど容量の大きいキャパシタセットが接続されている。第４実施形態に係る半導体装置１は、このようにキャパシタセットが配置されることによって、回路が複数ある場合であっても、第３実施形態と同様に電源電圧の変動を抑制することが出来る。

［５−３］第４実施形態の変形例
第４実施形態に係る半導体装置１は、種々の変形が可能である。以下に、第４実施形態の第１〜第５の変形例について順に説明する。

［５−３−１］第１の変形例
図３０は、第４実施形態の第１の変形例に係る半導体装置１の平面レイアウトの一例を示している。図３０に示すように、第１の変形例に係る半導体装置１は、第４実施形態に係る半導体装置１において、キャパシタセットＣＳ１０ｄ、ＣＳ１０ｅ、及びＣＳ１０ｆのそれぞれが、キャパシタセットＣＳ１１ｄ、ＣＳ１１ｅ、及びＣＳ１１ｆのそれぞれに置き換えられた構成を有している。

キャパシタセットＣＳ１１ｄ、ＣＳ１１ｅ、及びＣＳ１１ｆのそれぞれは、平板キャパシタＦＣを含む。つまり、第１の変形例に係る半導体装置１では、容量の異なる複数のキャパシタセットのうち、容量の小さいキャパシタセットが、平板キャパシタＦＣで構成されている。また、複数のキャパシタセットＣＳは、第４実施形態と同様に、回路に近いものは小さい容量で、回路から遠いものは大きい容量で設けられる。第４実施形態の第１の変形例におけるその他の構成は、第４実施形態と同様である。

以上のように、第４実施形態の第１の変形例に係る半導体装置１では、キャパシタセットＣＳのいくつかが、平板キャパシタＦＣを用いて構成されている。半導体装置１において、各キャパシタセットの容量は、回路の消費電流や許容される電圧変動の量などに基づいて設計される。このため、回路に近いキャパシタセットの容量がごく小さい値となった場合、回路に近いキャパシタセットを平板キャパシタＦＣによって構成しても、十分な性能が得られ得る。従って、第４実施形態の第１の変形例に係る半導体装置１は、第４実施形態と同様の効果を得ることが出来る。

［５−３−２］第２の変形例
図３１は、第４実施形態の第２の変形例に係る半導体装置１の平面レイアウトの一例を示している。図３１に示すように、第２の変形例に係る半導体装置１は、第４実施形態に係る半導体装置１において、キャパシタセットＣＳ３０が、キャパシタセットＣＳ３１に置き換えられた構成を有している。

キャパシタセットＣＳ３１は、平板キャパシタＦＣを含む。つまり、第２の変形例に係る半導体装置１では、容量の異なる複数のキャパシタセットのうち、容量の大きいキャパシタセットが、平板キャパシタＦＣで構成されている。また、複数のキャパシタセットＣＳは、第４実施形態と同様に、回路に近いものは小さい容量で、回路から遠いものは大きい容量で設けられる。第４実施形態の第２の変形例におけるその他の構成は、第４実施形態と同様である。

以上のように、第４実施形態の第２の変形例に係る半導体装置１では、キャパシタセットＣＳのいくつかが、平板キャパシタＦＣを用いて構成されている。半導体装置１において、キャパシタセットＣＳを設ける領域の面積は、設計によって異なる。このため、回路が密集しておらず基板の面積に余裕がある場合、容量の大きいキャパシタセットであっても、平板キャパシタＦＣで構成され得る。従って、第４実施形態の第２の変形例に係る半導体装置１は、第４実施形態と同様の効果を得ることが出来る。

［５−３−３］第３の変形例
図３２は、第４実施形態の第３の変形例に係る半導体装置１の回路構成の一例を示している。図３２に示すように、第３の変形例に係る半導体装置１は、第４実施形態に係る半導体装置１に対して、容量部２としてキャパシタセットＣＳ１２ｅ及びＣＳ２１をさらに含む。電源線ＰＷは、ノードＮ５をさらに含む。回路３ｅは、第２の電源端をさらに含む。なお、第４実施形態で説明した回路３ｅの電源端を、以降は回路３ｅの第１の電源端と呼び、回路３ｅの第２の電源端と区別する。

電源線ＰＷのノードＮ５は、キャパシタセットＣＳ３０の一方電極が接続された点と、キャパシタセットＣＳ２０の一方電極が接続された点との間に対応する。ノードＮ５と回路３ｅの第２の電源端とは、電源線ＰＷで接続される。電源線ＰＷには、ノードＮ５から回路３ｅの第２の電源端までの間において、ノードＮ５から回路３ｅの第２の電源端への方向へ順に、キャパシタセットＣＳ２１の一方電極と、キャパシタセットＣＳ１２ｅの一方電極とのそれぞれが接続されている。

キャパシタセットＣＳ１２ｅの容量は、例えばキャパシタセットＣＳ１０ｅの容量と略等しい。キャパシタセットＣＳ２１の容量は、キャパシタセットＣＳ１２ｅの容量よりも大きく、キャパシタセットＣＳ３０の容量よりも小さい。キャパシタセットＣＳ２１の容量は、例えばキャパシタセットＣＳ２０と略等しい。

図３３は、第３の変形例に係る半導体装置１の平面レイアウトの一例を示している。図３３に示すように、第３の変形例に係る半導体装置１は、コンタクトＣＴ２０ｅ２、ＣＴ２１ｅ２、及びＣＴ２４をさらに含む。キャパシタセットＣＳ１２ｅに含まれるキャパシタＣＰの個数は、例えばキャパシタセットＣＳ１０ｅに含まれるキャパシタＣＰの個数と等しい。キャパシタセットＣＳ２１に含まれるキャパシタＣＰの個数は、例えばキャパシタセットＣＳ２０に含まれるキャパシタＣＰの個数と等しい。

電源線ＰＷは、キャパシタセットＣＳ２０とキャパシタセットＣＳ３０との間に、分岐部Ｆ２を有し、分岐部Ｆ２からＹ方向に延伸している。分岐部Ｆ２は、ノードＮ５に対応する。電源線ＰＷが分岐部Ｆ２からＹ方向に延伸するのに沿って、分岐部Ｆ２から順にキャパシタセットＣＳ２１、キャパシタセットＣＳ１２ｅが配置されている。

コンタクトＣＴ２０ｅ２は、回路３ｅの第２の電源端と電源線ＰＷとを接続している。コンタクトＣＴ２１ｅ２は、キャパシタセットＣＳ１２ｅの一方電極と電源線ＰＷとを接続している。コンタクトＣＴ２４は、キャパシタセットＣＳ２１の一方電極と電源線ＰＷとを接続している。第３の変形例に係る半導体装置１のその他の構成は、第４実施形態と同様である。

つまり、第３の変形例に係る半導体装置１では、回路３ｅの第１の電源端及び第２の電源端それぞれに接続される電源線ＰＷにおいて、回路に近いほど容量の小さいキャパシタセットが接続され、回路から遠いほど容量の大きいキャパシタセットが配置されている。具体的には、回路３ｅの第１の電源端とパッドＰ１とを接続する電源線ＰＷでは、回路３ｅの第１の電源端からパッドＰ１へ順に、キャパシタセットＣＳ１０ｅ、キャパシタセットＣＳ２０、キャパシタセットＣＳ３０が配置されている。回路３ｅの第２の電源端とパッドＰ１とを接続する電源線ＰＷでは、回路３ｅの第２の電源端からパッドＰ１へ順に、キャパシタセットＣＳ１２ｅ、キャパシタセットＣＳ２１、キャパシタセットＣＳ３０が配置されている。

以上のように、第４実施形態の第３の変形例に係る半導体装置１では、同一の回路ブロックに異なる複数の電源線が接続されている場合、複数の電源線のそれぞれにキャパシタセットを配置している。これにより、同一回路ブロック内の電源電圧のゆらぎをきめ細かく抑制し、ジッター低減効果を促進することが出来る。このように、第４実施形態の第３の変形例に係る半導体装置１は、第４実施形態と同様の効果を得ることが出来る。

なお、キャパシタセットＣＳ１２ｅの容量とキャパシタセットＣＳ１０ｅの容量との関係と、キャパシタセットＣＳ２１の容量とキャパシタセットＣＳ２０の容量との関係とのそれぞれは、第３の変形例で例示した略等しい場合に限定されない。キャパシタセットＣＳ１２ｅ及びＣＳ２１それぞれの容量は、キャパシタセットＣＳ２１の容量がキャパシタセットＣＳ３０の容量よりも小さく、キャパシタセットＣＳ１２ｅの容量がキャパシタセットＣＳ２１の容量よりも小さい範囲で、変更することが可能である。

［５−３−４］第４の変形例
図３４は、第４実施形態の第４の変形例に係る半導体装置１の平面レイアウトの一例を示している。図３４に示すように、第４の変形例に係る半導体装置１は、第４実施形態に係る半導体装置１において、キャパシタセットＣＳ１０ｄ、ＣＳ１０ｅ、及びＣＳ１０ｆのそれぞれが、キャパシタセットＣＳ１３ｄ、ＣＳ１３ｅ、及びＣＳ１３ｆのそれぞれに置き換えられた構成を有している。

回路３ｄ、３ｅ、及び３ｆのそれぞれは、回路を構成する複数の要素から、例えばトランジスタ、抵抗、及びキャパシタから構成される。回路３ｄに含まれる複数の要素は、基板上の回路領域Ａ１に配置されている。キャパシタセットＣＳ１３ｄは、回路領域Ａ１内に配置されている。例えば、キャパシタセットＣＳ１３ｄは、周囲を回路３ｄに含まれる要素に囲まれている。

回路３ｅに含まれる複数の要素は、基板上の回路領域Ａ２に配置されている。キャパシタセットＣＳ１３ｅは、回路領域Ａ２内に配置されている。例えば、キャパシタセットＣＳ１３ｅは、周囲を回路３ｅに含まれる要素に囲まれている。

回路３ｆに含まれる複数の要素は、基板上の回路領域Ａ３に配置されている。キャパシタセットＣＳ１３ｆは、回路領域Ａ３内に配置されている。例えば、キャパシタセットＣＳ１３ｆは、周囲を回路３ｆに含まれる要素に囲まれている。言い換えると、キャパシタセットＣＳ１３ｄ、ＣＳ１３ｅ、及びＣＳ１３ｆのそれぞれは、回路３ｄ、３ｅ、及び３ｆのそれぞれが設けられる領域内に配置されている。

以上で説明した第４の変形例に係る半導体装置１では、容量の異なる複数のキャパシタセットのうち、容量の小さいキャパシタセットが、回路の設けられる領域内に設けられている。これにより、回路の電源端と容量の小さいキャパシタセットとの距離を短くすることが出来、電源電圧の変動をより抑制することが出来、ジッターをより低減することが出来る。従って、第４実施形態の第４の変形例に係る半導体装置１は、第４実施形態と同様の効果を得ることが出来る。

［５−３−５］第５の変形例
図３５は、第４実施形態の第５の変形例に係る半導体装置１の含むキャパシタセットＣＳ３０の平面レイアウトの一例を示している。図３５に示すように、第５の変形例に係る半導体装置１は、第４実施形態に係る半導体装置１に対して、配線Ｗ１、Ｗ２、及びＷ３をさらに含む。キャパシタセットＣＳ３０は、キャパシタＣＰａ、ＣＰｂ、及びＣＰｃを含む。キャパシタＣＰａ、ＣＰｂ、及びＣＰｃは、図２６を説明して参照したように、それぞれ大きさの異なるキャパシタである。図３５では、構成を見やすくするために、キャパシタセットＣＳ３０の一方電極が接続される電源線ＰＷの記載を省略している。キャパシタセットＣＳ３０に含まれる複数のキャパシタは、それぞれの一方電極がコンタクトＣＴによって電源線ＰＷに接続されている。

図３５に示すように、キャパシタセットＣＳ３０が設けられる領域に重なるように、配線Ｗ１、Ｗ２、及びＷ３が配置されている。配線Ｗ１、Ｗ２、及びＷ３と重ならないように、複数のキャパシタＣＰａ、ＣＰｂ、及びＣＰｃが配置されている。具体的には、配線Ｗ１の近傍及び配線Ｗ１と配線Ｗ２との間の領域には、配線Ｗ１と配線Ｗ２との間に配置できるように、サイズの小さいキャパシタＣＰｃが複数配置されている。配線Ｗ２と配線Ｗ３との間の領域には、複数のキャパシタＣＰａが配置されている。配線Ｗ３によって区切られた領域であり、その他の配線が存在しない領域では、サイズの大きいキャパシタＣＰｂが複数配置されている。

以上で説明した第５の変形例に係る半導体装置１では、ひとつのキャパシタセットＣＳが、サイズの異なる複数種類のキャパシタＣＰによって構成されている。キャパシタセットＣＳを設ける領域は、例えば配線を設ける領域と重なりうる。配線とキャパシタＣＰとは、重ねて設けることが出来ない場合がある。配線を避けてキャパシタＣＰを配置する場合、複数のサイズのキャパシタを用いることで、配線を避けることによってキャパシタセットの面積が増加することを抑制することが出来る。従って、第４実施形態の第５の変形例に係る半導体装置１は、第４実施形態と同様の効果を得ることが出来る。

なお、キャパシタＣＰと重ねて設けることの出来ない要素は、配線に限定されない。例えば、半導体基板と接続されるコンタクトや、ダミーパターン等を避けてキャパシタＣＰを配置する際にも、第５の変形例に示した構成が有効である。

以上で説明した第４実施形態の第１乃至第５の変形例は、組み合わせても良い。例えば、第１の変形例と第５の変形例を組み合わせても良い。また、キャパシタＣＰと平板キャパシタＦＣとを組み合わせて、１つのキャパシタセットＣＳを構成しても良い。

以上で説明した実施形態及び変形例では、凹部ＣＣに沿って設けられた半導体層１２及び導電体１３が一方電極として機能するキャパシタＣＰと、半導体基板の上に設けられた半導体層１２及び導電体１３が一方電極として機能する平板キャパシタＦＣについていくつかの例をあげて説明した。また、半導体基板１０が、キャパシタＣＰの他方電極及び平板キャパシタＦＣの他方電極として機能する例を説明した。なお、キャパシタＣＰは、例えばトレンチ型キャパシタと言い換えても良い。平板キャパシタＦＣは、例えばプレーナ型キャパシタと言い換えても良い。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…半導体装置、２…容量部、３…回路部、Ｐ１，Ｐ２…パッド、ＰＷ，ＧＷ…電源線、ＣＰ…キャパシタ、１０…半導体基板、１１…絶縁体層、１２…半導体層、１３…導電体、１４…絶縁体、１５…ウェル領域、１６，１９…拡散領域、１７，１８…導電体、３０…導電体、ＣＣ…凹部、ＣＴ…コンタクト、ＴＲ…トランジスタ、ＣＡ…キャパシタ領域、ＴＡ…トランジスタ領域

Claims (27)

1. 第１面と、前記第１面と対向する第２面と、前記第１面と前記第２面との間に設けられた第３面とを有する半導体基板と、
   前記第３面から前記第１面に沿って設けられた第１半導体層と、
   前記第１半導体層上に設けられた第１導電体と、
   前記第１導電体と電気的に接続された第１電源線と、
   前記半導体基板と電気的に接続された第２電源線と、
   前記半導体基板に設けられ、前記第１電源線及び前記第２電源線に接続された回路と、
   を備える半導体装置。
2. 前記第１導電体がキャパシタの一方電極として機能し、前記半導体基板が前記キャパシタの他方電極として機能する、
   請求項１に記載の半導体装置。
3. 前記キャパシタの一方電極には前記第１半導体層が含まれる、
   請求項２に記載の半導体装置。
4. 前記回路は、前記第１半導体層と同一層に設けられた第２半導体層と前記第１導電体と同一層に設けられた第２導電体とを含むゲート電極を含むトランジスタをさらに有する、
   請求項１に記載の半導体装置。
5. 前記回路はゲート電極として機能する第２半導体層及び第２導電体を含むトランジスタを含み、
   前記第１半導体層と前記第２半導体層とが同一の材料で構成され、
   前記第１導電体と前記第２導電体とが同一の材料で構成されている
   請求項１に記載の半導体装置。
6. 各々が複数の前記キャパシタを含む複数のキャパシタセットをさらに含み、
   前記複数のキャパシタセットのうち、最も容量の少ないキャパシタセットが、前記回路に最も近く配置されている、
   請求項２に記載の半導体装置。
7. 前記複数のキャパシタセットは、第１キャパシタセットと、前記第１キャパシタセットよりも容量の大きい第２キャパシタセットとをさらに含み、
   前記第１キャパシタセット及び前記第２キャパシタセットは、前記回路から前記第１電源線に沿って、前記第１キャパシタセット、前記第２キャパシタセットの順に配置されている、
   請求項６に記載の半導体装置。
8. 前記第１キャパシタセットは、第１の個数の前記キャパシタを含み、
   前記第２キャパシタセットは、前記第１の個数よりも多い第２の個数の前記キャパシタを含む、
   請求項７に記載の半導体装置。
9. 前記複数のキャパシタセットは、前記第２キャパシタセットよりも容量の大きい第３キャパシタセットをさらに含み、
   前記第３キャパシタセットは、前記回路から前記第１電源線に沿って、前記第１キャパシタセット、前記第２キャパシタセット、前記第３キャパシタセットの順に配置されている、
   請求項７に記載の半導体装置。
10. 前記第２キャパシタセットの容量は、前記第１キャパシタセットの容量の１０倍以上であり、
    前記第３キャパシタセットの容量は、前記第２キャパシタセットの容量の１０倍以上である、
    請求項９に記載の半導体装置。
11. 前記半導体基板は、前記第１面と前記第２面との間に設けられた第４面をさらに含み、
    前記第４面から前記第１面に沿って設けられた第３半導体層と、前記第３半導体層上に設けられ且つ前記第１電源線と電気的に接続された第３導電体とをさらに備え、
    前記第１導電体が第１キャパシタの一方電極として機能し、前記半導体基板が前記第１キャパシタの他方電極として機能し、
    前記第３導電体が第２キャパシタの一方電極として機能し、前記半導体基板が前記第２キャパシタの他方電極としても機能し、
    前記第２キャパシタの容量は、前記第１キャパシタの容量よりも大きい、
    請求項１に記載の半導体装置。
12. 前記第１キャパシタの一方電極には前記第１半導体層が含まれ、
    前記第２キャパシタの一方電極には前記第３半導体層が含まれる、
    請求項１１に記載の半導体装置。
13. 複数の前記第１キャパシタを含む第１キャパシタセットと、複数の前記第２キャパシタを含み且つ前記第１キャパシタセットよりも容量の大きい第２キャパシタセットとをさらに含み、
    前記第１キャパシタセット及び前記第２キャパシタセットは、前記回路から前記第１電源線に沿って、前記第１キャパシタセット、前記第２キャパシタセットの順に配置されている、
    請求項１１に記載の半導体装置。
14. 前記第１電源線が接続され、電源電圧が印加される第１パッドと、
    前記第２電源線が接続され、接地される第２パッドと、
    をさらに備える、
    請求項１に記載の半導体装置。
15. 前記回路は、ＮＡＮＤ型フラッシュメモリの周辺回路である、
    請求項１に記載の半導体装置。
16. 前記第１面の上、且つ前記第１半導体層から離れて設けられた第２半導体層と、
    前記第２半導体層上に設けられた第２導電体と、
    をさらに備え、
    前記第２導電体は前記第１電源線と電気的に接続されている、
    請求項１に記載の半導体装置。
17. 前記第１導電体がトレンチ型キャパシタの一方電極として機能し、
    前記第２導電体がプレーナ型キャパシタの一方電極として機能し、
    前記半導体基板が前記トレンチ型キャパシタの他方電極及び前記プレーナ型キャパシタの他方電極として機能する、
    請求項１６に記載の半導体装置。
18. 前記トレンチ型キャパシタの一方電極には前記第１半導体層が含まれ、
    前記プレーナ型キャパシタの一方電極には前記第２半導体層が含まれる、
    請求項１７に記載の半導体装置。
19. 各々が複数の前記トレンチ型キャパシタ及び／又は前記プレーナ型キャパシタを含む複数のキャパシタセットをさらに含み、
    前記複数のキャパシタセットのうち、最も容量の少ないキャパシタセットが、前記回路の最も近くに配置されている、
    請求項１７に記載の半導体装置。
20. 前記最も容量の少ないキャパシタセットは、前記プレーナ型キャパシタを含み、前記トレンチ型キャパシタを含まない、請求項１９に記載の半導体装置。
21. 前記複数のキャパシタセットは、第１キャパシタセットと、前記第１キャパシタセットよりも容量の大きい第２キャパシタセットとをさらに含み、
    前記第１キャパシタセット及び前記第２キャパシタセットは、前記回路から前記第１電源線に沿って、前記第１キャパシタセット、前記第２キャパシタセットの順に配置されている、
    請求項１９に記載の半導体装置。
22. 前記複数のキャパシタセットは、前記第２キャパシタセットよりも容量の大きい第３キャパシタセットをさらに含み、
    前記第３キャパシタセットは、前記回路から前記第１電源線に沿って、前記第１キャパシタセット、前記第２キャパシタセット、前記第３キャパシタセットの順に配置されている、
    請求項２１に記載の半導体装置。
23. 前記第２キャパシタセットの容量は、前記第１キャパシタセットの容量の１０倍以上であり、
    前記第３キャパシタセットの容量は、前記第２キャパシタセットの容量の１０倍以上である、
    請求項２２に記載の半導体装置。
24. 前記第１電源線に接続されたパッドと、
    各々が複数の前記トレンチ型キャパシタ及び／又は前記プレーナ型キャパシタを含む第１乃至第５キャパシタセットと、
    をさらに含み、
    前記回路は前記第１電源線と電気的に接続された第１の電源端及び第２の電源端を含み、
    前記第１電源線は、前記パッドから分岐部までの第１部分と、前記分岐部から前記第１の電源端までの第２部分と、前記分岐部から前記第２の電源端までの第３部分とを含み、
    前記第１キャパシタセット及び前記第２キャパシタセットは前記第２部分に配置され、前記第１キャパシタセットは前記第２キャパシタセットよりも前記第１の電源端の近くに配置され、
    前記第３キャパシタセット及び前記第４キャパシタセットは前記第３部分に配置され、前記第３キャパシタセットは前記第４キャパシタセットよりも前記第２の電源端の近くに配置され、
    前記第５キャパシタセットは前記第１部分に配置され、
    前記第２キャパシタセットの容量は前記第１キャパシタセットの容量よりも大きく、
    前記第４キャパシタセットの容量は前記第３キャパシタセットの容量よりも大きく、
    前記第５キャパシタセットの容量は前記第２キャパシタセット及び前記第４キャパシタセットいずれの容量よりも大きい、
    請求項１７に記載の半導体装置。
25. 各々が複数の前記トレンチ型キャパシタ及び／又は前記プレーナ型キャパシタを含む複数のキャパシタセットをさらに含み、
    前記回路は前記半導体基板上の第１の領域に設けられ、
    前記複数のキャパシタセットのうち、最も容量の少ないキャパシタセットが、前記第１の領域内に配置されている、
    請求項１７に記載の半導体装置。
26. 複数の前記第１キャパシタを含む第１キャパシタセットと、複数の前記第１キャパシタ及び複数の前記第２キャパシタを含む第２キャパシタセットとをさらに含む、
    請求項１１に記載の半導体装置。
27. 前記第２キャパシタセットの容量は前記第１キャパシタセットの容量よりも大きく、
    前記第１キャパシタセット及び前記第２キャパシタセットは、前記回路から前記第１電源線に沿って、前記第１キャパシタセット、前記第２キャパシタセットの順に配置されている、
    請求項２６に記載の半導体装置。

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