KR20050067003A - 반도체 기억장치 - Google Patents
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Abstract
횡길이형 셀(3분할된 웰이 워드선의 연장 방향으로 늘어서고, 비트선 방향보다도 워드선 방향으로 긴 메모리셀) 상에, 제 1 및 제 2 드라이버 MOS 트랜지스터(N1, N2)와, 제 1 및 제 2 로드 MOS 트랜지스터(P1, P2)와, 제 1 및 제 2 액세스 MOS 트랜지스터(N3, N4)를 설치한 풀 CMOS SRAM에 있어서, 기억 노드가 되는 매립 배선(5D, 5G) 상에, 서로 간격을 두고 설치되고, 상층과 하층 셀 플레이트(6:6A, 6B), (7: 7A, 7B)가 교대 접속된 2개의 커패시터를 설치한다.
Description
본 발명은, 반도체 기억장치에 관한 것으로, 특히, 6개의 MOS(Metal Oxide Semiconductor) 트랜지스터를 포함하는 메모리셀(이하, 풀 CMOS 셀이라 한다)을 구비하고, 소프트에러 내성(soft-error tolerance)을 향상시킬 수 있는 구조를 갖는 SRAM(Static Random Access Memory)에 관한 것이다.
SRAM의 저전압화에 따라, 6개의 MOS 트랜지스터를 포함하는 풀 CMOS 셀을 구비한 SRAM(이하, 풀 CMOS SRAM이라 한다)이 주류가 되고 있다.
여기에서, 풀 CMOS 셀이란, 일반적으로, 2개의 벌크의 액세스 nMOS 트랜지스터와, 2개의 벌크의 드라이버 nMOS 트랜지스터와, 2개의 벌크의 로드 pMOS 트랜지스터로 형성되는 메모리셀이다.
풀 CMOS 셀은 비교적 소프트에러 내성에 우수하지만, 디자인룰의 미세화에 따라, SRAM 메모리셀의 셀 사이즈는 해마다 작아지고 있다. 또한, SRAM이 저전압화하는 것에 따라, SRAM의 메모리셀의 기억 노드의 축적 전하(전압×용량)는 감소하여, 소프트에러의 문제가 현저하게 되고 있다. 이 결과, 저전압 동작의 SRAM에서는, 풀 CMOS SRAM이라도, 소프트에러 대책을 시행하는 것이 필요가 되고 있다.
이때, 소프트에러는, 어떠한 요인에 의해, 유지하고 있던 데이터가 역전하는 현상이다. 이것의 발생 요인으로서는, 예를 들면, 패키지에 포함되는 U(우라늄)와 Th(토륨)에서 방출되는 α선이 실리콘 기판 내부를 통과함으로써 발생하는 전자-정공쌍에 의한 노이즈 등을 들 수 있다.
이러한, 소프트에러에 대한 내성을 높이기 위한 대책으로서는, 예를 들면, SRAM의 기억 노드에 용량을 부가하는 방법 등을 생각할 수 있다.
상기한 것과 같은 대책을 시행한 SRAM으로서는, 예를 들면, 일본국 특개평 06-151771호 공보(종래예 1)이나 일본 특허공개 2002-083882호 공보(종래예 2)등에 기재된 것 등을 들 수 있다.
종래예 1에 있어서는, 커패시터 전극이, 구동 트랜지스터의 게이트 사이에 2개의 교차 접속된 커패시터를 형성한 SRAM이 개시되어 있다.
또한, 종래예 2에 있어서는, 1대의 CMOS 인버터의 상호의 입출력 단자(축적 노드) 사이를, 1대의 국소배선을 거쳐 교차 결합해서 플립플롭회로를 구성한 SRAM이 개시되어 있다. 여기에서, 해당 국소배선과 기준전압선과의 사이에 용량이 형성되어 있다.
그런데, 일본 특허공개 2002-076143호 공보(종래예 3)에서는, 국소배선의 표면을 조면화하여, 국소배선 사이에 형성되는 커패시터의 용량을 크게 확보한 SRAM이 개시되어 있다.
그러나, 상기한 것과 같은 SRAM에 있어서는, 하기와 같은 문제가 있었다.
상기한 것과 같은 커패시터에 의한 용량의 부가에 있어서, 예를 들면, 일정한 용량을 확보하기 위해 커패시터가 대형화한 경우에는, 셀 사이즈가 커진다. 즉, 소프트에러 내성의 향상에 있어서는, 셀 면적의 축소 등의 장해가 되지 않는 구조를 채용할 필요가 있다.
전술한 종래의 SRAM 메모리셀은, 각각 분리된 3개의 웰이 워드선의 연장 방향으로 늘어서는 횡길이형 셀에 적합한 구조를 갖는 것이 아니다.
본 발명의 목적은, 셀 면적의 확대가 억제되고, 또한, 소프트에러에 강한 반도체 기억장치로서의 SRAM을 제공함에 있다.
본 발명에 관한 반도체 기억장치는, 워드선과, 워드선의 연장 방향과 직교하는 방향으로 연장되는 비트선과, 비트선의 연장 방향보다도 워드선의 연장 방향으로 긴 메모리셀을 구비하고, 메모리셀은, 워드선의 연장 방향으로 늘어서는 제 1 도전형의 제 1 웰 영역, 제 2 도전형의 제 2 웰 영역 및 제 1 도전형의 제 3 웰 영역과, 제 1 웰 영역 상에 형성된 제 1 드라이버 MOS 트랜지스터와 제 1 액세스 MOS 트랜지스터와, 제 2 웰 영역 상에 형성된 제 1 및 제 2 로드 MOS 트랜지스터와, 제 3 웰 영역 상에 형성된 제 2 드라이버 MOS 트랜지스터와 제 2 액세스 MOS 트랜지스터와, 제 1 및 제 2 드라이버 MOS 트랜지스터, 제 1 및 제 2 액세스 MOS 트랜지스터 및 제 1 및 제 2 로드 MOS 트랜지스터를 덮는 층간절연막 내에 형성되고, 제 1 드라이버 MOS 트랜지스터, 제 1 액세스 MOS 트랜지스터 및 제 1 로드 MOS 트랜지스터의 활성영역과, 제 2 드라이버 MOS 트랜지스터 및 제 2 로드 MOS 트랜지스터의 게이트 전극을 접속하는 제 1 국소배선과, 층간절연막 내에 형성되고, 제 2 드라이버 MOS 트랜지스터, 제 2 액세스 MOS 트랜지스터 및 제 2 로드 MOS 트랜지스터의 활성영역과, 제 1 드라이버 MOS 트랜지스터 및 제 1 로드 MOS 트랜지스터의 게이트 전극을 접속하는 제 2 국소배선과, 층간절연막 상에 간격을 두고 형성된 제 1 및 제 2 하층 플레이트와, 제 1 및 제 2 하층 플레이트 상에 각각 유전체막을 거쳐 형성되고, 해당 제 1 및 제 2 하층 플레이트 사이에서 각각 제 1 및 제 2 커패시터를 형성하는 제 1 및 제 2 상층 플레이트를 갖고, 제 2 상층 플레이트 및 제 1 하층 플레이트 사이와, 제 1 상층 플레이트 및 제 2 하층 플레이트 사이는, 각각 유전체막에 형성된 제 1 및 제 2 콘택홀을 거쳐 접속되고, 해당 제 1 및 제 2 콘택홀은, 각각 제 1 및 제 2 국소배선 상에 형성되어 있다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부도면과 관련하여 이해되는 본 발명에 관한 다음의 상세한 설명으로부터 명확해질 것이다.
[실시예]
이하, 본 발명에 근거하는 반도체 기억장치의 실시예에 대해, 도 1 내지 도 31을 사용하여 설명한다.
0.18㎛룰 이후의 미세한 디자인 룰을 사용하는 저전압 동작의 SRAM에서는, CMOS SRAM이라도, 소프트에러 대책을 시행하는 것이 바람직하다.
여기에서, 소프트에러는, 어떠한 요인에 의해, 유지된 데이터가 역전하는 현상이다. 구체적으로는, 예를 들면, 패키지에 포함되는 U나 Th에서 방출되는 α선이 실리콘 기판 내부를 통과함으로써 발생하는 전자-정공쌍에 의한 노이즈로 정보파괴가 일어나, 메모리가 오동작하는 현상을 말한다.
도 31은, 일반적인 풀 CMOS 셀의 등가회로도의 일례이다. 이하, 도 31을 이용하여, 소프트에러에 관해 설명한다.
일반적인 데이터 유지 상태의 일례로서는, 예를 들면, 기억 노드 NA가 L(Low) 레벨, 기억 노드 NB이 H(High) 레벨로 유지된 상태를 생각할 수 있다. 이 상태에서는, 제 1 드라이버 MOS 트랜지스터 N1과 제 2 로드 MOS 트랜지스터 P2가 온이고, 제 2 드라이버 MOS 트랜지스터 N2와 제 1 로드 MOS 트랜지스터 P1이 오프이다. 이 결과, 기억 노드 NA는 GND선(접지선)에, 기억 노드 NB은 VDD선(전원선)에 접속된다.
여기에서, 기억 노드 NB에 강한 전하가 진입한 경우, 제 2 로드 MOS 트랜지스터 P2에 의한 VDD 레벨로의 구동이 뒤따르지 않고, 기억 노드 NB는 L레벨로 시프트한다.
이 결과, 제 1 드라이버 MOS 트랜지스터 N1은 온으로부터 오프로, 제 1 로드 MOS 트랜지스터 P1은 오프로부터 온으로 시프트하여, 기억 노드 NA의 전위는 VDD 레벨로 구동된다.
기억 노드 NA의 전위가 VDD 레벨에 구동된 것에 의해, 제 2 드라이버 MOS 트랜지스터 N2는 오프로부터 온으로, 제 2 로드 MOS 트랜지스터 P2는 온으로부터 오프로 시프트한다. 그 결과, 기억 노드 NB의 전위가 GND 레벨이 된다.
이상의 스텝을 거쳐, 기억 노드 NA가 H 레벨, 기억 노드 NB가 L 레벨로 유지되게 된다. 즉, 이 메모리셀에 있어서, 당초의 상태와는 역의 잘못된 데이터를 계속해서 유지되는 상태가 된다.
이에 대하여, 기억 노드에 커패시터를 접속하고, 용량을 부가함으로써, 급격한 전위변화를 경감하여, 소프트에러 내성을 향상시키는 대책이 생각된다.
(실시예 1)
도 1 내지 도 6을 사용하여, 실시예 1에 관한 반도체 기억장치로서의 풀 CMOS SRAM의 메모리셀(1)에 대해 설명한다.
본 실시예에 관한 SRAM은, 도 1 내지 도 5에 나타낸 메모리셀(1)이 형성되는 메모리셀 영역과, 메모리셀(1)의 동작 제어를 행하는 주변회로가 형성되는 주변회로 영역을 구비한다.
도 6은, 도 1 내지 도 5에 나타낸 메모리셀(1)의 등가회로도이다.
도 6을 이용하여, SRAM의 메모리셀(1)의 구성에 관해 설명한다. 메모리셀(1)은, 풀 CMOS 셀 구조를 갖고, 제 1 및 제 2 인버터와, 2개의 액세스 NMOS 트랜지스터 N3, N4를 갖는다.
도 6에 나타낸 것과 같이, 제 1 인버터는, 제 1 드라이버 MOS 트랜지스터 N1과 제 1 로드 MOS 트랜지스터 P1을 포함하고, 제 2 인버터는, 제 2 드라이버 MOS 트랜지스터 N2와 제 2 로드 MOS 트랜지스터 P2를 포함한다.
제 1 인버터와 제 2 인버터는 서로의 입력과 출력을 접속한 플립플롭을 형성하고, 플립플롭의 제 1 기억 노드 NA에 제 1 액세스 MOS 트랜지스터 N3의 소스/드레인(활성영역)이 접속되며, 플립플롭의 제 2 기억 노드 NB에 제 2 액세스 MOS 트랜지스터 N4의 소스/드레인(활성영역)이 접속된다.
기억 노드 NA는, 제 1 액세스 MOS 트랜지스터 N3를 거쳐 비트선 BL1에 접속되고, 기억 노드 NB는, 제 2 액세스 MOS 트랜지스터 N4를 거쳐 비트선 BL2에 접속된다. 또한, 제 1 및 제 2 액세스 MOS 트랜지스터 N3, N4의 게이트 전극은 워드선 WL에 접속되고, 제 1 및 제 2 로드 MOS 트랜지스터 P1, P2의 소스는 전원선 VDD에 접속되며, 제 1 및 제 2 드라이버 MOS 트랜지스터 N1, N2의 소스는 접지선에 접속되어 있다.
메모리셀(1) 내부에 형성되는 커패시터 C1, C2는, 각각 기억 노드 NA, NB에 부가되는 동시에, VDD선(전원선)에 접속된다. 커패시터 C1, C2를 부가함으로써, 급격한 전위변화가 경감되어, 소프트에러 내성이 향상된다.
다음에, 본 실시예에 관한 풀 CMOS SRAM의 메모리셀(1)의 레이아웃에 관해 설명한다.
도 1은, 층간절연막 내에 형성된, 기억 노드를 포함하는 매립 배선까지의 레이아웃을, 도 2는, 상기 매립 배선 상에 형성되는 하층 셀 플레이트의 레이아웃을, 도 3은, 하층 셀 플레이트 상에 유전체막을 거쳐 형성되는 상층 셀 플레이트의 레이아웃을 나타낸 것이다.
상기 SRAM의 워드선은, 후술하는 도 4에 나타낸 것과 같이, 횡방향으로 연장되고, 해당 SRAM의 비트선은, 후술하는 도 5에 나타낸 것과 같이, 워드선에 직교하는 방향으로 연장한다. 여기에서, 메모리셀(1)은, 비트선의 연장 방향보다도 워드선의 연장 방향으로 길다. 도 1 내지 도 3에 있어서는, P형(제 1 도전형)의 P웰 영역(100)(제 1 웰 영역), N형(제 2 도전형)의 N웰 영역(200)(제 2 웰 영역) 및 P형(제 1 도전형)의 P웰 영역(300)(제 3 웰 영역)이 워드선의 연장 방향(횡방향)으로 늘어서 설치되어 있다.
상기한 제 1 웰 영역에, 제 1 드라이버 MOS 트랜지스터 N1과, 제 1 액세스 MOS 트랜지스터 N3가 형성되고, 제 2 웰 영역에, 제 1 및 제 2 로드 MOS 트랜지스터 P1, P2이 형성되며, 제 3 웰 영역에, 제 2 드라이버 MOS 트랜지스터 N2와, 제 2 액세스 MOS 트랜지스터 N4가 형성되어 있다.
P웰 영역 100, 300은, 선택적으로 인 등의 N형 불순물이 주입된 활성영역 2A, 2D를 갖고, N웰 영역 200은, 선택적으로 붕소 등의 P형 불순물이 주입된 활성영역 2B, 2C을 갖는다. 본 명세서에서는, 활성영역 2A∼2D는, 트랜지스터의 소스/드레인이 되는 영역과, 해당 영역 사이에 위치하고 해당 영역과는 반대의 도전형의 채널이 형성되는 영역(기판 부분)을 포함하는 영역이다.
도 1에 있어서, 활성영역 2A∼2D는, 굵은 선으로 둘러싸인 영역 내에 형성되고, 굵은 선에서 둘러싸인 영역 이외에는, 소자분리 영역이 형성되어 있다.
활성영역 2A, 2D와 활성영역 2B, 2C는 모두 거의 직선 모양의 형상을 갖고, 같은 방향(P웰 영역 및 N 웰 영역의 연장 방향)으로 연장된다.
제 1 액세스 MOS 트랜지스터 N3는, 소스/드레인이 되는 영역을 포함하는 활성영역 2A(2A1, 2A2)와, 폴리실리콘 배선 3A에 의해 형성되고, 제 2 액세스 MOS 트랜지스터 N4는, 소스/드레인이 되는 영역을 포함하는 활성영역 2D(2D1, 2D2)와, 폴리실리콘 배선 3D에 의해 형성된다.
제 1 드라이버 MOS 트랜지스터 N1은, 소스/드레인이 되는 영역을 포함하는 활성영역 2A(2A1, 2A3)와, 폴리실리콘 배선 3B에 의해 형성되고, 제 2 드라이버 MOS 트랜지스터 N2는, 소스/드레인이 되는 영역을 포함하는 활성영역 2D(2D1, 2D3)와, 폴리실리콘 배선 3C에 의해 형성된다.
제 1 로드 MOS 트랜지스터 P1은, 소스/드레인이 되는 영역을 포함하는 활성영역 2B(2B1, 2B2)와, 폴리실리콘 배선 3B에 의해 형성되고, 제 2 로드 MOS 트랜지스터 P2는, 소스/드레인이 되는 영역을 포함하는 활성영역 2C(2C1, 2C2)와, 폴리실리콘 배선 3C에 의해 형성된다.
폴리실리콘 배선 3A∼3D는, 도 1에 나타낸 것과 같이, 동일한 방향으로 연장된다. 즉, 폴리실리콘 배선 3A∼3D는, 워드선이 연장되는 방향(도 1에 있어서의 횡방향)으로, P웰 영역과 N웰 영역이 늘어서는 방향으로 연장된다.
다음에, 도 1에 나타낸 매립 배선 5A∼5J에 관해 설명한다. 활성영역 2A∼2D, 및 폴리실리콘 배선 3A∼3D를 덮도록, 도시되지 않은 층간절연막이 형성되어 있고, 해당 층간절연막에 활성영역 2A∼2D, 및 폴리실리콘 배선 3A∼3D에 이르는 콘택부가 형성된다. 이 콘택부 내에 예를 들면, 구리 등의 도전층을 매립해서 다마신 배선이 형성된다. 이것이, 매립 배선 5A∼5J가 된다. 즉, 매립 배선 5A∼5J는, 상기 MOS 트랜지스터 N1∼N4, P1, P2를 덮는 층간절연막 내에 형성되어 있다.
상기 콘택부에 있어서의 접속 중에서, 배선 5A, 5J와 폴리실리콘 배선 3A, 3D의 접속은, 게이트 전극에 접속되는 게이트 콘택이고, 배선 5D, 5G과 활성영역 2B, 2C 및 폴리실리콘 배선 3B, 3C의 접속은, 게이트 전극과 활성영역에 접속되는 공통 콘택(Shared Contact)이며, 배선 5B∼5D와 활성영역 2A의 사이, 배선 5E와 활성영역 2B의 사이, 배선 5F와 활성영역 2C의 사이 및 배선 5G∼5I과 활성영역 2D의 사이의 접속은, 활성영역에 접속되는 확산 콘택이다.
도 1에 있어서, N형 활성영역 2A1은, 제 1 드라이버 MOS 트랜지스터 N1의 드레인과 제 1 액세스 MOS 트랜지스터 N3의 소스/드레인에 대응한다. 그리고, 매립 배선 5D을 거쳐, 제 1 드라이버 MOS 트랜지스터 N1, 제 1 액세스 MOS 트랜지스터 N3, 및 제 1 로드 MOS 트랜지스터 P1의 드레인과, 제 2 드라이버 MOS 트랜지스터 N2 및 제 2 로드 MOS 트랜지스터 P2의 게이트 전극이 접속된다. 이 단자(매립 배선 5D)가, 도 6에 나타낸 등가회로도의 기억 노드 NA(제 1 국소배선)에 대응한다.
마찬가지로, 제 2 드라이버 MOS 트랜지스터 N2의 드레인 및 제 2 액세스 MOS 트랜지스터 N4의 소스/드레인인 N형 활성영역 2D1은, 매립 배선 5G를 거쳐, 제 2 로드 MOS 트랜지스터 P2의 드레인과, 제 1 드라이버 MOS 트랜지스터 N1 및 제 1 로드 MOS 트랜지스터 P1의 게이트 전극에 접속된다. 이 단자(매립 배선5G)가 도 6에 나타낸 등가회로도의 기억 노드 NB(제 2 국소배선)에 대응한다.
기억 노드 NA, NB에 대해서 요약하면 아래와 같이 된다. 즉, 제 1 기억 노드가 되는 매립 배선 5D(제 1 국소배선)는, 제 1 드라이버 MOS 트랜지스터 N1, 제 1 액세스 MOS 트랜지스터 N3 및 제 1 로드 MOS 트랜지스터 P1의 소스/드레인과, 제 2 드라이버 MOS 트랜지스터 N2 및 제 2 로드 MOS 트랜지스터 P2의 게이트 전극을 접속하고, 제 2 기억 노드가 되는 매립 배선 5G(제 2 국소배선)는, 제 2 드라이버 MOS 트랜지스터 N2, 제 2 액세스 MOS 트랜지스터 N4 및 제 2 로드 MOS 트랜지스터 P2의 소스/드레인과, 제 1 드라이버 MOS 트랜지스터 N1 및 제 1 로드 MOS 트랜지스터 P1의 게이트 전극을 접속한다.
도 1에 있어서, 배선 5A, 5J는, 도 4에 나타낸 워드선(WL)에 접속되고, 배선 5B, 5I은, 도 5에 나타낸 접지선(GND선)에 접속되며, 배선 5C, 5H는, 각각 도 5에 나타낸 비트선 BL1, BL2에 접속되고, 배선 5E, 5F는, 도 5에 나타낸 전원선(VDD선)에 접속된다, 이때, 워드선, GND선, 비트선, VDD선은, 매립 배선보다도 상층에 층간절연막을 거쳐 형성되어 있다.
이 결과, P웰 영역 100, 300 내부의 활성영역 2A, 2D의 일부 영역은, 각각 드라이버 MOS 트랜지스터 N1, N2의 소스 단자가 되고, GND 전위가 주어진다.
또한, P웰 영역 100, 300 내부의 활성영역 2A, 2D의 일부 영역은, 각각 액세스 MOS 트랜지스터 N3, N4의 소스 단자가 되고, 각각 비트선 BL1, BL2에 접속된다.
그리고, N웰 영역 200 내부의 활성영역 2B, 2C의 일부 영역은, 각각 로드 MOS 트랜지스터 P1, P2의 소스 단자가 되고, 각각 전원선(VDD선)에 접속된다.
또한, 폴리실리콘 배선 3A, 3D는, 매립 배선 5A, 5J를 거쳐, 워드선과 전기적으로 접속된다.
도 1에 나타낸 것과 같이, 매립 배선 5G(제 2 국소배선)는, 제 1 드라이버 MOS 트랜지스터 N1 및 제 1 로드 MOS 트랜지스터 P1의 게이트 전극이 되는 폴리실리콘 배선 3B(제 1 도전층, 다른 도전층)과 전기적으로 접속되고, 배선 5G가 매립되는 층간절연막 상에 투영했을 때, 폴리실리콘 배선 3B과 이루는 각도가 둔각이 되도록 폴리실리콘 배선 3B의 길이방향과 교차하는 방향(도 1 중의 실선 화살표 방향)으로 연장되는 경사부 50G을 갖고, 매립 배선 5D(제 1 국소배선)는, 제 2 드라이버 MOS 트랜지스터 N2 및 제 2 로드 MOS 트랜지스터 P2의 게이트 전극이 되는 폴리실리콘 배선 3C(제 2 도전층, 도전층)와 전기적으로 접속되고, 배선 5D가 매립되는 층간절연막 상에 투영했을 때, 폴리실리콘 배선 3C와 이루는 각도가 둔각이 되도록 폴리실리콘 배선 3C의 길이방향과 교차하는 방향(도 1 중의 점선 화살표 방향)으로 연장되는 경사부 50D를 갖는다. 경사부 50D, 50G는, 서로 거의 평행하게 연장되어 있다.
도 2를 참조하여, 상기 층간절연막의 상층에, 매립 배선 5D, 5G를 덮도록, 도전성 재료로 이루어지는 하층 셀 플레이트 6(6A, 6B)이 서로 간격을 두고 형성된다.
하층 셀 플레이트 6A는, 하층 셀 플레이트 6B을 향해 돌출하는 돌출부 60A(제 1 돌출부)를 갖고, 하층 셀 플레이트 6B는, 하층 셀 플레이트 6A를 향해 돌출하는 돌출부 60B(제 2 돌출부)를 갖는다.
또한, 도 2에 나타낸 평면 상에 있어서, 하층 셀 플레이트 6A의 돌출부 60A은 하층 셀 플레이트 6B을 향함에 따라서 폭이 좁아지는 테이퍼 형상을 갖고, 하층 셀 플레이트 6B의 돌출부 60B는 하층 셀 플레이트 6A를 향함에 따라서 폭이 좁아지는 테이퍼 형상을 갖는다.
하층 셀 플레이트 6A, 6B는, 각각 매립 배선 5D, 5G(제 1 및 제 2 국소배선)을 덮도록 형성되고, 경사부 50D, 50G를 따라 연장되는 경사 에지부 60D, 60G을 갖고 있다.
이때, 하층 셀 플레이트 6A, 6B와, 매립 배선 5D, 5G의 전기적인 접속이 확보되어 있는 한, 하층 셀 플레이트 6A, 6B가 매립 배선을 완전하게는 덮지 않는 구조로 하는 것도 가능하다.
따라서, 매립 배선 5D, 5G의 쇼트를 방지한다는 관점에서, 해당 배선 5D, 5G 사이에는, 일정한 간격이 필요하다.
이에 대하여, 전술한 메모리셀(1)에 있어서는, 매립 배선 5D, 5G의 일부를, 활성영역 2 및 폴리실리콘 배선 3(3B, 3C)에 대하여 비스듬히 연장시킴으로써, 매립 배선 5D, 5G를 각각 활성영역 2B, 2C 상에서, 활성영역 2B, 2C를 따라 연장시키는 경우에 비해, 해당 배선 5D, 5G 사이에 형성되는 마진 영역(500)을 크게 할 수 있다. 따라서, 매립 배선 5D, 5G 형성시의 프로세스 마진을 확보할 수 있다. 이 결과, 활성영역 2B와 활성영역 2C의 간격을 작게 할 수 있어, 메모리셀(1)의 면적을 작게 할 수 있다.
한편, 하층 셀 플레이트 6A, 6B는, 서로 전기적으로 절연된 상태에서, 각각 매립 배선 5D, 5G에 접속된다. 하층 셀 플레이트 6A, 6B의 형상으로서, 상기한 테이퍼 형상을 채용함으로써, 매립 배선 5D, 5G를 커버하면서, 동일면적의 메모리셀 내에 있어서, 효율적으로 하층 셀 플레이트 6A, 6B의 면적을 증대시킬 수 있다.
도 3을 참조하여, 하층 셀 플레이트 6A, 6B의 상층에는, 유전체막을 거쳐 도전성 재료로부터 이루어지는 상층 셀 플레이트 7이 형성된다. 이때, 상층 셀 플레이트 7은, 하층 셀 플레이트 6A, 6B을 덮도록 형성되어 있다.
이상의 구성에 의해, 하층 셀 플레이트 6A와 상층 셀 플레이트 7 사이에 커패시터 C1(제 1 커패시터)이 형성되고, 하층 셀 플레이트 6B과 상층 셀 플레이트 7 사이에 커패시터 C2(제 2 커패시터)가 형성된다. 여기에서, 하층 셀 플레이트 6(6A, 6B)을 설치함으로써, 메모리셀 면적을 확대하지 않고, 매립 배선 5(5D, 5G)에 부가되는 커패시터의 용량을 크게 할 수 있다. 또한, 하층 셀 플레이트 6A, 6B를, 매립 배선 5D, 5G에 각각 직접 접촉시킴으로써, 다른 층간절연막 내에 형성된 콘택부을 거쳐 간접적으로 접속하는 것보다도, 접촉면적을 크게 할 수 있어, 확실하게 접속할 수 있다.
다음에, 하층과 상층 셀 플레이트 6, 7보다도 상층에 형성되는 금속 배선에 관해 설명한다.
도 4 및 도 5는, 상층 셀 플레이트 상에 형성되는 상층 금속 배선을 나타낸 레이아웃도로서, 도 4는, 워드선 WL을 포함하는 제 1층 금속 배선 13A∼13G의 배치를 나타내고, 도 5는, 제 1층 금속 배선보다도 상층에, 도시되지 않은 층간절연막을 거쳐 형성되고, 비트선 BL1, BL2 및 전원선(VDD선) 및 접지선(GND선)을 포함하는 제 2층 금속 배선 15A∼15E의 배치를 나타낸 것이다.
도 4를 참조하여, 워드선이 되는 배선 13A는, 비아홀 14A을 거쳐 매립 배선 5A와, 비아홀 14H을 거쳐 매립 배선 5J와 접속되어 있다. 또한, 배선 13B, 13G은, 각각 비아홀 14B, 14G을 거쳐 매립 배선 5B, 5I과 접속되고, 배선 13C, 13F는, 각각 비아홀 14C, 14F을 거쳐 매립 배선 5C, 5H와 접속되며, 배선 13D, 13E는, 각각 비아홀 14D, 14E을 거쳐 매립 배선 5E, 5F와 접속된다.
도 5를 참조하여, 배선 13B, 13G는, 각각 비아홀 16A, 16F을 거쳐 GND선이 되는 배선 15A, 15E와 접속되고, 배선 13C, 13F는, 각각 비아홀 16B, 16E을 거쳐 각각 비트선 BL1, BL2가 되는 배선 15B, 15D와 접속되며, 배선 13D, 13E는, 각각 비아홀 16C, 16D을 거쳐 VDD선이 되는 배선 15C과 접속된다.
도 7은, 도 5에 있어서의 VI-VI단면도이다. 이때, 도 7에 있어서는, 도시 및 설명의 편의상, 매립 배선 5D의 하부에 위치하는 활성영역 2B의 도시를 생략하고 있다.
도 7을 참조하여, 하층 셀 플레이트 6A, 6B은, 각각 매립 배선 5D, 5G과 접촉하도록, 각각 매립 배선 5D, 5G 상에 연장되어 있다. 또한, 하층 셀 플레이트 6A, 6B과 상층 셀 플레이트 7은 유전체막(10)을 사이에 끼우고 있다. 유전체막(10)으로서는, 예를 들면, 층간절연막으로서 보통 사용되는 실리콘 산화막 등이 사용가능하다. 또한, 더욱 바람직한 재료로서는, 더욱 더 비유전율이 높은 실리콘 질화 산화막이나 실리콘 질화막 등을 들 수 있다.
본 실시예에 있어서는, 상기한 구성에 의해, 비트선의 연장 방향보다도 워드선의 연장 방향으로 긴 횡길이형 셀에 있어서, 드라이버 MOS 트랜지스터, 액세스 MOS 트랜지스터, 로드 MOS 트랜지스터 상의 면적을 효율적으로 사용하여, 소프트에러 내성을 향상시키기 위해 기억 노드에 부가된 커패시터를 형성할 수 있다. 따라서, 메모리셀(1)의 면적의 증대를 억제하면서, 소프트에러 내성을 향상시킬 수 있다.
(실시예 2)
도 10은, 실시예 2에 관한 반도체 기억장치로서의 풀 CMOS SRAM의 메모리셀(1)의 등가회로도이다.
도 10을 참조하여, 본 실시예에 관한 SRAM은, 실시예 1에 관한 SRAM의 변형예로서, 기억 노드 NA, NB의 양쪽이, 1개의 커패시터 C1에 접속된다는 점에서 실시예 1과 다르다.
도 8 및 도 9는, 상기 풀 CMOS SRAM의 메모리셀(1)의 평면도이다. 이때, 도 8은, 매립 배선 상에 형성되는 커패시터 C1의 하층 셀 플레이트의 레이아웃을, 도 9는, 하층 셀 플레이트 상에 유전체막을 거쳐 형성되는 커패시터 C1의 상층 셀 플레이트의 레이아웃을 나타낸 것이다. 이때, 층간절연막 내에 형성된, 기억 노드 NA, NB을 포함하는 매립 배선까지의 레이아웃에 대해서는, 실시예 1(도 1)과 동일하다.
도 8을 참조하여, 매립 배선 5D를 갖는 층간절연막 상에, 도전성 재료로 이루어진 커패시터 C1의 하층 셀 플레이트 6이 형성된다. 이때, 하층 셀 플레이트 6은, 매립 배선 5D(제 1 국소배선)를 덮도록 형성되어 있다. 하층 셀 플레이트 6과 매립 배선 5D는, 콘택부 61에서 접속되어 있다.
도 9를 참조하고, 하층 셀 플레이트 6의 상층에는, 도전성 재료로 이루어지는 커패시터 C1의 상층 셀 플레이트 7이 형성된다. 상층 셀 플레이트 7과 매립 배선 5G는, 콘택부 71에서 접속되어 있다. 이 구성에 의해, 하층과 상층 셀 플레이트 6, 7 사이에 커패시터 C1이 형성된다.
도 10에 나타낸 것과 같이, 기억 노드 NA, NB 사이에 커패시터 C1을 설치함으로써, 기억 노드의 전위가 내려가도, 다른쪽의 기억 노드의 전위도 뒤따라 내려가므로, 결과적으로 소프트에러 내성이 향상된다고 생각된다.
이때, 본 실시예에 있어서, 실시예 1과 동일한 사항에 대해서는, 상세한 설명은 반복하지 않는다.
(실시예 3)
도 14는, 실시예 3에 관한 반도체 기억장치로서의 풀 CMOS SRAM의 메모리셀(1)의 등가회로도이다.
도 14를 참조하여, 본 실시예에 관한 SRAM은, 실시예 1에 관한 SRAM의 변형예로서, 기억 노드 NA, NB의 양쪽이, 2개의 커패시터 C1, C2(제 1 및 제 2 커패시터)에 접속된다는 점에서 실시예 1과 다르다.
도 11은, 상기 풀 CMOS SRAM의 메모리셀(1)의 평면도로서, 하층 셀 플레이트 상에 유전체막을 거쳐 형성되는, 커패시터 C1, C2의 상층 셀 플레이트의 레이아웃을 나타낸 것이다.
이때, 층간절연막 내에 형성된 기억 노드를 포함하는 매립 배선층까지의 레이아웃과, 매립 배선층 상에 형성되는 하층 셀 플레이트 6A, 6B의 형상에 관해서는, 실시예 1(도 1, 도 2)과 동일하다.
도 11을 참조하여, 상층 셀 플레이트 7A, 7B(제 1 및 제 2 상층 플레이트)가, 서로 간격을 두고 형성된다.
이 결과, 하층과 상층 셀 플레이트 6A, 7A 사이에 커패시터 C1(제 1 커패시터)이, 셀 플레이트 6B, 7B 사이에 커패시터 C2(제 2 커패시터)가 각각 형성된다.
여기에서, 셀 플레이트 6A, 7B 사이와, 셀 플레이트 6B, 7A 사이는, 각각 셀 플레이트 6(6A, 6B), 7(7A, 7B) 사이의 유전체막에 형성된 콘택홀 4A, 4B(제 1 및 제 2 콘택홀)을 거쳐 교대 접속(크로스커플)되어 있다.
상기한 교대 접속의 결과, 기억 노드 NA, NB에는, 각각 2개의 커패시터 C1, C2이 접속되게 된다. 또한, 커패시터 C1, C2는, 인버터의 입출력 사이에서 커플링되게 되므로, 미러 효과에 의해, 커패시터 C1, C2의 용량이 증대(최대로 약 2배)한다.
본 실시예에 있어서의 상층과 하층 셀 플레이트 6, 7의 형상에 대해 요약하면 아래와 같아진다. 즉, 하층 셀 플레이트 6A는, 하층 셀 플레이트 6B을 향해 돌출하는 돌출부 60A(제 1 돌출부)을 갖고, 하층 셀 플레이트 6B은, 하층 셀 플레이트 6A를 향해 돌출하는 돌출부 60B(제 2 돌출부)을 가지며, 상층 셀 플레이트 7A는, 돌출부 60B과 겹치도록 상층 셀 플레이트 7B측으로 돌출하는 돌출부 70A(제 3 돌출부)를 갖고, 상층 셀 플레이트 7B은, 돌출부 60A와 겹치도록 상층 셀 플레이트 7A측으로 돌출하는 돌출부 70B(제 4 돌출부)을 가지며, 돌출부 60A와 돌출부 70B가 콘택홀 4A(제 1 콘택홀)을 거쳐 전기적으로 접속되고, 돌출부 60B과 돌출부 70A가 콘택홀 4B(제 2 콘택홀)을 거쳐 전기적으로 접속되어 있다.
또한, 상층과 하층 셀 플레이트 6, 7을 접속하는 콘택홀 4A, 4B는, 각각 매립 배선 5D, 5G(제 1 및 제 2 국소배선) 상에 형성되어 있다.
도 12 및 도 13은, 층간절연막 11 상에 형성되는 상층배선의 레이아웃의 일례를 나타낸 도면이다.
도 12 및 도 13을 참조하여, 상층 금속 배선에 대해서는, 실시예 1와 마찬가지로 배치된다.
도 15에, 상기한 구조를 갖는 메모리셀(1)의 단면구조를 나타낸다. 도 15는, 도 13에 나타낸 메모리셀(1)의 XV-XV 단면도이다. 이때, 도 15 및 후술하는 도 16 내지 도 22에 있어서는, 도시 및 설명의 편의상, 매립 배선 5D의 하부에 위치하는 활성영역 2B의 도시를 생략하고 있다.
도 15을 참조하여, 본 실시예에 관한 SRAM에 있어서, 하층 셀 플레이트 6A, 6B는, 각각 매립 배선 5D, 5G 상에 이르며, 매립 배선 5D, 5G의 두께는, 하층 셀 플레이트 6A, 6B의 두께보다도 크다. 구체적으로는, 예를 들면, 하층 셀 플레이트 6A, 6B의 두께는 50nm 이상 200nm 이하 정도이며, 층간절연막 9의 두께는, 하층 셀 플레이트 6A, 6B의 두께에 따라 200nm 이상 500nm 이하 정도이다. 매립 배선 5D, 5G의 두께는, 층간절연막 9와 마찬가지로 200nm 이상 500nm 이하 정도이다.
층간절연막 9 및 매립 배선 5D, 5G의 두께를 어느 일정값 이상으로 함으로써, CMP(Chemical Mechanical Polishing) 연마 등에 의해 매립 배선 5D, 5G를 형성 할 수 있다. 이 결과, 하층 셀 플레이트를 단차가 적은 평면 상에 형성할 수 있다. 따라서, 일정한 용량의 커패시터가 안정하게 형성된다.
도 15에 나타낸 SRAM의 메모리셀(1)의 제조공정에 대해, 도 16 내지 도 21을 사용하여 설명한다.
도 16 내지 도 21은, 도 15의 상태에 이를 때까지의 각 공정을 나타낸 단면도로서, 도 15에 해당하는 단면을 나타낸 도면이다.
도 16에 나타낸 것과 같이, 반도체 기판(12A)의 주표면에, 활성영역(2)을 규정하도록 선택적으로 소자분리 절연층(12)을 형성한다. 그리고, 활성영역(2)에 게이트 절연층(도시하지 않음)을 거쳐, 게이트 전극이 되는 폴리실리콘 배선(3)(도 5 중에서는 3A, 3C)을 형성하고, 이 배선(3) 상에 실리사이드막(30)(도 5 중에서는 30A, 30C), 질화막(8)을 형성한다.
다음에 질화막(8)을 덮도록 층간절연층(9)을 형성하고, 질화막(8) 및 층간절연층(9)을 관통하는 콘택홀 4C를 형성하고, 콘택홀 4C 내부에 매립 배선 5D를 형성한다. 이때, 이것의 형성방법에 대해서는, 그 이외의 매립 배선(5)에 관해서도 동일하다.
층간절연막(9)을 덮도록, 예를 들면, TiN, 폴리실리콘 등의 도전성 재료로 이루어지는 도전막 6C를 퇴적한다. 이때, 도전막 6C에 폴리실리콘을 사용할 때는, 저저항화를 위해, 예를 들면, P 등의 불순물을 도프하는 것이 바람직하다. 이상의 공정에 의해, 도 16에 나타낸 상태가 된다.
도전막 6C에 레지스트를 도포하고, 포토마스크를 이용하여 해당 레지스트에 패턴을 전사한다. 그후, 에칭을 행함으로써, 도전층 6C가 패터닝되어, 도 17에 나타낸 것과 같이, 하층 셀 플레이트 6A, 6B가 형성된다.
도 18에 나타낸 것과 같이, 하층 셀 플레이트 6A, 6B를 덮도록, 유전체막(10)을 퇴적한다. 유전체막(10)으로서는, 예를 들면, SiN, SiO2 등을 사용할 수 있다. 여기에서, 해당 유전체막(10)은, 상층 셀 플레이트 7A, 7B를 형성하기 위한 패터닝시에, 에칭 스톱퍼로서 기능할 수 있다.
여기에서, 유전체막(10)의 두께는 층간절연막(9)의 두께보다도 작다. 이에 따라, 유전체막(10) 내부에 형성되는 콘택홀 4A, 4B의 형성이 용이해진다.
도 19에 나타낸 것과 같이, 유전체막(10)을 패터닝하여, 상층과 하층 셀 플레이트 6, 7을 접속하기 위한 콘택홀(4)(도 19 중에서는 4B)을 형성한다.
도 20에 나타낸 것과 같이, 유전체막(10)을 덮도록, 예를 들면, TiN, 폴리실리콘 등의 도전성 재료로 이루어지는 도전막 7C를 퇴적한다. 이때, 도전막 7C에 폴리실리콘을 사용할 때에는, 저저항화를 위해, 예를 들면, P 등의 불순물을 도프하는 것이 바람직하다.
도전막 7C에 레지스트를 도포하고, 포토마스크를 이용하여 해당 레지스트에 패턴을 전사한다. 그후, 에칭을 행함으로써, 도전층 7C가 패터닝되어, 도 21에 나타낸 것과 같이, 상층 셀 플레이트 7A, 7B가 형성된다. 이에 따라, 하층과 상층 셀 플레이트 6, 7 사이에, 커패시터 C1, C2가 형성된다.
그후, 상층 셀 플레이트 7A, 7B를 덮도록 층간절연막 11A를 퇴적하고, 층간절연막 11A 상에, 제 1 금속 배선(13)(13A∼13G)을 형성한다. 또한, 제 1 금속 배선(13)을 덮도록 층간절연막 11B을 퇴적하고, 층간절연막 11B 상에 제 2 금속 배선(15)(15A∼15E)을 형성한다. 이에 따라, 도 15에 나타낸 구조가 얻어진다.
또한, 하층과 상층 셀 플레이트 6, 7로서는, 전술한 폴리실리콘층 등에 의한 단층 구조 이외에, 예를 들면, 폴리실리콘층과 실리사이드층의 적층구조나, 금속층과 다른 도전층의 적층구조로 하는 것이 가능하다. 이에 따라, 하층과 상층 셀 플레이트 6, 7의 저저항화를 행할 수 있다.
또한, 하층과 상층 셀 플레이트 6, 7의 형성시에, 도 22에 나타낸 것과 같이, 해당 셀 플레이트 6, 7의 표면을 조면화함으로써, 같은 면적의 메모리셀 상에서, 커패시터 C1, C2의 용량을 증대할 수 있다. 이에 따라, SRAM의 소프트에러 내성을 더욱 향상시킬 수 있다.
전술한 SRAM의 구성에 대해 바꾸어 말하면, 아래와 같아진다. 즉, 본 실시예에 관한 SRAM(반도체 기억장치)은, P웰 영역(제 1 웰 영역)에 형성된 제 1 드라이버 MOS 트랜지스터 N1과 제 1 액세스 MOS 트랜지스터 N3와, N웰 영역(제 2 웰 영역)에 형성된 제 1 및 제 2 로드 MOS 트랜지스터 P1, P2와, P웰 영역(제 3 웰 영역)에 형성된 제 2 드라이버 MOS 트랜지스터 N2와 제 2 액세스 MOS 트랜지스터 N4를 갖는 메모리셀(1)과, MOS 트랜지스터 N1∼N4, P1, P2을 덮는 층간절연막(9) 내부에 형성되고, 제 1 드라이버 MOS 트랜지스터 N1, 제 1 액세스 MOS 트랜지스터 N3 및 제 1 로드 MOS 트랜지스터 P1의 소스/드레인과, 제 2 드라이버 MOS 트랜지스터 N2 및 제 2 로드 MOS 트랜지스터 P2의 게이트 전극을 접속하는 매립 배선 5D(제 1 국소배선)과, 층간절연막(9) 내부에 형성되고, 제 2 드라이버 MOS 트랜지스터 N2, 제 2 액세스 MO 트랜지스터 N4 및 제 2 로드 MOS 트랜지스터 P2의 소스/드레인과, 제 1 드라이버 MOS 트랜지스터 N1 및 제 1 로드 MOS 트랜지스터 P1의 게이트 전극을 접속하는 매립 배선 5G(제 2 국소배선)와, 층간절연막(9) 상에 설치되고, 매립 배선 5D, 5G에 접속된 제 1 커패시터 C1과, 층간절연막(9) 상에 설치되고 매립 배선 5D, 5G에 접속된 제 2 커패시터 C2와, 제 1 및 제 2 커패시터 C1, C2보다도 상층에 워드선 WL, 비트선 BL1, BL2, 접지선(GND선) 및 전원선(VDD선)을 구비한다.
제 1 및 제 2 커패시터 C1, C2보다도 상층에, 워드선, 비트선, 접지선 및 전원선을 포함하는 층이 적층됨으로써, 제 1 및 제 2 커패시터의 신뢰성이 향상된다. 이에 따라, 소프트에러 내성이 큰 SRAM을 얻을 수 있다.
여기에서, 커패시터 C1, C2의 용량에 대해서, 본 실시예에 관한 구조와, 실시예 1에 관한 구조를 비교한다. 본 실시예에 있어서는, 우선, 기억 노드 NA, NB에 각각 2개의 커패시터가 부가됨으로써, 기억 노드 NA, NB에 부가된 커패시터의 합계 용량은, 기억 노드 NA, NB에 각각 커패시터가 1개씩 부가된 경우(실시예 1)와 비교하고, 각각 2배가 된다. 또한, 전술한 미러 효과에 의해, 커패시터 C1, C2의 용량은, 각각 최대 약 2배의 범위에서 증대한다.
한편, 상층 셀 플레이트를, 도 11에 나타낸 것과 같이, 2개로 분할하고, 서로 간격을 두고 형성함으로써, 실시예 1과 비교하여, 같은 면적의 메모리셀 상에서, 어림잡아, 상층 셀 플레이트 7(7A, 7B)의 면적은 예를 들면, 약 0.7배가 된다.
따라서, 본 실시예에 관한 SRAM의 메모리셀에 있어서는, 전술한 미러 효과 등을 기대할 수 있기 때문에, 같은 면적의 메모리셀 상에서, 실시예 1에 관한 구조와 비교하여, 예를 들면, 약 2.8배(2×2×0.7=2.8)의 용량을 확보할 수 있다.
그런데, 본 실시예에 관한 메모리셀은, 3분할된 웰이 워드선의 연장 방향으로 늘어서고, 비트선 방향보다도 워드선 방향으로 긴 메모리셀(소위 횡길이형 셀)이다.
횡길이형 셀에 있어서는, 3개의 웰이 형성되고, 제 1 및 제 2 기억 노드(NA, NB)는, 각각 다른 웰에 위치한다. 여기에서, 한쪽의 기억 노드가 위치하는 웰에, 소프트에러의 요인이 되는 α선 등에 의한 전하가 입사한 경우, 소자분리 영역에 의해 이격된 다른 웰에 위치하는 다른쪽의 기억 노드는, 이 전하의 영향을 거의 받는 일이 없다. 따라서, 한쪽의 기억 노드만이 상기 전하의 영향을 받게 되어, 소프트에러에 대한 영향이 완화되기 어렵다.
이에 대하여, 2개의 기억 노드에 접합되는 커패시터를 설치함으로써, 해당 커패시터를 거쳐 2개의 기억 노드가 서로 접속되므로, 예를 들면, H 레벨측의 기억 노드의 전위가 저하한 경우에, 그것에 따라 L 레벨측의 기억 노드의 전위도 저하한다. 즉, 한쪽의 기억 노드만의 전위가 급격하게 변화하는 것을 억제 할 수 있다. 이 결과, 소프트에러 내성이 향상된다. 이와 같이, 전술한 본 실시예에 관한 구성은, 횡길이형 셀에서, 특히 유효하게 기능한다.
또한, 횡길이형 셀의 특징에 대해서, 상기한 것과는 다른 관점에서 설명한다. 일반적으로, 소프트에러가 생길 수 있는 것 같은 급격한 웰에의 전하의 주입이 있었던 경우, 그 전하는, 소자분리막에 끼워진 동일 웰 내에서, 다른 메모리셀에 전파한다.
분리된 웰이 비트선의 연장 방향으로 늘어서는 셀 구조(종길이형 셀 구조)에 있어서는, 워드선의 연장 방향으로 소프트에러가 전파할 가능성이 커진다. 종길이형 셀의 경우, 동일한 워드선에 있어서 많은(예를 들면, 3개 이상)의 메모리셀에서의 소프트에러(소위, 멀티 비트 불량) 생길 가능성이 높기 때문에, ECC(Error Correction Code)회로를 짜넣은 패리티 비트를, 각각의 워드선에 설치하는 것을 생각하면, 각각의 워드선에 대하여, 많은 패리티 비트가 필요하다. 이것은, 칩 면적의 미세화, 동작의 고속화의 관점에서 불리하다.
이에 대하여, 본 실시예에 관한 메모리셀은, 분할된 웰이 워드선의 연장 방향으로 늘어서는 횡길이형 셀이므로, 워드선 방향으로 소프트에러가 전파하는 것을 방지할 수 있어, 각각의 워드선에 접속되는 패리티를 적게 할 수 있다. 따라서, 더욱 효율적으로, 칩 면적의 미세화, 동작의 고속화를 꾀하면서, 소프트에러 내성이 큰 SRAM을 제공할 수 있다.
그런데, 상층과 하층 셀 플레이트 6, 7의 두께는, 전술한 범위 내에서 형성되지만, 하층 셀 플레이트 6(6A, 6B)을 상층 셀 플레이트 7(7A, 7B)보다도 두껍게 형성한 경우, 하층 셀 플레이트 6의 측면을 유전체막 및 상층 셀 플레이트 7로 덮음으로써, 해당 측면 부분에도 커패시터를 형성할 수 있으므로, 커패시터 용량이 증대한다.
한편, 상층 셀 플레이트 7을 두껍게 한 경우, 상층 셀 플레이트 7의 저항을 하강시킬 수 있으므로, 상층 플레이트 7을 주변회로의 접속 배선으로서 사용할 수 있다.
하층 셀 플레이트 6으로서는, 예를 들면, 폴리실리콘이 사용되고, 상층 셀 플레이트 7로서는, 예를 들면, 폴리실리콘과 실리사이드의 적층구조(이하, 폴리사이드(polycide) 구조라고 한다)가 사용된다. 이때, 하층 셀 플레이트 6으로서 폴리사이드 구조를 사용하는 것은, 커패시터 유전체막의 절연성을 확보한다는 관점에서 적절하지 않다.
본 실시예에 관한 SRAM의 메모리셀에 있어서는, 상기한 구성에 의해, 비트선의 연장 방향보다도 워드선의 연장 방향으로 긴 횡길이형 셀에 있어서, 드라이버 MOS 트랜지스터, 액세스 MOS 트랜지스터, 로드 MOS 트랜지스터 상의 면적을, 실시예 1보다도 더욱 효율적으로 사용하고, 소프트에러 내성을 향상시키기 위해 기억 노드에 부가된 커패시터를 형성할 수 있다. 따라서, 메모리셀(1)의 면적의 증대를 억제하면서, 소프트에러 내성을 향상시키는 효과를 더욱 더 높일 수 있다.
구체적으로는, 예를 들면, 셀 사이즈가 1㎛2(2㎛×O.5㎛), 게이트 길이가 0.13㎛, 전원전압이 1.8V인 메모리셀에 있어서, 1개의 기억 노드에 대하여 약 2.4fF의 용량을 부가할 수 있다. 여기에서, 하층과 상층 셀 플레이트에 끼워지는 해당 유전체막의 두께는, 예를 들면, 약 15nm이다.
또한, 상층과 하층 셀 플레이트 6, 7을 접속하는 콘택홀 4A, 4B을, 각각 매립 배선 5D, 5G(제 1 및 제 2 국소배선) 상에 형성함으로써, 콘택홀 4A, 4B의 형성시에 해당 배선 5D, 5G가 에칭 스톱퍼가 된다. 따라서, 해당 콘택 4A, 4B의 형성시에, 층간절연막(9)을 꿰뚫고 나가 MOS 트랜지스터를 손상하는 일이 없다.
이때, 본 실시예에 있어서, 실시예 1과 같은 사항에 대해서는, 상세한 설명은 반복하지 않는다.
또한, 이상의 설명에서는, 반도체 기판 상에 메모리셀(1)을 형성하는 경우에 관해 설명했지만, 상기한 구조는, 기판 상에 절연층을 개재하여 반도체층을 배치한 구성(소위, SOI(Semiconductor on Insulator) 구조)을 채용할 경우에도 적용할 수 있다. 이 점에 대해서는, 전술한, 또는, 후술하는 각 실시예에 관해서도 동일하다.
(실시예 4)
도 23 내지 도 25는, 실시예 4에 관한 반도체 기억장치로서의 풀 CMOS SRAM의 메모리셀(1)의 평면도이다. 이때, 도 23은, 층간절연막 내에 형성된, 기억 노드를 포함하는 매립 배선까지의 레이아웃을 나타내고, 도 24는, 매립 배선보다도 상층에 형성되는 제 1층 금속 배선 17A∼17G의 배치를 나타내며, 도 25은, 제 1 금속 배선보다도 상층에 형성되는 제 2 금속 배선 19A∼19C의 배치를 나타낸 도면이다.
본 실시예에 관한 반도체 기억장치는, 전술한 실시예 3에 관한 반도체 기억장치의 변형예로서, 도 23 내지 도 25에 나타낸 것과 같이, 비트선을 워드선보다도 하층에 배치한 점에서, 실시예 3과 다르다.
도 23에 있어서, VDD선과 접속되는 매립 배선 5E는, VDD선과의 콘택을 고려하여, 활성영역 2B 상에서부터, 활성영역 2C측을 향해, 워드선 방향으로 연장되어 있다. 이때, 매립 배선 5F에 관해서도 마찬가지로, 활성영역 2C 상에서부터, 활성영역 2B측을 향해, 워드선 방향으로 연장되어 있다. 이때, 그 이외의 레이아웃에 대해서는, 전술한 각 실시예와 같다.
도 24 및 도 25을 참조하여, 비트선 BL1, BL2는 워드선 WL보다도 하층에 배치되어 있다. 즉, 하층 셀 플레이트 6A, 6B 상에 상층 셀 플레이트 7A, 7B가, 상층 셀 플레이트 7A, 7B 상에 비트선 BL1, BL2를 포함하는 제 1 금속 배선층이, 제 1 금속 배선층 상에 워드선 WL을 포함하는 제 2 금속 배선층이 적층되어 있다.
도 24에 있어서, 비트선 BL1, BL2가 되는 배선 17C, 17E는, 각각 비아홀 18C, 18F을 거쳐 매립 배선 5C, 5H와 접속되고, VDD선이 되는 배선 17D는, 비아홀 18D을 거쳐 배선 5E와, 비아홀 18E을 거쳐 배선 5F와 접속되어 있다. 또한, 배선 17A, 17G는, 각각 비아홀 18A, 18H을 거쳐 매립 배선 5A, 5J와 접속되고, 배선 17B, 17F는, 각각 비아홀 18B, 18G을 거쳐 매립 배선 5B, 5I와 접속된다.
도 25에 있어서, 배선 17A, 17G는, 각각 비아홀 20A, 20D을 거쳐 워드선이 되는 배선 19A와 접속되고, 배선 17B, 17F는, 각각 비아홀 20B, 20C을 거쳐 각각GND선이 되는 배선 19B, 19C과 접속된다.
이때, 본 실시예에 있어서, 전술한 각 실시예와 같은 사항에 대해서는, 상세한 설명은 반복하지 않는다.
본 실시예에 있어서도, 전술한 각 실시예와 마찬가지로, 소프트에러 내성이 큰 SRAM을 얻을 수 있다.
또한, 금속 배선에 있어서는, 보통, 하층의 배선의 막두께가 상층의 배선의 막두께보다도 작으므로, 비트선을 워드선보다도 하층에 배치함으로써, 비트 용량이 감소되어, 동작의 고속화를 꾀할 수 있다.
(실시예 5)
도 27은, 실시예 5에 관한 반도체 기억장치로서의 풀 CMOS SRAM의 메모리셀(1)의 등가회로도이다.
본 실시예에 관한 반도체 기억장치는, 전술한 실시예 3에 관한 반도체 기억장치의 변형으로서, 도 27에 나타낸 것과 같이, 전술한 용량 C1, C2에 덧붙여 용량 C3, C4가 부가된다는 점에서, 실시예 3과 다르다.
도 26은, 상기한 풀 CMOS SRAM의 메모리셀(1)의 평면도이다.
도 26을 참조하여, 상층 셀 플레이트 7보다도 상층에, 유전체막을 거쳐 셀 플레이트(700)(제 3 상층 셀 플레이트)가 형성되어 있다. 이때, 셀 플레이트(700)는, 상층 셀 플레이트 7A, 7B을 덮도록 형성된다.
이 결과, 상층 셀 플레이트 7A, 7B과 셀 플레이트(700) 사이에, 각각 커패시터 C3, C4이 형성된다. 이때, 셀 플레이트(700)는, 전원선 또는 GND선에 접속된다.
상기한 구성에 의해, 도 27에 나타낸 등가회로에 해당하는 메모리셀 구조를 얻을 수 있다. 이에 따라, 기억 노드 NA, NB에 부가되는 커패시터의 용량을 더욱 크게 할 수 있어, 소프트에러를 방지하는 효과를 더욱 높일 수 있다.
도 28은, 전술한 메모리셀(1)이 집합한 상태를 나타낸 평면도이다. 이때, 도 28에 있어서의 상하 방향이 비트선이 연장되는 열방향이고, 좌우측 방향이 워드선이 연장되는 행 방향이다.
도 28을 참조하여, 셀 플레이트(700)는, 복수의 메모리셀에 걸쳐 연장시키는 것이 가능하다.
도 26 내지 도 28에 있어서는, 실시예 3에 관한 SRAM의 메모리셀 상에 셀 플레이트(700)를 형성하는 경우에 대해서 기재했지만, 이것은 실시예 1, 2에 관한 메모리셀 상에 형성해도 된다. 이 경우도 상기한 것과 같은 효과를 나타낸다.
이때, 본 실시예에 있어서, 전술한 각 실시예와 동일한 사항에 대해서는, 상세한 설명은 반복하지 않는다.
(실시예 6)
도 29는, 실시예 6에 관한 반도체 기억장치로서의 풀 CMOS SRAM의 메모리셀(1)의 레이아웃을 나타낸 평면도이다. 또한, 도 30은, 도 29에 있어서의 XXX-XXX 단면이다. 이때, 본 실시예에 관한 반도체 기억장치는, 전술한 실시예 3에 관한 반도체 기억장치의 변형예로서, 실시예 3에 대하여, 하층과 상층 셀 플레이트 6, 7의 레이아웃 배치가 다르다.
도 29 및 도 30을 참조하여, 하층 셀 플레이트 6A, 6B는, 각각 매립 배선 5D, 5G의 일부를 덮도록 형성되고, 각각 매립 배선 5D, 5G과 접속된다. 또한, 하층 셀 플레이트 6A, 6B 상에는 각각 상층 셀 플레이트 7A, 7B가 형성되고, 하층과 상층 셀 플레이트 6A, 7A가 커패시터 C1을, 하층과 상층 셀 플레이트 6B, 7B이 커패시터 C2을 형성한다. 이때, 상층 셀 플레이트 7A, 7B은, 각각 매립 배선 5G, 5D의 일부를 덮도록 형성되고, 각각 매립 배선 5G, 5D와 접속된다.
실시예 3에 관한 SRAM의 구조와, 본 실시예에 관한 SRAM의 구조를 비교하여 설명하면 이하와 같아진다. 즉, 실시예 3에 관한 SRAM에 있어서는, 제 1 드라이버 MOS 트랜지스터 N1의 게이트 전극과, 제 1 드라이버 MOS 트랜지스터 N1 및 제 1 액세스 MOS 트랜지스터 N3에 공유되는 활성영역 2A1을 포함하는 영역(제 1 영역) 상에 커패시터 C1(제 1 커패시터)을 형성하고, 제 2 드라이버 MOS 트랜지스터 N2의 게이트 전극과, 제 2 드라이버 MOS 트랜지스터 N2 및 제 2 액세스 MOS 트랜지스터 N4에 공유되는 활성영역 2D1을 포함하는 영역(제 2 영역) 상에 커패시터 C2(제 2 커패시터)을 형성한 것에 대해, 본 실시예에 관한 SRAM에 있어서는, 상기 제 1 영역 상에 커패시터 C2(제 2 커패시터)를 형성하고, 상기 제 2 영역 상에 커패시터 C1(제 1 커패시터)을 형성하고 있다.
본 실시예에 있어서도, 상기한 구성에 의해, 실시예 3과 마찬가지로, 기억 노드 NA, NB에 각각 2개의 커패시터 C1, C2이 접속된다. 또한, 커패시터 C1, C2은, 인버터의 입출력 사이에 접속되기 때문에, 전술한 미러 효과를 기대할 수 있다. 따라서, 본 실시예에 있어서도, 메모리셀(1)의 중앙부의 면적을 효율적으로 사용하여, 소프트에러 내성을 향상시키기 위한, 용량이 큰 커패시터를 형성할 수 있다.
이때, 본 실시예에 있어서, 전술한 각 실시예와 같은 사항에 대해서는, 상세한 설명은 반복하지 않는다.
이상, 본 발명의 실시예에 관해 설명했지만, 전술한 각 실시예의 특징부분을 적절히 조합하는 것은, 당초부터 예정되어 있다. 본 발명을 상세하게 설명하고 나타내었지만, 이것은 단지 예시를 위한 것으로, 본 발명을 한정하는 것은 아니며, 발명의 정신 및 범위는 첨부의 특허청구범위에 의해서만 한정된다는 것이 명확하게 이해될 것이다.
본 발명에 따르면, 횡길이형 셀(3분할된 웰이 워드선의 연장 방향으로 늘어서고, 비트선 방향보다도 워드선 방향으로 긴 메모리셀) 상에 있어서, 교대 접속된 1대의 커패시터를 기억 노드에 접속함으로써, 해당 커패시터에서 일정한 용량을 확보하여, 셀 면적의 확대를 억제하면서, SRAM(반도체 기억장치)의 소프트에러 내성을 향상시킬 수 있다.
도 1은 본 발명의 실시예 1에 관한 SRAM 메모리셀의 레이아웃 구성을 나타낸 도면이다.
도 2는 본 발명의 실시예 1에 관한 SRAM 메모리셀 상에 형성되는 커패시터의 하층 셀 플레이트의 레이아웃 구성을 나타낸 도면이다.
도 3은 본 발명의 실시예 1에 관한 SRAM 메모리셀 상에 형성되는 커패시터의 상층 셀 플레이트의 레이아웃 구성을 나타낸 도면이다.
도 4는 본 발명의 실시예 1에 관한 SRAM 메모리셀의 상층 금속배선을 나타낸 레이아웃도로서, 제 1 금속배선층의 레이아웃 구성을 나타낸 도면이다.
도 5는 본 발명의 실시예 1에 관한 SRAM 메모리셀의 상층 금속배선을 나타낸 레이아웃도로서, 제 2 금속배선층의 레이아웃 구성을 나타낸 도면이다.
도 6은 본 발명의 실시예 1에 관한 SRAM 메모리셀의 등가회로도이다.
도 7은 도 5에 있어서의 VI-VI 단면도이다.
도 8은 본 발명의 실시예 2에 관한 SRAM 메모리셀 상에 형성되는 커패시터의 하층 셀 플레이트의 레이아웃 구성을 나타낸 도면이다.
도 9는 본 발명의 실시예 2에 관한 SRAM 메모리셀 상에 형성되는 커패시터의 상층 셀 플레이트의 레이아웃 구성을 나타낸 도면이다.
도 10은 본 발명의 실시예 2에 관한 SRAM 메모리셀의 등가회로도이다.
도 11은 본 발명의 실시예 3에 관한 SRAM 메모리셀 상에 형성되는 커패시터의 상층 셀 플레이트의 레이아웃 구성을 나타낸 도면이다.
도 12는 본 발명의 실시예 3에 관한 SRAM 메모리셀의 상층 금속배선을 나타낸 레이아웃도로서, 제 1 금속배선층의 레이아웃 구성을 나타낸 도면이다.
도 13은 본 발명의 실시예 3에 관한 SRAM 메모리셀의 상층 금속배선을 나타낸 레이아웃도로서, 제 2 금속배선층의 레이아웃 구성을 나타낸 도면이다.
도 14는 본 발명의 실시예 3에 관한 SRAM 메모리셀의 등가회로도이다.
도 15는 도 13에 있어서의 XV-XV단면도이다.
도 16 내지 도 21은 본 발명의 실시예 3에 관한 SRAM 메모리셀의 제조공정의 제 1∼제 6 공정을 나타낸 단면도로서, 도 15에 대응하는 단면을 나타낸 도면이다.
도 22는 본 발명의 실시예 3에 관한 SRAM 메모리셀의 변형예를 나타낸 단면도로서, 도 15에 대응하는 단면을 나타낸 도면이다.
도 23은 본 발명의 실시예 4에 관한 SRAM 메모리셀의 레이아웃 구성을 나타낸 도면이다.
도 24는 본 발명의 실시예 4에 관한 SRAM 메모리셀의 상층 금속배선을 나타낸 레이아웃도로서, 제 1 금속배선층의 레이아웃 구성을 나타낸 도면이다.
도 25는 본 발명의 실시예 4에 관한 SRAM 메모리셀의 상층 금속배선을 나타낸 레이아웃도로서, 제 2 금속배선층의 레이아웃 구성을 나타낸 도면이다.
도 26은 본 발명의 실시예 5에 관한 SRAM 메모리셀 상에서, 커패시터의 상층 셀 플레이트의 더욱 상층에 형성되는 셀 플레이트를 나타낸 도면이다.
도 27은 본 발명의 실시예 5에 관한 SRAM 메모리셀의 등가회로도이다.
도 28은 도 26에 나타낸 SRAM 메모리셀이 집합한 상태를 나타낸 도면이다.
도 29는 본 발명의 실시예 6에 관한 SRAM 메모리셀 상에 형성되는 커패시터의 하층과 상층 셀 플레이트의 레이아웃 구성을 나타낸 도면이다.
도 30은 도 29에 있어서의, XXX-XXX 단면도이다.
도 31은 일반적인 풀 CMOS 셀(SRAM 메모리셀)의 등가회로도이다.
* 도면의 주요부분에 대한 부호의 설명 *
1: 메모리셀
2A∼2D(2A1∼3, 2B1∼2, 2C1∼2, 2D1∼3): 활성영역
3A∼3D: 폴리실리콘 배선 4A, 4B: 콘택홀(상하 셀 플레이트)
4C: 콘택홀(매립 배선) 5A∼5J: 매립 배선
6, 6A, 6B: 하층 셀 플레이트 7, 7A, 7B: 상층 셀 플레이트
6C, 7C: 도전막 8: 질화막
9, 11A, 11B: 층간절연막 10: 유전체막
12: 소자분리 절연막 12A: 반도체 기판
13A∼13G, 17A∼17G: 제 1층 금속 배선
14A∼14H, 18A∼18H: 비아홀
15A∼15E, 19A∼19C: 제 2층 금속 배선
16A∼16F, 20A∼20C: 비아홀 30A, 30C: 실리사이드막
50D, 50G: 경사부 60A, 60B, 70A, 70B: 돌출부
60D, 60G: 경사 에지부 61, 71: 콘택부
100, 300: P웰 영역 200: N웰 영역
500: 마진 영역 700: 셀 플레이트
N1: 제 1 드라이버 MOS 트랜지스터
N2: 제 2 드라이버 MOS 트랜지스터
N3: 제 1 액세스 MOS 트랜지스터
N4: 제 2 액세스 MOS 트랜지스터
P1: 제 1 로드 MOS 트랜지스터
P2: 제 2 로드 MOS 트랜지스터
C1, C2, C3, C4: 커패시터 WL: 워드선
BLl, BL2: 비트선 NA, NB: 기억 노드
Claims (14)
- 워드선과,상기 워드선의 연장 방향과 직교하는 방향으로 연장되는 비트선과,상기 비트선의 연장 방향보다도 상기 워드선의 연장 방향으로 긴 메모리셀을 구비하고,상기 메모리셀은,상기 워드선의 연장 방향으로 늘어서는 제 1 도전형의 제 1 웰 영역, 제 2 도전형의 제 2 웰 영역 및 제 1 도전형의 제 3 웰 영역과,상기 제 1 웰 영역 상에 형성된 제 1 드라이버 MOS(Metal Oxide Semiconductor) 트랜지스터와 제 1 액세스 MOS 트랜지스터와,상기 제 2 웰 영역 상에 형성된 제 1 및 제 2 로드 MOS 트랜지스터와,상기 제 3 웰 영역 상에 형성된 제 2 드라이버 MOS 트랜지스터와 제 2 액세스 MOS 트랜지스터와,상기 제 1 및 제 2 드라이버 MOS 트랜지스터, 상기 제 1 및 제 2 액세스 MOS 트랜지스터 및 상기 제 1 및 제 2 로드 MOS 트랜지스터를 덮는 층간절연막 내에 형성되고, 상기 제 1 드라이버 MOS 트랜지스터, 상기 제 1 액세스 MOS 트랜지스터 및 상기 제 1 로드 MOS 트랜지스터의 활성영역과, 상기 제 2 드라이버 MOS 트랜지스터 및 상기 제 2 로드 MOS 트랜지스터의 게이트 전극을 접속하는 제 1 국소배선과,상기 층간절연막 내에 형성되고, 상기 제 2 드라이버 MOS 트랜지스터, 상기 제 2 액세스 MOS 트랜지스터 및 상기 제 2 로드 MOS 트랜지스터의 활성영역과, 상기 제 1 드라이버 MOS 트랜지스터 및 상기 제 1 로드 MOS 트랜지스터의 게이트 전극을 접속하는 제 2 국소배선과,상기 층간절연막 상에 간격을 두고 형성된 제 1 및 제 2 하층 플레이트와,상기 제 1 및 제 2 하층 플레이트 상에 각각 유전체막을 거쳐 형성되고, 해당 제 1 및 제 2 하층 플레이트 사이에서 각각 제 1 및 제 2 커패시터를 형성하는 제 1 및 제 2 상층 플레이트를 갖고,상기 제 2 상층 플레이트 및 상기 제 1 하층 플레이트 사이와, 상기 제 1 상층 플레이트 및 상기 제 2 하층 플레이트 사이는, 각각 상기 유전체막에 형성된 제 1 및 제 2 콘택홀을 거쳐 접속되며, 해당 제 1 및 제 2 콘택홀은, 각각 제 1 및 제 2 국소배선 상에 형성되는 것을 특징으로 하는 반도체 기억장치.
- 제 1항에 있어서,상기 반도체 기억장치는, 상기 제 1 및 제 2 상층 플레이트보다도 상층에, 유전체막을 거쳐 제 3 상층 플레이트를 더 구비하고,상기 제 3 상층 플레이트는, 접지선 또는 전원선과 접속되어 있는 것을 특징으로 하는 반도체 기억장치.
- 제 1항에 있어서,상기 제 2 국소배선은, 상기 제 1 드라이버 MOS 트랜지스터 및 상기 제 1 로드 MOS 트랜지스터의 게이트 전극이 되는 제 1 도전층과 전기적으로 접속되고, 상기 층간절연막 상에서, 상기 제 1 도전층과 이루는 각도가 둔각이 되도록 제 1 도전층의 길이방향과 교차하는 방향으로 연장되는 경사부를 갖고,상기 제 1 국소배선은, 상기 제 2 드라이버 MOS 트랜지스터 및 상기 제 2 로드 MOS 트랜지스터의 게이트 전극이 되는 제 2 도전층과 전기적으로 접속되고, 상기 층간절연막 상에서, 상기 제 2 도전층과 이루는 각도가 둔각이 되도록 제 2 도전층의 길이방향과 교차하는 방향으로 연장되는 경사부를 갖는 것을 특징으로 하는 반도체 기억장치.
- 제 1항에 있어서,상기 제 1 및 제 2 하층 플레이트는, 각각 상기 제 1 및 제 2 국소배선을 덮도록 형성된 것을 특징으로 하는 반도체 기억장치.
- 제 1항에 있어서,상기 제 1 및 제 2 국소배선은 상기 층간절연막 내에 매립된 매립 배선이고,상기 제 1 및 제 2 하층 플레이트는, 각각 상기 제 1 및 제 2 국소배선 상에 이르며,상기 매립 배선은 상기 제 1 및 제 2 하층 플레이트보다도 두꺼운 것을 특징으로 하는 반도체 기억장치.
- 제 1항에 있어서,상기 제 1 및 제 2 국소배선은 상기 층간절연막 내에 매립된 매립 배선이며,상기 제 1 및 제 2 국소배선의 표면과 접촉하도록 상기 제 1 및 제 2 국소배선 상에 상기 제 1 및 제 2 하층 플레이트를 연장시킨 것을 특징으로 하는 반도체 기억장치.
- 제 1항에 있어서,상기 제 1 드라이버 MOS 트랜지스터의 게이트 전극 및 상기 제 1 드라이버 MOS 트랜지스터 및 상기 제 1 액세스 MOS 트랜지스터에 공통인 활성영역과, 상기 제 2 드라이버 MOS 트랜지스터의 게이트 전극 및 상기 제 2 드라이버 MOS 트랜지스터 및 상기 제 2 액세스 MOS 트랜지스터에 공통인 활성영역의 어느 한쪽을 포함하는 영역 상에 상기 제 1 커패시터를 형성하고, 다른쪽을 포함하는 영역 상에 상기 제 2 커패시터를 형성한 것을 특징으로 하는 반도체 기억장치.
- 제 1항에 있어서,상기 비트선을 상기 워드선보다도 하층에 배치한 것을 특징으로 하는 반도체 기억장치.
- 워드선과,상기 워드선의 연장 방향과 직교하는 방향으로 연장되는 비트선과,상기 비트선의 연장 방향보다도 상기 워드선의 연장 방향으로 긴 메모리셀을 구비하고,상기 메모리셀은,상기 워드선의 연장 방향으로 늘어서는 제 1 도전형의 제 1 웰 영역, 제 2 도전형의 제 2 웰 영역 및 제 1 도전형의 제 3 웰 영역과,상기 제 1 웰 영역 상에 형성된 제 1 드라이버 MOS(Meta1 Oxide Semiconductor) 트랜지스터와 제 1 액세스 MOS 트랜지스터와,상기 제 2 웰 영역 상에 형성된 제 1 및 제 2 로드 MOS 트랜지스터와,상기 제 3 웰 영역 상에 형성된 제 2 드라이버 MOS 트랜지스터와 제 2 액세스 MOS 트랜지스터와,상기 제 1 및 제 2 드라이버 MOS 트랜지스터, 상기 제 1 및 제 2 액세스 MOS 트랜지스터 및 상기 제 1 및 제 2 로드 MOS 트랜지스터를 덮는 층간절연막 내에 형성되고, 상기 제 1 드라이버 MOS 트랜지스터, 상기 제 1 액세스 MOS 트랜지스터 및 상기 제 1 로드 MOS 트랜지스터의 활성영역과, 상기 제 2 드라이버 MOS 트랜지스터 및 상기 제 2 로드 MOS 트랜지스터의 게이트 전극을 접속하고, 상기 층간절연막 상에서, 상기 제 2 드라이버 MOS 트랜지스터 및 상기 제 2 로드 MOS 트랜지스터의 게이트 전극으로 이루어진 도전층과 이루는 각도가 둔각이 되도록 상기 도전층의 길이방향과 교차하는 방향으로 연장되는 경사부를 갖는 제 1 국소배선과,상기 층간절연막 내에 형성되고, 상기 제 2 드라이버 MOS 트랜지스터, 상기 제 2 액세스 MOS 트랜지스터 및 상기 제 2 로드 MOS 트랜지스터의 활성영역과, 상기 제 1 드라이버 MOS 트랜지스터 및 상기 제 1 로드 MOS 트랜지스터의 게이트 전극을 접속하고, 상기 층간절연막 상에서, 상기 제 1 드라이버 MOS 트랜지스터 및 상기 제 1 로드 MOS 트랜지스터의 게이트 전극으로 이루어진 다른 도전층과 이루는 각도가 둔각이 되도록 상기 다른 도전층의 길이방향과 교차하는 방향으로 연장되는 경사부를 갖는 제 2 국소배선과,상기 층간절연막 상에 간격을 두고 형성되고, 각각 상기 제 1 및 제 2 국소배선의 경사부를 덮도록 형성되며, 상기 경사부를 따라 연장되는 경사 에지부를 갖는 제 1 및 제 2 하층 플레이트와,상기 제 1 및 제 2 하층 플레이트 상에 각각 유전체막을 거쳐 형성되고, 해당 제 1 및 제 2 하층 플레이트 사이에서 각각 제 1 및 제 2 커패시터를 형성하는 상층 플레이트를 갖는 것을 특징으로 하는 반도체 기억장치.
- 제 9항에 있어서,상기 제 1 및 제 2 국소배선은 상기 층간절연막 내에 매립된 매립 배선이고,상기 제 1 및 제 2 하층 플레이트는, 각각 상기 제 1 및 제 2 국소배선 상에 이르며,상기 매립 배선은 상기 제 1 및 제 2 하층 플레이트보다도 두꺼운 것을 특징으로 하는 반도체 기억장치.
- 제 9항에 있어서,상기 제 1 및 제 2 국소배선은 상기 층간절연막 내에 매립된 매립 배선이며,상기 제 1 및 제 2 국소배선의 표면과 접촉하도록 상기 제 1 및 제 2 국소배선 상에 상기 제 1 및 제 2 하층 플레이트를 연장시킨 것을 특징으로 하는 반도체 기억장치.
- 제 9항에 있어서,상기 제 1 드라이버 MOS 트랜지스터의 게이트 전극 및 상기 제 1 드라이버 MOS 트랜지스터 및 상기 제 1 액세스 MOS 트랜지스터에 공통인 활성영역과, 상기 제 2 드라이버 MOS 트랜지스터의 게이트 전극 및 상기 제 2 드라이버 MOS 트랜지스터 및 상기 제 2 액세스 MOS 트랜지스터에 공통인 활성영역의 어느 한쪽을 포함하는 영역 상에 상기 제 1 커패시터를 형성하고, 다른쪽을 포함하는 영역 상에 상기 제 2 커패시터를 형성한 것을 특징으로 하는 반도체 기억장치.
- 제 9항에 있어서,상기 비트선을 상기 워드선보다도 하층에 배치한 것을 특징으로 하는 반도체 기억장치.
- 제 1 도전형의 제 1 웰 영역에 형성된 제 1 드라이버 MOS 트랜지스터와 제 1 액세스 MOS 트랜지스터와, 제 2 도전형의 제 2 웰 영역에 형성된 제 1 및 제 2 로드 MOS 트랜지스터와, 제 1 도전형의 제 3 웰 영역에 형성된 제 2 드라이버 MOS 트랜지스터와 제 2 액세스 MOS 트랜지스터를 갖는 메모리셀을 구비하고,상기 메모리셀은,상기 제 1 및 제 2 드라이버 MOS 트랜지스터, 상기 제 1 및 제 2 액세스 MOS 트랜지스터 및 상기 제 1 및 제 2 로드 MOS 트랜지스터를 덮는 층간절연막 내에 형성되고, 상기 제 1 드라이버 MOS 트랜지스터, 상기 제 1 액세스 MOS 트랜지스터 및 상기 제 1 로드 MOS 트랜지스터의 활성영역과, 상기 제 2 드라이버 MOS 트랜지스터 및 상기 제 2 로드 MOS 트랜지스터의 게이트 전극을 접속하는 제 1 국소배선과,상기 층간절연막 내에 형성되고, 상기 제 2 드라이버 MOS 트랜지스터, 상기 제 2 액세스 MOS 트랜지스터 및 상기 제 2 로드 MOS 트랜지스터의 활성영역과, 상기 제 1 드라이버 MOS 트랜지스터 및 상기 제 1 로드 MOS 트랜지스터의 게이트 전극을 접속하는 제 2 국소배선과,상기 층간절연막 상에 설치되고, 상기 제 1 국소배선과 상기 제 2 국소배선에 접속된 제 1 커패시터와,상기 층간절연막 상에 설치되고, 상기 제 2 국소배선과 상기 제 1 국소배선에 접속된 제 2 커패시터를 갖고,상기 제 1 및 제 2 커패시터보다도 상층에 워드선, 비트선, 접지선 및 전원선을 더 구비한 것을 특징으로 하는 반도체 기억장치.
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