CN109841244A - 抗单粒子翻转的静态随机存取存储器单元 - Google Patents

Abstract

本发明涉及一种抗单粒子翻转的静态随机存取存储器单元，包括存储单元本体和加固电路，存储单元本体包括第一反相器、第二反相器、第一传输管和第二传输管，加固电路包括电容和第一传输门，第一反相器的输入端连接第一传输管的第一端和第二反相器的输出端，第一反相器的输出端连接第二反相器的输入端，第二反相器的输入端连接第二传输管的第一端，第一传输管的第二端连接第一位线，第三端连接第一字线，第二传输管的第二端连接第二位线，第三端连接第一字线，电容的第一端连接第一反相器的输入端，电容的第二端连接第一传输门的第一端，第一传输门的第二端连接第二反相器的输入端，第三端连接第二字线。对存储器单元的读写速度没有影响。

Description

抗单粒子翻转的静态随机存取存储器单元

技术领域

本发明涉及半导体制作领域，特别是涉及一种抗单粒子翻转的静态随机存取存储器单元。

背景技术

为了满足数字系统性能的需求，处理器会将经常用到的数据和指令存放在离它很近的高速片上存储器中，也就是“高速缓冲存储器”中。高速缓存是介于中央处理器和主存储器之间的高速小容量存储器。不同级别的高速缓存都是由静态随机存取存储器(staticrandom access memory，SRAM)构成，面积和成本的限制使得其容量比较小，但速度比主存高得多，接近于CPU的速度。在现代的高性能处理器和片上系统(SoC)应用中，需要更多的片上存储器来满足性能和吞吐量的需求。对于一个SoC芯片，大部分面积都被SRAM占据，用于存储数据和程序指令，SRAM已成为数字系统中最常见的元件。

随着半导体工艺节点的不断缩小，SRAM的性能、存储容量和工作频率等不断提高，工作电压和寄生电容的减小也会导致SRAM面临越来越严重的软错误失效风险。当SRAM工作在辐射环境中时，辐射环境释放的各种高能粒子，如空间中的高能重离子和质子、地球大气层中子或者封装材料释放的α粒子，入射到存储单元的敏感节点，通过直接或间接电离产生大量的电荷。电离感应电荷在反偏PN结强电场作用下被收集，当收集电荷量超过临界电荷时，电荷收集形成的尖峰瞬态电流脉冲会导致存储状态发生翻转，即单粒子翻转(singleevent upset,SEU)，造成SRAM存储软错误。

抗SEU加固的SRAM的设计对于开发适合空间应用的电子系统意义重大。为了提高SRAM抗单粒子翻转性能，传统的加固方法包括采用冗余的电路设计(DICE、TMR等)和系统级加固(EDAC等)，但这些加固措施的共同缺点是电路逻辑结构复杂，同时带来额外的面积和功耗开销，极大影响了静态随机存取存储器单元的读写速度。

发明内容

基于此，有必要针对传统的静态随机存取存储器单元采用传统的加固方法影响存储器单元读写速度的问题，提供一种不影响读写速度的静态随机存取存储器单元和存储器。

一种抗单粒子翻转的静态随机存取存储器单元，包括存储单元本体和加固电路，所述存储单元本体包括第一反相器、第二反相器、第一传输管和第二传输管，所述加固电路包括电容和第一传输门，所述第一反相器的输入端和所述第二反相器的输入端连接电源端，所述第一反相器的输出端和所述第二反相器的输出端接地，所述第一反相器的输入端连接所述第二反相器的输出端，所述第一反相器的输出端连接所述第二反相器的输入端，所述第一反相器的输入端连接所述第一传输管的第一端，所述第二反相器的输入端连接所述第二传输管的第一端，所述第一传输管的第二端连接第一位线，所述第一传输管的第三端连接第一字线，所述第二传输管的第二端连接第二位线，所述第二传输管的第三端连接第一字线，所述电容的第一端通过第一存储节点连接所述第一反相器的输入端，所述电容的第二端连接所述第一传输门的第一端，所述第一传输门的第二端通过第二存储节点连接所述第二反相器的输入端，所述第一传输门的第三端连接第二字线。

上述抗单粒子翻转的静态随机存取存储器单元，将电容和第一传输门通过第一传输门接入第一存储节点和第二存储节点之间，第一传输门开启受字线信号第一字线控制，当字线开启时(第一字线为高电平，第二字线为低电平)，电容与第一传输管关闭，电容没有接入存储节点，这时候存储单元工作在普通的模式，当字线关闭时(第一字线为低电平，第二字线为高电平)，存储节点之间的电容与第一传输管开启，存储单元工作在有耦合电容的模式，当其中一个存储节点被高能粒子击中后，产生尖峰瞬态电流使得其中一个存储节点的电压发生跳变，另一个存储节点的电压受电容的影响也发生同一方向的跳变，从而使存储单元无法发生翻转，利用第一传输门控制电容的接入，使得额外加入的电容对存储器单元的读写速度没有影响。

附图说明

图1为一实施例中抗单粒子翻转的静态随机存取存储器单元结构图；

图2为另一实施例中抗单粒子翻转的静态随机存取存储器单元结构图；

图3为一实施例中抗单粒子翻转的静态随机存取存储器单元版图结构示意图；

图4为一实施例中普通六管SRAM存储单元的单粒子翻转仿真结果示意图；

图5为一实施例中加固SRAM存储单元的单粒子翻转仿真结果示意图。

具体实施方式

在一个实施例中，如图1所示，一种抗单粒子翻转的静态随机存取存储器单元，包括存储单元本体和加固电路，存储单元本体包括第一反相器110、第二反相器120、第一传输管M5和第二传输管M6，加固电路包括电容M7和第一传输门M8，第一反相器110的输入端和第二反相器120的输入端连接电源端，第一反相器110的输出端和第二反相器120的输出端接地，第一反相器110的输入端连接第二反相器120的输出端，第一反相器110的输出端连接第二反相器120的输入端，第一反相器110的输入端连接第一传输管M5的第一端，第二反相器120的输入端连接第二传输管M6的第一端，第一传输管M5的第二端连接第一位线BL，第一传输管M5的第三端连接第一字线WL，第二传输管M6的第二端连接第二位线BLN，第二传输管M6的第三端连接第一字线WL，电容M7的第一端通过第一存储节点Q连接第一反相器110的输入端，电容M7的第二端连接第一传输门M8的第一端，第一传输门M8的第二端通过第二存储节点QN连接第二反相器120的输入端，第一传输门M8的第三端连接第二字线WLN。

具体地，第一传输管M5和第二传输管M6为MOS管，对应地，第一传输管M5和第二传输管M6的第一端对应于MOS管的源极，第一传输管M5和第二传输管M6的第二端对应于MOS管的漏极，第一传输管M5和第二传输管M6的第三端对应于MOS管的栅极。

在本实施例中，将电容M7和第一传输门M8通过第一传输门M8接入第一存储节点Q和第二存储节点QN之间，第一传输门M8开启受字线信号WL控制，当字线开启时(第一字线WL为高电平，第二字线WLN为低电平)，电容M7与第一传输管M5关闭，电容M7没有接入存储节点，这时候存储单元工作在普通的模式，当字线关闭时(第一字线WL为低电平，第二字线WLN为高电平)，存储节点之间的电容M7与第一传输管M5开启，存储单元工作在有耦合电容M7的模式，当其中一个存储节点被高能粒子击中后，产生尖峰瞬态电流使得其中一个存储节点的电压发生跳变，另一个存储节点的电压受电容M7的影响也发生同一方向的跳变，从而使存储单元无法发生翻转，利用第一传输门M8控制电容M7的接入，同时也解决了在两个存储节点间引入电容M7会大大增加存储单元的读写时间的问题，使得额外加入的电容M7对存储器单元的读写速度没有影响。

在一个实施例中，第一反相器110包括第一驱动NMOS晶体管M1和第一负载PMOS晶体管M3，第一驱动NMOS晶体管M1的源极接地，第一驱动NMOS晶体管M1的漏极和第一负载PMOS晶体管M3的漏极连接作为第一反相器110的输入端和第一MOS传输管的源极，并通过第一存储节点Q连接第二反相器120的输出端，第一驱动NMOS晶体管M1的栅极和第一负载PMOS晶体管M3的栅极连接作为第一反相器110的输出端，并通过第二存储节点QN连接第二反相器120的输入端。

在一个实施例中，第二反相器120包括第二驱动NMOS晶体管M2和第二负载PMOS晶体管M4，第二驱动NMOS晶体管M2的源极接地，第二驱动NMOS晶体管M2的漏极和第二负载PMOS晶体管M4的漏极连接作为第二反相器120的输入端和第二MOS传输管的源极，并通过第二存储节点QN连接第一反相器110的输出端，第二驱动NMOS晶体管M2的栅极和第二负载PMOS晶体管M4的栅极连接作为第二反相器120的输出端，并通过第一存储节点Q连接第一反相器110的输入端。

具体地，第一反相器110和第二反相器120构成交叉耦合的锁存器，该锁存器连接在电源端和接地之间。

在一个实施例中，电容M7为密勒电容或MIM电容。

具体地，为了达到加固效果，需要用到一个比较大的电容，但对电容值的精度要求不高，可用密勒电容或MIM电容，为了保证较大的电容值同时节省面积，该密勒电容为MOS电容，另外出于节省面积的考虑MOS电容比MIM电容更优，MOS电容不会明显增加器件面积，因此对电路芯片面积的影响较小，可以满足集成电路尺寸越来越小的要求。

进一步地，当密勒电容为MOS电容时，MOS电容的第一端通过第一存储节点Q连接第一驱动NMOS晶体管M1的漏极和第一负载PMOS晶体管M3的漏极，MOS电容的第二端连接第一传输门M8的一端。

在一个实施例中，如图2所示，抗单粒子翻转的静态随机存取存储器单元还包括第二传输门M9，第二传输门M9的第一端连接电容M7，第二传输门M9的第二端连接第二存储节点QN，第二传输门M9的第三端连接第二字线WLN。在一个实施例中，当第一传输门M8为NMOS管时，第二传输门M9为PMOS管，当第一传输门M8为PMOS管时，第二传输门M9为NMOS管。

具体地，MOS电容达到加固效果，传输门(第一传输门M8和第二传输门M9)是用来控制电容的接入，在本实施例中，所有MOS管，包括用作MOS电容的MOS管，在工艺上没有特殊要求，传输门连在SRAM的存储节点，而存储节点的电位是变化的，由于存储节点的电压不确定(Q或QN节点可能是高电平，也可能是低电平)，使用NMOS和PMOS构成的CMOS传输门比单一的NMOS管或PMOS管能更有效的传输高低电平，从而保证密勒电容在不同的存储状态下都能同样有效地接入电路，达到最佳的抗单粒子翻转的目的。

进一步地，第一传输门为NMOS管或PMOS管，第二传输门为PMOS管或NMOS管，当第一传输门M8为PMOS管时，第二传输门M9为NMOS管，PMOS管的漏极和NMOS管的源极连接作为MOS电容的第二端，PMOS管的源极通过第二存储节点QN连接第一负载PMOS晶体管M3的漏极和第二负载PMOS晶体管M4的漏极，PMOS管的栅极连接第一字线WL，NMOS管的漏极连接第一负载PMOS晶体管M3的漏极和第二负载PMOS晶体管M4的漏极的公共端，NMOS管的栅极连接第二字线WLN。

在一个较详细的实施例中，抗单粒子翻转的静态随机存取存储器单元包括存储单元本体和加固电路，存储单元本体包括第一反相器110、第二反相器120、第一MOS传输管M5和第二MOS传输管M6，加固电路包括电容M7、第一传输门M8和第二传输门M9，第一反相器110包括第一驱动NMOS晶体管M1和第一负载PMOS晶体管M3，第一驱动NMOS晶体管M1的源极接地，第一驱动NMOS晶体管M1的漏极和第一负载PMOS晶体管M3的漏极连接作为第一反相器110的输入端和第一MOS传输管M5的源极，并通过第一存储节点Q连接第二驱动NMOS晶体管M2的源极和第二负载PMOS晶体管M4的源极的公共端，第一驱动NMOS晶体管M1的栅极和第一负载PMOS晶体管M3的栅极连接作为第一反相器110的输出端，并通过第二存储节点QN连接第二驱动NMOS晶体管M2的漏极和第二负载PMOS晶体管M4的漏极的公共端，第二反相器120包括第二驱动NMOS晶体管M2和第二负载PMOS晶体管M4，第二驱动NMOS晶体管M2的源极接地，第二驱动NMOS晶体管M2的漏极和第二负载PMOS晶体管M4的漏极连接作为第二反相器120的输入端和第二MOS传输管M6的源极，并通过第二存储节点QN连接第一驱动NMOS晶体管M1的栅极和第一负载PMOS晶体管M3的栅极的公共端，第二驱动NMOS晶体管M2的栅极和第二负载PMOS晶体管M4的栅极连接作为第二反相器120的输出端，并通过第一存储节点Q连接第一驱动NMOS晶体管M1的漏极和第一负载PMOS晶体管M3的漏极的公共端，电容的第一端通过第一存储节点Q连接第一驱动NMOS晶体管M1的漏极和第一负载PMOS晶体管M3的漏极，电容的第二端连接第一传输门M8的一端，第一传输门M8为PMOS管时，第二传输门M9为NMOS管，PMOS管的漏极和NMOS管的源极连接作为MOS电容的第二端，PMOS管的源极通过第二存储节点QN连接第一负载PMOS晶体管M3的漏极和第二负载PMOS晶体管M4的漏极，PMOS管的栅极连接第一字线WL，NMOS管的漏极连接第一负载PMOS晶体管M3的漏极和第二负载PMOS晶体管M4的漏极的公共端，NMOS管的栅极连接第二字线WLN。

在一个实施例中，如图3所示，为该电路的一种可能的版图实现。

存储器单元的工作原理为：M1和M2为NMOS下拉管，M3和M4为PMOS上拉管，M5和M6为NMOS传输管，M1/M3、M2/M4构成的两个反相器交叉耦合形成双稳态触发器，存在两种稳定的状态分别对应于两种不同的存储状态。存储信息以电压的形式保存在Q和QN两个存储节点。当第一字线WL为高电平时，M5和M6导通，存储器处于读写状态，此时，第一位线BL和第二位线BLN可以分别读取存储在Q和QN节点的数据(读状态)，或将第一位线BL和第二位线BLN的数据分别写入Q和QN节点(写状态)。第一字线WL为低电平时，M5和M6截止，存储器处于数据保持状态。在保持状态下，如果存储单元存储“0”，即Q为高电平，QN为低电平，则晶体管M2和M3导通，M1和M4截止。如果存储单元存储“0”，即Q为低电平，QN为高电平，则晶体管M1和M4导通，M2和M3截止。电容M7和第一传输门M8通过第一传输门M8接入Q和QN节点之间，M8开启受字线信号WL控制，当字线开启时(第一字线WL为高电平，第二字线WLN为低电平)，电容M7与M5关闭，电容M7没有接入存储节点，这时候存储单元工作在普通的模式，当字线关闭时(第一字线WL为低电平，第二字线WLN为高电平)，存储节点之间的电容M7与第一传输管M5开启，存储单元工作在有耦合电容M7的模式，当其中一个存储节点被高能粒子击中后，产生尖峰瞬态电流使得其中一个存储节点的电压发生跳变，另一个存储节点的电压受电容M7的影响也发生同一方向的跳变，从而使存储单元无法发生翻转，利用第一传输门M8控制电容M7的接入，同时也解决了在两个存储节点间引入电容M7会大大增加存储单元的读写时间的问题，使得额外加入的电容M7对存储器单元的读写速度没有影响。解决了传统技术中，在SRAM存储单元的存储节点加延时元件，如电阻、电容等避免了单粒子翻转，但是存在很多弊端，比如解决当前的抗单粒子翻转存储单元存在的多晶电阻难控制不可靠、工艺复杂、读写速度慢、电路结构复杂的问题。

图4和图5分别显示了普通六管单元和本实施例中的单粒子翻转仿真结果。状态A表示第一字线WL为高电平，存储单元正常写入数据，状态B表示保持状态下单粒子入射，导致存储状态翻转，状态C表示第一字线WL为高电平，存储单元正常写入数据，状态D表示保持状态下单粒子入射，不会导致存储状态翻转，即高能粒子入射导致的存储节点电压瞬态变化会导致普通六管单元存储数据的翻转，但不会导致加固电路的单粒子翻转。

上述抗单粒子翻转的静态随机存取存储器单元，密勒电容或MIM电容可有效地抑制单粒子翻转，利用第一传输门M8和第二传输门M9控制密勒电容的接入，使得额外加入的耦合电容对存储器的读写速度几乎无影响，利用MOS电容取代多晶电阻作为延时反馈元件，避免了多晶电阻的缺点，该技术方案可以基于不同的工艺实现，包括体硅工艺和SOI(Silicon-On-Insulator，绝缘衬底上的硅)工艺，由于SOI工艺天然的抗单粒子效应的优势，使用SOI工艺实现时可以得到更好的加固效果。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (7)

1.一种抗单粒子翻转的静态随机存取存储器单元，其特征在于，包括存储单元本体和加固电路，所述存储单元本体包括第一反相器、第二反相器、第一传输管和第二传输管，所述加固电路包括电容和第一传输门，所述第一反相器的输入端和所述第二反相器的输入端连接电源端，所述第一反相器的输出端和所述第二反相器的输出端接地，所述第一反相器的输入端连接所述第二反相器的输出端，所述第一反相器的输出端连接所述第二反相器的输入端，所述第一反相器的输入端连接所述第一传输管的第一端，所述第二反相器的输入端连接所述第二传输管的第一端，所述第一传输管的第二端连接第一位线，所述第一传输管的第三端连接第一字线，所述第二传输管的第二端连接第二位线，所述第二传输管的第三端连接第一字线，所述电容的第一端通过第一存储节点连接所述第一反相器的输入端，所述电容的第二端连接所述第一传输门的第一端，所述第一传输门的第二端通过第二存储节点连接所述第二反相器的输入端，所述第一传输门的第三端连接第二字线。

2.根据权利要求1所述的抗单粒子翻转的静态随机存取存储器单元，其特征在于，所述第一反相器包括第一驱动NMOS晶体管和第一负载PMOS晶体管，所述第一驱动NMOS晶体管的源极接地，所述第一驱动NMOS晶体管的漏极和所述第一负载PMOS晶体管的漏极连接作为所述第一反相器的输入端和所述第一MOS传输管的源极，并通过所述第一存储节点连接所述第二反相器的输出端，所述第一驱动NMOS晶体管的栅极和所述第一负载PMOS晶体管的栅极连接作为所述第一反相器的输出端，并通过所述第二存储节点连接所述第二反相器的输入端。

3.根据权利要求1所述的抗单粒子翻转的静态随机存取存储器单元，其特征在于，所述第二反相器包括第二驱动NMOS晶体管和第二负载PMOS晶体管，所述第二驱动NMOS晶体管的源极接地，所述第二驱动NMOS晶体管的漏极和所述第二负载PMOS晶体管的漏极连接作为所述第二反相器的输入端和所述第二MOS传输管的源极，并通过所述第二存储节点连接所述第一反相器的输出端，所述第二驱动NMOS晶体管的栅极和所述第二负载PMOS晶体管的栅极连接作为所述第二反相器的输出端，并通过所述第一存储节点连接所述第一反相器的输入端。

4.根据权利要求1所述的抗单粒子翻转的静态随机存取存储器单元，其特征在于，所述电容为密勒电容或MIM电容。

5.根据权利要求1所述的抗单粒子翻转的静态随机存取存储器单元，其特征在于，还包括第二传输门，所述第二传输门的第一端连接所述电容，所述第二传输门的第二端连接所述第二存储节点，所述第二传输门的第三端连接字线WLN。

6.根据权利要求5所述的抗单粒子翻转的静态随机存取存储器单元，其特征在于，所述第一传输门为NMOS管或PMOS管，所述第二传输门为PMOS管或NMOS管。

7.根据权利要求1所述的抗单粒子翻转的静态随机存取存储器单元，其特征在于，所述第一传输管和所述第二传输管为MOS管。