JP2010517204A - デプレションモードｍｏｓｆｅｔ回路および応用 - Google Patents

Abstract

【課題】デプレションモードＭＯＳＦＥＴ回路を用いた集積回路（ＩＣ）設計を提供する。
【解決手段】静電放電保護回路（ＥＳＤ）、非反転ラッチおよびバッファ、ならびに１から３トランジスタスタティックランダムアクセスメモリセルを含むデプレションモードで動作するＭＯＳＦＥＴを用いた正論理回路、システム、および方法。これらの新しい回路は、エンハンスメントモードＭＯＳＦＥＴ技術を補完し、相補金属酸化膜半導体（ＣＭＯＳ）集積回路（ＩＣ）製品の実現を改善することを目的としている。
【選択図】図９

Description

本発明は、金属酸化膜半導体限界効果トランジスタ（ＭＯＳＦＥＴ）の分野、より具体的には、静電放電防止回路、ブール論理回路、バッファ回路、およびメモリ回路を含む電子回路のためのデプレションモードＭＯＳＦＥＴのシミュレーションおよび使用に関する。

金属酸化膜半導体限界効果トランジスタ（ＭＯＳＦＥＴ）技術は、１９５０年代に発明され、よく知られている。１９７０年から、使用の容易さ、低消費電流、および低生産コストのため、それは半導体業界において集積回路（ＩＣ）を生産するための標準的な技術となった。

最も単純な実装において、ＭＯＳＦＥＴは、ドレイン−ソース導電チャネル上に絶縁された制御ゲート端子を有し、通常シリコン基板上に作られた３端子スイッチである。導電チャネルに流れる電流は、ゲート端子に電圧を印加することによって通常制御される。単純なスイッチであるので、ＭＯＳＦＥＴは論理演算によく適している。主に、制御ゲートが導電チャネルから絶縁されているため、演算で非常に少ない電流を消費するので、それらは、また低電力アプリケーションにとって良い選択である。

ＭＯＳＦＥＴは、ふつうエンハンスメントモード（ｅｎｈａｎｃｅｍｅｎｔ−ｍｏｄｅ）およびデプレションモード（ｄｅｐｌｅｔｉｏｎ−ｍｏｄｅ）動作と呼ばれる２つの根本的に異なる方法で動作するように作られ得る。エンハンスメントモード動作では、ＭＯＳＦＥＴは、トランジスタを「オン」状態に切換えるため、ゲート端子に電圧が印加されない限り「オフ」状態にある。対照的に、デプレションモード動作では、ＭＯＳＦＥＴは「オン」状態にあり、トランジスタを「オフ」状態に切換えるため、ゲート端子に印加される電圧を要求する。

エンハンスメントモードで動作しているＭＯＳＦＥＴは、たいていエンハンスメント形ＭＯＳＦＥＴと称され、ＮチャネルまたはＰチャネルのどちらかになり得る。同様に、デプレションモードで動作しているＭＯＳＦＥＴは、たいていデプレション形ＭＯＳＦＥＴと称され、ＮチャネルまたはＰチャネルのどちらかになり得る。

３つの反対のデフォルトまたは初期状態のため、エンハンスメント形ＭＯＳＦＥＴの論理演算は、デプレション形ＭＯＳＦＥＴの論理演算と反対である。しかしながら、極性の違いを除いては、両方のＭＯＳＦＥＴの形は、すべての論理演算を実行する上で理論的に同等である。

ＭＯＳＦＥＴの伝達特性が、ドレインからソースに流れる電流（Ｉｄｓ）に対するゲート端子とソース端子との間の電圧（Ｖｇｓ）で図１に示される。

曲線１４２および１４４に示されるように、ゲート−ソース接合に電圧が印加された後だけ、ドレインとソースとの間のチャネルが導通するので、エンハンスメント形ＭＯＳＦＥＴは、使うことが簡易である。Ｎ形エンハンスメントＭＯＳＦＥＴは、Ｖｇｓがゼロのとき電流Ｉｄｓが流れずに最初オフであり、Ｖｇｓがより正になるのにつれてより導電的になり、曲線１４２に見られるように、より大きな電流Ｉｄｓがドレインからソースに流れることを許す。同様に、Ｐ形エンハンスメントＭＯＳＦＥＴは、Ｖｇｓがゼロのとき電流Ｉｄｓが流れず最初オフであり、ＶＧＳが負になるのにつれてより導電的になり、曲線１４４に見られるように、より大きな電流Ｉｄｓがドレインからソースに流れることを許す。

対照的に、曲線１１４および１１６に示されるように、デプレション形ＭＯＳＦＥＴは、２つの動作モードを有するものと考えられる。たとえば、Ｎ形デプレションデプレションＭＯＳＦＥＴ１１４は、ゲートにおけるバイアス電圧、Ｖｇｓ、がゼロまたは負のデプレションモードを有する。このモードでは、Ｎ形デプレションＭＯＳＦＥＴは、電圧がゼロのとき、「オン」であり、ドレインからソースに電流が流れることを許す。ゲートにおけるバイアス電圧、Ｖｇｓ、がより負になるにつれて、電流は減少し、ついには停止して、ＭＯＳＦＥＴは「オフ」になる。

Ｎ形デプレションＭＯＳＦＥＴの他のモードは、ゲートにおけるバイアス電圧、Ｖｇｓ、がゼロからより正に変化するとき、エンハンスメントモードである。ゼロ電圧において、大きな漏れ電流と考えられる電流が流れる。ゲートにおけるバイアス電圧、Ｖｇｓ、が増加されると、ちょうどＮ形エンハンスメントＭＯＳＦＥＴのようにドレイン−ソース電流が増加または高められる。

曲線１１４および１１６に示されるデプレション形ＭＯＳＦＥＴ動作は、エンハンスメント形ＭＯＳＦＥＴのシフトされたバージョンであるとも考えられる。たとえば、Ｎ形デプレションＭＯＳＦＥＴの曲線１１４は、ゲートにおけるバイアス電圧Ｖｇｓでのシフトを伴って、Ｎ形エンハンスメントＭＯＳＦＥＴの曲線１４２に類似している。この単純化した見方は、トランジスタの電位の適切な変更で、エンハンスメント形ＭＯＳＦＥＴとデプレション形ＭＯＳＦＥＴの両方に同じモデルが使用されることを許す。

デプレション形ＭＯＳＦＥＴをゲートバイアスシフトされたＮ形エンハンスメントＭＯＳＦＥＴとして扱うこの単純化した方法は、不利点を有する。この単純な取り扱いは、反対の論理を実装するために２種類ＭＯＳＦＥＴが用いられるという事実を見えなくする。すなわち、エンハンスメントＭＯＳＦＥＴはデフォルトで「オフ」であり、適切な入力により「オン」に切り替わり得るのに対し、デプレション形ＭＯＳＦＥＴは、適切な入力によりオフされるデフォルトスイッチにより「オン」として動作する。

残念ながら、デプレション形ＭＯＳＦＥＴのこの単純化した取り扱いが、スパイス（Ｓｉｍｕｌａｔｉｏｎ Ｐｒｏｇｒａｍ ｗｉｔｈ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｅｍｐｈａｓｉｓ：ＳＰＩＣＥ）に組み込まれてきたようである。スパイスは、元々バークレー大学のナーゲル（Ｎａｇｅｌ）とペダーソン（Ｐｅｄｅｒｓｏｎ）により開発され、１９７２年にパブリックドメインに公開された重要なツールである。そのときから、スパイスは集積回路の設計用に半導体業界で広く使われるようになった。

スパイスにおけるデプレションモードＭＯＳＦＥＴ論理回路のモデル化に対する試みは、ピン割り当てエラーまたはバグと思われる結果になった。このバグは、スパイスが一見するとデプレション形ＭＯＳＦＥＴのエンハンスメントモードの機能を良くシミュレートする事実によってさらに見えなくされる。

デプレション形ＭＯＳＦＥＴのために用いられる単純化したモデルの正味の影響は、ＩＣ設計におけるエンハンスメントモード論理の代償としてデプレションモード論理回路の軽視であった。エンハンスメントモードＭＯＳＦＥＴ論理が、たとえば、ＡＮＤまたはＯＲゲートなどの「正論理」ではなく、たとえばブールＮＡＮＤまたはＮＯＲゲートなどの「負論理」回路だけにしか用いられない。これは、大きな見過ごしである。

必要とされているのは、ソフトウェアがデプレション形ＭＯＳＦＥＴのデプレションモードまたは「正論理」の機能を正確に予測するために用いられるように、スパイスのピン割り当てバグを扱う方法である。そのような方法は、多くの重要な新しいデプレションモード回路のシミュレーションを許して、それらを新しい動作可能なＩＣ設計として認める。

関連出願の相互参照
本出願は、ダブリュ・リン（Ｗ．Ｌｉｎ）によって２００７年１月２４日に出願され「集積回路のための静電放電保護および防止」と題された暫定的な米国出願第６０／８８６，３６３号、ダブリュ・リンによって２００７年２月１３日に出願され「デプレション形ＭＯＳＦＥＴトランジスタを用いた論理回路」と題された暫定的な米国出願第６０／８８９，６１４号、ダブリュ・リンによって２００７年２月２２日に出願され「デプレション形ＭＯＳＦＥＴトランジスタを用いた論理回路」と題された暫定的な米国出願第６０／８９１，０５３号、ダブリュ・リンによって２００７年５月１２日に出願され「デプレション形ＭＯＳＦＥＴトランジスタを用いた論理回路」と題された暫定的な米国出願第６０／８９４，３３７号、ならびにダブリュ・リンによって２００７年１０月１７日に出願され「デプレション形ＭＯＳＦＥＴおよびその応用」と題された暫定的な米国出願第６０／９８０，５０６号に関し、その優先権を主張するものであり、その全内容および要旨は、これによって参照して全体的に併合されている。

発明の概要
簡潔に述べると、本発明は、ＭＯＳＦＥＴのデプレションモード動作のソフトウェアシミュレーションを扱うピン割り当て方法により可能となったデプレションモードＭＯＳＦＥＴ回路を用いた集積回路（ＩＣ）設計を提供する。

好適な実施形態では、そのＩＣ設計は、少なくとも１つのデプレションＭＯＳＦＥＴトランジスタを有するメモリ、バッファセルを有するスタティックランダムアクセスメモリデバイスを含む。

さらなる実施形態では、２トランジスタスタティックランダムアクセスメモリセルを形成する、エンハンスメントＭＯＳＦＥＴトランジスタを含む２トランジスタスタティックランダムアクセスメモリセルである。

またさらなる実施形態では、そのＩＣ設計は、１トランジスタ、１抵抗、非反転バッファで、Ｎ形エンハンスメントＭＯＳＦＥＴトランジスタをさらに追加することで、２トランジスタ、１抵抗、スタティックランダムアクセスメモリを形成するために用いられ得る。

もう一つの実施形態では、そのＩＣ設計は、２つの反対の形のデプレション形ＭＯＳＦＥＴを含む２トランジスタの非反転バッファである。Ｎ形エンハンスメントＭＯＳＦＥＴトランジスタの追加３トランジスタスタティックランダムアクセスメモリセルの形成。

他の実施形態では、そのＩＣ設計は、ＡＮＤブール論理回路、ＯＲブール論理回路、または混合ＡＮＤブール論理回路であり得る少なくとも２つのデプレションＭＯＳＦＥＴトランジスタを有する４トランジスタブール論理回路である。

さらなる他の実施形態では、そのＩＣ設計は、Ｎ形デプレションＭＯＳＦＥＴトランジスタおよびＰ形デプレションＭＯＳＦＥＴトランジスタを含む静電放電保護回路である。

本発明のこれらと他の特徴が、次の複数の図を参照することでより完全に理解されるであろう。

ＭＯＳＦＥＴの伝達特性を示す図である。 インバータ（従来技術）の回路図である。 デプレションＭＯＳＦＥＴを用いた非反転バッファの回路図である。 図３に示す非反転バッファの物理モデルを示す図である。 ダイオード（従来技術）を用いた基本的なＥＳＤ保護のための回路図である。 第１の好適な実施形態としてのデプレションＭＯＳＦＥＴを用いたＥＳＤ保護のための回路図である。 デプレションＭＯＳＦＥＴを用いた非反転バッファのための回路図である。 デプレションＭＯＳＦＥＴを用いたラッチの回路図である。 第２の好適な実施形態としての３Ｔ−ＳＲＡＭセルの回路図である。 デプレション形ＭＯＳＦＥＴを用いたＡＮＤ論理ゲートの回路図である。 デプレション形ＭＯＳＦＥＴを用いたＯＲ論理ゲートの回路図である。 基本的なマスタスレーブフリップフロップの回路図である。 Ｔ−ゲート（従来技術）の回路図である。 リセット入力を有するマスタスレーブフリップフロップの回路図である。 セット入力を有するマスタスレーブフリップフロップの回路図である。 Ｐ形デプレションＭＯＳＦＥＴおよび抵抗を用いた非反転バッファの回路図である。 Ｎ形デプレションＭＯＳＦＥＴおよび抵抗を用いた非反転バッファの回路図である。 Ｐ形デプレションＭＯＳＦＥＴおよび抵抗を用いたラッチの回路図である。 Ｎ形デプレションＭＯＳＦＥＴおよび抵抗を用いたラッチの回路図である。 他の実施形態としてのＮ形デプレションＭＯＳＦＥＴを用いた２Ｔ１Ｒ−ＳＲＡＭセルの回路図である。 他の実施形態としてのＰ形デプレションＭＯＳＦＥＴを用いた２Ｔ１Ｒ−ＳＲＡＭセルの回路図である。 Ｐ形デプレションＭＯＳＦＥＴを用いた逆方向バイアスされたダイオードの回路図である。 Ｎ形デプレションＭＯＳＦＥＴを用いた逆方向バイアスされたダイオードの回路図である。 １つのＰ形デプレションＭＯＳＦＥＴを用いた非反転バッファの回路図である。 １つのＮ形デプレションＭＯＳＦＥＴを用いた非反転バッファの回路図である。 １つのＰ形デプレションＭＯＳＦＥＴを用いたラッチの回路図である。 １つのＮ形デプレションＭＯＳＦＥＴを用いたラッチの回路図である。 他の実施形態としての１つのＮ形デプレションＭＯＳＦＥＴを用いた２Ｔ−ＳＲＡＭセルの回路図である。 他の実施形態としての１つのＰ形デプレションＭＯＳＦＥＴを用いた２Ｔ−ＳＲＡＭセルの回路図である。 エンハンスメントおよびデプレションＭＯＳＦＥＴの両方を用いた混合ＡＮＤ論理ゲート（／Ａ）Ｂの回路図である。 エンハンスメントおよびデプレションＭＯＳＦＥＴの両方を用いた混合ＯＲ論理ゲート（／Ａ）＋Ｂの回路図である。 スパイスモデルを検証するためのテスト回路＃１の回路図である。 ２Ｔ−ＳＲＡＭのラッチされていない状態を実証するためのテスト回路＃２の回路図である。

発明を実施するための最良の形態
ソースおよびドレインピンの定義に関してのＭＯＳＦＥＴ用のコンピュータシミュレーション技術には、根本的な難点がある。ＭＯＳＦＥＴの対称構造により、これらの２つのピンは実際問題として交換可能であり、ソースおよびドレインの名称についての定義はただの命名に過ぎず、実体的なものではない。しかしながら、これらの２つのピンは、コンピュータシミュレーションプログラムの中では計算が始まる前に正確に定義されなければならない。伝統的に、ＭＯＳＦＥＴのピンを定義するため、ＤＣ電圧または多数電流キャリア（ｍａｊｏｒｉｔｙ ｃｕｒｒｅｎｔ ｃａｒｒｉｅｒ）のどちらかを用いた２つの方法がある。電圧法では、より低いＤＣ電圧のピンがソースとして取り扱われ、より高いＤＣ電圧のピンがドレインとして取り扱われる。ソースおよびドレインを識別する他の伝統的な方法は、多数電流キャリアを供給するピンがソースとして評価される多数電流キャリアの概念を用いることである。これらの方法は、残念なことにどちらも完全ではない。

図２に示すように、Ｎ形エンハンスメントＭＯＳＦＥＴ１４２およびＰ形エンハンスメントＭＯＳＦＥＴ１４４で作られた伝統的なインバータ１１１を取り上げる。もし、電圧の概念がソースとドレインとを識別するために用いられるならば、Ｐ形ＭＯＳＦＥＴ１４４のソースが、Ｎ形ＭＯＳＦＥＴ１４２のドレインと、インバータ１１１の出力ピン１０８にも接続される。出力ピンが論理的にハイ（ｈｉｇｈ）になることを保証する方法はないので、ゲートにおける入力が論理的にロー（ｌｏｗ）のとき、これは問題を生じさせる。この問題を解決するため、上で述べたＤＣ電圧を用いたピン割り当ての方法がＮ形デバイスのみに適用され、Ｐ形デバイスに対してはピン割り当てが反転されなければならない。Ｐ形デバイスに対しては、より高いＤＣ電圧を有するピンがソースになり、より低いＤＣ電圧を伴うピンがドレインでなければならない。

この僅かな変更で、これらの電圧規則はエンハンスメント形ＭＯＳＦＥＴに用いられる。これが、スパイスプログラムがシミュレーションを実行する前にＭＯＳＦＥＴのピンを識別する方法である。スパイスの中では、デプレションＭＯＳＦＥＴはエンハンスメントＭＯＳＦＥＴの派生物として扱われているので、エンハンスメントＭＯＳＦＥＴおよびデプレションＭＯＳＦＥＴの両方に同じ電圧規則が用いられる。

もし、ソースとドレインを識別するため、代わりに多数電流キャリアの概念が用いられるならば、図２のインバータの例におけるＰ形ＭＯＳＦＥＴのソースは、Ｖｄｄ電源供給ピンに、そしてＮ形ＭＯＳＦＥＴのソースはグラウンドに接続される。両方のトランジスタのドレインは出力ピンとして互いに接続される。ソースとドレインピンを識別するため、多数電流キャリアを用いる方法は、より正確であり、エンハンスメントＭＯＳＦＥＴの動作をよく説明できる。残念ながら、多数電流キャリアを用いることは、デプレションモードＭＯＳＦＥＴ動作をシミュレートすることを妨げる。この制約は、Ｎ形デプレションＭＯＳＦＥＴが正の電力供給電圧端子Ｖｄｄに接続されるか、または、Ｐ形デプレションＭＯＳＦＥＴがグランド端子に接続されることを、ソフトウェアが妨げる結果であるが、実際のデプレションＭＯＳＦＥＴ動作では、これらの接続は作られる。

Ｎ形デプレションＭＯＳＦＥＴ１１４とＶｄｄピン１１０、Ｐ形デプレションＭＯＳＦＥＴ１１６とグランドピン１１２が接続されない実際的な理由は何もない。デプレションモードにおいて動作されるデプレション形ＭＯＳＦＥＴは、ゲートとソースとの間の接合に電圧が印加されるまで通常オンの単純なスイッチである。デプレション形ＭＯＳＦＥＴは、ドレインとソースとが何ボルトに接続されているのかはまったく気にしない。デプレションモードで動作されているデプレション形ＭＯＳＦＥＴにとって唯一問題になるのは、トランジスタに電圧を印加し、ドレインとソースとの間のチャネルをピンチオフ（ｐｉｎｃｈｉ ｏｆｆ）するゲートとソースとの間の接合と交差する電圧があるか否かである。ソースとドレインとの間のチャネルをピンチオフするため、Ｎ形デプレションＭＯＳＦＥＴ１１４のゲートは、ドレインとソースとの間のチャネルにおいて正電荷を誘導するため、ソースに対して負の電圧が必要である。Ｎ形デプレションＭＯＳＦＥＴ１１４が、系の中で最も高電圧となり得るＶｄｄ１１０に接続されるとき、Ｖｄｄピン１１０は、ゲートにおける電圧に対して最も高い負の電位差を生成してドレインとソースとの間のチャネルをピンチオフする。ピンチオフが最初に起きる場所のため、シミュレーション目的のためのＶｄｄ１１０に接続されるピンは、Ｎ形デプレションＭＯＳＦＥＴ１１４に対してはソースピンとして見なされる。

同様に、グランド１１２に接続されるＰ形デプレションモードＭＯＳＦＥＴ１１６については、ドレインとソースとの間のチャネルにおいて負電荷を誘導してチャネルをピンチオフするため、ゲートにおいてソースに対して正の電圧が必要とされる。グランド１１２は系の中で最も低電圧なので、ゲートにおける電圧に対して最も高い電位差を生成してＰ形デプレションＭＯＳＦＥＴ１１６のチャネルをピンチオフする。結果的に、ピンチオフが最初に起きる場所なので、グランド１１２はＰ形デプレションＭＯＳＦＥＴ１１６のソースとなるべきである。

ピンチオフがデプレションＭＯＳＦＥＴの出力状態を決定するので、デプレションＭＯＳＦＥＴの最もピンチオフするピンが、それゆえにデプレションＭＯＳＦＥＴのシミュレーションにとってのソースピンであると考えられる。同様に、エンハンスメントＭＯＳＦＥＴに対して、ドレインとソースとの間のチャネルに誘導された多数電流キャリアがエンハンスメントＭＯＳＦＥＴの出力状態を決定するので、最も誘導多数電流キャリアを生成したピンがエンハンスメントＭＯＳＦＥＴのソースになるはずである。

結論として、ＭＯＳＦＥＴのソースピンは、単純に最も多数電流キャリアまたはピンチオフを生成したピンである。ソースピンのこの定義は、すべての動作条件下のすべての種類のＭＯＳＦＥＴに対して正確で正しい結果を生成するものであり、ソースとドレインピンとを識別するためのコンピュータシミュレーションのための唯一の法則である。

残念ながら、現行のスパイスプログラムには、正論理の概念が欠けており、ソースとドレインを割り当てるためにエンハンスメントおよびデプレション形ＭＯＳＦＥＴの両方のピンに対して同じ電圧法を用いており、デプレションモードで動作されるデプレション形ＭＯＳＦＥＴに対するピン割り当ては、それゆえに正しくない。ピン割り当て問題は、次の例により説明され得る。

図３に示されるように、次の例は、スパイスプログラムが単純なバッファ回路がどのようにピンチオフし損なうかをフィリップスモデル（Ｐｈｉｌｉｐｓ ｍｏｄｅｌ）１１０２０ＭＯＳＦＥＴを用いて示す。このフィリップスモデルは、ＭＯＳＦＥＴを表現するために電位を用いるので、エンハンスメントとデプレションデバイスの違いはゲートにおける電位だけである。

図１に示されるように、Ｐ形デプレションＭＯＳＦＥＴ１１６に対して、デプレションデバイスに対するデプレションモード動作の境界は、ＶＧＳについて０からＶｄｄである。

スパイスプログラムは、Ｐ形トランジスタに対して、つねにソースピンをより高いＤＣ電圧ノードに割り当てるので、グランドピン１１２は、スパイスプログラムに対してドレインピンであり、ソースピンはまた出力ピン１０８でもある。ゲート入力１０６の電圧がグランド電位であるとき、ソース１０８の電圧は、グランド電位よりつねに高いので、ＶＧＳはつねに負となり、ＩＤＳＳ１０３よりも大きい電流がドレイン−ソースチャネルに流れる。しかしながら、ゲート入力１０６の電圧がＶｄｄのとき、ソース１０８の電圧は、ゲート入力１０６の電圧よりも決して高くならないので、ＶＧＳは正になり、ドレインとソースのチャネルを通じて流れる電流は、ＩＤＳＳ１０３よりも小さくなる。それにも関わらず、ピンチオフを生じるためにゲート入力１０６の電圧は、ソースの電圧よりもずっと高くなくてはならないので、スパイスプログラムは、ゲート入力１０６の電圧がグランド１１２とＶｄｄ１１０との間の範囲のとき、Ｐ形デプレションＭＯＳＦＥＴ１１６がピンチオフになることを決して許さない。しかしながら、ＶＧＳが高くなるにつれて、ドレイン−ソースチャネルを通じてより少ない電流が流れ、ソース１０８の電圧より高くなり、ＶＧＳを減少させる。結果的に、一旦、チャネルがピンチオフされるとソース１０８の電圧がＶｄｄ１１０になり、ＩＤＳＳ１０３の電流がチャネルに再び流れるので、スパイスプログラムにとって、ドレイン−ソースチャネルを完全にピンチオフさせることは不可能である。その結果、ＶＧＳはドレインとソースとの間のチャネルを完全にピンチオフするほど大きくならない。スパイスプログラムを用いてピンチオフを生じさせる唯一の方法は、ソース出力１０８の電圧がＶｄｄよりも決して高くならないことから、ゲート入力１０６の電圧をＶｄｄ１１０よりもずっと高く上げることである。

しかしながら、図３に示される回路の図４に示される物理的構造を考慮する。ゲート入力１０６の電圧がＶｄｄのとき、正の電位がゲート１０６とグランドピン１１２との間の接合にわたって現れる。ゲート入力１０６におけるこの正の電位は、グランドピン１１２付近のＰチャネルに大量の負の電荷を誘導する可能性があり、ピンの名前にも関わらず、ピンチオフを生じる。この例では、出力ピン１０８の電圧は、グランドピン１１２の電圧よりもつねに高いので、ゲート入力１０６とグランドピン１１２との間の電位差は、ゲート入力１０６と出力ピン１０８との間の電位差よりもつねに大きい。結果的に、ピンチオフは、つねにゲート入力１０６とグランドピン１１２との間の接合で最初に起きるはずである。残念なことに、これはスパイスプログラムが予測することではない。スパイスプログラムは、その代わりピンチオフがゲート入力１０６と出力ピン１０８との間で最初におきると予測する。結果的に、Ｐ形デプレションＭＯＳＦＥＴ１１６を用いてスパイスプログラムでピンチオフをシミュレートする唯一の方法は、ゲート入力１０６の電圧をＶｄｄ１１０よりもずっと高く上げることである。図４の図は、デプレション形ＭＯＳＦＥＴに対するスパイスプログラムの誤ったピン割り当てを説明する。

しかしながら、もし、ソースピンがピンチオフの生成に応じて割り当てられるのであれば、グランドピン１１２は、Ｐデプレション形ＭＯＳＦＥＴ１１６に対してスパイスの目的のために、ソースピンと名づけられるべきである。結果的に、ゲート入力１０６の電圧がグランド電位のとき、ゲート−ソース接合は電圧が印加されておらず、ＶＧＳ＝０であり、ドレイン−ソースチャネルは導通するので、ドレイン１０８の電圧はグランド電圧になる。しかしながら、ゲート入力１０６の電圧がＶｄｄ１１０のとき、ゲート−ソース接合は電圧が印加され、ＶＧＳは正になり、ドレイン−ソースチャネルはピンチオフとなり、ドレイン１０８の出力電圧はＶｄｄ１１０である。図３の回路は、非反転バッファとなる。

好適な実施形態において、図３の非反転バッファは、Ｐ形トランジスタであるデプレションＭＯＳＦＥＴトランジスタを含む。このデプレションＭＯＳＦＥＴトランジスタは、好適には、入力端子に連結されるゲート端子と、正の電圧供給源端子に連結される基板端子と、グランド端子に連結されるソース端子とを有する。その回路は、Ｐ形デプレションＭＯＳＦＥＴトランジスタのドレイン端子に連結された第１の端子を有する抵抗と、正の電圧供給源端子に連結された第２の端子とを有し、それによって、１トランジスタ、１抵抗、１非反転バッファを形成する。

ピン割り当ての問題が修正されるまで、エンジニアが通常の電圧範囲内においてデプレションモードで動作されるデプレション形ＭＯＳＦＥＴを用いてピンチオフを生成することをスパイスプログラムは決して許すことはないが、実際には、デプレション形ＭＯＳＦＥＴに対してピンチオフは容易に生成され得る。一旦、ピン割り当ての問題が特定されて修正されれば、我々は、デプレション形ＭＯＳＦＥＴに基づく正論理出力を生成する多数の新しい回路を開発することができ、ＭＯＳＦＥＴの開発は最終的に完了する。正論理に加え、デプレションＭＯＳＦＥＴは、ＭＯＳＦＥＴのための、静電放電被害からの完全な保護回路を生成することもできる。

本発明の好適な実施形態が、可能な限り、同様な要素には同様な番号を指定した添付の図面を参照して、これから詳細に説明される
複数の実施形態の様々な要素を相対的なスケールで表現するため、添付の図面においてあらゆる合理的な試みがなされたが、２次元の紙面ではつねにそれが可能ということではない。したがって、表現された実施形態中の様々な部分にわたる互いの関係を適切に表現し、合理的に簡易な方法で本発明を適切に説明するため、添付の図面では、ときには絶対的なスケールからずらすことが必要である。しかしながら、そのようなスケールのずれは、通常の知識を有する当業者であれば、十分に理解し了解しうることであり、開示された実施形態の使用可能性を制限するものではない。

静電放電（ＥＳＤ）保護
静電放電（ＥＳＤ）は、非常に被害を与える現象であり、ＩＣ、とくに本質的に高い入力インピーダンスを有するＣＭＯＳ ＩＣ製品の信頼性に影響がある。ＥＳＤは、ＩＣに対して高い電位差を伴う望まれない帯電粒子が大きな電圧ノイズ（ｖｏｌｔａｇｅ ｓｐｉｋｅ）を生成し、ＩＣにとって永久的な被害を引き起こすのに十分な熱を発生するとき、ＩＣ製品の試験、ハンドリング（ｈａｎｄｌｉｎｇ）、出荷（ｓｈｉｐｍｅｎｔ）、こん包（ｐａｃｋａｇｉｎｇ）の間に起こり得る。ほとんどのＥＳＤは、ＩＣの内部で起き、被害が発生するまでは目立たないので、取り扱うことが困難な問題である。ＥＳＤの大きな電圧ノイズは、ふつう入力トランジスタのゲートにおいて発生するので、ＥＳＤは、通常、ＣＭＯＳ ＩＣの入力トランジスタのゲートの下の絶縁体を引き裂く。ＣＭＯＳトランジスタのゲートの下の絶縁体は、小さく薄く、微小な容量しかないので、少量の静電荷で高電圧ノイズが発生し得る。絶縁体は、ふつう熱をすぐ消散させない貧弱な熱伝導体であるので、ＣＭＯＳ ＩＣのゲート構造は、脆弱で被害を受け易い。この問題は、ＩＣの機能と同様にスピードを向上させるためにＣＭＯＳ ＩＣの物理的なサイズが小さくなるにつれて深刻になってきている。ＥＳＤによる被害からのＣＭＯＳ ＩＣデバイスの保護は、ＩＣ設計エンジニアにとって最も挑戦的な仕事である。

潜在的には、ＥＳＤの被害からＣＭＯＳ ＩＣを保護する最も実用的な解決策は、外部の帯電粒子がＣＭＯＳ ＩＣの入力トランジスタのゲートと残りの入力トランジスタとの間に電位差を生じさせないことである。それによって、入力トランジスタのゲートの下の被害を回避する。その代わり、ＥＳＤのエネルギーは、より丈夫なグランドおよび／または基板および／または電力供給線に向けられるはずである。

異なる場所の作業者の間の電位差から発生した電圧ノイズの問題を取り扱うための、一般的な解決法は、図５に示されるように、ＣＭＯＳ ＩＣのすべての入力リードにＥＳＤ電圧のノイズの振幅を制限する電圧クランプ回路を取り付けることである。作業者の指の帯電した油または油脂粒子は、負に帯電しており、負に帯電した粒子は、ＩＣが触れられたときＣＭＯＳ ＩＣのゲート上に負の電位を生成する。工場の第１の作業者の帯電粒子の電位が−Ｖ１であり、１万マイル離れた超高層ビルの３０階にあるアセンブリラインの第２の作業者の電位がより負の−Ｖ２であると仮定する。ＣＭＯＳ全体は浮いている（ｆｌｏａｔｅｄ）ので、第１の作業者によって触れられたのち、ＣＭＯＳ ＩＣのゲート、電源、グランド、および基板の電位はすべて−Ｖ１になる。第２の作業者の帯電粒子はより高い負の電位を有するので、第２の作業者によって触れられるとすぐに入力トランジスタのゲートに負の電圧ノイズが生じる。入力ピンはすでに電位−Ｖ１を有しているが、ＩＣは電源が入っていないので、第２の作業者によってピンが触れられる前、ＩＣ全体のどのピンの電圧もゼロである。第２の作業者によって入力ピンが触れられ、電位を等化する電流が生成されたのち、入力ピン１０６の電圧はさらに負になり、グランドクランプダイオード１０４が導通するので、ＥＳＤ電圧が−Ｖｆを下回ったのち基板および／またはグランド１１２の電圧は入力ピン１０６においてＥＳＤ電圧に従う。ここで、Ｖｆはダイオード１０４の順方向電圧である。入力１０６ならびにグランドおよび／または基板１１２の電圧の両方とも、電力供給電圧ノードＶｄｄ１１０の電圧がゼロにとどまっている間にさらに負になる。入力ピン１０６ならびにグランドおよび／または基板１１２の電圧の負の方向への上昇は、入力ピン１０６の電圧がＶｄｄクランプダイオード１０２を降伏へ至らせるとき最終的に止められる。入力ピン１０６に発生するＥＳＤ電圧ノイズの振幅は、それゆえにクランプダイオードの順方向電圧と逆方向降伏電圧との差の範囲内に制約され、第２の作業者の帯電粒子の電位がより負であるとき、ＥＳＤ電圧ノイズがＣＭＯＳ ＩＣの入力トランジスタのゲート１０８と電力供給線Ｖｄｄ１１０との間に生じる。もし、第２の作業者の帯電粒子の電位が何かの理由で正、または、第１の作業者よりも弱い負になるとすれば、正の電圧ノイズが代わりに形成され、保護ダイオードは、クランプダイオードの順方向電圧と逆方向降伏電圧との差の間と同じ範囲内で依然としてＥＳＤ電圧ノイズをクランプできる。しかしながら、正のＥＳＤ電圧ノイズが、代わりに入力トランジスタのゲート１０８とグランドおよび／または基板１１２との間に生じる。ゲートの下の絶縁体がこのクランプされた電圧ノイズを切り抜けられる限り、入力トランジスタのゲート１０８はどちらにしても保護される。

現在の解決法には２つの問題がある。第１に、降伏電圧が生じたのち、ＣＭＯＳ ＩＣの入力ピン１０６と電力供給線Ｖｄｄ１１０との間の電位差が、Ｖｄｄクランプダイオード１０２の降伏電圧に等しいと仮定される。しかしながら、電力供給線Ｖｄｄ１１０は多くのトランジスタと、おそらく大きなバイパスキャパシタにも接続されているので、実際には入力ピン１０６の電圧は、電力供給線Ｖｄｄ１１０の電圧よりもずっと速く上昇する。電力供給線Ｖｄｄ１１０は、本質的に入力トランジスタのゲート１０７よりもずっと大きな容量性の負荷を有するので、電力供給線Ｖｄｄ１１０の電圧の立ち上がり時間は、それゆえに入力ピン１０６の電圧の立ち上がり時間よりもずっと長く、ダイオードの降伏電圧を超える振幅を伴う電圧ノイズが生じて、余分な熱を生成し、入力トランジスタのゲート１０７の下の絶縁体に亀裂を生じさせる可能性がある。他の問題は、より小さなゲートがより大きな速い電圧ノイズを生じさせ、さらに速いクランプ回路を要求するため、ゲートのサイズが縮まるにつれ、それが入力ピン１０６の電圧をクランプするための定常的な苦戦（ｕｐｈｉｌｌ ｂａｔｔｌｅ）であることである。

入力トランジスタのゲートにおける抵抗が非常に高いので、現行のＥＳＤ保護技術の大きな問題は、それらのすべてが、帯電粒子がＣＭＯＳ ＩＣの入力トランジスタのゲートと残りの入力トランジスタとの間に電圧ノイズを生成することを許してしまうことである。単一の帯電粒子の動きでさえＣＭＯＳ ＩＣに被害を与える。ＥＳＤによる被害を回避するための正しい方法は、帯電粒子がＣＭＯＳ ＩＣの入力トランジスタのゲート１０７と残りの入力トランジスタとの間の電位差が形成することを防止することである。

２つのダイオード１０２および１０４は、ＣＭＯＳ ＩＣの入力回路に対する過電圧保護を提供するためだけにもともと設計された。Ｖｄｄクランプダイオード１０２の目的は、単純にハイ論理レベル入力の電圧が、電力供給電圧Ｖｄｄ１１０にダイオードの順方向電圧を加えたものを超えることを防止し、グランドクランプダイオード１０４の目的は、単純にロー論理入力レベルが、ダイオードの順方向電圧の負よりもさらに負に降下することを防止することである。２つのダイオードを用いた現行のＥＳＤ保護技術は、実際には過電圧保護の偶然的な副産物である。

ＥＳＤ保護のための改善された戦略は、ＣＭＯＳ ＩＣの電源が入っていないとき、ＣＭＯＳ ＩＣのすべての入力ピンと内部回路との間に電位差が無いことを保証するため、ＣＭＯＳ ＩＣのすべての入力ピン１０６を保護短絡回路接続（ｐｒｏｔｅｃｔｉｖｅ ｓｈｏｒｔ−ｃｉｒｃｕｉｔ ｃｏｎｎｅｃｔｉｏｎｓ）でグランドおよび／または基板１１２と、電力供給線１１０とに接続することだろう。入力ピン１０６がグランドおよび／または基板１１２ならびに電力供給線Ｖｄｄ１１０とつねに同じ電位にとどまっている限り、ＣＭＯＳ ＩＣの入力ピン１０６にどれだけ高い電位の帯電粒子があるかに関係なく、入力トランジスタのゲートに電圧ノイズを生じさせる抵抗がＣＭＯＳ ＩＣの入力トランジスタのゲート１０７と残りの入力トランジスタとの間に存在しない。したがって、別の場所でずっと高い電位を有する第２の作業者がＣＭＯＳ ＩＣの入力ピン１０６に触れたとしても、電圧ノイズは、入力トランジスタのゲート１０８の下の全体的に脆弱で貧弱な熱導電絶縁体に代わって大部分のエネルギーをＣＭＯＳ ＩＣの丈夫な金属製のグランドおよび／または基板１１２と、電力供給線Ｖｄｄ１１０とに放出する。入力ピン１０６とグランドおよび／または基板１１２との間の短絡保護回路と、電力供給線Ｖｄｄ１１０がＥＳＤ電圧ノイズを切り抜けられることができる限り、ＣＭＯＳ ＩＣは保護される。入力ピン１０６と基板および／またはグランド１１２の保護短絡回路接続と電力供給線１１０は、必要とする分だけ電流を通過させることができるように設計できるので、ＣＭＯＳ ＩＣはＥＳＤを容易に切り抜けられる。短絡回路保護接続で、ＣＭＯＳ ＩＣの入力ピンのゲート１０７と残りのＣＭＯＳ ＩＣの間の抵抗は、今度は低すぎてゲート構造に被害を及ぼす電圧ノイズを生じさせることができない一方、ＣＭＯＳ ＩＣ全体が浮いているので、グランドおよび／または基板ならびに電力供給線の抵抗は非常に高い。ＥＳＤ電圧ノイズは、それゆえに、入力ピン１０７のゲートの代わりにグランドおよび／または基板および電力供給線に生じる。

図６に第１の実施形態として新しいＥＳＤ保護回路１０１が説明される。ＣＭＯＳ ＩＣに電源が入っていないとき、ＣＭＯＳ ＩＣの入力ピン１０６が、ＣＭＯＳ ＩＣのグランド１１２および／または基板ならびに電力供給線Ｖｄｄ１１０とつねに同じ電位にとどまることを保証することを試みるため、この設計はデプレション形ＭＯＳＦＥＴを用いる。この図化された回路では、Ｐ形デプレションＭＯＳＦＥＴ１１６がＣＭＯＳ ＩＣの入力ピン１０６とグランドおよび／または基板１１２との間の短絡回路接続を提供する。Ｐ形デプレションＭＯＳＦＥＴ１１６のドレインは、保護されるＣＭＯＳ ＩＣの入力トランジスタの入力ピン１０６とゲート１０７とに接続される一方、Ｐ形デプレションＭＯＳＦＥＴ１１６のソースはＣＭＯＳ ＩＣのグランドおよび／または基板１１２に接続される。Ｐ形デプレションＭＯＳＦＥＴ１１６のゲートに電圧が印加されていないとき、Ｐ形デプレションＭＯＳＦＥＴ１１６のドレインとソースとの間のチャネルは電気的に短絡しているため、ＣＭＯＳ ＩＣの電源が入っていないとき、ＣＭＯＳ ＩＣの入力ピン１０６は、つねにＣＭＯＳ ＩＣのグランドおよび／または基板１１２と同じ電位にある。ＣＭＯＳ ＩＣに電源が入るとき、Ｐ形デプレションＭＯＳＦＥＴ１１６のゲートは電力供給線Ｖｄｄ１１０に接続されているので、ＣＭＯＳ ＩＣに電源が入るとすぐに、Ｐ形デプレションＭＯＳＦＥＴ１１６のゲートとソースとの間の接合には電圧が印加される。結果的に、ＣＭＯＳ ＩＣに電源が入るとき、Ｐ形デプレションＭＯＳＦＥＴ１１６のドレインとソースとの間のチャネルはすぐにピンチオフされ、ＣＭＯＳ ＩＣに電源が入ったのちは、Ｐ形デプレションＭＯＳＦＥＴ１１６のチャネルを通じて非常に少量のピンチオフ電流が許される。

Ｎ形デプレションＭＯＳＦＥＴ１１４は、ＣＭＯＳ ＩＣに電源が入っていないとき、ＣＭＯＳ ＩＣの入力ピン１０６と電力供給線Ｖｄｄ１１０との間に短絡回路接続を提供するためにも用いられる。Ｎ形デプレションＭＯＳＦＥＴ１１４のソースは、電力供給線Ｖｄｄ１１０に接続される一方、Ｎ形デプレションＭＯＳＦＥＴ１１４のドレインは、保護されるＣＭＯＳ ＩＣの入力トランジスタ１０７の入力ピン１０６とゲートとに接続される。Ｎ形デプレションＭＯＳＦＥＴ１１４のゲートは、グランドおよび／または基板１１２と接続されており、Ｎ形デプレションＭＯＳＦＥＴ１１４のソースは電力供給線Ｖｄｄ１１０に接続されているため、Ｎ形デプレションＭＯＳＦＥＴ１１４のソースの電源が入っていないとき、Ｎ形デプレションＭＯＳＦＥＴ１１４のドレインおよびソースとの間のチャネルは短絡回路接続になる。結果的に、ＣＭＯＳ ＩＣの入力ピン１０６の電位は、ＣＭＯＳ ＩＣに電源が入っていないとき、ＣＭＯＳ ＩＣのグランドおよび／または基板１１２ならびに電力供給線１１０の両方と等しくなるので、ＣＭＯＳ ＩＣに電源が入っていないとき、ＣＭＯＳ ＩＣの入力トランジスタのゲート１０７と残りの入力トランジスタとの間の電位差はなく、帯電粒子は、ＥＳＤの間ＣＭＯＳ ＩＣの入力トランジスタのゲート１０７に決して電圧ノイズを生じさせない。

ＣＭＯＳ ＩＣに電源が入ると、Ｎ形デプレションＭＯＳＦＥＴ１１４のゲートとソースとの間の接合には、電圧が印加され、ＣＭＯＳ ＩＣに電源が入るとき、Ｎ形デプレションＭＯＳＦＥＴ１１４のチャネルは、ほとんどすぐにピンチオフされ、Ｎ形デプレションＭＯＳＦＥＴ１１４を通じて小さなピンチオフ電流が通過する。もし、Ｎ形デプレションＭＯＳＦＥＴ１１４のピンチオフ電流がほぼＰ形デプレションＭＯＳＦＥＴ１１６のピンチオフ電流と等しいならば、ＣＭＯＳ ＩＣの電源が入るとき、保護的な短絡回路接続１０１は開放され、ＣＭＯＳ ＩＣにとって見分けがつかない。

Ｎ形１１４もＰ形１１６も、残りの通常のエンハンスメントトランジスタと共にＣＭＯＳ ＩＣ中に作製され得る。デプレションＭＯＳＦＥＴは、通常エンハンスメント形トランジスタ用のチャネルの長さを定義するために用いられる第１のポリ（ｐｏｌｙ）層なしで作製され得る。代わりに、デプレションＭＯＳＦＥＴのドレインとソースとの間の全体のチャネルが保存され、デプレション形ＭＯＳＦＥＴのゲートのための異なるポリ層がのちに追加され得る。デプレション形ＭＯＳＦＥＴドレインとソースとの間のチャネルは第１ポリ層なしで形成されるので、デプレション形ＭＯＳＦＥＴのゲートとソースとの間の接合に電圧が印加されていないとき、デプレション形ＭＯＳＦＥＴのドレインとソースとの間のチャネルは多数電流キャリアで満ちており、つねに電気的に短絡回路接続である。デプレション形ＭＯＳＦＥＴのすべての目的は、ＣＭＯＳ ＩＣの入力ピン１０６からグランドおよび／または基板１１２ならびに電力供給線Ｖｄｄ１１０への低いインピーダンス電流経路を作ることであるので、デプレション形ＭＯＳＦＥＴに対する要求は、多くの電流を安全に整合して通過させることである。

同じ保護短絡回路接続１０１が、ＣＭＯＳ ＩＣのすべての出力ピンについても同様に用いられ得る。ＣＭＯＳ ＩＣの出力ピンは、つねにＭＯＳＦＥＴのドレインまたはソースのどちらかに接続され、それらはつねに微細なＭＯＳＦＥＴのゲート構造に比べてずっと強固に形成されるので、出力ピン用の保護的な短絡回路接続回路１０１は、物理的により小さくなり得る。

ＣＭＯＳ ＩＣの基板は、ふつうＩＣ全体の最も低い電位のグランド網に接続されるべきであるので、グランドと基板はふつう互いに電気的に接続される。グランドと基板が互いに接続されているとき、ＣＭＯＳ ＩＣで保護短絡回路接続網１０１を実装することは非常に明解である。しかしながら、いくつかの用途では、基板はグランドの代わりに負の電位に接続される可能性もあるので、保護短絡回路接続網１０１をどのピンに接続するかを決める必要がある。基板は熱を放散するためにグランド網よりもつねに物理的に大きいので、短絡回路保護回路１０１は、通常、グランド網の代わりに入力ピン１０６および電力供給線１１０を基板に接続する。それにも関わらず、基板は、ふつう金属のグランド網ほどには熱を急速に放散しない半導体材料で作られているので、より小さいグランド網が、実際には大きな基板よりも効率的に熱を放散する可能性がある。この場合、グランド網が、保護短絡回路接続網１０１を入力１０６および電力供給線に接続するためのより良い選択となる。保護短絡回路接続網１０１は、ＥＳＤ電圧ノイズから生じた熱をより効率的に放散できるグランドピンまたは基板ピンのいずれか、あるいは、両方のピンに入力ピン１０６と電力供給線１１０とを接続するべきである。

要約すれば、静電放電保護回路の好適な実施形態では、Ｎ形デプレションＭＯＳＦＥＴトランジスタ、Ｐ形デプレションＭＯＳＦＥＴトランジスタ、前記Ｐ形デプレションＭＯＳＦＥＴトランジスタのソース端子と前記Ｎ形デプレションＭＯＳＦＥＴトランジスタのゲート端子および基板端子とに連結されたグランド端子と、前記Ｎ形デプレションＭＯＳＦＥＴトランジスタのソース端子と前記Ｐ形デプレションＭＯＳＦＥＴトランジスタのゲート端子および基板端子とに連結された正の電力端子と、前記Ｎ形デプレションＭＯＳＦＥＴトランジスタおよび前記Ｐ形デプレションＭＯＳＦＥＴトランジスタ両方のドレイン端子に連結された入力端子と、前記入力端子に連結された出力端子とを含むことによって、静電放電保護回路を提供する。

非反転バッファ
図７に示すように、デプレション形ＭＯＳＦＥＴを用いる比較的単純な論理回路は非反転バッファ１００である。非反転バッファ１００は、Ｎ形デプレションＭＯＳＦＥＴ１１４およびＰ形デプレションＭＯＳＦＥＴ１１６で作られる。両方のＭＯＳＦＥＴのゲートは入力ピン１０６として互いに接続され、両方のＭＯＳＦＥＴのドレインは出力１０８として互いに接続される。Ｐデプレション形ＭＯＳＦＥＴ１１６のソースは、グランドおよび／または基板１１２に接続されているので、Ｐデプレション形ＭＯＳＦＥＴ１１６のゲート−ソース接合に電源が印加されておらず、入力ピン１０６が０ボルトのロー論理レベルになるとき、Ｐデプレション形ＭＯＳＦＥＴ１１６のドレインはグランドおよび／または基板１１２に短絡される。Ｎデプレション形ＭＯＳＦＥＴ１１４に対して、入力ピン１０６のロー論理レベルはゲート−ソース接合に電圧を印加するので、Ｎデプレション形ＭＯＳＦＥＴ１１４のドレインとソースとの間のチャネルは、ピンチオフされ、ハイインピーダンス状態に保持される。結果的に、バッファ１０８の出力は、入力ピン１０６がロー論理のとき、ロー論理に維持される。入力ピン１０６がＶｄｄのハイ論理レベルに切り替わるとき、Ｎデプレション形ＭＯＳＦＥＴ１１４のソースがＶｄｄ１１０にも接続されているので、Ｎデプレション形ＭＯＳＦＥＴ１１４のゲート−ソース接合は電圧が印加されないので、Ｎデプレション形ＭＯＳＦＥＴ１１４のドレインは、ソースにＶｄｄ１１０で短絡され、出力ピン１０８はハイ論理になる。Ｐデプレション形ＭＯＳＦＥＴ１１６に対して、ゲート−ソース接合は、今度、電圧が印加されているので、ドレイン−ソースチャネルはピンチオフされ、ハイインピーダンス状態に保持される。結果的に、バッファ１０８の出力はハイ論理に維持され、バッファ出力１０８の状態はつねにバッファ入力１０６に従う。

要約すれば、図７の非反転バッファは、Ｎ形デプレションＭＯＳＦＥＴトランジスタとＰ形デプレションＭＯＳＦＥＴトランジスタとを含む。Ｎ形デプレションＭＯＳＦＥＴトランジスタは、正の電圧供給端子に連結されたソース端子と、グランド端子に連結された基板端子と、入力端子に連結されたゲート端子と、出力端子に連結されたドレイン端子とを有する。Ｐ形デプレションＭＯＳＦＥＴトランジスタは、グランド端子に連結されたソース端子と、正の電圧供給端子に連結された基板端子と、入力端子に連結されたゲート端子と、出力端子に連結されたドレイン端子とを有し、それによって、２トランジスタ、非反転バッファを形成する。

非反転バッファ１００により消費される電流は、ドレイン−ソースチャネルの多数電流キャリアによって与えられ、最小限のレベルに制御され得るデバイスのピンチオフ電流に等しいので、デプレション形ＭＯＳＦＥＴで形成された非反転バッファ１００の消費電流は、非常に低くすることができる。ピンチオフ電流は、基板を通じて流れる漏れ電流とは非常に異なる。漏れ電流は、トランジスタの基板およびドレイン領域の両方の少数電流キャリアにより与えられる。漏れ電流の量はふつう少ないが、漏れ電流を正確に制御することは非常に難しく、漏れ電流の量はデバイス全体で広範囲にわたって変化する。漏れ電流のもう一つの問題は、漏れ電流はデバイスの熱的性質によって生じるので、それが長い熱時定数を有することである。対照的に、ピンチオフ電流は漏れ電流と同程度に低くなるように正確に制御することが可能である。

非反転ラッチ
非反転バッファ１００は、図８に示すように、入力ピン１０６と出力ピン１０８とを互いに短絡させることにより容易に非反転ラッチ回路１２０になり得る。非反転ラッチ１２０は、したがってメモリセルになる。出力ピン１０８の状態と入力ピン１０６の状態はつねに同相であるので、入力ピン１０６を出力ピン１０８と短絡することは、非反転ラッチ１２０に対して出力ピン１０８の状態でロックする正帰還を提供する。結果として、非反転ラッチ１２０の出力ピン１０８の状態は、永久に現在の状態を保持する。のちに入力信号１０６が取り除かれても電源供給がアクティブである限り、Ｎ形デプレションＭＯＳＦＥＴ１１４によってハイ論理出力状態が保持され、Ｐデプレション形ＭＯＳＦＥＴ１１６によってロー論理出力状態が保持される。

３Ｔ−ＳＲＡＭセル
第２の好適な実施形態として図９に示されるように、非反転ラッチ１２０は、したがって３Ｔ−ＳＲＡＭ１２６（３トランジスタスタティックランダムアクセスメモリ）用のメモリセルとして用いられ得る。この設計では、ワード線１２４によって制御されるデータスイッチトランジスタ１２８は、ビット線１２２上のデータをメモリセル１２０から読取りまたはメモリセル１２０へ書込みすることができる。データスイッチトランジスタ１２８は、図９に示される通常のエンハンスメント形ＭＯＳＦＥＴまたは他のどのようなデバイスでも形成され得る。ワード線１２４信号はデータスイッチトランジスタ１２８を制御するためのイネーブル信号であり、ビット線１２２上の信号はＩ／Ｏデータである。３Ｔ−ＳＲＡＭセル１２６は、それゆえに、メモリセル１２０としてのたった２つのデプレション形ＭＯＳＦＥＴと、データスイッチングトランジスタ１２８とで形成することができ、３Ｔ−ＳＲＡＭセル１２６のデータは、単一のデータＩ／Ｏビット線１２２および単一のイネーブルワード線１２４だけでアクセスされ得る。新しい３Ｔ−ＳＲＡＭセル１２６は、半分のハードウェアしか使用しないので、従来の６Ｔ−ＳＲＡＭに比べてはるかに優れている。新しい３Ｔ−ＳＲＡＭセル１２６は、実際にはトランジスタおよびキャパシタで作られるＤＲＡＭセルにより良く似ている。

好適な実施形態では、３Ｔ−ＳＲＡＭは、Ｎ形デプレションＭＯＳＦＥＴトランジスタおよびＰ形デプレションＭＯＳＦＥＴトランジスタを含む。Ｎ形デプレションＭＯＳＦＥＴトランジスタは、正の電圧供給端子と連結されたソース端子と、グランド端子に連結された基板端子とを有する。Ｐ形デプレションＭＯＳＦＥＴトランジスタは、グランド端子に連結されたソース端子と、正の電圧供給端子に連結された基板端子とを有する。さらに、Ｎ形デプレションＭＯＳＦＥＴトランジスタのゲート端子は、Ｎ形デプレションＭＯＳＦＥＴトランジスタのドレイン端子と、Ｐ形デプレションＭＯＳＦＥＴトランジスタのゲート端子と、Ｐ形デプレションＭＯＳＦＥＴトランジスタのドレイン端子とに連結されている。さらに、Ｎ形デプレションＭＯＳＦＥＴトランジスタのゲート端子に連結されたドレイン端子を有するＮ形エンハンスメントＭＯＳＦＥＴトランジスタと、グランド端子に連結される基板端子と、データ線に連結されるソース端子と、アドレス線に連結されるゲート端子とがあり、それにより３トランジスタスタティックランダムアクセスメモリを形成する。

もし、電力供給が除かれれば、記憶を維持することができないので、ＳＲＡＭとＤＲＡＭは共に揮発性メモリセルに属する。不揮発性メモリセルは、電力供給なしで非常に長時間データを維持することができる。不揮発性メモリセルは、揮発性メモリセルと完全に異なる技術により形成されているので、この特許公開ではこれ以上議論されない。

伝統的に、ＳＲＡＭおよびＤＲＡＭの２種類の揮発性メモリセルがある。従来のＳＲＡＭメモリセルは、データをラッチするため４つのエンハンスメント形ＭＯＳＦＥＴトランジスタを使用し、データＩ／Ｏスイッチとしてさらに２つのＭＯＳＦＥＴを必要とする。２つのエンハンスメント形ＭＯＳＦＥＴトランジスタだけで非反転ラッチを形成することは、負論理の性質上不可能なので、データビットをラッチするため、それは４つのエンハンスメント形ＭＯＳＦＥＴを要求する。正帰還を生成してデータをラッチするため、それぞれ２つのエンハンスメント形ＭＯＳＦＥＴトランジスタで作られた２つのインバータが正帰還を生成するために必要とされ、データビットをラッチするため、それゆえに合計４つのエンハンスメント形ＭＯＳＦＥＴトランジスタが必要とされる。ラッチの中の４つのエンハンスメント形ＭＯＳＦＥＴのうちの２つは定常的にオンであり、他の２つは定常的にオフであり、６Ｔ−ＳＲＡＭセルの消費電流は高い。サイズと消費電流の不利点があるにも関わらず、６Ｔ−ＳＲＡＭセルのデータは高速にアクセスされ、電力供給がアクティブである限りは維持管理することなしに永久に保持され得るため、６Ｔ−ＳＲＡＭセルは、非常に容易に使用することができ、デスクトップコンピュータまたは大量のデータを高速に動かす必要のあるゲームなどの用途でいまだに評判が良い。しかしながら、ＣＭＯＳ ＩＣのサイズが小さくなるのにしたがって、６Ｔ−ＳＲＡＭを生産することがより困難になっている。６Ｔ−ＳＲＡＭの問題は、正帰還を生成してデータをラッチするため、２つのインバータが必要とされることである。もし、２つのインバータが完全に整合していなければ、データの内容が変更されたとき、一方のインバータが他方より速くスルー（ｓｌｅｗ）する。インバータ間でのスルーの速度の違いは、より小さいノイズが６Ｔ−ＳＲＡＭを不正な状態に捉え、不安定になり得るのでノイズマージンを低める。ＣＭＯＳ ＩＣが小さくなるにつれて、インバータの動作電流が小さくなる一方で漏れ電流はより大きくなるので、ＣＭＯＳ ＩＣが小さくなるとき、６Ｔ−ＳＲＡＭのノイズマージンはすぐに低下する。この問題を克服するため、６Ｔ−ＳＲＡＭのサイズは、相当に大きく、縮小する過程において残りのＣＭＯＳ ＩＣほどには縮小することができない。

新しい３Ｔ−ＳＲＡＭセル１２６は、データ入力をラッチする正帰還を生成する正論理の簡素化による従来の６Ｔ−ＳＲＡＭに関する改良である。３Ｔ−ＳＲＡＭのセル１２６はより少ない電流を消費し、より少ない空間を占め、本質的に安定であるので容易に縮小することができる。３Ｔ−ＳＲＡＭのノイズマージンは、すべてのその他の回路と同じであるので、３Ｔ−ＳＲＡＭの動作電流が漏れ電流よりもはるかに大きい限り、メモリセルのデータ内容は安定である。３Ｔ−ＳＲＡＭは、実際には従来の６Ｔ−ＳＲＡＭよりもＤＲＡＭのメモリセルによく似ている。

ＤＲＡＭメモリセルはとても小さく、非常に少ない電流を消費する。ＤＲＡＭメモリセルは、通常、データスイッチとしてのＭＯＳＦＥＴトランジスタと、データを蓄えるためのキャパシタで作られる。それは、これまでのところあらゆる種類のうちで最も簡易な構造のメモリセルであり、最も少ない空間を占有し、最も少ない電流を消費する。しかしながら、ＩＣの基板を介して一定の漏れ電流があるので、キャパシタは、格納されたハイ論理レベルを時間とともに失う。結果的に、ＤＲＡＭメモリセルは、データを維持管理するため、定期的にリフレッシュされる必要がある。リフレッシュの要求はＤＲＡＭの動作を複雑にし、ＤＲＡＭセルに対するアクセス時間を長くする。これらの困難にも関わらず、ＤＲＡＭセルは、高密度にパッケージされるので、多数のピクセルを格納するカメラなどの用途に非常に評判が良い。ＤＲＡＭの利点は非常に少ない電流を消費することである。ＤＲＡＭセルによって消費される唯一の電流はキャパシタの漏れ電流を通じてである。ＤＲＡＭセルの節電の特徴は、携帯電話などの携帯機器応用で非常に評判が良い。

ＤＲＡＭは、ＳＲＡＭよりもはるかにたくさんの利点を示すので、ＤＲＡＭは、とくに携帯機器応用でメモリ製品を独占してきた。ＤＲＡＭを使い易くし、ＤＲＡＭをＳＲＡＭのように振舞わせるため、過去２０年間でＤＲＡＭセルのリフレッシュを簡易化するために多くの技術が発明された。たとえば、追加的なハードウェアまたはソフトウェアを使うことによって、アプリケーションからリフレッシュを隠すことである。それにも関わらず、一般的には１Ｔ−ＳＲＡＭ（登録商標）またはｐｓｅｕｄｏ−ＳＲＡＭ技術として知られている、これらの賢い技術は、使うことが難しく、これらの技術がいかに賢くなったとしても、リフレッシュ機構とデータ読出し／書込み動作は同時に行われないため、通常メモリアクセスタイムに制約がある。

新しい３Ｔ−ＳＲＡＭセル１２６はスタティックＲＡＭセルなので、維持管理が必要なく、ちょうどふつうの６Ｔ−ＳＲＡＭセルのように非常に簡単に使用できる。３Ｔ−ＳＲＡＭセル１２６は、キャパシタを置き換えるために２つのデプレション形ＭＯＳＦＥＴを用いることができ、ドレイン−ソースチャネルが完全に容易にピンチオフされるほど非常に狭くなくてはならないので、２つのデプレション形ＭＯＳＦＥＴのサイズは、非常に小さくなり得る。３Ｔ−ＳＲＡＭセル１２６の２つのデプレション形ＭＯＳＦＥＴは、特別のプロセスを要求せず、その他のふつうのエンハンスメント形ＭＯＳＦＥＴと一緒に製造され得るので、３Ｔ−ＳＲＡＭ１２６は、キャパシタを生成する複雑なプロセスで悪名高いＤＲＡＭよりもはるかに容易に形成される。３Ｔ−ＳＲＡＭ１２６メモリセルからの出力信号のレベルは、つねに電力供給レールの電圧と等しいので、３Ｔ−ＳＲＡＭメモリセル１２６は、大きな電圧振幅を伴う出力信号を生成する。結果的に、我々は、単一のＩ／Ｏビット線１２２と単一のイネーブルワードライン１２４のみを使用して、十分に自信を持って３Ｔ−ＳＲＡＭメモリセル１２６からデータを読取ることができ、３Ｔ−ＳＲＡＭメモリセル１２６は、信号対ノイズ比を改善するための補完的な差動ビット線を要求しない。単一のデータＩ／Ｏビット線１２２および単一のワード線１２４をメモリセルのデータにアクセスするために使用する能力は、それを従来のＳＲＡＭおよびＤＲＡＭと比較した場合、３Ｔ−ＳＲＡＭメモリセル１２６の密度を倍増させる。

３Ｔ−ＳＲＡＭメモリセル１２６は、ＤＲＡＭと同程度に少なく電力を消費し、ＤＲＡＭとほぼ同程度の密度でパッケージされることができ、タイミングの抑制なしにすばやく格納されたデータにアクセスすることができ、大きな出力信号を生成することができ、ＤＲＡＭのほぼ半分の労力で製造される。それは、ＳＲＡＭとＤＲＡＭの両方の利点をすべて有するが、難点は有しない。それは、単に最も望ましい揮発性メモリセルである。

ＡＮＤ論理ゲート
図１０に示されるように、正のＡＮＤ論理ゲート１３２は、２つのＮデプレション形ＭＯＳＦＥＴ１１４および２つのＰデプレション形１１６ＭＯＳＦＥＴで形成され得る。この設計では、２つのＮデプレション形ＭＯＳＦＥＴ１１４は直列に接続され、２つのＰデプレション形ＭＯＳＦＥＴ１１６は並列に接続されているので、入力Ａ１２９または入力Ｂ１３０のいずれか一方がロー論理レベルのとき、出力１０８はロー論理レベルでグランドに短絡される。出力１０８は、入力Ａ１２９および入力Ｂ１３０の両方がハイ論理レベルのときのみハイ論理レベルとなり、出力１０８をＶｄｄ１１０に短絡する。正のＡＮＤ論理ゲート１３２がそれゆえに達成される。

好適な実施形態では、正のＡＮＤ論理ゲートは、第１および第２Ｎ形デプレションＭＯＳＦＥＴトランジスタ、および第１および第２Ｐ形デプレションＭＯＳＦＥＴトランジスタを含む。第１入力端子は、第１Ｐ形デプレションＭＯＳＦＥＴトランジスタのゲート端子と第２Ｎ形デプレションＭＯＳＦＥＴトランジスタのゲート端子とに連結される。第２入力端子は、第１Ｎ形デプレションＭＯＳＦＥＴトランジスタのゲート端子と第２Ｐ形デプレションＭＯＳＦＥＴトランジスタのゲート端子とに連結される。正の電圧供給端子は、第１Ｎ形デプレションＭＯＳＦＥＴトランジスタのソース端子と第１および第２Ｐ形デプレションＭＯＳＦＥＴトランジスタ双方の基板端子とに連結される。グランド端子は、第１および第２Ｐ形デプレションＭＯＳＦＥＴトランジスタ双方のソース端子と、第１および第２Ｎ形デプレションＭＯＳＦＥＴトランジスタ双方の基板端子に連結される。出力端子は、第１および第２Ｐ形デプレションＭＯＳＦＥＴトランジスタ双方のドレイン端子と、第２Ｎ形デプレションＭＯＳＦＥＴトランジスタのドレイン端子とに連結され、それによって、ＡＮＤブール論理回路を作り出す。

ＯＲ論理ゲート
図１１に示されるように、正のＯＲ論理ゲート１３４は、２つのＮデプレション形ＭＯＳＦＥＴ１１４と２つのＰデプレション形ＭＯＳＦＥＴ１１６で形成される。この設計では、２つのＰデプレション形ＭＯＳＦＥＴ１１６は直列に接続され、２つのＮデプレション形ＭＯＳＦＥＴ１１４は並列に接続されているので、入力Ａ１２９または入力Ｂ１３０のいずれか一方がハイ論理レベルのとき、出力１０８はハイ論理レベルでＶｄｄ１１０に短絡される。出力１０８は、入力Ａ１２９および入力Ｂ１３０の両方がロー論理レベルのときのみロー論理レベルとなり、出力１０８をグランドおよび／または基板１１２に短絡する。正のＯＲ論理ゲート１３４がそれゆえに達成される。

好適な実施形態では、正のＯＲ論理ゲートは、第１および第２Ｎ形デプレションＭＯＳＦＥＴトランジスタ、および第１および第２Ｐ形デプレションＭＯＳＦＥＴトランジスタを含む。第１入力端子は、第１Ｐ形デプレションＭＯＳＦＥＴトランジスタのゲート端子と第２Ｎ形デプレションＭＯＳＦＥＴトランジスタのゲート端子とに連結される。第２入力端子は、第１Ｎ形デプレションＭＯＳＦＥＴトランジスタのゲート端子と第２Ｐ形デプレションＭＯＳＦＥＴトランジスタのゲート端子とに連結される。正の電圧供給端子は、第１および第２Ｎ形デプレションＭＯＳＦＥＴトランジスタの双方のソース端子と第１および第２Ｐ形デプレションＭＯＳＦＥＴトランジスタ双方の基板端子とに連結される。グランド端子は、第２Ｐ形デプレションＭＯＳＦＥＴトランジスタのソース端子と、第１および第２Ｎ形デプレションＭＯＳＦＥＴトランジスタ双方の基板端子に連結される。出力端子は、第１Ｐ形デプレションＭＯＳＦＥＴトランジスタのドレイン端子と、第１および第２Ｎ形デプレションＭＯＳＦＥＴトランジスタの双方のドレイン端子とに連結され、それによって、ＯＲブール論理回路を作り出す。

マスタスレーブフリップフロップ
マスタスレーブフリップフロップは、信頼性の高いデータサンプルを提供できるため、ほぼすべての論理設計において広範囲に用いられている。図１２に示されるように、基本的なマスタスレーブフリップフロップ１５８は、マスタセクション１６６およびスレーブセクション１６８の２つのセクションからなる。マスタセクション１６６もスレーブセクション１６８もデータスイッチおよびバッファ／ラッチ回路から作られる。マスタセクション１６６もスレーブセクション１６８も、データを受け取るバッファモードとデータを送るラッチモードとの間で二者択一的に位相を違えてトグルするので、マスタセクション１６６がバッファモードのとき、スレーブセクション１６８はラッチモードであり、逆も成り立つ。マスタセクション１６６またはスレーブセクション１６８のそれぞれはそれ自体によりクロック入力付きのラッチとして用いられ得る。

クロック入力がハイ論理レベルのとき、マスタセクション１６６はバッファモードであり、データ入力１３８は、入力スイッチ１６０を介して非反転バッファ／ラッチ１５０に渡されることが許可される。この期間、入力バッファ／ラッチ１５０の帰還経路は開らかれるので、入力バッファ／ラッチ１５０はバッファモードにある。クロック入力が状態をロー論理レベルに変化させるとすぐに、入力スイッチ１６０は開らかれ、入力バッファ／ラッチ１５０の帰還経路は閉じられ、入力バッファ／ラッチ１５０はラッチモードに切り替わり、データ入力１３８はラッチされる。同時に、出力スイッチ１６２は、閉じられてラッチされた入力データは、帰還経路が開らかれているため現時点でバッファモードにある出力バッファ／ラッチ１５２を介して出力１４０に渡されることが許可される。しかしながら、クロック入力が状態を変化させて再びハイ論理レベルになると、出力スイッチ１６２は開かれ、出力バッファ／ラッチ１５２の帰還経路は閉じられ、出力バッファ／ラッチ１５２は、出力１４０への同じデータを維持するためにラッチモードにとどまる。結果として、データ入力１３８は、クロックがハイ論理レベルのときサンプリングされ、クロックがロー論理レベルのとき出力１４０へ送られ、クロック信号の負の立下りエッジが効果的に入力データ１３８のサンプリングをトリガする。

伝統的に、マスタスレーブフリップフロップがエンハンスメント形ＭＯＳＦＥＴで形成されるとき、３Ｔ−ＳＲＡＭの項で説明したように、正論理出力の欠如により、バッファ／ラッチ回路を形成するには、それぞれ２つのエンハンスメントＭＯＳＦＥＴから作られる２つのインバータが必要とされる。マスタスレーブフリップフロップにおいて、非反転バッファ／ラッチを形成するための、２つのインバータの使用は、空間をさらに取るだけではなく、出力信号にさらに伝播遅延を加え、データの保全性を保証するためにトリガの前のより長いセットアップタイムとトリガ後のより長いホールドタイムとを要求し、より電力を消費する。正の非反転バッファ１００が、それゆえにマスタスレーブフリップフロップ１５８のバッファ／ラッチ用に用いられることが理想である。

図１２に説明されている基本的なマスタスレーブフリップフロップ１５８の設計は、設計を完成させるため、４つのＴ−ゲート１３６を要求する。図１３に示されるように、Ｔ−ゲート１３６は、２つのエンハンスメント形ＭＯＳＦＥＴトランジスタから作られる。Ｔ−ゲート１３６は、２つの相補的な制御入力および２つのＩ／Ｏピン、入力１４６、および出力１４８を有する。Ｔ−ゲート１３６のＩ／Ｏピンは分極してないので、入力１４６および出力１４８は双方向である。Ｔ−ゲート１３６の目的は、Ｔ−ゲート１３６がイネーブルされているとき、Ｔ−ゲート１３６の入力１４６から出力１４８への通行を許可し、Ｔ−ゲート１３６がディスエーブルされているとき、通行を妨げることである。Ｔ−ゲート１３６は、Ｔ−ゲート１３６のＮ入力がハイ論理レベルにある一方でＰ入力が同時にロー論理レベルにあるときのみイネーブルとなる。Ｔ−ゲート１３６がイネーブルされているとき、ハイ論理レベル入力がＴ−ゲート１３６の入力１４６から出力１４８へＰ形エンハンスメントＭＯＳＦＥＴ１４４を介して渡され、ロー論理レベル入力がＴ−ゲート１３６の入力１４６から出力１４８へＮ形エンハンスメントＭＯＳＦＥＴ１４２を介して渡される。Ｔ−ゲート１３６をディスエーブルするため、Ｔ−ゲート１３６のＮ入力はロー論理レベルである一方、Ｔ−ゲート１３６のＰ入力は同時にハイ論理レベルでなければならない。Ｔ−ゲート１３６がディスエーブルされるとき、Ｔ−ゲート１３６の入力１４６と出力１４８との間は通路がない。結果的に、Ｔ−ゲート１３６は、単に単極単投（ｓｉｎｇｌｅ−ｐｏｌｅ−ｓｉｎｇｌｅ−ｔｈｒｏｗ）スイッチである。

デプレション形とエンハンスメント形ＭＯＳＦＥＴの使用を混合することは、可能な限り最も少ない量のハードウェアで形成された基本的なマスタスレーブフリップフロップ１５８を生成する。混合マスタスレーブフリップフロップ１５８は、半分のセットアップタイムおよびホールドタイムを要求して出力信号を２倍の速度でトグルできるため、エンハンスメント形ＭＯＳＦＥＴのみで形成された従来のマスタスレーブフリップフロップよりも優れている。基本的なマスタスレーブフリップフロップ１５８は、それゆえに最適な論理設計を達成するためにデプレション形ＭＯＳＦＥＴがなぜ重要なのかを示す最も良い例である。

図１４および１５に示されるように、Ｓｅｔ１５６または／Ｒｅｓｅｔ１５４が基本的なマスタスレーブフリップフロップに追加され得る。非反転バッファ１００は、追加的なｓｅｔ１５６またはｒｅｓｅｔ１５４入力ピンを許可するため、非反転ＡＮＤ１３２または非反転ＯＲ１３４のいずれかに置き換えられる必要がある。マスタスレーブフリップフロップをセットまたはリセットする追加的なｓｅｔ１５６または／ｒｅｓｅｔ１５４入力ピンを除いては、１７０および１７２は、マスタスレーブフリップフロップ１５８と全く同じように機能する。

他の実施形態
図１６および１７に示されるように、抵抗１９０を用いてＭＯＳＦＥＴの１つを置き換えることにより、非反転バッファ１００は、他の２つの方法によっても形成される。図１６に示される設計では、入力１０６がハイ論理のとき、Ｐ形デプレションＭＯＳＦＥＴ１１６はピンチオフされ、ハイインピーダンス状態を維持し、出力ピン１０８の出力電圧は、負荷レジスタ１９０によってＶｄｄ１１０に引き付けられ、消費される唯一の電流は、Ｐ形デプレションＭＯＳＦＥＴ１１６を介したピンチオフ電流である。入力１０６がロー論理のとき、Ｐ形デプレションＭＯＳＦＥＴ１１６のドレインは、グランドに短絡され、出力ピン１０８を論理ローに維持する。出力ピン１０８の状態がロー論理のとき、負荷抵抗１９０を通じた電流がそれゆえに消費される。同様に、図１７に示される設計に対して、入力が論理ハイのとき、Ｎ形デプレションＭＯＳＦＥＴ１１４のドレインはＶｄｄ電力供給線１１０に短絡され、出力ピン１０８の状態がハイ論理のとき、負荷電流１９０を通じて流れる電流が消費される。入力１０６が論理ローのとき、Ｎ形デプレションＭＯＳＦＥＴ１１４はピンチオフされ、ハイインピーダンス状態を維持し、出力１０８はロー論理になり、電流はほとんど消費されない。

１トランジスタ、１抵抗非反転バッファの特定の実施形態では、デプレションＭＯＳＦＥＴトランジスタは、入力端子に連結されているゲート端子と、出力端子に連結されているドレイン端子と、グランド端子に連結されている基板端子と、正の電圧供給端子と連結されているソース端子とを有するＮ形トランジスタである。Ｎ形デプレションＭＯＳＦＥＴトランジスタのドレイン端子に連結される第１端子と、グランド端子に連結される第２端子とを有する抵抗を含み、それによって１トランジスタ、１抵抗、非反転バッファを形成する。

その結果として、図１８および１９に示されるように、非反転ラッチ１２０はデプレション形ＭＯＳＦＥＴと抵抗１９０とによっても形成され得る。小さな抵抗はより多くの電流を消費し避けられるべきであるので、抵抗１９０を用いる不利点は、大きな抵抗を形成するために大きな空間を取る可能性があることである。デプレション形ＭＯＳＦＥＴを抵抗で置き換える唯一の利点は、ＮウェルまたはＰウェルを残しておくことである。Ｎ形およびＰ形のＭＯＳＦＥＴが使われるとき、ＮウェルまたはＰウェルは不可避的でありＮウェルまたはＰウェルは大きな空間を占めうる。ウェルなしで抵抗および１種類のＭＯＳＦＥＴメモリセルを使うことにより密度を増加させることが可能である。

抵抗１９０は、たくさんの異なった方法、たとえば、ポリ抵抗（ｐｏｌｙ ｒｅｓｉｓｔｏｒ）、ウェル抵抗、またはトラジスタをアクティブ抵抗として用いることによって形成され得る。図２０および２１に示されるように、メモリセルのＭＯＳＦＥＴのうちの１つが抵抗で置き換えられるとき、ＳＲＡＭメモリセルは、それゆえに２Ｔ１Ｒ−ＳＲＡＭ１２７と呼ぶことができる。

２Ｔ１Ｒ−ＳＲＡＭの特定の実施形態では、グランド端子に連結された基板端子と、正の電圧供給端子と接続されているソース端子と、Ｎ形デプレションＭＯＳＦＥＴトランジスタのドレイン端子に連結された第１端子、グランド端子に連結された第２端子を有する抵抗とを有するＮ形デプレションＭＯＳＦＥＴトランジスタがある。Ｎ形デプレションＭＯＳＦＥＴトランジスタのゲート端子は、そのドレイン端子に連結されている。Ｎ形デプレションＭＯＳＦＥＴトランジスタのゲート端子に連結されるドレイン端子と、グランド端子に連結される基板端子と、データ線に連結されるソース端子と、アドレス線に連結されるゲート端子とを有するＮ形エンハンスメントＭＯＳＦＥＴトランジスタも存在し、それによって、２トランジスタ、１抵抗スタティックランダムアクセスメモリを形成する。

２Ｔ１Ｒ−ＳＲＡＭの他の実施形態では、正の電圧供給端子に連結された基板端子と、グランド端子に連結されたソース端子とを有するＰ形デプレションＭＯＳＦＥＴトランジスタがある。Ｐ形デプレションＭＯＳＦＥＴトランジスタのドレイン端子に接続された第１端子と、正の電圧供給端子に連結された第２端子とを有する抵抗もある。Ｐ形デプレションＭＯＳＦＥＴトランジスタのゲート端子は、そのドレイン端子に連結される。Ｐ形デプレションＭＯＳＦＥＴトランジスタのゲート端子に連結されるソース／ドレイン端子のうちの１つと、グランド端子に連結される基板端子と、データラインに連結されるソース／ドレイン端子うちの他方と、アドレス線に連結されるゲート端子とを有し、それによって２トランジスタ、１抵抗スタティックランダムアクセスメモリを形成する。

抵抗１９０は、非常に高いインピーダンスの抵抗に相当する逆方向バイアスダイオードによって置き換えられ得る。逆方向バイアスダイオードは、単純な逆方向バイアスＰＮ接合なので、ＩＣ内部に様々な方法で作られ得る。図２２は、Ｐ形デプレションＭＯＳＦＥＴ１１６を用いて逆方向バイアスダイオードを作るためのいくつかの可能な方法を説明し、図２３は、Ｎ形デプレションＭＯＳＦＥＴ１１４を用いて逆方向バイアスダイオードを作るためのいくつかの可能な方法を説明する。負荷抵抗として逆方向バイアスダイオードを用いるメモリセルに対して、バルクからドレイン−ソースチャネルへ向けて流れ込むか、または逆方向バイアスダイオードのドレイン−ソースチャネルからバルクへ流れ出る漏れ電流は、メモリセルトランジスタのピンチオフ電流が格納されたデータの状態を変化させることを防止するため、メモリセルトランジスタのピンチオフ電流よりもかなり大きくなければならない。たとえば、図２０に示されるとおり、２Ｔ１Ｒ−ＳＲＡＭセル１２７の設計において、図２３に示されるような負荷抵抗１９０としてＮ形デプレションＭＯＳＦＥＴトランジスタ１１４によって作られる逆方向バイアスダイオードを用いる。メモリセル１２０の状態がハイ論理のとき、電力供給がアクティブである限りハイ論理出力を維持するように、ハイ論理出力の状態はメモリセルトランジスタ１１４によって永久に維持される。しかしながら、メモリセル１２０の状態がロー論理のとき、ロー論理出力の状態は出力ピン１０８における浮遊容量によって維持される。メモリセルトランジスタ１１４のドレイン−ソースチャネルを介したピンチオフ電流と、ビット線１２２のハイ論理入力状態からデータスイッチトランジスタ１２８を介した漏れ電流は、出力ピン１０８においてロー論理出力をポンプアップ（ｐｕｍｐ ｕｐ）することができるので、これらの２つの電流は、出力ピン１０８においてローレベル論理出力の状態を変え得る。幸いにも、逆方向バイアスダイオードを介するバルクへの漏れ電流が、メモリセルトランジスタ１１４からのピンチオフ電流と、ビット線１２２におけるデータスイッチトランジスタ１２８を介するハイ論理入力状態からの漏れ電流との合計よりも大きいならば、出力ピン１０８におけるロー論理出力は充電されず、ロー論理出力は永久に維持される。同様に、図２１に示される２Ｔ１Ｒ−ＳＲＡＭメモリセル１２７の設計において、図２２に示されるように、負荷抵抗１９０を置き換えるため、Ｐ形デプレションＭＯＳＦＥＴトランジスタ１１６によって作られる逆方向バイアスダイオードを用いる。メモリセル１２０の状態がロー論理のとき、ロー論理出力の状態はメモリセルトランジスタ１１６によって永久に維持される。しかしながら、メモリセル１２０の状態がハイ論理のとき、ハイ論理出力の状態は出力ピン１０８における浮遊容量によって維持される。メモリセルトランジスタ１１６を介するピンチオフ電流と、ビット線１２２におけるデータスイッチトランジスタ１２８を介したロー論理入力状態への漏れ電流は、浮遊電流に格納された電圧を放電し得るので、出力ピン１０８におけるハイ論理出力は変更され得る。幸いにも、メモリセルトランジスタ１１６からのピンチオフ電流と、ビット線１２２におけるデータスイッチトランジスタ１２８を介するロー論理入力状態からの漏れ電流との合計が、逆方向バイアスダイオードを介するバルクからドレインへの漏れ電流よりも小さいならば、出力ピン１０８における浮遊容量上の電圧は、メモリセルトランジスタ１１６のピンチオフ電流によって放電されず、ビット線１２２におけるデータスイッチトランジスタ１２８を介するロー論理入力状態への漏れ電流と出力ピン１０８におけるハイ論理出力は、電力供給線がアクティブである限り永久に維持される。

逆方向バイアスダイオードのドレインは、メモリセルトランジスタのドレインと同様であるので、逆方向バイアスダイオードは除去できる。結果として、もし、バルクからメモリセルトランジスタ１１６のドレインへ、または、メモリセル１１４のドレインからバルクへの漏れ電流がピンチオフ電流よりもずっと大きく、ピンチオフ電流が出力状態を変化させないならば、図１６および１７に示される非反転バッファ１００の負荷抵抗１９０さえも、図２４および２５に示されるように、完全に除去することができる。そして、その結果、単一デプレションＭＯＳＦＥＴを用いた非反転ラッチ１２０が図２６および２７に示され、２Ｔ−ＳＲＡＭメモリセル１３１が図２８および２９に示される。

図２８に示されるように、２Ｔ−ＳＲＡＭ１３１に対して、メモリセルトランジスタ１１４は、電力供給線がアクティブである限り、出力ピン１０８においてハイ論理出力状態を永久に維持する一方、ロー論理出力状態は、出力ピン１０８において浮遊容量により維持される。先に説明したように、メモリセルトランジスタ１１４のドレイン−ソースチャネルを介してのピンチオフ電流と、ビット線１２２におけるデータスイッチトランジスタ１２８を介するハイ論理入力状態からの漏れ電流は、出力ピン１０８を充電することができる。幸いにも、メモリセルトランジスタ１１４のドレインからバルクへの漏れ電流が、メモリセルトランジスタ１１４からのピンチオフ電流と、ビット線１２２におけるデータスイッチトランジスタ１２８を介するハイ論理入力状態からの漏れ電流との合計よりも大きいならば、出力ピン１０８におけるロー論理出力は、出力ピン１０８における浮遊容量によりまだ維持される。同様に、図２９に示されるように、２Ｔ−ＳＲＡＭ１３１に対して、メモリセルトランジスタ１１６は、出力ピン１０８においてロー論理出力を永久に維持する一方で、ハイ論理状態は、出力ピン１０８において浮遊容量によって維持される。先に説明したように、メモリセルトランジスタ１１６のドレイン−ソースチャネルを通じたピンチオフ電流と、ビット線１２２におけるデータスイッチトランジスタ１２８を介したロー論理入力への漏れ電流は、出力ピン１０８において電圧を放電することができる。幸いにも、バルクからメモリセルトランジスタ１１６のドレインへの漏れ電流が、メモリセルトランジスタ１１６通じたピンチオフ電流と、ビット線１２２におけるデータスイッチトランジスタ１２８を介するロー論理入力状態への漏れ電流との合計よりも大きいならば、出力ピン１０８における浮遊容量によるハイ論理出力は、電力供給線がアクティブである限り、出力ピン１０８における浮遊容量により永久に維持される。

図２８および２９に示される２Ｔ−ＳＲＡＭメモリセル１３１は、それゆえに可能な限り最も単純なスタティックメモリセルである。２Ｔ−ＳＲＡＭメモリセル１３１のこれらの２つの設計は、正確に制御して２つの出力状態のうちの１つを維持することが非常に困難な漏れ電流に依存しているので、２Ｔ−ＳＲＡＭメモリセル１３１の歩留りは、３Ｔ−ＳＲＡＭ１２６の歩留りより低い可能性がある。残念ながら、漏れ電流も２Ｔ−ＳＲＡＭメモリセル１３１の消費電力を増加させ得る。２Ｔ−ＳＲＡＭメモリセル１３１はウェルなしの少ないハードウェアで形成され得るので、２Ｔ−ＳＲＡＭメモリセル１３１は、３Ｔ−ＳＲＡＭメモリセル１２６に比べてずっと高い密度で形成され得る。２Ｔ−ＳＲＡＭメモリセル１３１からの高い密度の利点は、その低い歩留りおよび高い消費電力よりも重みがあり得る。

従来のＤＲＡＭセルでは、基板への漏れ電流は、メモリセルがハイ論理出力状態を長時間維持することを妨げ、基板への漏れ電流の量を減少させることは非常に重要である。基板への漏れ電流は、ＤＲＡＭメモリセルの欠陥の発端である。対照的に、２Ｔ−ＳＲＡＭセル１３１にとって、基板へ、または、基板からの漏れ電流は、メモリセルの２つの出力状態のうちの１つを維持し、可能であればあるレベルの範囲で制御されるべきである。基板へ、または、基板からの漏れ電流は、親切な助手となる。３Ｔ−ＳＲＡＭセル１２６の設計において、基板へ、または、基板からの漏れ電流は、出力状態がメモリセルトランジスタにのみよって維持されるので無関係である。ＳＲＡＭセルの新しい設計は、それゆえにＤＲＡＭセルの漏れ電流問題を完全に解決する。

２Ｔ−ＳＲＡＭの１つの実施形態では、ドレイン端子に連結されるゲート端子と、グランド端子または正の電圧端子に連結される基板端子と、正の供給電圧端子、あるいは、基板端子が正の供給電圧端子に連結されるのならば、グランドに連結されるソース端子とを有するデプレションＭＯＳＦＥＴトランジスタがある。デプレションＭＯＳＦＥＴトランジスタのゲート端子に連結されるソース／ドレイン端子のうちの１つと、グランド端子に連結される基板端子と、データ線に連結されるソース／ドレイン端子の他方と、アドレス線に連結されるゲート端子とを有するＮ形エンハンスメントＭＯＳＦＥＴがあり、それによって、２トランジスタスタティックランダムアクセスメモリ（２Ｔ−ＳＲＡＭ）を形成する。

２Ｔ−ＳＲＡＭの１つの実施形態では、デプレションＭＯＳＦＥＴトランジスタは、グランド端子に連結される基板端子と、正の供給電圧端子に連結されるソース端子とを有するＮ形トランジスタである可能性があり、それによって、２トランジスタスタティックランダムアクセスメモリセルを形成する。

２Ｔ−ＳＲＡＭの他の実施形態では、デプレションＭＯＳＦＥＴトランジスタは、正の供給電圧端子に連結される基板端子と、グランド端子に連結されるソース端子とを有するＰ形トランジスタである可能性があり、それによって、２トランジスタスタティックランダムアクセスメモリセルを形成する。

２ＴＳＲＡＭメモリセル回路の動作を検証するため、Ｐｈｉｌｉｐｓ ＭＯＳＦＥＴ ｍｏｄｅｌ １１０２０を用いて次のＳＰＩＣＥシミュレーションが実行された。このシミュレーションは、２Ｔ−ＳＲＡＭセルがラッチされていない出力を永久に維持することを示す。Ｐｈｉｌｉｐｓ ＭＯＳＦＥＴ ｍｏｄｅｌ１１０２０は、トランジスタを記述するために電位を用いるので、エンハンスメントとデプレションデバイスとの間の差はゲート（スパイスモデルファイルのＶＢＦ）における電圧のみである。

図１に示されるように、デプレションデバイスのデプレションモードの境界は、Ｎ形デプレションＭＯＳＦＥＴのＶＧＳに対して０から−Ｖｄｄである。

デプレション形ＭＯＳＦＥＴは決してピンチオフされず、現行のＳＰＩＣＥプログラムを現状のままで用いて２Ｔ−ＳＲＡＭ回路の通常動作をテストすることは不可能であるので、スパイスプログラムは、ソースピンをＮ形ＭＯＳＦＥＴのより低い電圧ノードに割り当て、この割り当てはデプレションモードで動作しているデプレションデバイスでは正しくない。それにも関わらず、２Ｔ−ＳＲＡＭの動作のシミュレーションは、下に示される順序にしたがってラッチモード（ｌａｔｃｈｅｄ ｍｏｄｅ）およびアンラッチモード（ｕｎｌａｔｃｈｅｄ ｍｏｄｅ）に対して独立になされ得る。２Ｔ−ＳＲＡＭのシミュレーションが開始する前に、まず、トランジスタモデルが正しいことを確認する必要がある。

図３２に示されるテスト回路＃１は、Ｎ形デプレションＭＯＳＦＥＴの動作のラッチモードを検証するのに用いられる。ラッチモードでは、Ｖｄｄ１１０は２．２Ｖに設定され、抵抗Ｒは１０Ｋオームに設定され、トランジスタのＶＢＦ値は−２．５Ｖであり、ＳＰＩＣＥプログラムに対してゲートとソースとの間の電圧はゼロボルトなので、抵抗の電圧はＩＤＳＳ１０３の量を示す。出力電圧は７１９ｍＶと認められ、ＩＤＳＳは７１．９ｕＡに相当すると認められる。出力電圧に４０ｕＶのピークからピークの変動を伴う小さな発振がある。この小さな発振は、正帰還またはスパイスプログラムの収束に起因する。望ましくはないが、スプリアス発振は非常に小さいので、発振は出力の状態に害を及ぼすことはない。このテスト＃１は、それゆえにＶＧＳ＝０におけるＮ形デプレションＭＯＳＦＥＴの第１動作点を検証する。

ピンチオフにおけるデプレションモードの第２動作点を検証するため、負荷抵抗の抵抗は１０^１１オームに変更され、ＶＢＦは−０．５Ｖに変更される。ＶＢＦ＝−．５Ｖの設定は、ＶＧＳ＝０Ｖにおいてでさえチャネルをピンチオフさせる。トランジスタの現在の動作点は抵抗を通じて流れる電流が非常に少ないピンチオフであるので、電流を読むために高い値の抵抗が必要とされる。出力における電圧は２００ｍＶと認められるので、抵抗を通じての電流は２ｐＡであり、トランジスタはもちろんピンチオフされる。ピンチオフ点およびゼロバイアス点の両方においてトランジスタの検証をしたのち、スイッチトランジスタ１２８がそれから追加され、図３３に示されるテスト回路＃２が２Ｔ−ＳＲＡＭのアンラッチ動作を試験することができる。

スイッチトランジスタ１２８を介した最大漏れ電流を生成するため、ビット線入力１２２として＋３．３Ｖが用いられる。ピークのハイ論理が３．３Ｖのディジタル信号が、スイッチ１２８をイネーブルするため、ワード線信号１２４として用いられる。スイッチ１２８はシミュレーションの始めの短い期間だけイネーブルされてスイッチ１２８の動作を示す。その後、スイッチ１２８は残りの試験の間スイッチ１２８はディスエーブルされている一方、出力電圧１０８はモニタされる。出力電圧１０８は４２３．０８ｍＶと認められ、スイッチングトランジスタ１２８の追加は、出力電圧１０８を２倍超にする。ビット線入力１２２の電圧が０Ｖに切り替わるとき、出力電圧１０８は１８３ｍＶに降下する。スイッチトランジスタ１２８のインピーダンスは、メモリセル１２０の出力電圧１０８に影響するように見える。テスト回路＃２の両方のトランジスタは、最小限のサイズで作られる。トランジスタのサイズは、出力電圧１０８を決定するための要因とは認められなかった。

２Ｔ−ＳＲＡＭメモリセルのアンラッチモードの出力電圧１０８は、基本的にビット線入力１２２からの電圧入力とメモリセルの電力供給Ｖｄｄ１１０との合計である。アンラッチモードの間、メモリセル１１４およびスイッチ１２８は両方ともハイインピーダンス状態にあり、ハイインピーダンス抵抗となる。２つの電圧源は、トランジスタによって分割され、足し合わされて出力電圧１０８になる。メモリセルトランジスタ１１４に対して、電圧源はＶｄｄ１１０であり、抵抗分配（ｒｅｓｉｓｔｏｒ ｄｉｖｉｄｅｒ）は、デプレションＭＯＳＦＥＴ１１４のＤ−Ｓチャネルを通じたピンチオフ電流と、ドレインから基板への漏れ電流とで作られる。スイッチトランジスタ１２８に対して、電圧源はビット線入力１２２における電圧であり、抵抗分配は、スイッチトランジスタ１２８のＤ−Ｓチャネルを通じた漏れ電流と、ドレインから基板への漏れ電流とで作られる。これらの２つの電流の割合は、トランジスタによって決定され、室温が固定されているならば一定であり、出力電圧は一定で安定しており暴走しない。もし、温度が上がったとしても、温度が上昇するとき漏れ電流は大きくなるので、大きな漏れ電流は出力電圧が安定であることを保証する。それにも関わらず、漏れ電流の拡がりにより出力電圧は広範囲にわたり変化し得る。アンラッチモードの間、より少ない出力電圧を生成するので、出力電圧１１８を安定させるため、大きな漏れ電流が実際にはとても望ましい。これは現在のすべてのＤＲＡＭ技術からの思い切った離脱である。ＤＲＡＭに問題を起こした同じ漏れ電流が、今度は安定した望まれた状態を維持するために必要とされている。

混合論理ゲート
エンハンスメント形およびデプレション形ＭＯＳＦＥＴを一緒に混合して混合ＡＮＤおよびＯＲゲートを形成することも可能である。単純な論理ゲートを生成するために両方の形のＭＯＳＦＥＴを使用する利点は、負論理および正論理出力の両方が追加的なインバータを必要とせずに同時に生成されることである。たとえば、（／Ａ）Ｂの論理を生成する混合ＡＮＤゲート２０２は、図１０に示される元のＡＮＤ論理回路１３２の入力信号のうち１つについて、デプレション形ＭＯＳＦＥＴをエンハンスメント形ＭＯＳＦＥＴに置き換えることにより図３０のように示され得る。混合ＡＮＤゲート２０２のこの設計では、Ａ入力１２９はＮ形およびＰ形エンハンスメントＭＯＳＦＥＴの両方のゲートに接続され、Ｂ入力１３０はＮ形およびＰ形デプレションＭＯＳＦＥＴの両方のゲートに接続される。エンハンスメントデバイスおよびデプレションデバイスは論理出力において反対であるので、ＡＮＤ論理を生成するため、Ｎ形デプレションＭＯＳＦＥＴ１１４は、Ｐ形エンハンスメントＭＯＳＦＥＴ１４４と直列に接続されなければならず、Ｐ形デプレションＭＯＳＦＥＴ１１６はＮ形エンハンスメントＭＯＳＦＥＴ１４２と並列に接続されなければならない。結果的に、混合ＡＮＤは、反転されたＡおよび通常のＢから生成されるので、Ｂ入力１３０がロー論理で、Ｐデプレション形ＭＯＳＦＥＴ１１６に電圧が印加されて（ｅｎｅｒｇｉｚｅｄ）いないとき、または、Ａ入力１２９がハイ論理でＮエンハンスメント形ＭＯＳＦＥＴ１４２に電圧が印加されているときのいずれかに出力１０８はロー論理になる。出力１０８は、Ｂ入力１３０がハイ論理でＮ形デプレションＭＯＳＦＥＴ１１４に電圧が印加されていないとき、かつ、Ａ入力がロー論理でＰ型エンハンスメントＭＯＳＦＥＴ１４４に電圧が印加されているときのみ、ハイ論理になることができる。

混合ＡＮＤゲートの１つの実施形態では、Ｎ形デプレションＭＯＳＦＥＴトランジスタ、Ｐ形デプレションＭＯＳＦＥＴトランジスタ、Ｎ形エンハンスメントＭＯＳＦＥＴトランジスタ、およびＰ形エンハンスメントＭＯＳＦＥＴトランジスタがある。第１入力端子は、Ｐ形エンハンスメントＭＯＳＦＥＴトランジスタのゲート端子と、Ｎ形エンハンスメントＭＯＳＦＥＴトランジスタのゲート端子とに連結される。第２入力端子は、Ｎ形デプレションＭＯＳＦＥＴトランジスタのゲート端子と、Ｐ形デプレションＭＯＳＦＥＴトランジスタのゲート端子とに連結される。正の電圧供給端子は、Ｎ形デプレションＭＯＳＦＥＴトランジスタのソース端子と、Ｐ形エンハンスメントＭＯＳＦＥＴトランジスタとＰ形デプレションＭＯＳＦＥＴトランジスタの両方の基板端子とに連結される。グランド端子は、Ｐ形デプレションＭＯＳＦＥＴトランジスタおよびＮ形エンハンスメントＭＯＳＦＥＴトランジスタの両方のソース端子と、Ｎ形エンハンスメントＭＯＳＦＥＴトランジスタおよびＮ形デプレションＭＯＳＦＥＴトランジスタの基板端子に連結される。出力端子は、Ｐ形デプレションＭＯＳＦＥＴトランジスタ、Ｐ形エンハンスメントＭＯＳＦＥＴトランジスタ、およびＮ形エンハンスメントＭＯＳＦＥＴトランジスタのドレイン端子に連結され、それによって、混合ＡＮＤブール論理回路を作る。

同様に、（／Ａ）＋Ｂを生成するための混合ＯＲゲート２０４は、図１１に示される元のＯＲ論理回路１３４の入力信号のうち１つについて、デプレション形ＭＯＳＦＥＴをエンハンスメント形ＭＯＳＦＥＴに置き換えることにより図３１のように示され得る。混合ＯＲゲート２０４のこの設計では、Ａ入力１２９はＮ形およびＰ形エンハンスメントＭＯＳＦＥＴの両方のゲートに接続され、Ｂ入力１３０はＮ形およびＰ形デプレションＭＯＳＦＥＴの両方のゲートに接続される。エンハンスメントデバイスおよびデプレションデバイスは論理出力において反対であるので、ＯＲ論理を生成するため、Ｎ形デプレションＭＯＳＦＥＴ１１４は、Ｐ形エンハンスメントＭＯＳＦＥＴ１４４と並列に接続されなければならず、Ｐ形デプレションＭＯＳＦＥＴ１１６はＮ形エンハンスメントＭＯＳＦＥＴ１４２と直列に接続されなければならない。結果的に、混合ＯＲは反転されたＡまたは通常のＢから生成されるので、Ｂ入力１３０がハイ論理でＮデプレション形ＭＯＳＦＥＴ１１４に電圧が印加されていないとき、または、Ａ入力１２９がロー論理でＰエンハンスメント形ＭＯＳＦＥＴ１４４に電圧が印加されているときのいずれかに出力１０８はハイ論理になる。出力１０８は、Ｂ入力１３０がロー論理でＰ形デプレションＭＯＳＦＥＴ１１６に電圧が印加されていないとき、かつ、Ａ入力ハイ論理でＮ型エンハンスメントＭＯＳＦＥＴ１４２に電圧が印加されているときのみ、ロー論理になることができる。

産業上の利用性
家庭用電化製品の分野においては、たとえばＰＣ、ラップトップ、プリンタ、デジタルカメラ、そして携帯電話など、ずらりと並んだ揮発性のメモリに対するかなりの需要がある。これらの製品は、すべて、多数の小さな安定した揮発性メモリを生産することによりこの発明から著しい利益を得ることができる。この発明は、すべてのＣＭＯＳ ＩＣ製品をＥＳＤによる被害から保護することもできるので、これからは人員に対する物理的な制約なしにＣＭＯＳ ＩＣ製品を容易に取り扱うことができる。

構造的な部位および／または方法的な行為に特化した言葉で本発明が説明されてきたが、添付された特許請求の範囲は、説明された特定の部位または行為に限定される必要はない。むしろ、特定の部位または行為は、請求された発明を実施する例示的な形を開示したものである。改良は、当業者によって本発明の精神または範囲を逸脱せずに容易に案出され得るだろう。

Claims (16)

1. メモリと、少なくとも１つのデプレションＭＯＳＦＥＴトランジスタを含むバッファセルと、を含む、スタティックランダムアクセスメモリデバイス。
2. 前記少なくとも１つのデプレションＭＯＳＦＥＴトランジスタは、ドレイン端子に連結されるゲート端子と、グランド端子／正の電圧端子に連結される基板端子と、正の供給電圧端子／グランド端子に連結されるソース端子とを有する、請求項１に記載のデバイス。
3. 前記少なくとも１つのデプレションＭＯＳＦＥＴトランジスタの前記ゲート端子に連結されるドレイン端子と、前記グランド端子に連結される基板端子と、データ線に連結されるソース端子と、アドレス線に連結されるゲート端子と、を有するＮ形エンハンスメントＭＯＳＦＥＴトランジスタをさらに含むことにより、２トランジスタスタティックランダムアクセスメモリを形成する、請求項２に記載のデバイス。
4. 前記デプレションＭＯＳＦＥＴトランジスタは、前記グランド端子に連結される前記基板端子と、前記正の供給電圧端子に連結される前記ソース端子と、を有するＮ形トランジスタであることによって、２トランジスタスタティックランダムアクセスメモリセル（２Ｔ（ＮＮ）−ＳＲＡＭ）を形成する、請求項３に記載のデバイス。
5. 前記デプレションＭＯＳＦＥＴトランジスタは、前記正の供給電圧端子に連結される前記基板端子と、前記グランド端子に連結される前記ソース端子と、を有するＰ形トランジスタであることによって、２トランジスタスタティックランダムアクセスメモリセル（２Ｔ（ＮＰ）−ＳＲＡＭ）を形成する、請求項３に記載のデバイス。
6. 前記少なくとも１つのデプレションＭＯＳＦＥＴトランジスタは、入力端子に連結されるゲート端子と、出力端子に連結されるドレイン端子と、グランド端子に連結される基板端子と、正の電圧供給端子に連結されるソース端子と、を有するＮ形トランジスタであり、前記Ｎ形デプレションＭＯＳＦＥＴトランジスタの前記ドレイン端子に連結される第１端子と、前記グランド端子に連結される第２端子とを有する抵抗をさらに含むことによって、１トランジスタ、１抵抗、非反転バッファ（１Ｔ（Ｎ）１Ｒ）を形成する、請求項１に記載のデバイス。
7. 前記Ｎ形デプレションＭＯＳＦＥＴトランジスタの前記ゲート端子は、前記Ｎ形デプレションＭＯＳＦＥＴトランジスタの前記ドレイン端子に連結され、前記Ｎ形デプレションＭＯＳＦＥＴトランジスタの前記ゲート端子に連結されるドレイン端子と、前記グランド端子に連結される基板端子と、データ線に連結されるソース端子と、アドレス線に連結されるゲート端子とを有するＮ形エンハンスメントＭＯＳＦＥＴトランジスタをさらに含むことによって、２トランジスタ、１抵抗、スタティックランダムアクセスメモリ（２Ｔ（ＮＮ）１Ｒ−ＳＲＡＭ）を形成する、請求項６に記載のデバイス。
8. 前記少なくとも１つのデプレションＭＯＳＦＥＴトランジスタは、入力端子に連結されるゲート端子と、正の電圧供給端子に連結される基板端子と、グランド端子に連結されるソース端子と、を有するＰ形トランジスタであり、前記Ｐ形デプレションＭＯＳＦＥＴトランジスタの前記ドレイン端子に連結される第１端子と、前記正の電圧供給端子に連結される第２端子とを有する抵抗をさらに含むことによって、１トランジスタ、１抵抗、非反転バッファを形成する、請求項１に記載のデバイス。
9. 前記Ｐ形デプレションＭＯＳＦＥＴトランジスタの前記ゲート端子は、前記Ｐ形デプレションＭＯＳＦＥＴトランジスタの前記ドレイン端子に連結され、前記Ｐ形デプレションＭＯＳＦＥＴトランジスタの前記ゲート端子に連結されるソース／ドレイン端子のうちの１つと、前記グランド端子に連結される基板端子と、データ線に連結される他のソース／ドレイン端子と、アドレス線に連結されるゲート端子とを有するＮ形エンハンスメントＭＯＳＦＥＴトランジスタをさらに含むことによって、２トランジスタ、１抵抗、スタティックランダムアクセスメモリ（２Ｔ（ＮＰ）１Ｒ−ＳＲＡＭ）を形成する、請求項８に記載のデバイス。
10. Ｎ形デプレションＭＯＳＦＥＴトランジスタおよびＰ形デプレションＭＯＳＦＥＴトランジスタを含み、前記Ｎ形デプレションＭＯＳＦＥＴトランジスタは、正の電圧供給端子に連結されるソース端子と、グランド端子に連結される基板端子と、入力端子に連結されるゲート端子と、出力端子に連結されるドレイン端子と、を有し、前記Ｐ形デプレションＭＯＳＦＥＴトランジスタは、前記グランド端子に連結されるソース端子と、前記正の電圧供給端子に連結される基板端子と、前記入力端子に連結されるゲート端子と、出力端子に連結されるドレイン端子と、を有することによって、２トランジスタ、非反転バッファを形成する、請求項１に記載のデバイス。
11. 前記Ｎ形デプレションＭＯＳＦＥＴトランジスタの前記ゲート端子は、前記Ｎ形デプレションＭＯＳＦＥＴトランジスタの前記ドレイン端子と、前記Ｐ形デプレションＭＯＳＦＥＴトランジスタの前記ゲート端子と、前記Ｐ形デプレションＭＯＳＦＥＴトランジスタの前記ドレイン端子とに連結され、前記Ｎ形デプレションＭＯＳＦＥＴトランジスタの前記ゲート端子に連結されるドレイン端子と、前記グランド端子に連結される基板端子と、データ線に連結されるソース端子と、アドレス線に連結されるゲート端子とを有するＮ形エンハンスメントＭＯＳＦＥＴトランジスタをさらに含むことによって、３トランジスタスタティックランダムアクセスメモリ（３Ｔ−ＳＲＡＭ）を形成する、請求項１０に記載のデバイス。
12. 少なくとも２つのデプレションＭＯＳＦＥＴトランジスタを含む４トランジスタブール論理回路。
13. 第１および第２Ｎ形デプレションＭＯＳＦＥＴトランジスタと、第１および第２Ｐ形デプレションＭＯＳＦＥＴトランジスタと、を含み、第１入力端子は、前記Ｐ形デプレションＭＯＳＦＥＴトランジスタのゲート端子と、前記Ｎ形デプレションＭＯＳＦＥＴトランジスタのゲート端子とに連結され、第２入力端子は、前記Ｎ形デプレションＭＯＳＦＥＴトランジスタのゲート端子と、前記Ｐ形デプレションＭＯＳＦＥＴトランジスタのゲート端子とに連結され、正の電圧供給端子は、前記Ｎ形デプレションＭＯＳＦＥＴトランジスタのソース端子と、前記第１および第２Ｐ形デプレションＭＯＳＦＥＴトランジスタの両方の基板端子とに連結され、グランド端子は、前記第１および第２Ｐ形デプレションＭＯＳＦＥＴトランジスタの両方のソース端子と、前記第１および第２Ｎ形デプレションＭＯＳＦＥＴトランジスタの両方の基板端子とに連結され、出力端子は、前記第１および第２Ｐ形デプレションＭＯＳＦＥＴトランジスタの両方のドレイン端子と、前記第２Ｎ形デプレションＭＯＳＦＥＴトランジスタのドレイン端子に連結されることによって、ＡＮＤブール論理回路を作る、請求項１２に記載の論理回路。
14. 第１および第２Ｎ形デプレションＭＯＳＦＥＴトランジスタと、第１および第２Ｐ形デプレションＭＯＳＦＥＴトランジスタと、を含み、第１入力端子は、前記第１Ｐ形デプレションＭＯＳＦＥＴトランジスタのゲート端子と、前記第２Ｎ形デプレションＭＯＳＦＥＴトランジスタのゲート端子とに連結され、第２入力端子は、前記第１Ｎ形デプレションＭＯＳＦＥＴトランジスタのゲート端子と、前記第２Ｐ形デプレションＭＯＳＦＥＴトランジスタのゲート端子とに連結され、正の電圧供給端子は、前記第１および第２Ｎ形デプレションＭＯＳＦＥＴトランジスタのソース端子と、前記第１および第２Ｐ形デプレションＭＯＳＦＥＴトランジスタの両方の基板端子とに連結され、グランド端子は、前記第２Ｐ形デプレションＭＯＳＦＥＴトランジスタのソース端子と、前記第１および第２Ｎ形デプレションＭＯＳＦＥＴトランジスタの両方の基板端子とに連結され、出力端子は、前記第１Ｐ形デプレションＭＯＳＦＥＴトランジスタのドレイン端子と、前記第１および第２Ｎ形デプレションＭＯＳＦＥＴトランジスタのドレイン端子とに連結されることによって、ＯＲブール論理回路を作る、請求項１２に記載の論理回路。
15. Ｎ形デプレションＭＯＳＦＥＴトランジスタと、Ｐ形デプレションＭＯＳＦＥＴトランジスタと、Ｎ形エンハンスメントＭＯＳＦＥＴトランジスタと、Ｐ形エンハンスメントＭＯＳＦＥＴトランジスタとを含み、第１入力端子は、前記Ｐ形エンハンスメントＭＯＳＦＥＴトランジスタのゲート端子と、前記Ｎ形エンハンスメントＭＯＳＦＥＴトランジスタのゲート端子とに連結され、第２入力端子は、前記Ｎ形デプレションＭＯＳＦＥＴトランジスタのゲート端子と、前記Ｐ形デプレションＭＯＳＦＥＴトランジスタのゲート端子とに連結され、正の電圧供給端子は前記Ｎ形デプレションＭＯＳＦＥＴトランジスタのソース端子と、前記Ｐ形エンハンスメントＭＯＳＦＥＴトランジスタおよび前記Ｐ形デプレションＭＯＳＦＥＴトランジスタの両方の基板端子とに連結され、グランド端子は、前記Ｐ形デプレションＭＯＳＦＥＴトランジスタおよび前記Ｎ形エンハンスメントＭＯＳＦＥＴトランジスタの両方のソース端子と、前記Ｎ形エンハンスメントＭＯＳＦＥＴトランジスタおよび前記Ｎ形デプレションＭＯＳＦＥＴトランジスタの両方の基板端子とに連結され、出力端子は、前記Ｐ形デプレションＭＯＳＦＥＴトランジスタ、前記Ｐ形エンハンスメントＭＯＳＦＥＴトランジスタ、およびＮ形エンハンスメントＭＯＳＦＥＴトランジスタのドレイン端子に連結されることによって、混合ＡＮＤブール論理回路を作る、請求項１２に記載の論理回路。
16. 静電放電保護回路であって、
    Ｎ形デプレションＭＯＳＦＥＴトランジスタと、
    Ｐ形デプレションＭＯＳＦＥＴトランジスタと、
    前記Ｐ形デプレションＭＯＳＦＥＴトランジスタのソース端子と前記Ｎ形デプレションＭＯＳＦＥＴトランジスタのゲート端子および基板端子の両方とに連結されるグランド端子と、
    前記Ｎ形デプレションＭＯＳＦＥＴトランジスタのソース端子とＰ形デプレションＭＯＳＦＥＴトランジスタのゲート端子および基板端子の両方とに連結される正の電力端子と、
    前記Ｎ形デプレションＭＯＳＦＥＴトランジスタおよび前記Ｐ形デプレションＭＯＳＦＥＴトランジスタの両方のドレイン端子に連結される入力端子と、
    前記入力端子に連結される出力端子とを含むことによって、静電放電保護回路を提供する、静電放電保護回路。

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