CN108806742B - 随机存取存储器并且具有与其相关的电路、方法以及设备 - Google Patents

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Abstract

最早使用互补式金属氧化物半导体(CMOS)制程技术来实现静态随机存取存储器(SRAM)的晶体管数量是6颗。然后减少晶体管数量则能提高集积密度，然而此举将会降低存储器的稳定性，也有可能提高存取电路的复杂度，因此而增加功率消耗。为了提高SRAM的集积密度，并且根据减少晶体管数量之后所形成的电器特性而设计具有低功率消耗的存储器以及其所对应的电路，然后实现一个存取系统。如果其它各种存储器的电器特性近似于SRAM，像是动态随机存取存储器(DRAM)，那么它们也能使用SRAM所对应的存取电路。

Description

随机存取存储器并且具有与其相关的电路、方法以及设备
【技术领域】
本发明属于一种随机存取存储器的存储器元件，特别是使用半导体制程技术来实现静态随机存取存储器以及动态随机存取存储器，然后实现与其对应的存取电路以及存取系统。
【背景技术】
最早使用互补式金属氧化物半导体制程技术(CMOS process technology)来实现静态随机存取存储器(SRAM)的晶体管数量(transistor number)是6颗，接着是使用5颗晶体管来实现，再进一步地则是使用4颗晶体管来实现。目前，动态随机存取存储器(DynamicRandom-Access Memory,DRAM)，尤其是指它的电路结构是由1颗晶体管以及1颗电容器来组成1个储存细胞(storage cell)，它是使用特殊的半导体制程技术来制作；再者，其所对应的存取电路也较复杂，于是整体的效能不佳。
本案的发明人已将本发明的基础知识发表在台湾的期刊，以下提供各期刊的篇名、刊名、卷期以及出版年月：
「Logic Gate Design发展平台，新电子科技，234期，2005/09」；
「Logic Gate Design发展平台(2)，新电子科技，235期，2005/10」；
「Logic Gate Design发展平台(3)，新电子科技，237期，2005/12」；
「扩展脉波触发器及ADS模拟技术，电子与电脑，87期，2006/07」；
「存储器设计探索，电子与电脑，90期，2006/10」；
「善用CMOS特性3T SRAM技术难题有解，新电子科技，2012/5」。
本案的发明人也表示本发明所要申请保护的技术细节皆未被揭露于上述的已公开文件；详言之，已公开文件仅揭露相关的基本概念以及轮廓，在尚未揭露更下位的技术细节之前，以及在本发明更加详细地描述相关的技术内容之前，本领域的技术人员很难从先前技术来得知本发明所揭露的技术内容，也很难在理解先前技术之后而能轻易地实现本发明的技术细节。
【发明内容】
本发明使用标准的半导体制程技术来制作DRAM，它的电路结构是由1颗晶体管以及1颗二极管来组成(consisting of),并且使用该二极管的空乏区电容来形成1颗电容器；再者，它会搭配SRAM所对应的存取电路，于是可以提升整体的效能。
本发明是为了提高SRAM的集积密度而减少晶体管数量，也期望能在标准的CMOS制程技术中使用3颗晶体管来实现，并且克服储存状态的稳定性以及降低存储器的功率消耗，然后实现相关的电路，最终则是实现与其对应的存取电路以及存取系统。
在个人计算机(PersonalComputer)的主板，由于DRAM在数据读取的作业期间内会大幅地增加存取时间，另外，在更新(refresh)存储器的作业期间内也可能增加存取时间；因此，中央处理器(Central Processing Unit,CPU)不能实时从DRAM取得数据，于是CPU的操作指令在数据读取指令之后就被迫停止。解决的方法是切换线程(threads)，或是在CPU增加高速缓存的空间(the space of cache memory)，或是使用更多阶层的高速缓存。本发明所要解决的问题之一即是使得SRAM能够取代DRAM，或大幅增强DRAM效能，并且减少高速缓存的阶层。
在个人计算机的主板，CPU具有高速缓存，其硬件电路是使用SRAM。本发明另一个所要解决的问题即是使用此技术来实现高速缓存则能减小布局面积以及降低功率消耗。
本发明所能解决的问题不以上述内容为限，本领域的技术人员将会明白此技术的优点以及其特性将可使用在未来的相关产品，或是取代先前相关的存储器产品。
【附图说明】
图1 5T SRAM cell的电路示意图，属于先前技术。
图2 4T SRAM cell的电路示意图，属于先前技术。
图3 3T1R SRAM cell的电路示意图，属于先前技术。
图4 3T1D SRAM cell的电路示意图。
图5 3T1C SRAM cell的电路示意图。
图6细胞存取及保持的电路示意图。
图7 SPT_W的电路示意图。
图8 SPT_C的电路示意图。
图9跷跷板的电路示意图。
图10 SPT2_W的电路示意图。
图11 SPT2_C的电路示意图。
图12 SPT3_W的电路示意图。
图13 SPT4_W的电路示意图。
图14细胞电压调节器的电路示意图。
图15细胞电压调节器的电路示意图。
图16 SRAM芯片的功能方块图。
图17动作控制器的电路示意图，属于一般技术。
图18地址控制器的电路示意图，属于一般技术。
图19数据缓冲器的电路示意图，属于一般技术。
图20 DRAM芯片的功能方块图。
【具体实施方式】
以下的文字说明配合其所对应的图式，相关的实施例是作为解释本发明的创新技术而能依此来据以实现的基础模型，并非代表或限制所能实现本发明的唯一实施例。为了提供本发明的创新技术，实施方式会包含具体的细节来使得本领域的通常知识者可以理解；然而，本领域的技术人员将会明白在不采用该等具体细节的情况下也能实现本发明。在描述某些实施例时，对于熟知的结构及元件则使用方块图来表示，这是为了避免偏离本发明的创新概念。
本文使用的词语「示例性的」，其意谓为用「作示例、实例或说明的」。本文描述为「示例性」，其任何实施例皆不应被解释为比其他实施例更佳或更有利。本文引用「阶层式电路(Hierarchical Circuit)」来描述各个电路示意图以及方块图，此为电子电路以及集成电路领域中所熟悉的设计方法；其中，「终端点(terminal point)」的定义是供应电压的终端点，或是经由连接或耦接至该终端点；其中，「节点(node)」的定义是供应电压以及任一信号在本电路所属的阶层与上一阶层、上几个阶层或第一阶层之间将有可能进行耦接；详言之，当下所述的电路是阶层式电路的其中一个阶层，在该阶层之外则是可以耦接其它元件或电路，并且在完成耦接之后，当下所述的电路就成为次一阶层；再者，不同的电路示意图之间虽然也会使用相同的节点名称，但是也将有可能进行耦接。本文使用「连接点(connective point)」来表示其为电子元件或电子电路之间进行实体连接的金属接点。
以下介绍本发明在晶体管阶层设计(transistor-level design)所使用的晶体管的电路符号，晶体管的结构是属于金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)，这又细分成N型MOSET以及P型MOSET，在以下表示成「NMOS」以及「PMOS」。具有4个节点的MOSFET的电路符号，包含源极(Source,S)、汲极(Drain,D)、闸极(Gate,G)以及基极(Bulk,B)，并且源极有箭头图示，或者无箭头图示来表示源极的方向是可直接推断的；具有3个节点的MOSFET的电路符号，包含源极、汲极以及门极，并且源极有箭头图示，或者无箭头图示来表示源极的方向是可直接推断的，其中，无显示的基极是表示基极与源极直接连接。由于CMOS制程技术又分为P型基体(P-typesubstrate)以及N型基体(N-type substrate)，而且通常是使用P型基体，所以，上述的NMOS元件以及PMOS元件在使用N型基体之时则要将NMOS元件转成PMOS元件，并且将PMOS元件转成NMOS元件；除此之外，也要转换电源终端点以及接地终端点的极性，像是将接地终端点转成电源终端点。
静态随机存取存储器细胞：
静态随机存取存储器细胞(Static Random-Access Memory cell)在以下表示成「SRAM cell」，也是随机存取存储器的存储器元件。
以下参考图1，SRAM cell 100是在晶体管阶层设计之下使用5颗晶体管来组合而成，在以下表示成「5T SRAM cell」。M1～M5是MOSFET，分别是第一至第五晶体管，其中，M1,M4,M5是NMOS，M2,M3是PMOS。该等晶体管形成一存储细胞(storage cell)，并且M1也被称为存取晶体管(access transistor)。
1个输入或输出节点：位元线(Bit Line)在以下表示成「BL」，这是1个数据节点，用于输入或输出1个位元的数据值。
1个输入节点：字组线(Word Line)在以下表示成「WL」，这是1个地址节点，用于控制写入或读取该位元的数据值。
1个输入节点：细胞的供应电压(supply voltage of cell)在以下表示成「Vcell」，这是1个细胞电源终端点，用于接受适合的电压来进行写入作业或读取作业。
5T SRAM cell 100包含1个数据传输节点，1个传输控制节点，1个细胞电源终端点，1个接地终端点，1颗第一晶体管，1颗第二晶体管，1颗第三晶体管，1颗第四晶体管，1颗第五晶体管。该存储器元件的连接网络(wiring net)如图1所示，并且是先前技术，在此不加详述。
5T SRAM cell是一种习知的存储器元件，其中，M2,M4组成1个第一反向器(inverter)，M3,M5组成1个第二反向器，该第一反向器与该第二反向器以回授的连接方法来闩锁数据。更详细的说明可参考期刊论文「存储器设计探索，电子与电脑，90期，2006/10」。
以下参考图2，SRAM cell 100是在晶体管阶层设计之下使用4颗晶体管来组合而成，在以下表示成「4T SRAM cell」。M1～M4是MOSFET，分别是第一至第四晶体管，其中，M1,M4是NMOS，M2,M3是PMOS。其余节点如同前文的描述。
4T SRAM cell 100包含1个数据传输节点，1个传输控制节点，1个细胞电源终端点，1个接地终端点，1颗第一晶体管，1颗第二晶体管，1颗第三晶体管，1颗第四晶体管。该存储器元件的连接网络如图2所示，并且是先前技术，在此不加详述。
4T SRAM cell是一种单轨且强健的内存(Single-Rail-and-Robust Memory)，意即某一逻辑准位具强稳定性，另一逻辑准位具弱稳定性。4T SRAM cell的记忆能力是依赖晶体管的泄漏电流(leakage current)。当M3被截止(cut off)之时，在M3的源极与汲极之间仍然会有泄漏电流，该电流从M1的汲极流向源极，最终经由BL而流至该接地终端点；除此之外，也有M1的汲极与基极之间的二极管逆向电流(reverse current of diode)，简称基极电流，用来稳定该位元的数据值。当M1被截止之时，M1的泄漏电流以及基极电流与M3的工作电流形成1条第一电流路径，该第一电流路径可以等效成1个第一反向器；M4的工作电流与M2的工作电流形成1条第二电流路径，并且M4受到动态控制，将会有强壮的下拉电流(strong pull-low current)，该第二电流路径可以等效成1个第二反向器；该第一反向器与该第二反向器以回授的连接方法来闩锁数据。更详细的说明可参考期刊论文「存储器设计探索，电子与电脑，90期，2006/10」。
以下参考图3，SRAM cell 100是在晶体管阶层设计之下使用3颗晶体管以及1颗电阻器(resistor)来组合而成，在以下表示成「3T1R SRAM cell」。M1～M3是MOSFET，分别是第一至第三晶体管，其中，M1是NMOS，M2,M3是PMOS。R1是1颗电阻器，该电阻器包含第一连接点以及第二连接点。该等晶体管以及该电阻器形成一个储存细胞。其余节点如同前文的描述。
3T1R SRAM cell 100包含1个数据传输节点，1个传输控制节点，1个细胞电源终端点，1个接地终端点，1颗第一晶体管，1颗第二晶体管，1颗第三晶体管，1颗第一电阻器。该存储器元件的连接网络如图3所示，并且是先前技术，在此不加详述。
3T1R SRAM cell的记忆能力是不止于依赖晶体管的泄漏电流来稳定该位元的数据值，更要使得R1的阻抗值能够配合M2的动态变化；由于M2在导通(turn on)期间会有很低的阻抗值，而且在截止期间会有很高的阻抗值，所以R1的阻抗值不可太高，也不可太低。由于标准的CMOS制程技术很难去制造高阻抗值的电阻器，因此，3T1R SRAM cell在标准的制程技术之下是难以实现的存储器元件。当M1被导通之时，该储存细胞将会迅速失去资料闩锁的能力。当M1被截止之时，M1的泄漏电流以及基极电流与M3的工作电流形成1条第一电流路径，该第一电流路径可以等效成1个第一反向器；流过R1的电流与M2的工作电流形成1条第二电流路径，并且会有中等的下拉电流(middle pull-low current)，该第二电流路径可以等效成1个第二反向器；该第一反向器与该第二反向器以回授的连接方法来闩锁数据。更详细的说明可参考期刊论文「善用CMOS特性3T SRAM技术难题有解，新电子科技，2012/5」。
本发明的第1实施例：以下参考图4，SRAM cell 100是在晶体管阶层设计之下使用3颗晶体管以及1颗二极管(diode)来组合而成，在以下表示成「3T1D SRAM cell」。M1～M3是MOSFET，分别是第一至第三晶体管，其中，M1是NMOS，M2,M3是PMOS。D1是1颗二极管，包含阳极(anode)以及阴极(cathode)，阳极在以下称为第一连接点，阴极在以下称为第二连接点。其余节点如同前文的描述。
3T1D SRAM cell 100包含1个数据传输节点，1个传输控制节点，1个细胞电源终端点，1个接地终端点，1颗第一晶体管，1颗第二晶体管，1颗第三晶体管，1颗第一二极管；
该第一晶体管的连接网络如下：源极耦接该数据传输节点：闸极耦接该传输控制节点：汲极连接该第二晶体管的闸极以及该第三晶体管的汲极：基极连接该接地终端点；
该第二晶体管的连接网络如下：源极连接该细胞电源终端点：闸极连接该第一以及第三晶体管的汲极：汲极连接该第三晶体管的闸极以及该第一二极管的第二连接点；
该第三晶体管的连接网络如下：源极连接该细胞电源终端点：闸极连接该第二晶体管的汲极以及该第一二极管的第二连接点：汲极连接该第一晶体管的汲极以及该第二晶体管的闸极；
该第一二极管的连接网络如下：第一连接点连接该接地终端点：第二连接点连接该第二晶体管的汲极以及该第三晶体管的闸极。
3T1D SRAM cell的电器特性不同于上述5T SRAM cell、4T SRAM cell以及3T1RSRAM cell，这迥异的特性来自于该第一二极管；其中，D1的连接网络会产生逆向电流，然而此电流值很微小，甚至会受到温度影响。M2,M3要随着D1的逆向电流而进行调整，并且要调整特殊的制程参数，像是增加闸极氧化层(gate oxide)的厚度，或者使用另一标准的制程技术，即是改变晶体管型态(transistor type)，像是使用高阈电压(threshold voltage)的晶体管。更进一步地，基于(base on)M2,M3的调整方式而一并调整M1之后则会降低单一细胞的功率消耗。当M1被导通之时，该储存细胞将会迅速失去资料闩锁的能力。当M1被截止之时，M1的泄漏电流以及基极电流与M3的工作电流形成1条第一电流路径，该第一电流路径可以等效成1个第一反向器；D1的逆向电流与M2的工作电流形成1条第二电流路径，并且仅有微弱的下拉电流(weak pull-low current)，该第二电流路径可以等效成1个第二反向器；该第一反向器与该第二反向器以回授的连接方法来闩锁数据。
CMOS制程技术可以制造多种二极管型态(diode type)，像是「n+/p-well」、「p+/n-well」、「n-well/p-sub」以及「ESD」；其中，D1有布局面积的限制，并且也要匹配M2,M3随着温度变化而产生的电流变异，所以在一般的条件下所使用的二极管型态是「n+/p-well」，这可得到较小的布局面积以及较佳的稳定性。另外，在不限制D1的布局面积的条件下而使用变容二极管(varactor)则可承受较高的操作温度。本领域的技术人员可经由本发明之教示而得知在不限制布局面积的条件下则能串联或并联不同特性的二极管、电容器、电阻器或其它具有泄漏电流的元件。
本发明的第2实施例：以下参考图5，SRAM cell 100是在晶体管阶层设计之下使用3颗晶体管以及1颗电容器(capacitor)来组合而成，在以下表示成「3T1C SRAM cell」。这里要特别注意到这是使用绝缘体上硅(Silicon-On-Insulator,SOI)的制程技术才能更容易实现，并且其所制造的晶体管没有基极。M1～M3是MOSFET，分别是第一至第三晶体管，其中，M1是NMOS，M2,M3是PMOS。C1是1颗电容器，包含第一连接点以及第二连接点。其余节点如同前文的描述。
3T1C SRAM cell 100包含1个数据传输节点，1个传输控制节点，1个细胞电源终端点，1个接地终端点，1颗第一晶体管，1颗第二晶体管，1颗第三晶体管，1颗第一电容器。连接网络可以对照上述的3T1D SRAM cell100，在此不再赘述。
3T1C SRAM cell的记忆能力在于SOI制程技术会有更低的泄漏电流，因此，降低C1的氧化层的厚度即可增加直接穿透电流(direct tunneling current)，这样的调整即是匹配该等晶体管的泄漏电流与该电容器的直接穿透电流，如同3T1D SRAM cell的电器特性。当M1被截止之时，M1的泄漏电流与M3的工作电流形成1条第一电流路径，该第一电流路径可以等效成1个第一反向器；C1的直接穿透电流与M2的工作电流形成1条第二电流路径，该第二电流路径可以等效成1个第二反向器，并且仅有微弱的下拉电流；该第一反向器与该第二反向器以回授的连接方法来闩锁数据。本领域的技术人员经由上述之全部示例性说明即知晶体管型态以及晶体管参数可搭配二极管型态以及二极管参数而针对效能优化、最小面积或最小功率消耗进行设计；当然也能从晶体管型态以及晶体管参数搭配电容器型态以及电容器参数进行设计。
根据上述的各存储器元件的电器特性，在此进一步地说明关于SRAM cell所能接受的工作电压(working voltage)，区分为常态电压(normal voltage)、写入电压(writingvoltage)、读取电压(reading voltage)以及待机电压(standby voltage)；常态电压用于没有进行数据存取之时来保持存储器元件的储存状态；写入电压用于数据被写进存储器元件之时来减小状态转换时间；读取电压用于数据自存储器元件读出之时来增强信号强度；待机电压可以降低功率消耗。5T SRAM cell、4T SRAM cell以及3T1R SRAM cell所能接受的工作电压的准位如下：读取电压高于或等于常态电压，常态电压高于或等于写入电压，写入电压高于或等于待机电压。3T1D SRAM cell以及3T1C SRAM cell是完全依赖晶体管的泄漏电流来保持存储器元件的储存状态，因此工作电压不能很低，否则没有足够的泄漏电流来保持存储器元件的储存状态，但是在进行数据写入之时就要破坏存储器元件的储存状态，所以能接受的工作电压的准位如下：读取电压高于或等于常态电压，常态电压高于或等于待机电压，待机电压高于或等于写入电压。本领域的技术人员可轻易地将上述的存储器元件经由简单的改变来完成双埠存取(dual-port access)，像是额外地增加1个数据传输节点、1个传输控制节点以及1颗晶体管，该晶体管也是存取晶体管。
细胞存取及保持：
细胞存取及保持(Cell Access and Hold)是一种存取电路，其中包含保持电路，介于前述的存储器元件与存储器传输接口之间，用于将1个位元值(bit value)写进去前述的存储器元件，或者将1个位元值从前述的存储器元件读出来；除此之外，根据前述的存储器元件的电器特性来保持已储存在前述的存储器元件的该位元值。
本发明的第3实施例：以下参考图6，这是示例性的电路图，细胞存取及保持300是混合晶体管阶层设计、逻辑闸阶层设计(gate-level design)以及功能方块图(functionblock)而形成的电路图。M1～M2是MOSFET，分别是第一至第二晶体管，其中，M1是NMOS，M2是PMOS。Tri1是三态闸；Not1是非门。
SPT4_SRAM 301是功能方块图，用于侦测BL，当BL从低电压约略提升到高电压之时，将会迅速地输出一种轨对轨形式的高电压，这将在后文详细说明；其中，Goad是第一输入连接点，Width是第一输出连接点，pull是第二输出连接点。
1个输入节点：细胞写入(Cell Write)在以下表示成「CWr」，这是1个控制节点，用于启动细胞写入的功能，并且改变前述的存储器元件的储存状态。
1个输入节点：细胞保持(Cell Hold)在以下表示成「CHd」，这是1个控制节点，用于启动细胞保持的功能，并且维持前述的存储器元件的储存状态。
1个输入节点：位元至细胞(Bit To Cell)在以下表示成「BTC」，这是1个资料节点，用于将1个位元值写进去前述的存储器元件。
1个输出节点：位元至数据(Bit To Data)在以下表示成「BTD」，这是1个资料节点，用于将1个位元值从前述的存储器元件读出来。
其余节点如同前文的描述。
以下的动作手段将会配合图式来说明该等电子元件如何联合起来完成细胞写入的功能：CWr致能(enable)Tri1；BTC将1个位元值送至Tri1；Tri1将该位元值同时转送至BL以及SPT4_SRAM 301的Goad；当SPT4_SRAM 301的Goad已侦测到在其触发准位以上的高电压时，便会立即将SPT4_SRAM 301的pull降低到低电压来驱动M2，在M2导通之后则向BL提供更强壮的高电压来稳定前述的SRAM cell 100的储存状态，再者，此举可以减小写入时间。在此要特别强调这是较佳的实施例，本领域的技术人员可知该等电子元件可以依据实际的设计规格而与细胞读取电路分离，然后进行耦接，并且配置相应的数量。另外，在此要特别地说明关于细胞存取及保持300的M2，这颗晶体管对于5T/4T SRAM cell不是必须存在的元件，但是，对于3T1R/3T1D/3T1C SRAM cell则是必须存在的元件，这是因为前述的存储器元件有可能受到邻近写入(neighborhood writing)的影响而改变储存状态，这是3T1R/3T1D/3T1C SRAM cell与5T/4T SRAM cell之间在电器特性上的最大差异。
以下的动作手段将会配合图式来说明该等电子元件如何联合起来完成细胞读取的功能：在前述的SRAM cell 100的WL致能前述的SRAM cell 100的M1之后，前述的SRAMcell 100的储存状态会送往BL；SPT4_SRAM 301的Goad持续接收BL，并且将该储存状态从SPT4_SRAM 301的Width转送至BTD，其中，Not1的作用如同缓冲器；当SPT4_SRAM 301的Goad已侦测到在其触发准位以上的高电压时，便会立即将SPT4_SRAM 301的pull降低到低电压来驱动M2，在M2导通之后则向BL提供更强壮的高电压来稳定前述的SRAM cell 100的储存状态。在此要特别强调这是较佳的实施例，本领域的技术人员可知该等电子元件可以依据实际的设计规格而与细胞写入电路分离，然后进行耦接，并且配置相应的数量。另外，在此要特别地说明关于细胞存取及保持300的M2，这颗晶体管对于5T/4T SRAM cell不是必须存在的元件，但是，对于3T1R/3T1D/3T1C SRAM cell则是必须存在的元件，这是因为前述的存储器元件有可能受到邻近读取(neighborhood reading)的影响而改变储存状态，也有可能发生破坏性读出(destructive readout)，这是3T1R/3T1D/3T1C SRAM cell与5T/4T SRAMcell之间在电器特性上的最大差异。
以下的动作手段将会配合图式来说明该等电子元件如何联合起来完成细胞保持的功能：CHd驱动M1；在M1导通之后则使得BL的电压准位维持在低电压，并且使得前述的SRAM cell 100的M1的泄漏电流可以到达接地终端点。在此要特别强调这是较佳的实施例，本领域的技术人员可知该等电子元件可以依据实际的设计规格而与细胞存取电路分离，然后进行耦接，并且配置相应的数量。另外，在此要特别地说明关于细胞存取及保持300的M1，这颗晶体管对于前述的存储器元件是必须存在的元件，这是因为前述的存储器元件可以实现数据储存的关键技术就是经由晶体管的泄漏电流来维持储存状态；对于5T SRAM cell，M1可以增强进入待机之后的稳定性；对于4T/3T1R/3T1D/3T1C SRAM cell，M1是必须存在的元件。本领域的技术人员可以理解本发明不必限制CHd的信号波形，其中，较简单的实施例是持续驱动M1，但是在储存状态不会被立刻破坏的情况下，也可轻易地改成间歇驱动M1，甚至可以根据实际的状况而驱动M1。
细胞存取及保持300的电路包含但不限于1个第一控制节点，1个第二控制节点，1个第一数据节点，1个第二资料节点，1个数据传输节点，1个电源终端点，1个接地终端点，1个第一三态闸，1个第一非门，1个第一功能电路，1颗第一晶体管，1颗第二晶体管。
以下的步骤将会说明如何进行细胞写入作业以及细胞保持作业。
初始步骤，该第一控制节点维持除能(disable)细胞写入的功能，该第二控制节点维持致能细胞保持的功能。此时是在细胞保持的工作阶段，其中，该第二控制节点驱动该第一晶体管来完成细胞保持作业。
第一步骤，该第二控制节点先除能细胞保持的功能，然后该第一控制节点致能细胞写入的功能。此后就是在细胞写入的工作阶段。
第二步骤，该第一数据节点的数据值将会传送至该数据传输节点，然后完成细胞写入作业。
第三步骤，该第一控制节点先除能细胞写入的功能，然后该第二控制节点致能细胞保持的功能。此后就是在细胞保持的工作阶段。
以下的步骤将会说明如何进行细胞读取作业以及细胞保持作业。
初始步骤，该第二控制节点维持致能细胞保持的功能。此时是在细胞保持的工作阶段，其中，该第二控制节点驱动该第一晶体管来完成细胞保持作业。
第一步骤，该第二控制节点在进入细胞读取的工作阶段之后除能细胞保持的功能。为了避免发生破坏性读出就要立刻进行除能。
第二步骤，该第二数据节点将会接收到该数据传输节点的数据值，然后完成细胞读取作业。
第三步骤，该第二控制节点在完成细胞读取作业之后致能细胞保持的功能。此后就是在细胞保持的工作阶段。为了避免发生破坏性读出就要立刻进行致能。
本发明的细胞存取及保持的电路与其对应的手段以及方法是配合前述的SRAMcell 100的电器特性；其中，写入方法以及读取方法可以对应同一存取电路，也可以分别对应不同的存取电路；然而，该电路与其对应的手段以及方法所能配合的存储器元件皆不以此为限，若其它各种存储器元件的电器特性与前述的SRAM cell 100相近之时即可直接使用，或者根据电器特性的差异而稍加修改。例如配合DRAM cell的电器特性来设计该电路与其对应的手段以及方法；其中，使用该细胞存取及保持的电路来读取DRAM cell则能在读取期间完成回写作业(rewrite operation)，于是可以省去「读后写架构(Write-After-Readarchitecture)」；除此之外，还可以增强噪声边限(noise margin)，这是该第一晶体管联合该第一功能电路的动作之后而产生的效益。其中，DRAM cell的实施例可以是1T1C、1T-SOI或是使用二极管的空乏区电容(depletion capacitance)来完成1T1D；虽然该空乏区电容的电容量比较小，也有受温度影响的逆向电流，但搭配本发明的存取技术则具有储存效益。当本发明的电路搭配DRAM cell之时，该细胞内的晶体管就可以调整某些特殊的制程参数，像是该细胞可以使用高阈电压的晶体管来减少泄漏电流，但是本发明的电路仍然可以使用低阈电压的晶体管，并且不必提高BL以及WL的供应电压。换言之，当该细胞被写入第一逻辑准位之时，该细胞的储存状态就会被维持在此逻辑准位，然而，当该细胞被写入第二逻辑准位之时，该细胞的储存状态将会逐渐地改变至第一逻辑准位。其中，该第一以及第二逻辑准位可分别对应逻辑0以及逻辑1；逻辑0可为低于该触发准位的电压准位，并且逻辑1可为高于或等于该触发准位的电压准位。除此之外，在一读取期间内，一扩展脉波触发器将会感测该储存状态然后读出，当该储存状态被感测到是该第二逻辑准位时会立即执行回写作业，否则不会执行该回写作业。本领域的技术人员可知依据一存储器元件的电器特性而能随之改变图6所示之各晶体管的型态；例如，M1为了匹配储存状态的电压极性而更换成PMOS；又例如，M2可依据回写的电压极性而更换成NMOS。以下提出一实施例来进一步说明：一DRAM细胞由一NMOS以及一电容器组成，由该细胞的电器特性而知图6所示之M1可更换成PMOS，并且令M1产生上拉电流来补偿该NMOS的泄漏电流，进而获得较长的数据保留时间；其中，M2依据回写的电压极性而使用PMOS。
扩展脉波触发器：
扩展脉波触发器(Spread Pulse Trigger)在以下表示成「SPT」，用于将电压变化量或者脉波宽度当作触发信号来产生1个轨对轨的脉波信号(a pulse signal of rail-to-rail)；其中，该电压变化量可以小于晶体管的阈电压，最小的电压变化量可以趋近于0，最窄的脉波宽度可以小于晶体管的传播延迟(propagation delay of transistor)。更详细地描述就是当输入节点从低电压提升到达触发准位之时，或者相反地从高电压降低到达触发准位之时，换言之，就是当该输入节点从第一逻辑准位变化到达第二电压值之时即会发生触发信号，然后对输出节点进行迅速地且大幅地切换逻辑准位，最后输出1个轨对轨的脉波信号，该脉波信号的脉波宽度大于或等于晶体管的传播延迟；其中，数字电路的输入电位以及输出电位在逻辑上的界定称为逻辑准位，第二电压值的定义是电压值相异于第一逻辑准位并且电压极性相对于第一逻辑准位。SPT的内部电路在改良之前是产生1个轨对轨的脉波信号，并且该电路的输出波形是基于该触发信号的时间来转成相对应的脉波宽度，所以会注记「扩展脉波触发器─宽度(SPT_W)」；在改良之后是产生1个轨对轨的时钟信号(aclock signal of rail-to-rail)，并且该电路的输出波形是基于该触发信号的时间而循环地(cyclically)产生脉波，所以会注记「扩展脉波触发器─循环(SPT_C)」；另外，本领域的技术人员在理解本案的技术内容之后则可知SPT_W与SPT_C之间的关联性，然后加入1个控制信号以及1个切换电路来选择输出宽度波形或循环波形，此种型式具两者的功能(bothfunctions)，所以可以注记成「SPT_B」。轮廓形式的说明以及波形图可参考期刊论文「扩展脉波触发器及ADS模拟技术，电子与电脑，87期，2006/07」。
本发明的第4实施例：以下参考图7，这是示例性的电路图，SPT_W 201是混合逻辑闸阶层设计以及功能方块图而形成的电路图。Or1是或门；Not1,Not2是非门。
Seesaw 200是功能方块图，用于迅速地且大幅地切换逻辑准位，也可称为准位切换器(Level Switcher)，这将在后文详细说明；其中，包含1个第一输入连接点，1个第一输出连接点，名称是Poise。
delay 204是延迟元件，用于延迟转态的时间；其中，包含1个第一输入连接点，1个第一输出连接点，名称是out。较佳的实施方式是延迟负缘转态的时间，实施例可以是负缘延迟转态器(Falling-edge Delay Turner)，这可参考期刊论文「Logic Gate Design发展平台，新电子科技，234期，2005/09」。
1个输入节点：刺激(Goad)，这是1个信号节点，用于将微量的电压变化当作触发准位。
1个输出节点：宽度(Width)，这是1个信号节点，用于输出1个轨对轨的脉波信号，该脉波信号是基于触发信号的时间来转成相对应的脉波宽度。
SPT_W 201的电路至少包含1个第一输入节点，1个第一输出节点，1个第一准位切换器，1个第一非门，1个第一或门；该第一准位切换器包含1个第一输入连接点，1个第一输出连接点；可选择地包含至少1个延迟元件，该延迟元件包含1个第一输入连接点，1个第一输出连接点；
该第一准位切换器的连接网络如下：第一输入连接点耦接该第一输入节点以及该第一或门的第一输入连接点：第一输出连接点连接该第一非门的第一输入连接点，又耦接该第一或门的第一输出连接点，可选择地连接该延迟元件的第一输出连接点；
该第一非门的连接网络如下：第一输入连接点连接该第一准位切换器的第一输出连接点，又耦接该第一或门的第一输出连接点，可选择地连接该延迟元件的第一输出连接点：第一输出连接点耦接该第一或门的第二输入连接点以及该第一输出节点；
该第一或门的连接网络如下：第一输入连接点耦接该第一输入节点以及该第一准位切换器的第一输入连接点：第二输入连接点耦接该第一非门的第一输出连接点：第一输出连接点耦接该第一准位切换器的第一输出连接点以及该第一非门的第一输入连接点，可选择地连接该延迟元件的第一输入连接点；
该延迟元件的连接网络如下：第一输入连接点连接该第一或门的第一输出连接点：第一输出连接点连接该第一准位切换器的第一输出连接点以及该第一非门的第一输入连接点。
以下的步骤将会说明SPT_W 201如何侦测触发准位以及产生1个轨对轨的脉波信号；其中，第一逻辑准位相异且相对于第二逻辑准位，第三逻辑准位相异且相对于第四逻辑准位，第二电压值的定义是电压值相异于第一逻辑准位并且电压极性相对于第一逻辑准位。
初始步骤：该第一输入节点(Goad)维持在第一逻辑准位，该第一准位切换器输出第一逻辑准位，该第一非门输出第二逻辑准位来使得该第一或门输出第二逻辑准位，该第一准位切换器的输出连接点与该第一或门的输出连接点形成1组连线与门(wired-AND)而使得该第一非门持续输出第二逻辑准位，该第一输出节点(Width)维持在第三逻辑准位。
第一步骤：该第一输入节点从第一逻辑准位变化到第二电压值，或者在变化到第二电压值之后又在预定时间内回到第一逻辑准位。
第二步骤：该第一准位切换器侦测到该第一输入节点的变化之后则立刻从第一逻辑准位转到第二逻辑准位，并且输出第二逻辑准位。
第三步骤：该第一非门受到该连线与门的变化而从第二逻辑准位转到第一逻辑准位，该第一输出节点从第三逻辑准位转到第四逻辑准位。
第四步骤：若该第一输入节点持续在第二逻辑准位，则该第一或门持续在第二逻辑准位，该延迟元件持续在第二逻辑准位，该第一非门持续在第一逻辑准位，该第一输出节点持续在第四逻辑准位。
第五步骤：在该第一输入节点回到第一逻辑准位之后，该第一非门等到该延迟元件回到第一逻辑准位之后才会输出第二逻辑准位，该第一输出节点等到该第一准位切换器回到第一逻辑准位之后才会输出第三逻辑准位，然后完成扩展脉波宽度的功能。
本发明的第5实施例：以下参考图8，这是示例性的电路图，SPT_C 202是混合逻辑闸阶层设计以及功能方块图而形成的电路图。Not1,Not2是非门。
1个输出节点：循环(Cycle)，这是1个信号节点，用于输出1个轨对轨的时钟信号，该时钟信号是基于触发信号的时间而循环地产生脉波。
其余节点如同前文的描述。
SPT_C 202的电路至少包含1个第一输入节点，1个第一输出节点，1个第一准位切换器，1个第一非门，1个延迟元件；该第一准位切换器包含1个第一输入连接点，1个第一输出连接点；该延迟元件包含1个第一输入连接点，1个第一输出连接点；
该第一准位切换器的连接网络如下：第一输入连接点耦接该第一输入节点：第一输出连接点连接该第一非门的第一输入连接点以及该延迟元件的第一输出连接点；
该第一非门的连接网络如下：第一输入连接点连接该第一准位切换器的第一输出连接点以及该延迟元件的第一输出连接点：第一输出连接点耦接该延迟元件的第一输入连接点以及该第一输出节点；
该延迟元件的连接网络如下：第一输入连接点耦接该第一非门的第一输出连接点：第一输出连接点连接该第一准位切换器的第一输出连接点以及该第一非门的第一输入连接点。
以下的步骤将会说明SPT_C 202如何侦测触发准位以及产生1个轨对轨的时钟信号；其中，第一逻辑准位、第二逻辑准位、第三逻辑准位、第四逻辑准位，以及第二电压值的定义相同于SPT_W 201。
初始步骤：该第一输入节点(Goad)维持在第一逻辑准位，该第一准位切换器输出第一逻辑准位，该第一非门输出第二逻辑准位来使得该延迟元件输出第二逻辑准位，该第一准位切换器的输出连接点与该延迟元件的输出连接点形成1组连线与门而使得该第一非门持续输出第二逻辑准位，该第一输出节点(Cycle)维持在第三逻辑准位。
第一步骤：该第一输入节点从第一逻辑准位变化到第二电压值，或者在变化到第二电压值之后又在预定时间内回到第一逻辑准位。
第二步骤：该第一准位切换器侦测到该第一输入节点的变化之后则立刻从第一逻辑准位转到第二逻辑准位态，并且输出第二逻辑准位。
第三步骤：该第一非门受到该连线与门的变化而从第二逻辑准位转到第一逻辑准位，而且该第一非门与该延迟元件的连接网络形成1个振荡器(oscillator)，该第一输出节点在第三逻辑准位与第四逻辑准位之间交替变化。
第四步骤：若该第一输入节点持续在第二逻辑准位，则该第一非门会循环地输出脉波，该第一输出节点会循环地输出脉波。
第五步骤：在该第一输入节点回到第一逻辑准位之后，该第一非门等到该延迟元件回到第一逻辑准位之后才会输出第二逻辑准位，该第一输出节点等到该第一准位切换器回到第一逻辑准位之后才会输出第三逻辑准位，然后停止输出脉波。
基于SPT_W 201以及SPT_C 202的电路来互相转换逻辑闸，如此即可实现反向电压的侦测以及输出。上述的转换方法是经由逻辑闸的互补特性来置换。本领域的技术人员经由上述的实施方式即能轻易地将SPT_W 201的该第一或门的第一输入连接点连接1个切换电路，并且经由1个控制信号来选择该电路的输出信号；其中，若将该第一输入连接点经由该切换电路来耦接该电路的第一输入节点就具有SPT_W 201的功能；若将该第一输入连接点经由该切换电路来耦接该第一或门的第二输入连接点就具有SPT_C 202的功能。
本发明的第6实施例：以下说明上述的准位切换器的电路，由于该电路在拉高以及拉低电压的动作如同跷跷板(seesaw)，所以在以下表示成「Seesaw」。请参考图9，这是示例性的电路图，Seesaw 200(a)是在逻辑闸阶层设计之下来完成的电路；Tri1是三态闸；Not1是非门。Seesaw 200(b)是在晶体管阶层设计之下使用3颗晶体管来组合而成；M1～M3是MOSFET，分别是第一至第三晶体管，其中，M1,M3是NMOS，M2是PMOS。
1个输入节点：动作(action)，表示成「act」，这是1个控制节点，用于启动拉高或拉低电压，如同跷跷板的倾斜状态。
1个输入及输出节点：平衡(Poise)，这是1个信号节点，用于恢复电压，如同将已倾斜的跷跷板恢复到平衡状态。
Seesaw 200(a)的电路包含1个第一动作节点，1个第一平衡节点，1个三态闸；该三态闸包含1个致能连接点，1个输入连接点，1个输出连接点；
该三态闸的连接网络如下：致能连接点耦接该第一动作节点：输入连接点连接该输出连接点，又耦接该第一平衡节点：输出连接点连接该输入连接点，又耦接该第一平衡节点。
以下的流程将会配合图7至图8来说明图9中Seesaw 200(a)所对应的动作；其中，第一逻辑准位、第二逻辑准位、第三逻辑准位，以及第四逻辑准位的定义相同于SPT_W 201。
初始步骤：该第一动作节点(act)的第一逻辑准位持续致能Tri1，此时，该第一平衡节点(Poise)维持在第三逻辑准位。
第一步骤：该第一动作节点逐渐地转变到第二逻辑准位来除能Tri1，此时，该第一平衡节点会逐渐地依据输入到Poise的第四逻辑准位而脱离第三逻辑准位。
在该第一动作节点的电压变化量到达触发准位之后，该第一平衡节点的电压值就会依据输入到Poise的第四逻辑准位而迅速地脱离第三逻辑准位。
第二步骤：该第一动作节点回到第一逻辑准位来致能Tri1。
第三步骤：若输入到该第一平衡节点的电压值仍然在第四逻辑准位，则Poise仍然会维持在第四逻辑准位。
第四步骤：在输入到该第一平衡节点的电压值转换到第三逻辑准位之后，Poise才会回到第三逻辑准位。
Seesaw 200(b)的电路包含1个第一动作节点，1个第一平衡节点，1个电源终端点，1个接地终端点，1颗第一晶体管，1颗第二晶体管，1颗第三晶体管；
该第一晶体管的连接网络如下：源极连接该接地终端点：闸极连接该第二晶体管的闸极以及该第三晶体管的汲极，又耦接该第一平衡节点：汲极连接该第二晶体管的汲极以及该第三晶体管的闸极；
该第二晶体管的连接网络如下：源极连接该电源终端点：闸极连接该第一晶体管的闸极以及该第三晶体管的汲极，又耦接该第一平衡节点：汲极连接该第一晶体管的汲极以及该第三晶体管的闸极；
该第三晶体管的连接网络如下：源极耦接该第一动作节点：闸极连接该第一以及第二晶体管的汲极：汲极连接该第一以及第二晶体管的闸极，又耦接该第一平衡节点：基极连接该接地终端点。
以下的流程将会配合图7至图8来说明图9中Seesaw 200(b)所对应的动作；其中，第一逻辑准位、第二逻辑准位、第三逻辑准位，以及第四逻辑准位的定义相同于SPT_W 201。
初始步骤：该第一动作节点(act)的第一逻辑准位持续经过M3来除能M1以及致能M2，并且经由回授的连接方法来致能M3，此时，该第一平衡节点(Poise)维持在第三逻辑准位。
第一步骤：该第一动作节点逐渐地转变到第二逻辑准位来致能M1以及除能M2，然后经由回授的连接方法来除能M3，此时，该第一平衡节点会逐渐地依据输入到Poise的第四逻辑准位而脱离第三逻辑准位。在该第一动作节点的电压变化量到达触发准位之后，该第一平衡节点的电压值就会依据输入到Poise的第四逻辑准位而迅速地脱离第三逻辑准位。
第二步骤：该第一动作节点回到第一逻辑准位来提供预备回复到初始步骤所需的下拉电流。
第三步骤：若输入到该第一平衡节点的电压值仍然在第四逻辑准位，则Poise仍然会维持在第四逻辑准位。
第四步骤：在输入到该第一平衡节点的电压值转换到第三逻辑准位之后，Poise才会回到第三逻辑准位，然后，该第一动作节点的下拉电流配合该第一平衡节点的电压值来除能M1以及致能M2，并且经由回授的连接方法来致能M3。
基于Seesaw 200(b)的电路来互相转换NMOS元件以及PMOS元件，当然也要转换电源的极性，如此即可实现反向电压的侦测以及输出。上述的转换方法是基于CMOS制程技术的特性来置换互补的晶体管以及电源极性。
本发明的第7实施例：以下参考图10，这是示例性的电路图，SPT2_W 221是在晶体管阶层设计之下使用6颗晶体管来组合而成，其功能如同上述的SPT_W 201，使用晶体管阶层设计可以减小布局面积。M1～M6是MOSFET，分别是第一至第六晶体管。
改良上述的Seesaw 200(b)的电路之后则可得到SPT2_W 221之中的连接网络；其中，M1～M3的连接方式近似Seesaw 200(b)的M1～M3；再者，M4～M6的连接方式如同电压调节器(voltage regulator)的功能，这不止于用来设定输出电压的准位，也用来增加脉波宽度。M1～M3组成1个准位切换器，该准位切换器的输出电压将会与输入电压相反，所以使用Not1来使得Width的电压极性相同于Goad。
该准位切换器的电路至少包含1个刺激准位节点，1个第一动作节点，1个第一输出节点，1个电源终端点，1个接地终端点，1颗第一晶体管，1颗第二晶体管，1颗第三晶体管；
该第一晶体管的连接网络如下：源极连接该接地终端点：闸极耦接该第一动作节点：汲极连接该第二晶体管的汲极以及该第三晶体管的闸极，又耦接该第一输出节点；
该第二晶体管的连接网络如下：源极连接该刺激准位节点：闸极连接该第三晶体管的汲极：汲极连接该第一晶体管的汲极以及该第三晶体管的闸极，又耦接该第一输出节点：基极连接该电源终端点；
该第三晶体管的连接网络如下：源极连接该接地终端点：闸极连接该第一以及第二晶体管的汲极，又耦接该第一输出节点：汲极连接该第一晶体管的闸极。以下的流程说明图10中准位切换器所对应的动作；其中，第二逻辑准位的定义相同于SPT_W 201。
初始步骤：该第一动作节点(Goad)除能该准位切换器，该第一输出节点(Width)输出该刺激准位节点的电压值。
第一步骤：该第一动作节点逐渐地致能该准位切换器，该第一输出节点会逐渐地远离该刺激准位节点的电压值，在该第一动作节点的电压变化量到达触发准位之后，该第一输出节点的逻辑准位迅速地到达第二逻辑准位。
第二步骤：该第一动作节点除能该准位切换器。
第三步骤：该第一输出节点会逐渐地远离第二逻辑准位，并且逐渐地回到该刺激准位节点的电压值。
本发明的第8实施例：以下参考图11，这是示例性的电路图，SPT2_C 222是在晶体管阶层设计之下使用8颗晶体管来组合而成，其功能如同上述的SPT_C 202。M1～M8是MOSFET，分别是第一至第八晶体管。
基于上述的SPT2_W 221的电路来额外增加M7～M8则能循环地产生脉波。基于SPT2_W 221以及SPT2_C 222的电路来互相转换NMOS元件以及PMOS元件，当然也要转换电源的极性，如此即可实现反向电压的侦测以及输出。上述的转换方法是基于CMOS制程技术的特性来置换互补的晶体管以及电源极性。
本发明的第9实施例：以下参考图12，这是示例性的电路图，SPT3_W 231是在晶体管阶层设计之下使用7颗晶体管来组合而成，其功能如同上述的SPT2_W 221。M1～M7是MOSFET，分别是第一至第七晶体管。
基于SPT2_W 221的电路来额外增加M7则能增强脉波的稳定性；其中，该第七晶体管的连接网络如下：源极连接该电源终端点：闸极连接该电源终端点：汲极连接该第二晶体管的闸极以及该第三晶体管的汲极。
本发明的第10实施例：以下参考图13，这是示例性的电路图，SPT4_W 241是在晶体管阶层设计之下使用10颗晶体管来组合而成，其功能如同上述的SPT2_W 221。M1～M10是MOSFET，分别是第一至第十晶体管。
基于SPT2_W 221的电路来额外增加M7～M10则能增强脉波的稳定性；其中，M1～M3组成1个第一准位切换器，这模块的输出电压将会与输入电压相反；M7～M9组成1个第二准位切换器，这模块的输出电压将会与输入电压相反；M1～M3的输入连接点接受从低电压提升到达触发准位，相反地，M7～M9的输入连接点接受从高电压降低到达触发准位。根据上述的工作特性而能得知该第一准位切换器与该第二准位切换器可以交错地使用，并且可以完成多级串接来增强输出信号的稳定性，因此，在最后一级的电路之中，M10的作用是为了得到轨对轨的电压准位。
基本上，前述的SPT4_SRAM 301的电路就是基于SPT4_W 241，将SPT4_W 241之中的晶体管配合前述的存储器元件的电器特性来进行适当的修改，最后将SPT4_W 241的该第一准位切换器的输出耦接至前述的SPT4_SRAM 301的pull，如此即可实现前述的SPT4_SRAM301。
细胞电压调节器：
细胞电压调节器(Cell Voltage Regulator)是根据前述的记忆器元件的电器特性而进行设计的电路，用于供应前述的SRAM cell 100的工作电压。透过前述内容(第[0035],[0037],[0044],[0067]段)而得知细胞存取及保持300经由SPT4_SRAM 301的能力而能侦测到很微小的电压变化量；除此之外，说明书第[0032]段已说明前述的SRAM cell100所能接受的工作电压。由于5T/4T/3T1R SRAM cell在记忆能力上具有很好的稳定性，因此，该等细胞之常态电压可以等于或低于在该等细胞内部之晶体管的阈电压，如此可大幅地减小泄漏电流，并且较佳实施例是令读取电压等于常态电压，然后配合SPT4_SRAM 301的能力而达成高速读取。关于3T1D/3T1C SRAM cell之较佳实施例是令读取电压等于常态电压，常态电压高于待机电压，并且待机电压甚至可随工作温度而改变，这是根据泄漏电流会随温度而改变。
本发明的第11实施例：以下参考图14，这是示例性的电路图，细胞电压调节器500是在晶体管阶层设计之下使用多颗晶体管来组合而成；其中，最主要的元件是M1～M3，M1～M3是MOSFET，分别是第一至第三晶体管。1个输入节点：细胞读取(Cell Read)在以下表示成「CRd」，这是1个控制节点，用于启动细胞读取的功能，并且取得前述的存储器元件的储存状态。
1个输入节点：待机(Standby)在以下表示成「Stb」，这是1个控制节点，用于启动待机电压的功能，对前述的存储器元件供应待机电压。
其余节点如同前文的描述。
细胞电压调节器500的功能是配合前述的5T/4T/3T1R SRAM cell来设计的电压调节器；其中，M1将会依据Vcell的电压来调节下拉电流，M2将会依据Stb的控制信号来提供上拉电流(pull-high current)，M3将会依据CRd的控制信号来提供下拉电流，M4将会依据CRd的控制信号来提供上拉电流，Ma1～Ma2将会依据Stb,CRd的控制信号来提供1条第一电流路径，Mb1～Mb3,R1将会依据Stb,CRd的控制信号来提供1条第二电流路径；除此之外，Mx1～Mx2以及Not1～Not2将会根据Stb,CRd的控制信号来设计相依的组合逻辑，并且控制前述的记忆器元件的工作电压。M3～M4配合M1～M2的动作来供应读取电压，Ma1～Ma2配合M1～M4的动作来供应写入电压以及常态电压，Mb1～Mb3,R1配合M1～M4的动作来供应待机电压。
细胞电压调节器500的电路至少包含1个第一控制节点，1个第二控制节点，1个细胞电源终端点，1个电源终端点，1个接地终端点，1条第一电流路径，1条第二电流路径，1颗第一晶体管，1颗第二晶体管，1颗第三晶体管，1颗第四晶体管。
以下的动作手段将会配合图式来说明该等电子元件如何联合起来供应常态电压以及写入电压：该第一晶体管依据该细胞电源终端点来调节下拉电流；该第二控制节点直接致能该第二晶体管来提供上拉电流；该第一控制节点结合该第二控制节点去致能该第三晶体管以及除能该第四晶体管来提供下拉电流。该细胞电源终端点的电流经由该第二晶体管以及该第一电流路径。除此之外，对于写入电压也可另外提供1条第三电流路径。
以下的动作手段将会配合图式来说明该等电子元件如何联合起来供应读取电压：该第一晶体管依据该细胞电源终端点来调节下拉电流；该第二控制节点直接致能该第二晶体管来提供上拉电流；该第一控制节点结合该第二控制节点去除能该第三晶体管以及致能该第四晶体管来提供上拉电流。该细胞电源终端点的电流经由该第二晶体管以及该第四晶体管。
以下的动作手段将会配合图式来说明该等电子元件如何联合起来供应待机电压：该第二控制节点直接除能该第二晶体管，并且间接除能该第三晶体管以及间接致能该第四晶体管来提供上拉电流。该细胞电源终端点的电流经由该第二电流路径以及该第四晶体管。
本发明的第12实施例：以下参考图15，这是示例性的电路图，细胞电压调节器500是在晶体管阶层设计之下使用多颗晶体管来组合而成；其中，最主要的元件是M1～M3，M1～M3是MOSFET，分别是第一至第三晶体管。其余节点如同前文的描述。
细胞电压调节器500的功能是配合前述的3T1D/3T1C SRAM cell来设计的电压调节器；其中，M1将会依据Vcell的电压来调节下拉电流，M2将会依据CWr的控制信号来提供上拉电流，M3将会依据CWr的控制信号来提供下拉电流，M4将会依据CRd的控制信号来提供上拉电流，Ma1将会依据CWr,CRd的控制信号来提供1条第一电流路径。CWr直接控制M2～M3来供应写入电压，CRd直接控制M4来供应读取电压，Ma1配合M1～M4的动作来供应常态电压以及待机电压。
细胞电压调节器500的电路至少包含1个第一控制节点，1个细胞电源终端点，1个电源终端点，1个接地终端点，1颗第一晶体管，1颗第二晶体管，1颗第三晶体管；可选择地包含1个第二控制节点，1条第一电流路径，1颗第四晶体管。
以下的动作手段将会配合图式来说明该等电子元件如何联合起来供应常态电压以及待机电压：该第二控制节点直接除能该第四晶体管；该第一控制节点直接致能该第二晶体管以及直接除能该第三晶体管来提供上拉电流。该细胞电源终端点的电流经由该第二晶体管以及该第一电流路径。除此之外，对于待机电压也可另外提供1条第二电流路径。
以下的动作手段将会配合图式来说明该等电子元件如何联合起来供应写入电压：该第二控制节点直接除能该第四晶体管；该第一晶体管依据该细胞电源终端点来调节下拉电流，其中，该第一控制节点直接除能该第二晶体管以及直接致能该第三晶体管来提供下拉电流。由于该第二晶体管会有泄漏电流，所以该细胞电源终端点的电流仍会经由该第二晶体管以及该第一电流路径。
以下的动作手段将会配合图式来说明该等电子元件如何联合起来供应读取电压：该第一控制节点直接致能该第二晶体管以及直接除能该第三晶体管来提供上拉电流；该第二控制节点直接致能该第四晶体管来提供上拉电流。该细胞电源终端点的电流经由该第二晶体管以及该第四晶体管。
SRAM的存取系统：
SRAM的存取系统是指以任何一种SRAM cell为核心元件来结合周边的存取电路以及控制电路，然后配合数据传输接口以及控制接口来完成独立且完整的记忆功能。该存取系统的实际产品是芯片或者是模块，例如，存储器芯片、高速缓存、计算机系统的主存储器以及数字信号处理器的内存。
本发明的第13实施例：以下参考图16，这是示例性的电路图，SRAM芯片的功能方块图1000是展示一般的SRAM芯片以及基本的传输信号，其中，包含数据总线(Data Bus)、地址总线(Address Bus)、写入信号(Write signal)、读取信号(Read signal)以及芯片选择信号(Chip Select signal)。除此之外，本发明在前文所描述的相关电路也在SRAM芯片的功能方块图1000之中，后文会详细说明。
数据总线在以下表示成「DBus」，这是多位元数据宽度的总线，例如数据位元(databits)的编号是从0至b，其中，b的数值是资料宽度减1，这是本领域的技术人员所具备的基本知识。
地址总线在以下表示成「ABus」，这是多位元地址宽度的总线，经过解码器之后的地址编号是从0至n，当然也可使用行列解码器(Row-and-Column Decoder)，这是本领域的技术人员所具备的基本知识。
写入信号在以下表示成「Wrs」，用于控制该SRAM芯片将目前正在数据总线之上的数值写入至目前地址总线所指定的记忆空间(memory space)，这是本领域的技术人员所具备的基本知识。
读取信号在以下表示成「Rds」，用于控制该SRAM芯片将目前地址总线所指定的记忆空间所储存的数值读出至数据总线，这是本领域的技术人员所具备的基本知识。
芯片选择信号在以下表示成「CSs」，用于控制该SRAM芯片来进行正常的存取作业，这是本领域的技术人员所具备的基本知识。
在SRAM芯片的功能方块图1000之中所包含的功能方块如下：存储器数组(MemoryArray)1100、存取控制器(Access Controller)1300、功率控制器(Power Controller)1500、动作控制器(Action Controller)1710、地址控制器(Address Controller)1720以及数据缓冲器(Data Buffer)1730。
存储器数组1100包含多个细胞群(Cells)1101_0～b,1102_0～b,1103_0～b,1104_0～b,1199_0～b，其中，细胞群的资料宽度是依据数据总线的数据宽度，例如数据位元的编号是从0至b，则细胞群的编号也是从0至b。细胞群可以根据细胞供应电压的配置方法来组成多个电压群(Voltage Group)，例如电压群1、电压群2以及电压群g。
存取控制器1300包含细胞群存取及保持(Cells Access and Hold)1301_0～b，其中又包含多个细胞存取及保持300，数量是依据数据总线的数据宽度。
功率控制器1500包含多个细胞电压调节器1501,1502,1599，可以对存储器数组1100改变小区域的电压，防止全域的电压变化而影响存取时间，而且可以降低进行存取之时的功率消耗，因此可以根据细胞供应电压的配置方法来组成多个电压群(VoltageGroup)，例如电压群1、电压群2以及电压群g。本领域的技术人员可以明白如何设定电压群的数量，也可以对存储器数组1100分割成许多区块来满足相关的设计规格，配合多区块的设计规格而将前述的细胞存取及保持的电路分离出细胞保持的电路，然后将细胞保持的电路配置在各区块之内；其中，各区块的数据传输节点各自耦接传输闸(Transmission Gate)来隔离各细胞保持的电路，这也能抑制各区块之间的存取干扰，然后使用DRAM芯片内的行列解码器配合存取信号来控制传输闸以及细胞保持的电路，以上的举例用来表示存取控制器1300与功率控制器1500之间的电路配置皆可依据实际的设计规格而进行简单的改变。另外，该功率控制器1500也可以被实现在该SRAM芯片1000的外部，惟，这种连接方法难以对该存储器数组1100供应多组的电压群；再者，也可使用切换式电源供应器来实现功率控制器1500，惟，该供应器的电器特性会增加存取时间，也有可能提高功率消耗。
以下参考图17，这是示例性的电路图，动作控制器1710包含组合逻辑(Combinational Logic Circuits)，用于接收来自传输接口的各种传输信号，然后产生相对应的控制信号来完成SRAM芯片所需要的各种功能，这是本领域的技术人员可以配合相关的产品而进行电路设计的一般技术。以下大略说明相关的控制信号以及相互依赖的时序动作：来自传输接口的Wrs以及Rds皆先会受到CSs的控制，然后产生该芯片的内部电路所能使用的Wr以及Rd。
存取致能(Access Enable)在以下表示成「AEn」，用于接受Wr以及Rd来控制相关的电路。
细胞写入(CWr)的控制动作必须晚于Wr的控制动作，也就是等到相关的电路已经准备完成之后才能输出CWr信号。
细胞读取(CRd)的控制动作必须早于Rd的控制动作，也就是等到存储器元件的状态数据已经被读出之后才能输出Rd信号。
细胞保持(CHd)的信号依赖于CWr信号以及CRd信号，并且尽可能地避免与CWr,CRd发生冲突来避免发生破坏性读出。
待机(Stb)的信号可以直接依赖于CSs的信号，但不以此为限，可以使用其它的实施方式，像是由传输接口另外提供输入信号来控制。
以下参考图18，这是示例性的电路图，地址控制器1720包含解码器(Decoder)721以及选择器(Selector)722。CSs致能解码器721来解码Abus，并且得到地址信号A0～An；AEn致能选择器722来产生字组线WL_0～WL_n。
以下参考图19，这是示例性的电路图，数据缓冲器1730包含2个三态闸，分别由Wr,Rd来控制。在接收到Wr的控制信号时，是将来自数据总线的Data传送至BTC；在接收到Rd的控制信号时，是令数据总线的Data接收BTD的数值，这是本领域的技术人员早已明白的一般技术。
DRAM的存取系统：
DRAM的存取系统是指以任何一种DRAM cell为核心元件来结合周边的存取电路以及控制电路，然后配合数据传输接口以及控制接口来完成独立且完整的记忆功能。
本发明的第14实施例：以下参考图20，这是示例性的电路图，DRAM芯片的功能方块图2000是展示一般的DRAM芯片以及基本的传输信号，其中，包含数据总线、地址总线、写入信号、读取信号以及芯片选择信号。另外，本发明在前文所描述的相关电路也在DRAM芯片的功能方块图2000之中，后文会详细说明。
在DRAM芯片的功能方块图2000之中所包含的功能方块如下：存储器数组2100、存取控制器2300、更新控制器(Refresh Controller)2500、动作控制器2710、地址控制器2720以及数据缓冲器2730。
存储器数组2100包含多个细胞群(Cells)2101_0～b,2102_0～b,2103_0～b,2104_0～b,2199_0～b，其中，细胞群的资料宽度是依据数据总线的数据宽度。DRAM cell的实施例可以是1T1C、1T1D、1T-SOI或其它。本领域的技术人员早已明白存储器数组2100可以分割成许多区块来满足相关的设计规格，配合多区块的设计规格而将前述的细胞存取及保持的电路分离出细胞保持的电路，然后将细胞保持的电路配置在各区块之内；其中，各区块的数据传输节点各自耦接传输闸来隔离各细胞保持的电路，这也能抑制各区块之间的存取干扰，然后使用DRAM芯片内的行列解码器配合存取信号来控制传输闸以及细胞保持的电路，以上的举例用来表示存取控制器2300的电路配置皆可依据实际的设计规格而进行简单的改变。
存取控制器2300包含细胞群存取及保持(Cells Access and Hold)2301_0～b，其中又包含多个细胞存取及保持300，数量是依据数据总线的数据宽度。
更新控制器2500是根据DRAM cell的电器特性而产生的电路，这是本领域的技术人员早已明白的一般技术。在先前技术，DRAM cell的更新作业必须进行先读取而后写入，也就是「读后写架构」，但是本发明的更新控制器2500在配合存取控制器2300之后就可以在读取期间完成写入的动作，如此可以加速完成更新作业；其中的原因在于该存取控制器2300能在读取期间完成回写作业。
动作控制器2710、地址控制器2720以及数据缓冲器2730可参考动作控制器1710、地址控制器1720以及数据缓冲器1730。

Claims (17)

1.一种存储器元件，属于静态随机存取存储器细胞，该存储器细胞的电路结构包含一细胞电源终端点，一储存细胞；其特征在于:该储存细胞包含一第一晶体管，一第二晶体管，一第三晶体管；该第一晶体管也是一第一存取晶体管；当没有对该存储器元件进行任何存取之时，也就是维持储存状态的期间，该储存细胞的组成元件会形成一等效电路，该等效电路是由一第一反向器以及一第二反向器所组成，并且将该第一反向器与该第二反向器以回授的连接方法来闩锁数据；该第一反向器由第一访问晶体管以及该第三晶体管所组成；该第二反向器由该第二晶体管以及一漏电电路所组成；该漏电电路的实体结构不是单纯的电阻器，也不是受到动态控制的晶体管。
2.如权利要求1所述的存储器元件，其特征在于：该漏电电路包含一第二连接点；该第二晶体管以及该第三晶体管的源极连接该细胞电源终端点，该第二晶体管的闸极至少连接该第三晶体管的汲极，该第二晶体管的汲极连接该第三晶体管的闸极以及该第二连接点。
3.一种适用于如权利要求1所述的静态随机存取存储器细胞的电源供应方法，其特征在于：用以向该细胞电源终端点供应工作电压，该工作电压区分为常态电压、写入电压、读取电压以及待机电压；其中，该读取电压等于该常态电压，该常态电压不低于该写入电压，该写入电压不低于该待机电压，并且常态电压不高于在该存储器细胞内部之晶体管的阈电压。
4.一种适用于如权利要求3所述的电源供应方法的切换手段，其特征在于：用以将该工作电压切换到该常态电压，或切换到该写入电压，或切换到该读取电压，或切换到该待机电压。
5.一种储存设备，至少包含一静态随机存取存储器阵列，一存取控制器；其中，该存取控制器包含一触发器，该触发器将电压变化量当作触发信号来产生一轨对轨的输出电压，并且具有一种准位切换手段，用以切换逻辑准位，该手段是依据该触发信号来切换到另一逻辑准位，但是将会依据该触发信号的时间以及一经延迟的信号来返回到初始的逻辑准位。
6.一种适用于动态随机存取存储器细胞的存取设备，该存储器细胞的电路结构包含一数据传输节点，该数据传输节点用于写入以及读取数据；该存取设备包含一触发器以及一晶体管，该触发器包含一信号输入连接点以及一信号输出连接点，该晶体管包含一数据回写连接点以及一控制输入连接点；该信号输入连接点连接或耦接该数据回写连接点，该数据传输节点连接或耦接该信号输入连接点以及该数据回写连接点，该信号输出连接点连接或祸接该控制输入连接点；在细胞读取作业中，当该触发器已侦测到该数据传输节点的变化量在触发准位以上时会导通该晶体管，否则持续截止该晶体管；该存储器细胞的回写作业就是该晶体管被导通。
7.一种适用于动态随机存取存储器细胞的存取设备，该存储器细胞的电路结构包含一数据传输节点；该存取设备包含一触发器，该触发器包含一信号输入连接点，该信号输入连接点连接或祸接该数据传输节点；该触发器将电压变化量当作触发信号来产生一轨对轨的输出电压，并且具有一种准位切换手段，用以切换逻辑准位，该手段是依据该触发信号来切换到另一逻辑准位，但是将会依据该触发信号的时间以及一经延迟的信号来返回到初始的逻辑准位。
8.如权利要求6或7所述的动态随机存取存储器细胞的存取设备，其特征在于:该存储器细胞的电路结构包含一储存细胞，一传输控制节点，该传输控制节点用于控制数据输入以及输出，该储存细胞是由一晶体管以及一电容器所组成，或是由一晶体管以及一等效电容所组成。
9.如权利要求8所述的动态随机存取存储器细胞的存取设备，其特征在于：该等效电容是由一或多PN结二极管所形成的一空乏区电容。
10.一种扩展脉波手段，用以将电压变化量或者脉波宽度当作触发信号来产生一轨对轨的输出电压，并且基于该触发信号的时间来转成相对应的输出波形；其中，最小的电压变化量可以趋近于零，最窄的脉波宽度可以小于晶体管的传播延迟；其特征在于：具有一种准位切换手段，用以切换逻辑准位，该手段是依据该触发信号来切换到另一逻辑准位，但是将会依据该触发信号的时间以及一经延迟的信号来返回到初始的逻辑准位。
11.一种扩展脉波触发器，包含一准位切换器，该准位切换器的电路结构至少包含一第一动作节点，一第一平衡节点；其特征在于：该准位切换器所对应的动作流程如下：
初始步骤：该第一动作节点的第一逻辑准位致能该准位切换器，此时，该第一平衡节点维持在第三逻辑准位；
第一步骤：该第一动作节点逐渐地转变到第二逻辑准位来除能该准位切换器，此时，该第一平衡节点会逐渐地依据输入到该节点的第四逻辑准位而脱离第三逻辑准位，在该第一动作节点的电压变化量到达触发准位之后，该第一平衡节点的电压值就会依据输入到该节点的第四逻辑准位而迅速地脱离第三逻辑准位；
第二步骤：该第一动作节点回到第一逻辑准位来致能该准位切换器；
第三步骤：若输入到该第一平衡节点的电压值仍然在第四逻辑准位，则该第一平衡节点仍然会维持在第四逻辑准位；
第四步骤：在输入到该第一平衡节点的电压值转换到第三逻辑准位之后，该第一平衡节点才会回到第三逻辑准位。
12.一种扩展脉波触发器，包含一准位切换器，该准位切换器的电路结构至少包含一刺激准位节点，一第一动作节点，一第一输出节点；其特征在于：该准位切换器所对应的动作流程如下:
初始步骤:该第一动作节点除能该准位切换器，该第一输出节点输出该刺激准位节点的电压值；
第一步骤：该第一动作节点逐渐地致能该准位切换器，该第一输出节点会逐渐地远离该刺激准位节点的电压值，在该第一动作节点的电压变化量到达触发准位之后，该第一输出节点的逻辑准位迅速地到达第二逻辑准位；
第二步骤：该第一动作节点除能该准位切换器；
第三步骤：该第一输出节点会逐渐地远离第二逻辑准位，并且逐渐地回到该刺激准位节点的电压值。
13.一种配合如权利要求10所述的扩展脉波手段而完成的扩展脉波触发器，用于转成相对应的脉波宽度；该轨对轨的输出电压是一轨对轨的脉波信号，并且该输出波形是基于该触发信号的时间来转成相对应的脉波宽度；该扩展脉波触发器的电路结构至少包含一准位切换器，一第一输入节点，一第一输出节点；其特征在于：所对应的动作流程如下：
初始步骤：该第一输入节点维持在第一逻辑准位，该准位切换器输出第一逻辑准位，该第一输出节点维持在第三逻辑准位；
第一步骤：该第一输入节点从第一逻辑准位变化到第二电压值，或者在变化到第二电压值之后又在预定时间内回到第一逻辑准位；
第二步骤：该准位切换器侦测到该第一输入节点的变化之后则立刻从第一逻辑准位转到第二逻辑准位，并且输出第二逻辑准位；
第三步骤：该第一输出节点从第三逻辑准位转到第四逻辑准位；
第四步骤：若该第一输入节点持续在第二逻辑准位，则该第一输出节点持续在第四逻辑准位；
第五步骤：在该第一输入节点回到第一逻辑准位之后，该第一输出节点等到该准位切换器回到第一逻辑准位之后才会输出第三逻辑准位，然后完成扩展脉波宽度的功能。
14.一种配合如权利要求10所述的扩展脉波手段而完成的扩展脉波触发器，用于循环地输出脉波；该轨对轨的输出电压是一轨对轨的时钟信号，并且该输出波形是基于该触发信号的时间而循环地产生脉波；该扩展脉波触发器的电路结构至少包含一准位切换器，一第一输入节点，一第一输出节点；其特征在于：所对应的动作流程如下：
初始步骤：该第一输入节点维持在第一逻辑准位，该准位切换器输出第一逻辑准位，该第一输出节点维持在第三逻辑准位；
第一步骤：该第一输入节点从第一逻辑准位变化到第二电压值，或者在变化到第二电压值之后又在预定时间内回到第一逻辑准位；
第二步骤：该准位切换器侦测到该第一输入节点的变化之后则立刻从第一逻辑准位转到第二逻辑准位，并且输出第二逻辑准位；
第三步骤：该第一输出节点在第三逻辑准位与第四逻辑准位之间交替变化；
第四步骤：若该第一输入节点持续在第二逻辑准位，则该第一输出节点会循环地输出脉波；
第五步骤：在该第一输入节点回到第一逻辑准位之后，该第一输出节点等到该准位切换器回到第一逻辑准位之后才会输出第三逻辑准位，然后停止输出脉波。
15.一种存取及保持电路，介于存储器元件与存储器传输接口之间，并且配合存储器元件的电器特性而进行设计；该电路的电路结构至少包含一第一控制节点，一第二控制节点，一第一数据节点，一第二资料节点，一数据传输节点，一第一功能电路，一第二功能电路；可选择地包含一第三功能电路；其特征在于：该第一功能电路使用一触发器，该触发器将电压变化量当作触发信号来产生一轨对轨的输出电压，并且具有一种准位切换手段，用以切换逻辑准位，该手段是依据该触发信号来切换到另一逻辑准位，但是将会依据该触发信号的时间以及一经延迟的信号来返回到初始的逻辑准位，主要功用是在存取期间侦测该数据传输节点的电压准位，然后输出与其相对应的轨对轨电压；该第二功能电路的功用是对该数据传输节点提供状态保持电流；可选择地，该第三功能电路的功用是在该触发器发生切换后供应该数据传输节点一强电流。
16.一种储存设备，系以随机存取存储器细胞为核心元件来结合周边的存取电路以及控制电路，然后配合数据传输接口以及控制接口来完成独立且完整的记忆功能；其特征在于：该设备至少包含一存取控制器；该存取控制器包含一或多个如权利要求15 所述的存取及保持电路。
17.一种储存设备，其特征在于：至少包含一存取控制器，一动态随机存取存储器数组，一更新控制器；该存取控制器包含多个细胞存取及保持电路，该存储器数组包含多个细胞群；该细胞存取及保持电路的数量等于该细胞群的资料宽度，并且该细胞存取及保持电路的数据传输节点各自对应至每一细胞群的数据传输节点；该更新控制器控制该存取控制器来执行更新作业，并且该存取控制器会在读取期间立即进行回写作业。
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