JP2018190480A - ランダム・アクセス・メモリ及び関連する回路、方法及びシステム - Google Patents

ランダム・アクセス・メモリ及び関連する回路、方法及びシステム Download PDF

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Abstract

【課題】少数のトランジスタを用いてＳＲＡＭを実現し、記憶状態の安定性を克服し、且つメモリの電力消費を低減すること。【解決手段】ＣＭＯＳプロセス技術を使用して、トランジスタ数が６であるＳＲＡＭを実現する。次に、集積密度を高めるためにトランジスタ数を減らすが、ＳＲＡＭは、メモリの安定性が低下し、アクセス回路の複雑さが増し、こうして消費電力が増大する可能性がある。ＳＲＡＭの集積密度を高めるために、数が減少したトランジスタの電気的特性に従って、メモリを設計することは、低消費電力とそれに対応する回路を含み、次にアクセス・システムを実現する。他の様々なメモリの電気的特性がＳＲＡＭ（ＤＲＡＭ）に類似している場合に、ＳＲＡＭの対応するアクセス回路を使用することもできる。【選択図】 図４

Description

本発明は、ランダム・アクセス・メモリのメモリ素子に関し、より具体的には、スタティック・ランダム・アクセス・メモリ及びダイナミック・ランダム・アクセス・メモリを実現するための半導体プロセス技術に関し、更には対応するアクセス回路及びアクセス・システムを実現するための半導体プロセス技術に関する。
スタティック・ランダム・アクセス・メモリ（SRAM）を実現するための最も初期のＣＭＯＳプロセス技術は、６つのトランジスタ、５つのトランジスタ、次に４つのトランジスタを利用している。現在、ダイナミック・ランダム・アクセス・メモリ（DRAM）、具体的にはその構造は、１つのトランジスタ及び１つのコンデンサから構成され、記憶セル（storage cell）を形成する。ＤＲＡＭは、特別な半導体プロセス技術によって製造される。さらに、対応するアクセス回路は比較的複雑であり、結果として全ての性能が低下する。
出願人は、本発明に関する基本的な知見を台湾のいくつかの雑誌に公開しており、ここで出版された日付、記事名、雑誌名、及び巻号数は以下の通りである。
非特許文献１：”09/2005, “Logic Gate Design Developing Platform”, New Electronic Technology, 234”
非特許文献２：”10/2005, “Logic Gate Design Developing Platform (2)”, New Electronic Technology, 235”
非特許文献３：”12/2005, “Logic Gate Design Developing Platform (3)”, New Electronic Technology, 237”
非特許文献４：”07/20006, “Spread Pulse Trigger and ADS Simulation Technique”, Electronic and Computer, 87”
非特許文献５：”10/2006, “Memory Design and Exploration”, Electronic and Computer, 90”
非特許文献６：”5/2012, “The technique problem of 3T SRAM has a solution by taking advantage of CMOS”, New Electronic Technology”。
本出願人はまた、本発明によって教示される限定された教示の全てが、上記の公開された文書によって明らかにされないことを示す。より具体的には、公開された文献は、本発明によって具体的に教示される特定の用語及び関連する教示が明らかになる前に、関連する基本概念及び輪郭を明らかにするだけであり、当業者にとって、本発明によって教示される限定された教示の全てを学ぶことは困難であり、従来技術から学ぶだけで本発明を実施することは困難である。
09/2005, "Logic Gate Design Developing Platform", New Electronic Technology, 234 10/2005, "Logic Gate Design Developing Platform (2)", New Electronic Technology, 235 12/2005, "Logic Gate Design Developing Platform (3)", New Electronic Technology, 237 07/20006, "Spread Pulse Trigger and ADS Simulation Technique", Electronic and Computer, 87 10/2006, "Memory Design and Exploration", Electronic and Computer, 90 5/2012, "The technique problem of 3T SRAM has a solution by taking advantage of CMOS", New Electronic Technology
本発明は、標準的な半導体プロセス技術を用いてＤＲＡＭを製造し、その構造は、１つのトランジスタ及び１つのダイオードから構成され、ダイオードの空乏容量（depletion capacitance）はコンデンサを形成するために利用される。さらに、そのコンデンサは、ＳＲＡＭに対応するアクセス回路と協働する。こうして、全ての性能が向上する。
本発明は、ＳＲＡＭの集積強度を高めるために使用されるトランジスタの数を減少させ、標準的なＣＭＯＳプロセス技術において３つのトランジスタのみを用いてＳＲＡＭを実現し、記憶状態の安定性を克服し、且つメモリの電力消費を低減する、さらに関連する回路及び対応するアクセス回路及びシステムを実現する。
パーソナルコンピュータ（PC）のマザーボードでは、ＤＲＡＭがデータを読み出す期間に動作するときに、アクセス時間が、大幅に増大し、且つメモリをリフレッシュする期間にアクセス時間が増大する可能性がある。従って、中央演算処理装置（CPU）はＤＲＡＭからデータを直ぐに取り出すことができないので、ＣＰＵの全ての動作コマンドは、データ読出しコマンドの後に強制的に停止される。上記の問題の解決策は、スレッドを切り替える、又はキャッシュメモリのスペースをＣＰＵに追加する、又はより多くの階層を有するキャッシュメモリを使用することである。本発明によって解決される問題の１つは、ＳＲＡＭをＤＲＡＭに置き換えること、又はＤＲＡＭの性能を大幅に向上させ、キャッシュメモリの階層を減少させることである。
ＰＣのマザーボードでは、ＣＰＵは、キャッシュメモリを有しており、そのハードウェア回路がＳＲＡＭによって実現される。本発明によって解決される別の問題は、この技術を用いて、レイアウト面積及び消費電力を低減するキャッシュメモリを実現することである。
本発明は、上記の問題を解決することに限定されない。当業者は、本発明によって教示される限定された教示の利点及び特徴を、関連する製品に将来適用し得ること、又は関連技術に関連してメモリ製品を置き換えることができることを理解すべきである。
本発明のこれらの目的及び他の目的は、様々な図及び図面に示されている好ましい実施形態の以下の詳細な説明を読めば、当業者には明らかになるであろう。
従来技術の５Ｔ ＳＲＡＭセルを示す回路図である。 従来技術の４Ｔ ＳＲＡＭセルを示す回路図である。 従来技術の３Ｔ１Ｒ ＳＲＡＭセルを示す回路図である。 本発明の一実施形態による３Ｔ１Ｄ ＳＲＡＭセルを示す回路図である。 本発明の一実施形態による３Ｔ１Ｃ ＳＲＡＭセルを示す回路図である。 本発明の一実施形態によるセルアクセス及びホールドを示す回路図である。 本発明の一実施形態による回路ＳＰＴ＿Ｗを示す図である。 本発明の一実施形態による回路ＳＰＴ＿Ｃを示す図である。 本発明の一実施形態によるシーソー回路を示す図である。 本発明の一実施形態による回路ＳＰＴ２＿Ｗを示す図である。 本発明の一実施形態による回路ＳＰＴ２＿Ｃを示す図である。 本発明の一実施形態による回路ＳＰＴ３＿Ｗを示す図である。 本発明の一実施形態による回路ＳＰＴ４＿Ｗを示す図である。 本発明の一実施形態によるセル電圧レギュレータを示す図である。 本発明の別の実施形態によるセル電圧レギュレータを示す図である。 本発明の一実施形態によるＳＲＡＭチップの機能ブロック図である。 従来技術の動作コントローラを示す回路図である。 従来技術のアドレスコントローラを示す回路図である。 従来技術のデータバッファを示す回路図である。 本発明の一実施形態によるＤＲＡＭチップの機能ブロック図である。 パルス信号に関するＳＰＴ＿Ｗの波形を示す図である。 クロック信号に関するＳＰＴ＿Ｗの波形を示す図である。 ＳＰＴ＿Ｃの波形を示す図である。
以下の詳細な説明は、対応する図面と併せて読むべきである。本発明の新規技術を解釈するための関連する実施形態は、その新規技術に基づいて実現される基本モデルであり、これは本発明を実施するための唯一の実現可能な実施形態ではない。本発明の新規な技術を提供するために、実装形態は、当業者が理解すべき特定の詳細を含む。しかしながら、当業者であれば、上述の特定の詳細を使用せずに本発明を依然として実施できることを理解するであろう。幾つかの周知の構造及び要素は、本発明の新規概念の重要点を逸脱することを避けるために、いくつかの実施形態においてブロック図によって示される。
以下の段落で言及する「例示的」という用語は、「例、実施又は解釈として」を意味する。「例示的」として説明された場合に、任意の実施形態は、他の実施形態よりも優れた実施形態又はより多くの利点を有する実施形態として解釈すべきではない。以下の段落で言及する「階層回路」という用語は、電子回路分野及び集積回路分野における周知の設計方法である回路図及び／又はブロック図を記述するために使用される。「終点（terminal point）」という用語は、電源電圧の終点を意味し、電源電圧は、終点に接続又は結合することができる。「ノード」という用語は、電源電圧を意味し、任意の信号が、回路が配置される階層と最後の階層、さらに遠い階層又は第１の階層との間で結合される可能性がある。より具体的には、特定回路は、階層回路内の複数の階層のうちの１つに配置され、特定回路が配置される階層を超えて他の素子又は回路に結合され得る。結合した後に、特定回路が配置される階層が次の階層になる。さらに、異なる回路図が同じノード名を使用し得るが、ノードは他の場所に結合し得る。以下の段落で言及する「接続点」とは、電気素子又は電子回路間の物理的接続のための金属接続点を意味する。
以下に、トランジスタレベルの設計に用いられるトランジスタの回路記号を紹介する。トランジスタの構造は、金属酸化物半導体電界効果トランジスタ（MOSFET）に属し、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとを含み、以下の説明ではそれぞれＮＭＯＳ及びＰＭＯＳとして示す。４つのノードを有するＭＯＳＦＥＴの記号は、ソース端子、ドレイン端子、ゲート端子、及びバルクを含み、ソース端子は矢印で表示され、そうでなければ容易に認識すべきである。３つのノードを有するＭＯＳＦＥＴの別の記号は、ソース端子、ドレイン端子、及びゲート端子を含み、ソース端子は矢印で表示され、そうでなければ容易に認識すべきであり、追加表示のないバルクはソース端子に直接的に接続されていることを意味する。ＣＭＯＳプロセス技術によれば、バルクをＰ型基板とＮ型基板とにグループ分けすることができ、Ｐ型基板が一般的に使用される。従って、Ｎ型基板を適用する場合には、前述したＮＭＯＳをＰＭＯＳに置き換える必要があり、逆もまた同様である。さらに、元々電源電圧に結合されていた終点は、代わりに接地に結合する必要があり、逆もまた同様である。
スタティック・ランダム・アクセス・メモリ・セル
スタティック・ランダム・アクセス・メモリ・セル（以後、「ＳＲＡＭセル」）は、ランダム・アクセス・メモリのメモリ素子である。
図１を参照すると、ＳＲＡＭセル１００は、トランジスタレベル設計の下で５つのトランジスタから構成され、以下では「５Ｔ ＳＲＡＭセル」と示す。図１では、Ｍ１〜Ｍ５は、それぞれ第１〜第５のトランジスタとして示されるＭＯＳＦＥＴであり、Ｍ１、Ｍ４、及びＭ５はＮＭＯＳである一方、Ｍ２及びＭ３はＰＭＯＳである。トランジスタは、記憶セルのために形成される。
入力ノード又は出力ノード：ビットライン（以下、「ＢＬ」と示す）は、ビットデータ値を入力又は出力するように構成されたデータ・ノードである。
入力ノード：ワードライン（以下、「ＷＬ」と示す）は、ビットデータ値の書込み又は読出しを制御するように構成されたアドレスノードである。
入力ノード：「Ｖｃｅｌｌ」と示されたセルの電源電圧は、書込み動作又は読出し動作を実行するのに適した電圧を受け入れるセル電源終点である。
５Ｔ ＳＲＡＭセル１００は、データ送信ノード、送信制御ノード、セル電源終点、接地終点、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、及び第５のトランジスタを含む。メモリ素子の配線網が図１に示されており、これは周知の従来技術である。詳細な説明は省略する。
５Ｔ ＳＲＡＭセルは、従来技術のメモリ素子であり、第１のインバータがＭ２及びＭ４から構成され、第２のインバータがＭ３及びＭ５から構成される。第１のインバータ及び第２のインバータを使用して、フィードバック接続によってデータをラッチする。詳細な解釈は、非特許文献５を参照されたい。
図２を参照すると、ＳＲＡＭセル１００は、トランジスタレベル設計の下で４つのトランジスタから構成され、以下では「４Ｔ ＳＲＡＭセル」と示す。図２では、Ｍ１〜Ｍ４は、それぞれ第１〜第４のトランジスタとして示されるＭＯＳＦＥＴであり、Ｍ１及びＭ４はＮＭＯＳである一方、Ｍ２及びＭ３はＰＭＯＳである。他のノードは、図１と同様である。
４Ｔ ＳＲＡＭセル１００は、データ送信ノード、送信制御ノード、セル電源終点、接地終点、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、及び第４のトランジスタを含む。メモリ素子の配線網が図２に示されており、これは周知の従来技術である。詳細な説明は省略する。
４Ｔ ＳＲＡＭセルは、単一レールのロバスト・メモリであり、つまりある論理レベルが強い安定性を有する一方、別の論理レベルは弱い安定性を有する。４Ｔ ＳＲＡＭセルの保持は、トランジスタのリーク電流に依存する。Ｍ３が遮断されると、Ｍ３のソース端子とドレイン端子との間にリーク電流が依然として存在する。この電流は、ドレイン端子からＭ１のソース端子に流れ、最終的にＢＬを介して接地終点に流れる。さらに、Ｍ１のドレイン端子とバルクとの間にダイオードの逆電流、すなわちビットデータ値を安定化させるように構成されたバルク電流も存在する。Ｍ１が遮断されると、Ｍ１のリーク電流及びバルク電流とＭ３の動作電流とが第１の電流経路を構成し、第１の電流経路は第１のインバータに等しい。Ｍ４の動作電流とＭ２の動作電流とが第２の電流経路を構成し、Ｍ４は動的に制御されて強力なプルダウン（pull-low）電流を生じさせる。第２の電流経路は第２のインバータに等しい。第１のインバータ及び第２のインバータを使用して、フィードバック接続によってデータをラッチする。詳細な解釈は、非特許文献５を参照されたい。
図３を参照すると、ＳＲＡＭセル１００は、トランジスタレベル設計の下で３つのトランジスタと１つの抵抗器とから構成され、以下では「３Ｔ１Ｒ ＳＲＡＭセル」と示す。図３では、Ｍ１〜Ｍ３は、それぞれ第１〜第３のトランジスタとして示されるＭＯＳＦＥＴであり、Ｍ１はＮＭＯＳである一方、Ｍ２及びＭ３はＰＭＯＳであり、Ｒ１は第１の接続点と第２の接続点とを含む抵抗器である。これらトランジスタ及び抵抗器は、記憶セルのために形成される。他のノードは、図１及び図２と同様である。
３Ｔ１Ｒ ＳＲＡＭセル１００は、データ送信ノード、送信制御ノード、セル電源終点、接地終点、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、及び第１抵抗器を含む。メモリ素子の配線網が図２に示されており、これは周知の従来技術である。詳細な説明は省略する。
３Ｔ１Ｒ ＳＲＡＭセルの保持は、ビットデータ値を安定化させるためのトランジスタのリーク電流に依存するだけでなく、Ｍ２の動的変化と協働するためのＲ１の抵抗にも依存する。Ｍ２はオンにすると低抵抗であるが、遮断時に高抵抗になるため、Ｒ１の抵抗を過度に高くする、又は過度に低くすることはできない。しかしながら、標準的なＣＭＯＳプロセス技術では抵抗の高い抵抗器を製造することは困難である。従って、３Ｔ１Ｒ ＳＲＡＭセルは、標準的なプロセス技術では実現が困難である。Ｍ１がオンになると、記憶セルはデータをラッチする能力を急速に失う。Ｍ１が遮断されると、Ｍ１のリーク電流及びバルク電流とＭ３の動作電流とが第１の電流経路を構成し、第１の電流経路は第１のインバータに等しい。Ｒ１を通る電流とＭ２の動作電流とが第２の電流経路を構成し、中間のプルダウン電流も存在しており、第２の電流経路は第２のインバータに等しい。第１のインバータ及び第２のインバータは、フィードバック接続によってデータをラッチするように構成される。詳細な解釈は非特許文献６を参照されたい。
本発明の第１の実施形態：図４を参照すると、ＳＲＡＭセル１００は、トランジスタレベル設計の下で３つのトランジスタと１つのダイオードとから構成され、以下では「３Ｔ１Ｄ ＳＲＡＭセル」と示す。図４では、Ｍ１〜Ｍ３は、それぞれ第１〜第３のトランジスタとして示されるＭＯＳＦＥＴであり、Ｍ１はＮＭＯＳである一方、Ｍ２及びＭ３はＰＭＯＳであり、Ｄ１はアノードとカソードとを含むダイオードである。アノードは第１の接続点と呼ばれ、カソードは第２の接続点と呼ばれる。他のノードは、図１〜図３と同様である。
３Ｔ１Ｄ ＳＲＡＭセル１００は、データ送信ノード、送信制御ノード、セル電源終点、接地終点、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、及び第１のダイオードを含む。
第１のトランジスタの配線網は、以下のように説明される。ソース端子はデータ送信ノードに結合される。ゲート端子は送信制御ノードに結合される。ドレイン端子は、第２のトランジスタのゲート端子と第３のトランジスタのドレイン端子とに接続される。バルクは接地終点に接続される。
第２のトランジスタの配線網は、以下のように説明される。ソース端子はセル電源終点に接続される。ゲート端子は第１及び第３のトランジスタのドレイン端子に接続される。ドレイン端子は、第３のトランジスタのゲート端子と第１のダイオードの第２の接続点とに接続される。
第３のトランジスタの配線網は、以下のように説明される。ソース端子はセル電源終点に接続される。ゲート端子は、第２のトランジスタのドレイン端子と第１のダイオードの第２の接続点とに接続される。ドレイン端子は、第１のトランジスタのドレイン端子と第２のトランジスタのゲート端子とに接続される。
第１のダイオードの配線網は、以下のように説明される。第１の接続点は接地終点に接続される。第２の接続点は、第２のトランジスタのドレイン端子と第３のトランジスタのゲート端子とに接続される。
３Ｔ１Ｄ ＳＲＡＭセルの特性は、上述した５Ｔ ＳＲＡＭセル、４Ｔ ＳＲＡＭセル、３Ｔ１Ｒ ＳＲＡＭセルとは異なる。この差異は、第１のダイオードによってもたらされ、Ｄ１の配線網は、弱電流であり且つ温度の影響を受ける逆電流を発生させる。Ｍ２及びＭ３は、Ｄ１の逆電流、例えばゲート酸化物の厚さ等の特殊なプロセスパラメータに応じて変化する。あるいはまた、Ｍ２及びＭ３は、別の標準的なプロセス技術によって、トランジスタのタイプ、例えば閾値電圧が高いトランジスタに変更することによって実現される。従って、Ｍ２及びＭ３の変化に基づいてＭ１を変化させると、セルの消費電力が低減される。Ｍ１がオンになると、記憶セルはデータをラッチする能力を急速に失う。Ｍ１が遮断されると、Ｍ１のリーク電流及びバルク電流とＭ３の動作電流とが第１の電流経路を構成し、第１の電流経路は第１のインバータに等しい。Ｄ１の逆電流とＭ２の動作電流とが第２の電流経路を構成し、弱いプルダウン電流が存在し、第２の電流経路は第２のインバータに等しい。第１のインバータ及び第２のインバータは、フィードバック接続によってデータをラッチするように構成される。
ＣＭＯＳプロセス技術は、「ｎ＋／ｐ−ウェル」、「ｐ＋／ｎ−ウェル」、「ｎウェル／ｐサブ」及び「ＥＳＤ」等のいくつかのダイオードタイプを製造することができ、Ｄ１は、レイアウト面積に制限を有し、温度によるＭ２及びＭ３の変化に起因する電流差にも対応しなければならない。従って、最も多く使用されるダイオードタイプは、一般的な状況において「ｎ＋／ｐ−ウェル」であり、これはより小さなレイアウト面積及びより良い安定性を有する。また、Ｄ１のレイアウト面積に制限がない場合には、高い動作温度に耐えるように可変容量ダイオードを用いてもよい。当業者であれば、レイアウト面積が限定されない場合に、上述した実施形態を読んだ後に、リーク電流を有する異なるダイオード、コンデンサ、抵抗器又は他の素子を直列又は並列に接続できることを容易に理解するはずである。
本発明の第２の実施形態：図５を参照すると、ＳＲＡＭセル１００は、トランジスタレベルの設計の下で３つのトランジスタと１つのコンデンサとから構成され、以下では「３Ｔ１Ｃ ＳＲＡＭセル」と示す。この実施形態は、ＳＯＩ（Silicon-On-Insulator）プロセス技術により容易に実現され、製造されたトランジスタにはバルクがないことに留意されたい。図５では、Ｍ１〜Ｍ３は、それぞれ第１〜第３のトランジスタとして示されるＭＯＳＦＥＴであり、Ｍ１はＮＭＯＳである一方、Ｍ２及びＭ３はＰＭＯＳであり、Ｃ１は第１の接続点と第２の接続点とを含むコンデンサである。他のノードは、図１〜図４と同様である。
３Ｔ１Ｃ ＳＲＡＭセルは、データ送信ノード、送信制御ノード、セル電源終点、接地終点、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、及び第１のコンデンサを含む。配線網は、前述した３Ｔ１Ｄ ＳＲＡＭセル１００を参照することができるので、ここでは詳細な説明を省略する。
３Ｔ１Ｃ ＳＲＡＭセルは、ＳＯＩプロセス技術により、より低いリーク電流を有する。従って、Ｃ１の酸化物の厚さを減少させると、直接トンネリングする電流が増大する可能性がある。この調整は、３Ｔ１Ｄ ＳＲＡＭセルで述べたように、トランジスタのリーク電流とコンデンサの直接トンネリングする電流とを一致させるように調整される。Ｍ１が遮断されると、Ｍ１のリーク電流とＭ３の動作電流とが第１の電流経路を構成し、第１の電流経路は第１のインバータに等しい。Ｃ１の直接トンネリングする電流とＭ２の動作電流とが第２の電流経路を構成し、第２の電流経路は第２のインバータに等しく、弱いプルダウン電流が存在する。第１のインバータ及び第２のインバータは、フィードバック接続によってデータをラッチするように構成される。当業者であれば、上記の実施形態を読んだ後に、性能を改善し、消費面積を低減し、又は消費電力を最小限にするために、ダイオードのタイプ及びパラメータに基づいてトランジスタのタイプ及びパラメータを設計できることを理解すべきである。明らかに、トランジスタのタイプ及びパラメータは、コンデンサのタイプ及びパラメータに基づいて設計することもできる。
以下では、上述したＳＲＡＭセルの許容可能な動作電圧について説明する。通常電圧、書込み電圧、読出し電圧、及び待機電圧があり、通常電圧は、アクセスされるデータがない場合にメモリ素子の記憶状態を維持するように構成される。書込み電圧は、データがメモリ素子に書き込まれるときの状態変換の時間を短縮するように構成される。読出し電圧は、メモリ素子からデータを読み出すときの信号強度を高めるように構成される。待機電圧は、消費電力を低減するように構成される。５Ｔ ＳＲＡＭセル、４Ｔ ＳＲＡＭセル、及び３Ｔ１Ｒ ＳＲＡＭセルに許容されるこれらの電圧の電圧レベルは、以下のように説明される。読出し電圧は通常電圧以上であり、通常電圧は書込み電圧以上であり、及び書込み電圧は待機電圧以上である。３Ｔ１Ｄ ＳＲＡＭセル及び３Ｔ１Ｃ ＳＲＡＭセルは、メモリ素子の記憶状態を維持するためにトランジスタのリーク電流に完全に依存する。従って、動作電圧を過度に低くできず、又はメモリ素子の記憶状態を維持するのに十分なリーク電流がない。しかしながら、データ書込み時にメモリ素子の記憶状態を壊すため、許容可能な動作電圧の電圧レベルは以下のように説明される。読出し電圧は通常電圧以上であり、通常電圧は待機電圧以上であり、待機電圧は書込み電圧以上である。当業者であれば、デュアルポートアクセスを実現するために前述したメモリ素子をわずかに変更できることを容易に理解するはずである。例えば、データ送信ノード、送信制御ノード、及びトランジスタをさらに追加してもよい。
セルアクセス及びホールド（hold）：
セルアクセス及びホールド（CAH）は、一種のアクセス回路であり、前述したメモリ素子とメモリ送信インターフェイスとの間に配置され、ビット値を前述したメモリ素子に書き込む、又は前述したメモリ素子からビット値を読み出すように構成されたホールド回路を含む。また、前述したメモリ素子に記憶されたビット値は、前述したメモリ素子の特性に応じて保持される。
本発明の第３の実施形態：例示的な回路図である図６を参照すると、セルアクセス及びホールド３００（CAH300）は、トランジスタレベル設計、ゲートレベル設計、及び機能ブロックを組み合わせた回路図である。Ｍ１及びＭ２は、それぞれ第１及び第２のトランジスタとして示されるＭＯＳＦＥＴであり、Ｍ１はＮＭＯＳである一方、Ｍ２はＰＭＯＳである。図６では、Ｔｒｉ１は３状態（トライステート：tri-state）ゲートであり、Ｎｏｔ１はＮＯＴゲートである。
ＳＰＴ＿ＳＲＡＭ３０１は、ＢＬを検出するように構成された機能ブロック図である。ＢＬが比較的低電圧から高電圧までわずかに増大すると、レール間（rail-to-rail）高電圧が速やかに出力される。これについては、次の段落で説明する。図６では、「Ｇｏａｄ」は第１の入力接続点であり、「Ｗｉｄｔｈ」は第１の出力接続点であり、「ｐｕｌｌ」は第２の出力接続点である。
入力ノード：セル書込み（以下、「ＣＷｒ」と示す）は、セル書込み機能を開始し、前述したメモリ素子の記憶状態を変更するように構成された制御ノードである。
入力ノード：セル・ホールド（以下、「ＣＨｄ」と示す）は、セルの保持機能を開始し、前述したメモリ素子の記憶状態を維持するように構成された制御ノードである。
入力ノード：セルへのビット書込み（Bit-To-Cell）（以下、「ＢＴＣ」と示す）は、前述したメモリ素子にビット値を書き込むように構成されたデータ・ノードである。
出力ノード：ビットデータの読出し（Bit-To-Data）（以下、「ＢＴＤ」と示す）は、前述したメモリ素子からビット値を読み出すように構成されたデータ・ノードである。
他のノードは、上記実施形態と同様である。
以下の操作は、図６と併せて読むべきであり、これらの電子素子をどの様に組み合わせてセル書込み機能を実現するかについて説明する。ＣＷｒによってＴｒｉ１をイネーブルにする。ＢＴＣはビット値をＴｒｉ１に送信する。Ｔｒｉ１は、ビット値を、ＢＬに転送すると同時にＳＰＴ４＿ＳＲＡＭ３０１のＧｏａｄに転送する。ＳＰＴ４＿ＳＲＡＭ３０１のＧｏａｄがトリガレベルより高い電圧を検出すると、ＳＰＴ４＿ＳＲＡＭ３０１のｐｕｌｌはＭ２を駆動するために低電圧に低下する。Ｍ２がオンされた後に、ＢＬにはより強電圧が供給され、前述したＳＲＡＭセル１００の記憶状態を安定化させる。さらに、この実装形態は書込み時間を短縮することができる。この実施形態は好ましい実施形態であり、当業者は、実際の設計上の考慮に基づいて、これらの電気素子をセル読出し回路から分離し、さらにそのセル読出し回路に結合できることを理解すべきである。また、ＣＡＨ３００のＭ２は、５Ｔ／４Ｔ ＳＲＡＭセルではオプション素子であるが、３Ｔ１Ｒ／３Ｔ１Ｄ／３Ｔ１Ｃ ＳＲＡＭセルでは、前述したメモリ素子が隣接書き込みの影響を受けて記憶状態が変化する可能性があるため、必要なものであり、これは、３Ｔ１Ｒ／３Ｔ１Ｄ／３Ｔ１Ｃ ＳＲＡＭセルと５Ｔ／４Ｔ ＳＲＡＭセルとの最も大きな違いである。
以下の操作は、図６と併せて読むべきであり、これらの電子素子をどの様に組み合わせてセル読出しの機能を実現するかについて説明する。前述したＳＲＡＭセル１００のＷＬによって前述したＳＲＡＭセル１００のＭ１がイネーブルにされた後に、前述したＳＲＡＭセル１００の記憶状態がＢＬに送られる。ＳＰＴ４＿ＳＲＡＭ３０１のＧｏａｄは常にＢＬから記憶状態を受け取り、ＳＰＴ４＿ＳＲＡＭ３０１のＷｉｄｔｈからＢＴＤに記憶状態を転送する。ここで、Ｎｏｔ１はバッファとなるように構成される。ＳＰＴ４＿ＳＲＡＭ３０１のＧｏａｄがトリガレベルよりも高い電圧を検出すると、ＳＰＴ４＿ＳＲＡＭ３０１のｐｕｌｌがＭ２を駆動するために低電圧に低下する。Ｍ２がオンにされた後に、ＢＬにより強電圧が供給され、前述したＳＲＡＭセル１００の記憶状態を安定させる。この実施形態は好ましい実施形態であるが、当業者であれば、これらの電子素子は、実際の設計上の考慮に基づいて、セル書込み回路から分離し、さらにそのセル書込み回路にさらに結合できることを理解すべきである。また、ＣＡＨ３００のＭ２は、５Ｔ／４Ｔ ＳＲＡＭセルではオプション素子であるが、３Ｔ１Ｒ／３Ｔ１Ｄ／３Ｔ１Ｃ ＳＲＡＭセルでは、前述したメモリ素子が隣接読み出しの影響を受けて記憶状態が変化する可能性があり、これは破壊的な読出しが生じる可能性があるため、必要なものである。これらは、３Ｔ１Ｒ／３Ｔ１Ｄ／３Ｔ１Ｃ ＳＲＡＭセルと５Ｔ／４Ｔ ＳＲＡＭセルとの最も大きな違いである。
以下の操作は、図６と併せて読むべきであり、これらの電子素子をどの様に組み合わせてセル・ホールド機能を実現するかについて説明する。ＣＨｄがＭ１を駆動させる。Ｍ１がオンした後に、ＢＬの電圧レベルは低電圧に保持され、前述したＳＲＡＭセル１００におけるＭ１のリーク電流は接地終点に達する。この実施形態が好ましい実施形態であることに留意されたい。当業者であれば、実際の設計上の考慮に基づいて、これらの電子素子をセルアクセス回路から分離し、さらにそのセルアクセス回路に結合できることを理解すべきである。さらに、ＣＡＨ３００のＭ１は、記憶状態を維持するためにトランジスタのリーク電流を利用してデータ記憶を実現することが前述したメモリ素子の重要な点であるため、前述したメモリ素子に必要である。５Ｔ ＳＲＡＭセルの場合に、Ｍ１の存在は、待機状態に入った後の安定性を高めることができる。４Ｔ／３Ｔ１Ｒ／３Ｔ１Ｄ／３Ｔ１Ｃ ＳＲＡＭセルの場合に、Ｍ１は必要な素子である。当業者であれば、ＣＨｄの信号波形が本発明の限定ではないことを理解すべきであり、単純な実施形態では、Ｍ１は常に駆動されるが、記憶状態が直ちに破壊されない状況では、Ｍ１を断続的に駆動することができ、実用的な状況に基づいて駆動することさえできる。
ＣＡＨ３００の回路は、（これらに制限されるものではないが）第１の制御ノード、第２の制御ノード、第１のデータ・ノード、第２のデータ・ノード、データ送信ノード、電源終点、接地終点、第１の３状態ゲート、第１のＮＯＴゲート、第１の機能回路、第１のトランジスタ、及び第２のトランジスタを含む。
次に、セル書込み動作及びセル・ホールド動作をどの様に実行するかについて説明する。最初に、第１の制御ノードはセル書込みのディスエーブル機能を維持し、第２の制御ノードはセル・ホールドのイネーブル機能を維持する。この期間では、セル・ホールドの（動作）フェーズにあり、第２の制御ノードは、第１のトランジスタを駆動してセル・ホールド動作を完了する。ステップ１において、第２の制御ノードは、セル・ホールド機能をディスエーブルにし、第１の制御ノードは、セル書込みの機能をイネーブルにする。セル書込みの動作フェーズに入る。ステップ２において、第１のデータ・ノードのデータ値がデータ送信ノードに送られ、次にセル書込み動作が完了する。ステップ３において、第１の制御ノードは、最初にセル書込み機能をディスエーブルにし、第２の制御ノードは、セル・ホールド機能をイネーブルにする。セル・ホールドの動作フェーズに入る。
次に、セル読出し動作及びセル・ホールド動作をどの様に実行するかについて説明する。最初に、第２の制御ノードは、セル・ホールドのイネーブル機能を維持する。この期間では、セル・ホールドの動作フェーズにあり、第２の制御ノードは、第１のトランジスタを駆動してセル・ホールド動作を完了する。ステップ１において、第２の制御ノードは、セル読出しの動作フェーズが開始された後に、セル・ホールド機能をディスエーブルにする。破壊的な読出しを避けるために、セル・ホールドのディスエーブル機能を直ちに実行する必要がある。ステップ２において、第２のデータ・ノードはデータ送信ノードのデータ値を受け取り、次にセル読出し動作が完了する。ステップ３において、第２の制御ノードは、セル読出しが完了した後に、セル・ホールド機能をイネーブルにする。こうしてセル・ホールドの動作フェーズがその後保持される。破壊的な読出しを避けるために、セル・ホールドのイネーブル機能を直ちに実行する必要がある。
本発明によって開示されるＣＡＨの回路及び対応する方法は、前述したＳＲＡＭセル１００と協働しなければならず、書込み方法及び読出し方法は、同じアクセス回路に対応できるが、一方で異なるアクセス回路に対応してもよい。しかしながら、回路のメモリ素子の種類とこの回路と協働する対応する方法は本発明に限定されるものではない。他のメモリ素子が前述したＳＲＡＭセル１００と同様の特性を有する場合に、それら他のメモリ素子は、その特性に応じて直接的に適用することもできるし、わずかに調整することもできる。例えば、回路及び対応する方法は、ＤＲＡＭセルの特性に応じて設計することができる。ＤＲＡＭセルを読み出すためにＣＡＨの回路を使用すると、読出し期間中に書き換え動作を完了することができる。このようにして、読出し後の書込み（Write-After-Read）アーキテクチャを削除することができる。さらに、ノイズマージンを向上させることができ、これは第１のトランジスタと第１の機能回路とを組み合わせる利点である。ＤＲＡＭセルは、１Ｔ１Ｃ、１Ｔ−ＳＯＩによって、又はダイオードの空乏容量を使用して１Ｔ１Ｄを完成させることによって実現することができる。空乏容量はより小さく、温度によって影響を受ける逆電流が生じるが、本発明によって提案されたアクセス技術が適用される場合に、記憶の利益を得ることができる。本発明によって開示される回路がＤＲＡＭセルと協働するとき、ＤＲＡＭセル内のトランジスタはいくつかのプロセスパラメータを調整することができる。例えば、セルは、閾値電圧の高いトランジスタを用いてリーク電流を低減することができる。しかしながら、本発明によって開示される回路は、依然として、ＢＬ及びＷＬの電源電圧を上昇させることなく、閾値電圧の低いトランジスタを使用することができる。換言すれば、セルが第１の論理レベルに書き込まれるとき、セルの記憶状態はその論理レベルに維持される。しかしながら、セルが第２の論理レベルに書き込まれるとき、セルの記憶状態は第１の論理レベルに徐々に変化し、第１の論理レベル及び第２の論理レベルはそれぞれ論理値「０」及び「１」に対応する。
拡散パルス・トリガ（Spread Pulse Trigger）：
拡散パルス・トリガ（以下、「ＳＰＴ」と示す）は、電圧変化又はパルスをトリガとみなして、レール間のパルス信号を生成するように構成される。最小電圧変化はゼロに近く、最も狭いパルス幅は、トランジスタの伝搬遅延よりも小さくなり得る。より具体的には、入力ノードの電圧が低電圧レベルからトリガレベルまで増大するか、逆に高電圧からトリガレベルまで低下する。換言すれば、トリガ信号は、入力ノードの電圧レベルが第１の論理レベルから第２の電圧レベルに変化するとトリガされ、次に、出力ノードの論理レベルは迅速且つ大幅に切り替えられる。最後に、レール間のパルス信号が出力される。論理レベルは、デジタル回路の入力電圧レベル又は出力電圧レベルとして規定され、第２の電圧レベルは、第１の論理レベルとは異なる電圧値として規定され、その電圧極性は、第１の論理レベルの極性とは反対である。改良前のＳＰＴの内部回路は、レール間のパルス信号を生成し、回路の出力波形は、トリガ信号の時間を対応するパルス幅に変換することによって生成されるので、「ＳＰＴ＿Ｗ」と表示される。例示的な波形は、図２１及び図２２で参照することができる。改良後、レール間のクロック信号が生成され、回路の出力波形は、トリガ信号の時間に基づいてパルス信号を周期的に発生させることによって生成されるため、「ＳＰＴ＿Ｃ」と表示される。例示的な波形は、図２３で参照することができる。さらに、当業者であれば、本発明の教示を読んだ後にＳＰＴ＿ＷとＳＰＴ＿Ｃとの関係を理解しておき、両方の機能を含むように制御信号とスイッチ回路とを追加して、波形幅又は波形周期を選択的に出力することができることを理解すべきであり、「ＳＰＴ＿Ｂ」と表示される。詳細な説明と波形は、非特許文献４を参照されたい。
本発明の第４の実施形態：例示的な回路図である図７を参照すると、図７のＳＰＴ＿Ｗ２０１は、ゲートレベルの設計と機能図とを組み合わせた図であり、ＯＲ１はＯＲゲートであり、Ｎｏｔ１及びＮｏｔ２はＮＯＴゲートである。シーソー２００は、論理レベルを迅速且つ大幅に切り替えるように構成された機能図であり、レベル切替え器（Level Switcher: LS）とも呼ばれる。詳細な説明は以下の段落で説明する。シーソー２００は、第１の入力接続点と、「ポイズ（ｐｏｉｓｅ）」という名前の第１の出力接続点とを含む。遅延２０４は、変換時間を遅延させるように構成された遅延素子であり、第１の入力接続点と、「出力（ｏｕｔ）」という名前の第１の出力接続点とを含む。好ましい実施形態では、立ち下がりエッジ変換の時間（すなわち、高から低への時間）が遅延され、これは、立ち下がりエッジ遅延ターナー（turner）によって実現することができる。これは、非特許文献１を参照されたい。
入力ノード：Ｇｏａｄは、わずかな電圧変化をトリガレベルとして受け取るための信号ノードである。
出力ノード：Ｗｉｄｔｈは、トリガ信号の時間を対応するパルス幅に変換することによって生成されたレール間のパルス信号を出力するための信号ノードである。
ＳＰＴ＿Ｗ２０１の回路は、少なくとも第１の入力ノード、第１の出力ノード、第１のＬＳ、第１のＮＯＴゲート、及び第１のＯＲゲートを含み、第１のＬＳは、第１の入力接続点と第１の出力接続点とを含み、且つ第１の入力接続点及び第１の出力接続点を含む少なくとも１つの遅延素子を選択的に含む。
第１のＬＳの配線網は、以下のように説明される。第１の入力接続点は、第１の入力ノードと、第１のＯＲゲートの第１の入力接続点とに結合される。第１の出力接続点は、第１のＮＯＴゲートの第１の入力接続点に接続され、第１のＯＲゲートの第１の出力接続点に結合され、且つ遅延素子の第１の出力接続点に選択的に接続される。
第１のＮＯＴゲートの配線網は、以下のように説明される。第１の入力接続点は、第１のＬＳの第１の出力接続点に接続され、第１のＯＲゲートの第１の出力接続点に結合され、且つ遅延素子の第１の出力接続点に接続される。第１の出力接続点は、第１のＯＲゲートの第２の入力接続点と第１の出力ノードとに結合される。
第１のＯＲゲートの配線網は、以下のように説明される。第１の入力接続点は、第１の入力ノードと、第１のＬＳの第１の入力接続点とに結合される。第２の入力接続点は第１のＮＯＴゲートの第１の出力接続点に結合される。第１の出力接続点は、第１のＬＳの第１の出力接続点と、第１のＮＯＴゲートの第１の入力接続点とに結合され、且つ遅延素子の第１の入力接続点に選択的に接続される。
遅延素子の配線網は、以下のように説明される。第１の入力接続点は、第１のＯＲゲートの第１の出力接続点に接続される。第１の出力接続点は、第１のＬＳの第１の出力接続点と第１のＮＯＴゲートの第１の入力接続点とに接続される。
以下のステップは、ＳＰＴ＿Ｗ２０１がどの様にトリガレベルを検出し、レール間のパルス信号を生成するかについて説明する。ここで、第１の論理レベルは第２の論理レベルとは異なり且つ反対であり、第３の論理レベルは第４の論理レベルとは異なり且つ反対である。第２の電圧値の規定は第１の論理レベルとは異なる電圧であり、その電圧極性は第１の論理レベルとは反対の極性である。
最初に、第１の入力ノード（Ｇｏａｄ）は第１の論理レベルを保持し、第１のＬＳは第１の論理レベルを出力する一方、第１のＮＯＴゲートは第２の論理を出力して第１のＯＲゲートに第２の論理レベルを出力させる。第１のＬＳの出力接続点及び第１のＯＲゲートの出力接続点はワイヤード（Wired）ＡＮＤを構成し、従って第１のＮＯＴゲートは常に第２の論理レベルを出力する。第１の出力ノード（Ｗｉｄｔｈ）は第３の論理レベルを保持する。
ステップ１において、第１の入力ノードは、第１の論理レベルから第２の電圧値に変化するか、又は第２の電圧値になった後の所定の期間に第１の論理レベルに戻る。
ステップ２において、第１のＬＳは、第１の入力ノードの変化を検出し、次に第１の論理レベルを第２の論理レベルに瞬時に切り替えて、第２の論理レベルを出力する。
ステップ３において、ワイヤードＡＮＤの影響を受ける第１のＮＯＴゲートは、従って、第２の論理レベルを第１の論理レベルに切り替える一方、第１の出力ノードは第３の論理レベルから第４の論理レベルに切り替えられる。
ステップ４において、第１の入力ノードが第２の論理レベルに位置している場合に、第１のＯＲゲートが第２の論理レベルに位置し、遅延素子は第２の論理レベルに位置し、第１のＮＯＴゲートは第１の論理レベルに位置し、第１の出力ノードは第４の論理レベルに位置する。
ステップ５において、第１の入力ノードが第１の論理レベルに戻った後に、第１のＮＯＴゲートは、遅延素子が第１の論理レベルに戻った後に第２の論理レベルを出力し、第１の出力ノードは、第１のＬＳが第１の論理レベルに戻った後に第３の論理レベルを出力し、次に拡散パルス幅の機能が完了する。
本発明の第５の実施形態：ゲートレベル設計と機能図とを組み合わせた例示的な回路図である図８を参照する。Ｎｏｔ１及びＮｏｔ２はＮＯＴゲートである。
出力ノード：サイクル（Ｃｙｃｌｅ）は、トリガ信号の時間に基づいてパルス信号を周期的に発生させることによって生成されたレール間のクロック信号を出力する信号ノードである。他のノードは、上記実施形態と同様である。
ＳＰＴ＿Ｃ２０２の回路は、少なくとも第１の入力ノード、第１の出力ノード、第１のＬＳ、第１のＮＯＴゲート、及び遅延素子を含む。第１のＬＳは、第１の入力接続点と第１の出力接続点とを含み、遅延素子は、第１の入力接続点と第１の出力接続点とを含む。
第１のＬＳの配線網は、以下のように説明される。第１の入力接続点は第１の入力ノードに結合される。第１の出力接続点は、第１のＮＯＴゲートの第１の入力接続点と遅延素子の第１の出力接続点とに接続される。
第１のＮＯＴゲートの配線網は、以下のように説明される。第１の入力接続点は、第１のＬＳの第１の出力接続点と遅延素子の第１の出力接続点とに接続される。第１の出力接続点は、遅延素子の第１の入力接続点と第１の出力ノードとに結合される。
遅延素子の配線網は、以下のように説明される。第１の入力接続点はＮＯＴゲートの第１出力接続点に結合される。第１の出力接続点は、第１のＬＳの第１の出力接続点と第１のＮＯＴゲートの第１の入力接続点とに接続される。
以下、ＳＰＴ＿Ｃ２０２がどの様にしてトリガレベルを検出し、レール間のクロック信号を生成するかについて説明する。第１の論理レベル、第２の論理レベル、第３の論理レベル、第４の論理レベル、及び第２の電圧値の規定は、ＳＰＴ＿Ｗ２０１と同じである。
最初に、第１の入力ノード（Ｇｏａｄ）が第１の論理レベルを保持する。第１のＬＳは第１の論理レベルを出力する一方、第１のＮＯＴゲートは第２の論理レベルを出力して、遅延素子に第２の論理レベルを出力させる。第１のＬＳの出力接続点及び遅延素子の出力接続点は、ワイヤードＡＮＤを構成し、従って第１のＮＯＴゲートは常に第２の論理レベルを出力し、第１の出力ノード（Ｃｙｃｌｅ）は、第３の論理レベルを保持する。
ステップ１において、第１の入力ノードは、第１の論理レベルから第２の電圧値に変化するか、又は第２の電圧値に達した後の所定の期間に第１の論理レベルに戻る。
ステップ２において、第１のＬＳは、第１の入力ノードの変化を検出し、第１の論理レベルを第２の論理レベルに切り替え、次に第２の論理レベルを出力する。
ステップ３において、ワイヤードＡＮＤの影響を受ける第１のＮＯＴゲートは、第２の論理レベルを第１の論理レベルに切り替える。第１のＮＯＴゲート及び遅延素子は発振器を構成する。第１の出力ノードは、第３の論理レベルと第４の論理レベルとの間で交互に変化する。
ステップ４において、第１の入力ノードが第２の論理レベルに位置する場合に、第１のＮＯＴゲート及び第１の出力ノードは、パルス信号を周期的に出力する。
ステップ５において、第１の入力ノードが第１の論理レベルに戻った後に、第１のＮＯＴゲートは、遅延素子が第１の論理レベルに戻った後に第２の論理レベルを出力し、第１の出力ノードは、第１のＬＳが第１の論理レベルに戻った後に第３の論理レベルを出力し、次にパルス信号を生成するのを停止する。
ＳＰＴ＿Ｗ２０１及びＳＰＴ＿Ｃ２０２の回路に基づいて論理ゲートを変化させることにより、逆電圧の検出及び出力を実現することができる。この方法は、論理ゲートの相補性に従って実施される。当業者は、上述の実装形態を読んだ後に、ＳＰＴ＿Ｗ２０１内の第１のＯＲゲートの第１の入力接続点をスイッチング回路に接続でき、制御信号によって出力信号を選択できることを理解すべきである。第１の入力接続点がスイッチング回路を介して回路の第１の入力ノードに接続されると、ＳＰＴ＿Ｗ２０１の機能が獲得される。第１の入力接続点がスイッチング回路を介して第１のＯＲゲートの第２の入力接続点に結合されると、ＳＰＴ＿Ｃ２０２の機能が獲得される。
本発明の第６の実施の形態：以下、上述したＬＳの回路について説明する。回路は、シーソーのように電圧を上昇又は下降させるので、以下の段落では、簡略化のために「シーソー」と表示される。例示的な回路図である図９を参照されたい。シーソー２００（ａ）はゲートレベル設計で実施される回路である、Ｔｒｉ１は３状態ゲートであり、Ｎｏｔ１はＮＯＴゲートである。シーソー２００（ｂ）はトランジスタレベル設計の下で３つのトランジスタから構成される回路であり、Ｍ１〜Ｍ３は、それぞれ第１〜第３のトランジスタとして示されるＭＯＳＦＥＴである。Ｍ１及びＭ３はＮＭＯＳである一方、Ｍ２はＰＭＯＳである。
入力ノード：動作（以下、「ａｃｔ」と示す）は、チルト（tilt）シーソーのように電圧の上昇又は下降を開始させる制御ノードである。
入出力ノード：ポイズ（Ｐｏｉｓｅ）は、チルトシーソーのバランスを取る等の、電圧を再開させるための信号ノードである。
シーソー２００（ａ）の回路は、第１の動作ノード、第１のポイズノード、及び３状態ゲートを含み、３状態ゲートは、イネーブル接続点、入力接続点、及び出力接続点を含む。
３状態ゲートの配線網は、以下のように説明される。イネーブル接続点は、第１の動作ノードに結合される。入力接続点は、出力接続点に接続され、且つ第１のポイズノードに結合される。出力接続点は、入力接続点に接続され、第１のポイズノードに結合される。
以下のフローは、図７及び図８と併せて読むべきであり、図９のシーソー２００（ａ）の操作を説明する。ここで、第１の論理レベル、第２の論理レベル、第３の論理レベル、及び第４論理レベルの規定は、ＳＰＴ＿Ｗ２０１と同じである。
最初に、第１の動作ノード（ａｃｔ）上の第１の論理レベルはＴｒｉ１をイネーブルし続け、第１のポイズノード（ｐｏｉｓｅ）は第３の論理レベルに位置する。
ステップ１において、第１の動作ノードは、第１の動作ノードを第２の論理レベルに徐々に変換してＴｒｉ１をディスエーブルにし、第１のポイズノードはｐｏｉｓｅに入力された第４の論理レベルに従って第３の論理レベルから徐々にエスケープする。第１の動作ノード上の電圧変化がトリガレベルに達した後に、第１のポイズノード上の電圧値は、ｐｏｉｓｅに入力された第４の論理レベルに従って第３の論理レベルから速やかにエスケープする。
ステップ２において、第１の動作ノードは、第１の論理レベルに戻り、Ｔｒｉ１をイネーブルにする。
ステップ３において、第１のポイズノードに入力される電圧値が依然として第４の論理レベルである限り、Ｐｏｉｓｅは第４の論理レベルに位置する。
ステップ４において、第１のポイズノードに入力された電圧値が第３の論理レベルに変化した後に、Ｐｏｉｓｅは第３の論理レベルに戻る。
シーソー２００（ｂ）の回路は、第１の動作ノード、第１のポイズノード、電源終点、接地終点、第１のトランジスタ、第２のトランジスタ、及び第３のトランジスタを含む。
第１のトランジスタの配線網は、以下のように説明される。ソース端子は接地終点に接続される。ゲート端子は、第２のトランジスタのゲート端子と第３のトランジスタのドレイン端子とに接続され、且つ第１のポイズノードに結合される。ドレイン端子は、第２のトランジスタのドレイン端子と第３のトランジスタのゲート端子とに接続される。
第２のトランジスタの配線網は、以下のように説明される。ソース端子は電源終点に接続される。ゲート端子は、第１のトランジスタのゲート端子と第３のトランジスタのドレイン端子とに接続され、且つ第１のポイズノードに結合される。ドレイン端子は、第１のトランジスタのドレイン端子と第３のトランジスタのゲート端子とに接続される。
第３のトランジスタの配線網は、以下のように説明される。ソース端子は第１の動作ノードに結合される。ゲート端子は、第１及び第２のトランジスタのドレイン端子に接続される。ドレイン端子は、第１及び第２のトランジスタのゲート端子に接続され、且つ第１のポイズノードに結合される。バルクは接地終点に接続される。
以下のフローは、図７及び図８と併せて読むべきであり、図９のシーソー２００（ｂ）の操作について説明する。ここで、第１の論理レベル、第２の論理レベル、第３の論理レベル、及び第４論理レベルの規定は、ＳＰＴ＿Ｗ２０１と同じである。
最初に、第１の動作ノード（ａｃｔ）上の第１の論理レベルは、Ｍ１をディスエーブルにし、Ｍ３を介してＭ２をイネーブルにし、フィードバック接続によってＭ３をイネーブルにし続ける。第１のポイズノード（Ｐｏｉｓｅ）は第３の論理レベルに位置する。
ステップ１において、第１の動作ノードは、第１の動作ノードを第２の論理レベルに徐々に変換してＭ１をイネーブルにし、Ｍ２をディスエーブルにし、次にフィードバック接続によってＭ３をディスエーブルにする。第１のポイズノードは、Ｐｏｉｓｅに入力された第４の論理レベルに従って第３の論理レベルから徐々にエスケープする。第１の動作ノード上の電圧変化がトリガレベルに達した後に、第１のポイズノード上の電圧値は、Ｐｏｉｓｅに入力された第４の論理レベルに従って第３の論理レベルから速やかにエスケープする。
ステップ２において、第１の動作ノードは、第１の論理レベルに戻り、最初のステップに戻るために必要なプルダウン電流を供給する。
ステップ３において、第１のポイズノードに入力される電圧値が依然として第４の論理レベルである限り、Ｐｏｉｓｅは第４の論理レベルに位置する。
ステップ４において、第１のポイズノードに入力される電圧値が第３の論理レベルに変化した後に、Ｐｏｉｓｅは第３の論理レベルに戻り、次に第１の動作ノードのプルダウン電流が第１のポイズノードの電圧値と協働してＭ１をディスエーブルにしてＭ２をイネーブルにし、フィードバック接続によってＭ３をイネーブルする。
シーソー２００（ｂ）の回路に基づいてＮＭＯＳとＰＭＯＳとを互いに入れ替えた場合に、電源の極性も変更する必要がある。このようにして、逆電圧の検出及び出力を実現することができる。この方法は、相補型トランジスタと電源の極性とを置き換えるＣＭＯＳプロセス技術の特性に基づいて実施される。
本発明の第７の実施形態：例示的な回路図である図１０を参照すると、ＳＰＴ２＿Ｗ２０１は、トランジスタレベル設計の下で６つのトランジスタから構成され、その機能は前述したＳＰＴ＿Ｗ２０１と同様である。さらに、トランジスタレベル設計の下で実装することはレイアウト面積を減少させる。図１０では、Ｍ１〜Ｍ６は、それぞれ第１〜第６のトランジスタとして示されるＭＯＳＦＥＴである。
ＳＰＴ２＿Ｗ２２１の配線網は、シーソー２００（ｂ）の回路を改良した後に取得され、ここでＭ１〜Ｍ３の接続はシーソー２００（ｂ）のＭ１〜Ｍ３と同様である。Ｍ４〜Ｍ６の接続は、出力電圧の電圧レベルを設定するだけでなく、パルス幅を増やすための電圧レギュレータと同様である。レベル切替え器（LS）はＭ１〜Ｍ３で構成されており、その出力電圧は入力電圧と反対であるため、Ｎｏｔ１を使用して、Ｗｉｄｔｈの極性をＧｏａｄと同じ極性にする。
ＬＳの回路は、少なくとも刺激レベルノード、第１の動作ノード、第１の出力ノード、電源終点、接地終点、第１のトランジスタ、第２のトランジスタ、及び第３のトランジスタを含む。
第１のトランジスタの配線網は、以下のように説明される。ソース端子は接地終点に接続される。ゲート端子は第１の動作ノードに結合される。ドレイン端子は、第２のトランジスタのドレイン端子と第３のトランジスタのゲート端子とに接続され、且つ第１の出力ノードに結合される。
第２のトランジスタの配線網は、以下のように説明される。ソース端子は刺激レベルノードに接続される。ゲート端子は第３のトランジスタのドレイン端子に接続される。ドレイン端子は、第１のトランジスタのドレイン端子と第３のトランジスタのゲート端子とに接続され、且つ第１の出力ノードに結合される。バルクは電源終点に接続される。
第３のトランジスタの配線網は、以下のように説明される。ソース端子は接地終点に接続される。ゲート端子は、第１及び第２のトランジスタのドレイン端子に接続され、且つ第１の出力ノードに結合される。ドレイン端子は第１のトランジスタのゲート端子に接続される。
本発明の第８の実施の形態：例示的な回路図である図１１を参照すると、ＳＰＴ２＿Ｃ２２２は、トランジスタレベル設計の下で８つのトランジスタから構成され、その機能はＳＰＴ＿Ｃ２０２と同様である。Ｍ１〜Ｍ８は、それぞれ第１〜第８のトランジスタとして示されたＭＯＳＦＥＴである。
ＳＰＴ２＿Ｗ２２１の回路にＭ７，Ｍ８をさらに追加してパルス信号を周期的に発生させる。ＳＰＴ２＿Ｗ２２１及びＳＰＴ２＿Ｃ２２２の回路に基づいてＮＭＯＳとＰＭＯＳとを互いに入れ替えると、その間に電力の極性も変更する必要がある。このようにして、逆電圧の検出及び出力を実現することができる。この方法は、相補型トランジスタと電源の極性とを置き換えるＣＭＯＳプロセス技術の特性に基づいて実施される。
本発明の第９の実施形態：例示的な回路図である図１２を参照すると、ここで、ＳＰＴ３＿Ｗ２３１は、トランジスタレベル設計の下で７つのトランジスタから構成されており、その機能は、前述したＳＰＴ２＿Ｗ２２１と同様である。Ｍ１〜Ｍ７は、それぞれ第１〜第７のトランジスタとして示されるＭＯＳＦＥＴである。
パルス信号の安定性を高めるために、ＳＰＴ２＿Ｗ２２１の回路にＭ７をさらに追加する。第７のトランジスタの配線網は、以下のように説明される。ソース端子は電源終点に接続される。ゲート端子は電源終点に接続される。ドレイン端子は、第２のトランジスタのゲート端子と第３のトランジスタのドレイン端子とに接続される。
本発明の第１０の実施形態：例示的な回路図である.図１３を参照すると、ＳＰＴ４＿Ｗ２４１は、トランジスタレベル設計の下で１０個のトランジスタから構成されており、その機能は前述したＳＰＴ２＿Ｗ２２１と同様である。Ｍ１〜Ｍ１０は、それぞれ第１〜第１０のトランジスタとして示されるＭＯＳＦＥＴである。
パルス信号の安定性を高めるために、ＳＰＴ２＿Ｗ２２１の回路にＭ７〜Ｍ１０をさらに追加する。第１のＬＳがＭ１〜Ｍ３で構成され、このモジュールの出力電圧はその入力電圧とは反対である。第２のＬＳはＭ７〜Ｍ９で構成され、このモジュールの出力電圧はその入力電圧とは反対である。Ｍ１〜Ｍ３の入力接続点の電圧レベルは、比較的低い電圧レベルからトリガレベルまで増大する一方、Ｍ７〜Ｍ９の入力接続点の電圧レベルは、比較的高い電圧レベルからトリガレベルまで減少する。前述した動作特性によれば、第１のＬＳ及び第２のＬＳを交互に使用することができ、第１のＬＳ及び第２のＬＳは、出力信号の安定性を高めるためにいくつかの段階に接続することができる。従って、回路の最終段階では、Ｍ１０の目的は、レール間の電圧レベルを得るように構成される。
基本的には、前述したＳＰＴ４＿ＳＲＡＭ３０１の回路は、前述したメモリ素子を用いてＳＰＴ４＿Ｗ２４１のトランジスタを調整し、最後にＳＰＴ４＿Ｗ２４１の第１のＬＳの出力を結合して前述したＳＰＴ４＿ＳＲＡＭ３０１に引き込み、前述したＳＰＴ４＿ＳＲＡＭ３０１を実現する。
セル電圧レギュレータ：
セル電圧レギュレータ（CVR）は、前述したＳＲＡＭセル１００の動作電圧を供給するために前述したメモリ素子の特性に従って設計される。上記の段落［００４２］、［００４３］，［００５０］、［００５６］、及び［０１２０］によって、ＣＡＨ３００は、ＳＰＴ４ ＳＲＡＭ３０１を介してわずかな電圧変化を検出することができる。また、段落［００４０］は、既に、前述したＳＲＡＭセル１００の許容可能な動作電圧について説明する。５Ｔ／４Ｔ／３Ｔ１Ｒ ＳＲＡＭセルは、保持安定性が良好であるため、セルの通常電圧は、セル内のトランジスタの閾値電圧以下にすることが可能である。このようにして、リーク電流を大幅に低減することができ、好ましい実施形態では、読出し電圧は通常電圧に等しく、ＳＰＴ４ ＳＲＡＭ３０１の協働によって高速読み出しが達成される。３Ｔ１Ｄ／３Ｔ１Ｃ ＳＲＡＭの好ましい実施形態では、読出し電圧は通常電圧に等しく、通常電圧は待機電圧よりも高く、温度によってリーク電流が変化するため、待機電圧は動作温度によって変化する。
本発明の第１１の実施形態：例示的な回路図である図１４を参照する。セル電圧レギュレータ５００（CVR500）は、トランジスタレベルの設計の下で複数のトランジスタから構成され、その主な素子は、Ｍ１〜Ｍ３であり、それぞれ第１〜第３のトランジスタとして示されるＭＯＳＦＥＴである。
入力ノード：セル読出し（Cell Read）（以下、「ＣＲｄ」と示す）は、セル読出しの機能を開始し、前述したメモリ素子の記憶状態を取得するための制御ノードである。
入力ノード：待機（Standby）（以下、「Ｓｔｂ」と示す）は、待機電圧の機能を開始し、待機電圧を前述したメモリ素子に供給する制御ノードである。他のノードは上述したものと同様である。
ＣＶＲ５００は、前述した５Ｔ／４Ｔ／３Ｔ１Ｒ ＳＲＡＭセルのために設計されており、Ｍ１はＶｃｅｌｌの電圧に応じてプルダウン電流を調整し、Ｍ２はＳｔｂの制御信号に応じてプルアップ（pull-high）電流を供給し、Ｍ３はＣＲｄの制御信号に応じてプルダウン電流を供給し、Ｍ４はＣＲｄの制御信号に応じてプルアップ電流を供給し、Ｍａ１〜Ｍａ２はＳｔｂ及びＣＲｄの制御信号に応じて第１の電流経路を提供し、Ｍｘ１〜Ｍｘ２及びＮｏｔ１〜Ｎｏｔ２は、Ｓｔｂ及びＣＲｄの制御信号に応じて対応する組合せ論理を設計し、且つ前述したメモリ・セルの動作電圧を制御する。Ｍ３〜Ｍ４はＭ１〜Ｍ２の操作と協働して読出し電圧を供給し、Ｍａ１〜Ｍａ２はＭ１〜Ｍ４の操作と協働して書込み電圧及び通常電圧を供給し、Ｍｂ１〜Ｍｂ３及びＲ１はＭ１〜Ｍ４の操作と協働して待機電圧を供給する。
ＣＶＲ５００の回路は、少なくとも第１の制御ノード、第２の制御ノード、セル電源終点、電源終点、接地終点、第１の電流経路、第２の電流経路、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、及び第４のトランジスタを含む。
以下の動作は、図１４と併せて読むべきであり、電子素子がどの様に通常電圧及び書込み電圧を供給するかについて説明する。第１のトランジスタは、セル電源終点に応じてプルダウン電流を調整する。第２の制御ノードは、第２のトランジスタを直接的にイネーブルにしてプルアップ電流を供給する。第１の制御ノードは、第２の制御ノードと組み合わされ、第３のトランジスタをイネーブルにしてプルダウン電流を供給する。第１の制御ノードは、第２の制御ノードと組み合わされ、第４のトランジスタをディスエーブルにする。セル電源終点の電流は第２のトランジスタ及び第１の電流経路を通過する。ここで、書込み電圧のために第３の電流経路を余分に設けることができる。
以下の動作は、図１４と併せて読むべきであり、これらの電子素子がどの様に読出し電圧を供給するかについて説明する。第１のトランジスタは、セル電源終点に応じてプルダウン電流を調整する。第２の制御ノードは、第２のトランジスタを直接的にイネーブルにしてプルアップ電流を供給する。第１の制御ノードは、第２の制御ノードと組み合わされ、第３のトランジスタをディスエーブルにする。第１の制御ノードは、第２の制御ノードと組み合わされ、第４のトランジスタをイネーブルにしてプルアップ電流を供給する。セル電源終点の電流は、第２のトランジスタ及び第４のトランジスタを通過する。
以下の動作は、図１４と併せて読むべきであり、これらの電子素子がどの様に待機電圧を供給するかについて説明する。第２の制御ノードは、第２のトランジスタを直接的にディスエーブルにし、第３のトランジスタを間接的にディスエーブルにし、且つ第４のトランジスタを間接的にイネーブルにしてプルアップ電流を供給する。セル電源終点の電流は、第２の電流経路及び第４のトランジスタを通過する。
本発明の第１２の実施形態：例示的な回路図である図１５を参照する。ＣＶＲ５００は、トランジスタレベルの設計の下で複数のトランジスタから構成され、その主要な素子はＭ１〜Ｍ３であり、それぞれ第１〜第３のトランジスタとして示されるＭＯＳＦＥＴである。他のノードは上述したものと同様である。
ＣＶＲ５００は、前述した５Ｔ／４Ｔ／３Ｔ１Ｃ ＳＲＡＭセルのために設計され、ここでＭ１はＶｃｅｌｌの電圧に応じてプルダウン電流を調整し、Ｍ２はＣＷｒの制御信号に応じてプルアップ電流を供給し、Ｍ３はＣＷｒの制御信号に応じてプルダウン電流を供給し、Ｍ４はＣＲｄの制御信号に応じてプルアップ電流を供給し、Ｍａ１はＣＷｒ及びＣＲｄの制御信号に応じて第１の電流経路を提供する。ＣＷｒはＭ２〜Ｍ３を直接的に制御して書込み電圧を供給し、ＣＲｄはＭ４を直接的に制御して読出し電圧を供給し、Ｍａ１はＭ１〜Ｍ４の操作と協働して通常電圧及び待機電圧を供給する。
ＣＶＲ５００の回路は、少なくとも第１の制御ノード、セル電源終点、電源終点、接地終点、第１のトランジスタ、第２のトランジスタ、第３のトランジスタを含み、且つ選択的に第２の制御ノード、第１の電流経路、及び第４のトランジスタを含む。
以下の動作は、図１５と併せて読むべきであり、これらの電子素子がどの様に通常電圧及び待機電圧を供給するかについて説明する。第１の制御ノードは、第４のトランジスタを直接的にディスエーブルにする。第１の制御ノードは、第２のトランジスタを直接的にイネーブルにしてプルアップ電流を供給し、第３のトランジスタを直接的にディスエーブルにする。セル電源終点の電流は第２のトランジスタ及び第１の電流経路を通過する。待機電圧のために第２の電流経路を余分に設けることができる。
以下の動作は、図１５と併せて読むべきであり、これらの電子素子がどの様に書込み電圧を供給するかについて説明する。第２の制御ノードは第４のトランジスタを直接的にディスエーブルにする。第１のトランジスタは、セル電源終点に応じてプルダウン電流を調整する。第１の制御ノードは、第２のトランジスタを直接的にディスエーブルにし、且つ第３のトランジスタを直接的にイネーブルにしてプルダウン電流を供給する。第２のトランジスタがリーク電流を有しているので、セル電源終点の電流は依然として第２のトランジスタ及び第１の電流経路を通過する。
以下の動作は、図１５と併せて読むべきであり、これらの電子素子がどの様に読出し電圧を供給するかについて説明する。第１の制御ノードは、第２のトランジスタを直接的にイネーブルにしてプルアップ電流を供給し、且つ第３のトランジスタを直接的にディスエーブルにする。第２の制御ノードは、第４のトランジスタを直接的にイネーブルにしてプルアップ電流を供給する。セル電源終点の電流は、第２のトランジスタ及び第４のトランジスタを通過する。
ＳＲＡＭのアクセス・システム：
ＳＲＡＭのアクセス・システムは、任意の種類のＳＲＡＭセルをコア素子として受け取り、周辺アクセス回路及び制御回路と組み合わせ、次にデータ送信インターフェイス及び制御インターフェイスと協働して、独立した完全なメモリ機能を完成させる。アクセス・システムの製品は、メモリチップ、キャッシュメモリ、コンピュータシステムのメインメモリ、及びデジタル信号プロセッサのメモリ等のチップ又はモジュールである。
本発明の第１３の実施形態：例示的な回路図である図１６を参照する。図１６では、ＳＲＡＭチップ１０００の機能ブロック図は、汎用ＳＲＡＭチップと、データバス、アドレスバス、書き込み信号、読出し信号、及びチップセレクト信号を含む基本送信信号とを示す。また、上述した回路もＳＲＡＭチップ１０００の機能ブロック図に含まれ、詳細な説明は以下の段落で説明する。
データバスは、マルチビットデータ幅を有するバスであり、以下、「ＤＢｕｓ」と表示される。例えば、データビットの数は０〜ｂであり、ここでｂはデータ幅から１を引いた値であり、これは当業者の基本知識である。
アドレスバスは、マルチビットアドレス幅を有するバスであり、以下、「ＡＢｕｓ」と表示される。デコーダによって復号された後に、アドレス番号は０〜ｎである。行−列デコーダも、動作に適用することができ、これは当業者にとって基本知識である。
書込み信号は、以下では「Ｗｒｓ」と表示され、ＳＲＡＭチップを制御して、データバス上の値を現在のアドレスバスによって示されるメモリ空間に書き込むように構成され、これは当業者の基本知識である。
読出し信号は、「Ｒｄｓ」として表示され、ＳＲＡＭチップを制御して、現在のアドレスバスによって示されるメモリ空間に記憶された値を読み出し、その値をデータバスに送るように構成される。これは当業者の基本知識である。
チップセレクト信号は、以下では「ＣＳｓ」として表示され、ＳＲＡＭチップを制御して通常のアクセス動作を実行するように構成され、これは当業者にとって基本知識である。
ＳＲＡＭチップ１０００の機能ブロック図は、メモリアレイ１１００、アクセスコントローラ１３００、電力コントローラ１５００、動作コントローラ１７１０、アドレスコントローラ１７２０、及びデータバッファ１７３０等の機能ブロックを含む。
アレイメモリ１１００は、複数のセル１１０１＿０−ｂ、１１０２＿０−ｂ、１１０３＿０−ｂ、１１０４＿０−ｂ、及び１１９９＿０−ｂを含み、セルのデータ幅はＤＢｕｓのデータ幅に基づく。例えば、データビットの数は０〜ｂであり、セルの数も０〜ｂである。複数のセルは、電圧グループ１、電圧グループ２、及び電圧グループｇ等のセル供給電圧の設定方法に従って、複数の電圧グループを構成する。
アクセスコントローラ１３００は、セルアクセス及びホールド１３０１＿０−ｂを含み、そこに複数のＣＡＨ３００の回路が含まれる。その数は、ＤＢｕｓのデータ幅に基づく。
電力コントローラ１５００は、アクセス時間がグローバル電圧変化の影響を受けないように、メモリアレイ１１００内の小さな領域の電圧を変化させることができ、且つアクセスの消費電力を低減することもできる複数のＣＶＲ１５０１、１５０２、１５９９を含む。このため、電圧グループ１、電圧グループ２、電圧グループｇ等の複数の電圧グループは、セル供給電圧の設定方法に従って構成することができる。当業者は、電圧グループの数をどの様に設定するかについて容易に理解するはずである。さらに、メモリアレイ１１００は、設計仕様に適合するように複数のセクションにグループ分けすることができ、複数のセクション設計により、前述したＣＡＨの回路は、セル・ホールド回路からそれに応じて分離して複数のセクションとして設置することができる。各セクション内のデータ送信ノードは送信ゲートに結合され、セル・ホールドの各回路を分離し、セクション間のアクセス干渉も抑制することができる。さらに、ＤＲＡＭチップ内の列−行デコーダは、アクセス信号と協働して、送信ゲート及びセル・ホールドの回路を制御することができる。前述した例は、アクセスコントローラ１３００と電力コントローラ１５００との間に構成された回路が、実際の設計上の考慮に基づいて調整可能であることを示している。電力コントローラ１５００は、ＳＲＡＭチップ１０００の外部に実装することができる。しかしながら、複数の電圧グループをメモリアレイ１１００に設けることは困難である。さらに、スイッチ電力供給装置を電力コントローラ１５００にも適用できるが、電力供給装置はアクセス時間を増大させ、消費電力も増大させる可能性がある。
例示的な回路図である図１７を参照すると、動作コントローラ１７１０は、送信インターフェイスから送信信号を受信し、対応する制御信号を生成してＳＲＡＭチップが必要とする様々な機能を完了させる組合せ論理回路を含む。これは、当業者にとって関連する製品の協働を得て回路を設計する一般的な技術である。関連する制御信号とそれに対応するタイミングシーケンスについて以下に概説する。送信インターフェイスからのＷｒｓ及びＲｄｓはＣＳｓによって制御され、チップ内の内部回路に適用可能なＷｒとＲｄとがそれに応じて生成される。
アクセスイネーブル（以下、「ＡＥｎ」と示す）は、Ｗｒ及びＲｄを受け取って関連する回路を制御するように構成される。
ＣＷｒを制御する操作は、Ｗｒを制御する操作よりも遅く、すなわち、信号ＣＷｒは関連する回路が準備を完了した後に出力される。
ＣＲｄを制御する操作は、Ｒｄの操作よりも早く、すなわち、信号Ｒｄはメモリ・セルの状態データを読み出した後に出力される。
ＣＨｄの信号は、ＣＷｒ及びＣＲｄに依存し、ＣＷｒ及びＣＲｄとの衝突を回避して破壊的な読出しを防止する。
Ｓｔｂの信号は、ＣＳｓの信号に直接的に依存するが、本発明の限定ではない。これは、送信インターフェイスを介して入力信号を供給することによって制御することができる。
例示的な回路図である図１８を参照すると、アドレスコントローラ１７２０はデコーダ７２１及びセレクタ７２２を含む。ＣＳｓによってデコーダ７２１をイネーブルにし、ＡＢｕｓをデコードしてアドレス信号Ａ０〜Ａｎを取得する一方、ＡＥｎによってセレクタ７２２をイネーブルにしてワード線ＷＬ＿０〜ＷＬ＿ｎを生成する。
例示的な回路図である図１９を参照すると、データバッファ１７３０は、それぞれＷｒ及びＲｄによって制御される２つの３状態ゲートを含む。Ｗｒの制御信号を受け取った後に、ＤＢｕｓからのデータがＢＴＣに送られる。Ｒｄの制御信号を受け取った後に、ＤＢｕｓのデータは、ＢＴＤの値を受け取り、これは当業者にとって周知の技術である。
ＤＲＡＭのアクセス・システム：
ＤＲＡＭのアクセス・システムは、任意の種類のＤＲＡＭセルをコア素子として受け取り、周辺アクセス回路及び制御回路と組み合わされ、次に、データ送信インターフェイス及び制御インターフェイスと協働して、独立した完全なメモリ機能を完成させる。
本発明の第１４の実施形態：例示的な回路図である図２０を参照すると、ＤＲＡＭチップ２０００の機能ブロック図は、汎用ＤＲＡＭチップと、データバス、アドレスバス、書き込み信号、読出し信号、及びチップセレクト信号を含む基本送信信号とを示す。また、上述した回路は、ＤＲＡＭチップ２０００の機能ブロック図にも含まれる。詳細な説明は、以下の段落で説明する。
ＤＲＡＭチップ２０００の機能ブロック図は、メモリアレイ２１００、アクセスコントローラ２３００、リフレッシュコントローラ２５００、動作コントローラ２７１０、アドレスコントローラ２７２０、及びデータバッファ２７３０等の機能ブロックを含む。
メモリアレイ２１００は、複数のセル２１０１_０−ｂ、２１０２_０−ｂ、２１０３_０−ｂ、２１９９_０−ｂを含み、セルのデータ幅はＤＢｕｓのデータ幅に基づく。ＤＲＡＭセルは、１Ｔ１Ｃ、１Ｔ１Ｄ、１Ｔ−ＳＯＩ等であってもよい。当業者であれば、メモリアレイ２１００は、設計仕様に適合するように複数のセクションにグループ分けすることができ、複数のセクション設計により、前述したＣＡＨの回路をセル・ホールド回路からそれに応じて分離して、複数のセクションに設置することができることを理解すべきである。各セクション内のデータ送信ノードは送信ゲートに結合され、セル・ホールドの各回路を分離し、これもセクション間のアクセス干渉を抑制することができる。さらに、ＤＲＡＭチップ内の列−行デコーダは、アクセス信号と協働して、送信ゲート及びセル・ホールドの回路を制御することができる。前述した例は、実際の設計上の考慮に基づいてアクセスコントローラ２３００の回路構成を調整できることを意味する。
アクセスコントローラ２３００は、セルアクセス及びホールド２３０１_０−ｂを含み、その中に複数のＣＡＨ３００が含まれ、その数はＤＢｕｓのデータ幅に基づく。
リフレッシュコントローラ２５００は、ＤＲＡＭセルの特性に応じて生成される回路であり、これは当業者にとって周知の技術である。従来技術では、ＤＲＡＭセルに対するリフレッシュ動作は、最初に読み出し、次に書き込まなければならず、すなわち、読出し後の書き込み（Read-then-Write）アーキテクチャでなければならない。しかしながら、アクセスコントローラ２３００の助けを借りて、本発明によって開示されるリフレッシュコントローラ２５００は、読出し期間中に書込み動作を完了することができる。この場合に、動作はアクセスコントローラ２３００によって効果的に行われ、読出し期間中に再書き込み動作を完了することができる。
動作コントローラ２７１０、アドレスコントローラ２７２０、及びデータバッファ２７３０は、動作コントローラ１７１０、アドレスコントローラ１７２０、及びデータバッファ１７３０と同様である。
当業者は、本発明の教示を保持しながら、装置及び方法の多数の改変及び変更を行うことができることを容易に理解するであろう。従って、上記の開示は、添付の特許請求の範囲によってのみ限定されると解釈されるべきである。
出願人は、本発明に関する基本的な知見を台湾のいくつかの雑誌に公開しており、ここで出版された日付、記事名、雑誌名、及び巻号数は以下の通りである。
非特許文献１：”09/2005, “Logic Gate Design Developing Platform”, New Electronic Technology, 234”
非特許文献２：”10/2005, “Logic Gate Design Developing Platform (2)”, New Electronic Technology, 235”
非特許文献３：”12/2005, “Logic Gate Design Developing Platform (3)”, New Electronic Technology, 237”
非特許文献４：”07/2006, “Spread Pulse Trigger and ADS Simulation Technique”, Electronic and Computer, 87”
非特許文献５：”10/2006, “Memory Design and Exploration”, Electronic and Computer, 90”
非特許文献６：”5/2012, “The technique problem of 3T SRAM has a solution by taking advantage of CMOS”, New Electronic Technology”。
09/2005, "Logic Gate Design Developing Platform", New Electronic Technology, 234 10/2005, "Logic Gate Design Developing Platform (2)", New Electronic Technology, 235 12/2005, "Logic Gate Design Developing Platform (3)", New Electronic Technology, 237 07/2006, "Spread Pulse Trigger and ADS Simulation Technique", Electronic and Computer, 87 10/2006, "Memory Design and Exploration", Electronic and Computer, 90 5/2012, "The technique problem of 3T SRAM has a solution by taking advantage of CMOS", New Electronic Technology
ＣＶＲ５００は、前述した３Ｔ１Ｄ／３Ｔ１Ｃ ＳＲＡＭセルのために設計され、ここでＭ１はＶｃｅｌｌの電圧に応じてプルダウン電流を調整し、Ｍ２はＣＷｒの制御信号に応じてプルアップ電流を供給し、Ｍ３はＣＷｒの制御信号に応じてプルダウン電流を供給し、Ｍ４はＣＲｄの制御信号に応じてプルアップ電流を供給し、Ｍａ１はＣＷｒ及びＣＲｄの制御信号に応じて第１の電流経路を提供する。ＣＷｒはＭ２〜Ｍ３を直接的に制御して書込み電圧を供給し、ＣＲｄはＭ４を直接的に制御して読出し電圧を供給し、Ｍａ１はＭ１〜Ｍ４の操作と協働して通常電圧及び待機電圧を供給する。

Claims (19)

  1. スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セルに属するメモリ素子であって、
    前記ＳＲＡＭセルの回路が、データ送信ノードと、送信制御ノードと、セル電源終点と、記憶セルとを有しており、当該メモリ素子がアクセスを実行するとき、前記記憶セルは、データをラッチする能力を急速に失い、前記メモリ素子にアクセスがないとき、記憶状態を維持する期間でもあり、前記記憶セル内の素子が、第１のインバータと第２のインバータから構成される等価回路を構成し、第１のインバータ及び第２のインバータインバータは、フィードバック接続によってデータをラッチするように構成され、
    前記記憶状態を維持する期間において、第１のインバータの最大電流が、第１のインバータの内部のリーク電流によって制限され、第２のインバータの最大電流が、第２のインバータの内部の弱電流によって制限され、
    前記弱電流は、純粋な抵抗電流でも動的に制御される動作電流でもなく、逆電流を含むものであり、静的に制御される電流又はリーク電流に直接的に浸透する、
    メモリ素子。
  2. 第１のインバータは、第１のトランジスタと第３のトランジスタとを含み、第２のインバータは、第２のトランジスタと第１のリーク電流回路とを含み、
    第１のリーク電流回路は、前記弱電流を発生するように構成され、第１のリーク電流回路の実体構造は、純粋な抵抗器でも動的に制御されるトランジスタでもなく、ダイオード、コンデンサ、遮断領域で動作するトランジスタ、又は、直列又は並列に接続されたこれら素子の組合せを含む、請求項１に記載のメモリ素子。
  3. 請求項１に記載のメモリ素子を適用し、動作電圧を供給するように構成された電源供給方法において、前記動作電圧は、通常電圧、書込み電圧、読出し電圧、及び待機電圧に分割され、前記読出し電圧は前記通常電圧以上であり、前記通常電圧は前記待機電圧以上であり、前記待機電圧は前記書込み電圧以上である、
    電源供給方法。
  4. 請求項１に記載のＳＲＡＭセルを適用し、前記弱電流が含まれないそれらメモリ素子に動作電圧を供給するように構成された電源供給方法において、前記動作電圧は、通常電圧、書込み電圧、読出し電圧、及び待機電圧に分割され、前記読出し電圧は前記通常電圧に等しく、前記通常電圧は前記書込み電圧以上であり、前記書込み電圧は前記待機電圧以上であり、前記通常電圧は前記ＳＲＡＭセル内のトランジスタの閾値電圧以下である、
    電源供給方法。
  5. 請求項３又は４に記載の電源供給方法に適用される切替え方法であって、当該切替え方法は、前記動作電圧を、前記通常電圧又は前記書込み電圧又は前記読出し電圧又は前記待機電圧に切り替える、
    切替え方法。
  6. 請求項１に記載のメモリ素子に適用されるアクセス及びホールド方法であって、該アクセス及びホールド方法は、セル書込み機能、セル読出し機能、及びセル・ホールド機能を完了するように構成され、それぞれを独立して完了させることができ、前記セル書込み機能は、データを前記メモリ素子に書き込むように構成され、前記セル読出し機能は、前記メモリ素子からデータを読み出すように構成され、前記セル・ホールド機能は、少なくとも１つのメモリ素子の前記記憶状態を保持するように構成される、
    アクセス及びホールド方法。
  7. 請求項１に記載のメモリ素子に適用され、前記メモリ素子の記憶状態にアクセスするように構成されたアクセス方法であって、当該アクセス方法は、書込み方法及び読出し方法を含み、
    前記書込み方法は、最初に、セル書込み動作を行わずに前記セル・ホールドの動作フェーズに留まり、前記セル・ホールド動作を継続的又は断続的に実行するステップと、ステップ１において、前記セル・ホールド動作を停止した後に、前記セル書込み動作を実行し、前記セル書込みの動作フェーズに留まるステップと、ステップ２において、データを前記メモリ素子に書き込んだ後に、前記セル書込み動作を完了するステップと、ステップ３において、前記セル書込み動作を停止した後に、前記セル・ホールド動作を実行し、前記セル・ホールドの動作フェーズに留まるステップと、を含み、
    前記読出し方法は、最初に、セル読出し動作が実行されていないときに、前記セル・ホールド動作を継続的又は断続的に実行し、セル・ホールドの動作フェーズに留まるステップと、ステップ１において、セル読み出しの動作フェーズに入った後に、セル・ホールド動作を停止するステップと、ステップ２において、前記メモリ素子からデータを読み出し、前記セル読出し動作を完了するステップと、ステップ３において、前記セル読出し動作が完了した後に、前記セル・ホールド動作を実行し、セル・ホールドの動作フェーズに留まるステップと、を含む、
    アクセス方法。
  8. ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルに属するメモリ素子であって、前記ＤＲＡＭセルの回路が、データ送信ノードと、送信制御ノードと、記憶セルとを有しており、前記記憶セルは、トランジスタと、１つ又は複数のＰ−Ｎ接合ダイオードによって形成される空乏容量とを含み、前記ＤＲＡＭセルが第１の論理レベルに書き込まれたときに、前記ＤＲＡＭセルの記憶状態が第１の論理レベルに維持され、前記ＤＲＡＭセルが第２の論理レベルに書き込まれたときに、前記ＤＲＡＭセルの前記記憶状態が第１の論理レベルに徐々に変化する、
    メモリ素子。
  9. 請求項８に記載のＤＲＡＭセルに適用されるアクセス及びホールド方法であって、当該アクセス及びホールド方法は、セル書込み機能、セル読出し機能、及びセル・ホールド機能を完了するように構成され、それぞれを独立して完了させることができ、前記セル書込み機能は、データを前記ＤＲＡＭセルに書き込むように構成され、前記セル読出し機能は、前記ＤＲＡＭセルからデータを読み出すように構成され、前記セル・ホールド機能は、少なくとも１つのメモリ素子の前記記憶状態を保持するように構成される、
    アクセス及びホールド方法。
  10. 請求項８に記載のＤＲＡＭセルに適用され、前記ＤＲＡＭセルの記憶状態にアクセスするように構成されたアクセス方法であって、前記アクセス方法は、書込み方法及び読出し方法を含み、
    前記書込み方法は、最初に、前記セル書込み動作を行わずに、前記セル・ホールドの動作フェーズに留まり、前記セル・ホールド動作を継続的又は断続的に実行するステップと、ステップ１において、前記セル・ホールド動作を停止した後に、前記セル書込み動作を実行し、前記セル書込みの動作フェーズに留まるステップと、ステップ２において、データを前記ＤＲＡＭセルに書き込んだ後に、前記セル書込み動作を完了するステップと、ステップ３において、前記セル書込み動作を停止した後に、前記セル・ホールド動作を実行し、前記セル・ホールドの動作フェーズに留まるステップと、を含み、
    前記読出し方法は、最初に、前記セル読出し動作が実行されていないときに、前記セル・ホールドの動作フェーズに留まり、前記セル・ホールド動作を継続的又は断続的に実行するステップと、ステップ１において、前記セル読出し動作に入った後に、前記セル・ホールド動作を停止するステップと、ステップ２において、前記ＤＲＡＭセルからデータを読み出し、前記セル読出し動作を完了するステップと、ステップ３において、前記セル読出し動作が完了した後に、前記セル・ホールド動作を実行し、前記セル・ホールドの動作フェーズに留まるステップと、を含む、
    アクセス方法。
  11. 電圧変化又はパルス幅をトリガ信号として受け取り、レール間の出力電圧を生成し、且つ前記トリガ信号の時間を対応する出力波形に変換するように構成された拡散パルスの方法であって、最小電圧変化がゼロに近い一方、最も狭いパルス幅がトランジスタの伝搬遅延よりも小さく、当該方法は、論理レベルを切り替えるレベル切替え方法を含み、該レベル切替え方法は、前記トリガ信号に従って別の論理レベルに切り替わり、前記トリガ信号の時間及び遅延信号に従って初期論理レベルに戻るように構成される、
    方法。
  12. 請求項１１に記載の方法を適用するレベル切替え器あって、当該レベル切替え器は、少なくとも第１の動作ノードと第１のポイズ（poise）ノードとを含み、当該レベル切替え器は、
    最初に、第１の動作ノード上の第１の論理レベルによって当該レベル切替え器がイネーブルにされ、このとき、第１のポイズノードは第３の論理レベルを保持すること、
    ステップ１において、第１の動作ノードは徐々に第２の論理レベルになり、当該レベル切替え器をディスエーブルにし、このとき、第１のポイズノードは、第１のポイズノードに入力された第４の論理レベルに従って、第３の論理レベルから徐々にエスケープし、第１の動作ノード上の電圧変化がトリガレベルに達した後に、第１のポーズノード上の電圧値が、第１のポイズノードに入力された第４の論理レベルに従って第３の論理レベルをエスケープすること、
    ステップ２において、第１の動作ノードは、第１の論理レベルに戻り、当該レベル切替え器をイネーブルにすること、
    ステップ３において、第１のポイズノードに入力された前記電圧値が依然として第４の論理レベルである場合に、第１のポイズノードは依然として第４の論理レベルを保持すること、
    ステップ４において、第１のポイズノードに入力された前記電圧値が第３の論理レベルである場合に、第１のポイズノードは第３の論理レベルに戻ること、を行う、
    レベル切替え器。
  13. 少なくとも刺激レベルノードと、第１の動作ノードと、第１の出力ノードとを含む、請求項１１に記載のレベル切替え方法を適用するレベル切替え器であって、当該レベル切替え器は、
    最初に、第１の動作ノードによって当該レベル切替え器をディスエーブルにし、第１の出力ノードは前記刺激レベルノードの電圧値を出力すること、
    ステップ１において、第１の動作ノードは当該レベル切替え器を徐々にイネーブルにし、第１の出力ノードは前記刺激レベルノードの前記電圧値を徐々にエスケープし、第１の動作ノード上の電圧変化がトリガレベルに達した後に、第１の出力ノード上の前記論理レベルは第２の論理レベルになること、
    ステップ２において、第１の動作ノードによって当該レベル切替え器をディスエーブルにすること、
    ステップ３において、第１の出力ノードは、第２の論理レベルから徐々にエスケープし、前記刺激レベルノードの前記電圧値に徐々に戻ること、を行う、
    レベル切替え器。
  14. 請求項１１に記載の方法を適用し、対応するパルス幅を生成するように構成された拡散パルス・トリガであって、
    レール間の前記出力電圧はレール間のパルス信号であり、前記出力波形は、前記トリガ信号の時間に基づいて対応するパルス幅に変換され、当該拡散パルス・トリガは、少なくともレベル切替え器と、第１の入力ノードと、第１の出力ノードとを含み、当該拡散パルス・トリガは、
    最初に、第１の入力ノードは第１の論理レベルを保持し、前記レベル切替え器は第１の論理レベルを出力し、第１の出力ノードは第３の論理レベルを保持すること、
    ステップ１において、第１の入力ノードは、第１の論理レベルから第２の電圧値に変化する、又は第２の電圧値に変化した後の所定の期間内に第１の論理レベルに戻ること、
    ステップ２において、第１の入力ノード上の変化が検出されたときに、前記レベル切替え器は、第１の論理レベルから第２の論理レベルに変わり、第２の論理レベルを出力すること、
    ステップ３において、第１の出力ノードは、第３の論理レベルから第４の論理レベルに変わること、
    ステップ４において、第１の入力ノードが第２の論理レベルを保持する場合に、第１の出力ノードは第４の論理レベルを保持すること、
    ステップ５において、第１の入力ノードが第１の論理レベルに戻った後であって、前記レベル切替え器が第１の論理レベルに戻った後に、第１の出力ノードは第３の論理レベルを出力し、その後、拡散パルス幅の機能が完了すること、を行う、
    拡散パルス・トリガ。
  15. 請求項１１に記載の方法を適用し、パルス信号を周期的に出力するように構成された拡散パルス・トリガであって、レール間の前記出力電圧はレール間のクロック信号であり、前記出力波形は、前記トリガ信号の時間に基づいてパルス信号を周期的に発生させることによって生成され、当該拡散パルス・トリガは、少なくともレベル切替え器と、第１の入力ノードと、第１の出力ノードとを含み、当該拡散パルス・トリガは、
    最初に、第１の入力ノードは第１の論理レベルを保持し、前記レベル切替え器は第１の論理レベルを出力し、第１の出力ノードは第３の論理レベルを保持すること、
    ステップ１において、第１の入力ノードは、第１の論理レベルから第２の電圧値に変化するか、又は第２の電圧値に変化した後の所定の期間内に第１の論理レベルに戻ること、
    ステップ２おいて、第１の入力ノード上の変化が検出されたときに、前記レベル切替え器は第１の論理レベルから第２の論理レベルに変わり、第２の論理レベルを出力すること、
    ステップ３において、第１の出力ノードは、第３の論理レベルと第４の論理レベルとの間で交互に変化すること、
    ステップ４において、第１の出力ノードは、第１の入力ノードが第２の論理レベルを保持するときに、パルス信号を周期的に発生させること、
    ステップ５において、第１の入力ノードが第１の論理レベルに戻った後であって、前記レベル切替え器が第１の論理レベルに戻った後に、第１の出力ノードは第３の論理レベルを出力し、前記パルス信号の生成を停止すること、を行う、
    拡散パルス・トリガ。
  16. メモリ素子とメモリ送信インターフェイスとの間に配置され、前記メモリ素子の特性に従って設計されたアクセス及びホールド回路であって、当該アクセス及びホールド回路は少なくとも第１の制御ノードと、第２の制御ノードと、第１のデータ・ノードと、第２のデータ・ノードと、データ送信ノードと、第１の機能回路と、第２の機能回路とを含み、選択的に第３の機能回路を含み、
    第１の機能回路は、請求項１１に記載の方法が適用され、前記アクセス期間における前記データ送信ノード上の電圧レベルを検出し、対応するレール間電圧を出力するように構成され、
    第２の機能回路は、前記データ送信ノードに状態保存電流を供給するように構成され、
    選択的に、第３の機能回路は、前記アクセス期間における前記データ送信ノード上の電圧変化に従って強電圧を供給するように構成される、
    アクセス及びホールド回路。
  17. ランダム・アクセス・メモリ・セルをコア素子として受け取り、周辺アクセス回路及び制御回路と組み合わせ、次にデータ送信インターフェイス及び制御インターフェイスと協働して独立した完全なメモリ機能を完成させるアクセス・システムであって、
    当該アクセス・システムは、請求項１６に記載のアクセス及びホールド回路を含むアクセスコントローラを少なくとも含む、
    アクセス・システム。
  18. 請求項１に記載のメモリ素子を適用するアクセス・システムであって、前記メモリ素子は、周辺アクセス回路及び制御回路と組み合わせられるコア素子として受け取られ、少なくともメモリアレイ及びアクセスコントローラを含む、
    アクセス・システム。
  19. 請求項８に記載のＤＲＡＭセルを適用するアクセス・システムであって、前記ＤＲＡＭセルは、周辺アクセス回路及び制御回路と組み合わせられるコア素子として受け取られ、当該アクセス・システムは、少なくともアクセスコントローラと、メモリアレイと、リフレッシュコントローラとを含み、
    アクセスコントローラは複数のセルアクセス及びホールド回路を含み、前記メモリアレイは複数のセルを含み、
    前記セルアクセス及びホールド回路の数は、前記メモリアレイに含まれる前記ＤＲＡＭセルのデータ幅に等しく、前記セルアクセス及びホールド回路のそれぞれのデータ送信ノードは、前記メモリアレイに含まれる前記ＤＲＡＭセルのそれぞれのデータ送信ノードに対応し、
    前記リフレッシュコントローラは、リフレッシュを実行するように前記アクセスコントローラを制御し、前記アクセスコントローラは、読出し期間に書き換え動作を行う、
    アクセス・システム。
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