JP5430484B2 - 半導体記憶装置、及びその制御方法 - Google Patents

Description

本発明は、半導体装置及びその制御方法に関する。特に、ＤＲＡＭ等のデータの保持にリフレッシュが必要なメモリセルを備え、外部からリフレッシュ制御を必要としないヒドンリフレッシュ（Ｈｉｄｄｅｎ−Ｒｅｆｒｅｓｈ）を行う半導体記憶装置及びその制御方法に関する。

最近のシステムＬＳＩではシステム性能の高度化の為にロジック回路の規模が大きくなり、これに伴ってシステムＬＳＩに内蔵するメモリも大容量なものが必要になって来ている。そのシステムＬＳＩに内蔵するメモリの大容量化に伴い、ＤＲＡＭマクロを内蔵するシステムＬＳＩも増加してきている。

リフレッシュを必要としないＳＲＡＭ等のメモリを使用する場合に対して、ＤＲＡＭ等の記憶保持のためにリフレッシュを必要とするメモリを用いようとする場合、以下の課題がある。第１には、メモリのリフレッシュを制御するためにメモリコントローラが必要となる。第２には、リフレッシュ時間の割り込みにより、データアクセス時間が長くなるなどの性能劣化がある。第３には、複数のメモリバンクを用いる場合には、バンク割り付けなどの制限が必要になり完全なランダムアクセスができない。したがって、上記課題を解決することが必要になる。

これらの課題に対して、リフレッシュ動作を外部から隠して内部制御するＤＲＡＭが発展し、実用化されている。

特許文献１には、第１の先行技術としてリフレッシュ動作を隠したヒドンリフレッシュ（Ｈｉｄｄｅｎ−Ｒｅｆｒｅｓｈ）ＤＲＡＭメモリ回路が記載されている。ここでは、メモリセルのデータ保持に必要なリフレッシュ動作を、メモリ内部に搭載したタイマーにて時間計測し、必要な期間毎にリフレッシュ要求を発生させ内部のメモリコアのワード線、センスアンプなどを活性化させる。メモリ外部からのアクセス要求とこのリフレッシュ動作がバッティングした場合を説明する。まず、内部リフレッシュ実行中にリードもしくはライト動作の外部アクセス要求が発生した場合は、外部アクセス要求を一時待たせておき、リフレッシュ終了後に、外部アクセス要求に基づくリードライト動作を実施する。また、リードもしくはライト実行中にリフレッシュ要求がタイマーから発生した時は、リフレッシュ要求を一時待たせておき、外部アクセス動作（リード／ライト）終了後に待たせておいたリフレッシュ動作を実施する。このようにメモリコア部の活性化は、先行した動作を優先させるアービター回路により外部アクセスとリフレッシュ動作のバッティングを防いでいる。

また、特許文献２には、第２の先行技術として外部から与えられたクロックに同期して動作する同期式ＤＲＡＭにおいて、ヒドンリフレッシュを行う半導体メモリ装置が記載されている。特許文献２のように、同期式ＤＲＡＭにおいて、ヒドンリフレッシュを行う半導体記憶装置の動作タイミングを図９に示す。図９において、「ＣＬＫ」は外部から半導体記憶装置に与えられるクロック信号、「ＡＤＤ」は外部から半導体記憶装置に与えられるアドレス、「ＣＯＭＭ」は外部から半導体記憶装置に与えられるコマンドである。

また、「タイマー」はリフレッシュ周期計測用のタイマー出力信号である。タイマーは内部に発振器を備えており、外部クロックとは非同期に外部クロックが停止しているときにも動作する。タイマー出力信号はリセットされるとロウレベルとなり、リフレッシュが必要な周期まで計測すると、タイマー出力信号がハイレベルを出力する。タイマー出力信号がハイレベルになるとリフレッシュを行い、リフレッシュが終了するとタイマー出力信号はロウレベルに戻る。「Ｒｅｆアドレス」は、リフレッシュを行うアドレスである。「ＲＡ」はロウ系アレイコア活性化信号、「ＳＥ、Ｗｏｒｄ線」はセンスアンプ及びワード線の活性化信号、「ＣＡ」はカラム活性化信号、「ＤＢＵＳ」はメモリセルアレイと外部入出力端子間のバスのデータを示す。図９において、ｔ０〜ｔ３サイクルでは、ＤＲＡＭに入力されるコマンドＣＯＭＭは「ＮＯＰ」であり、メモリはリードライト動作を行わない非選択のスタンバイ状態である。ｔ０サイクルの途中でタイマーがオーバーフローして、タイマー出力信号がハイレベルに立ち上がっている。このタイマー出力信号の立ち上がりに応答して、次のｔ１サイクルでリフレッシュを行う。このときのリフレッシュアドレス発生回路が出力するＲｅｆアドレスはＡＦＣ１なのでＡＦＣ１アドレスを選択してロウ系アレイコア活性化信号ＲＡを発生させ、ワード線、センスアンプを活性化させ、メモリセルのリフレッシュを行う。リフレッシュが完了したらリフレッシュアドレス発生回路はアドレスをＡＦＣ２にカウントアップする。

一定の時間経過後のｔｎサイクルでは、タイマーが再びオーバーフローし、タイマー出力信号がｔ１サイクルと同様にハイレベルとなる。しかし、ｔｎサイクルで入力されるコマンドＣＯＭＭがライトコマンド「ＷＥ」なので、リフレッシュ動作よりリードライト動作を優先させる。すなわち、リフレッシュ動作と外部からのリードライト要求では、外部からのリードライト要求動作を優先する。したがって、ｔｎサイクルでは、外部アドレスＡ０を取り込んでＲＡを活性化する。同時に書込みデータＤ０も取り込みカラム活性化信号（ＣＡ）を発生して、バスを通して入力したＤ０をセルに書き込む。図９では、ｔｎサイクルでライトコマンドが入力され、ライト動作を行う場合を示したが、ｔｎサイクルでリードコマンドが入力される場合でも、リフレッシュよりリード動作が優先され、これら外部要求動作が終了した後のＣＬＫサイクルにてリフレッシュを実施する。この同期式回路においては各サイクルのＤＲＡＭコア動作を開始するトリガがＣＬＫエッジであり、リード、ライトおよびリフレッシュ動作は１サイクルにて完結させるようになっており、アクティブ動作が２サイクル仕様なので、ヒドンリフレッシュ（Ｈｉｄｄｅｎ−Ｒｅｆｒｅｓｈ）が実現できる。すなわち、外部からは、リード動作、ライト動作は、常に２サイクルを要するように見えるが、内部のリード動作、ライト動作は、実質１サイクルで終了しており、残った１サイクルの周期でリフレッシュを行うことができるので、外部からはリフレッシュサイクルを意識する必要がなく、ヒドンリフレッシュ（Ｈｉｄｄｅｎ−Ｒｅｆｒｅｓｈ）を実現できる。

上記第１、第２どちらの先行技術においてもＳＲＡＭのように完全なランダムアクセス動作を実現する仕様を想定した場合、リードもしくはライトのアクティブ動作に必要なサイクル時間は、以下の式（１）で示すことができる。

動作サイクル時間＝（リードｏｒライト動作時間）＋（リフレッシュ動作時間）
式（１）

特開２００１−３５７６７０号公報 特開２００２−７４９４５号公報

以下の分析は本発明により与えられる。最近のシステムＬＳＩではパワー低減が大きな課題であり、内蔵メモリに対しても低電源電圧化と低電流化が強く望まれている。特にシステムＬＳＩに内蔵されるメモリにおいては、チップ外部とのインターフェース回路が不要になるので、単体のメモリではパッケージの端子数の制限等から実現困難な多ビットデータ仕様になるケースも多い。このような多ビットデータ仕様のメモリの場合、同時に入出力を行うビット数が多くなるため、データ入出力に要する消費電力が多くなる傾向がある。

また、ロジックＬＳＩのトランジスタ性能向上トレンドにより微細化とそれに伴う低電源電圧化が単体メモリ製品より先行する。上記低電源電圧化によって、メモリセルのソフトエラーやホールド特性変動などの影響を受けやすくなり、メモリセルのデータ保持に対する安定性にとって厳しくなる傾向がある。このような状況下において、メモリセルの信頼性向上のためにＥＣＣを搭載することも考えられるが、従来の半導体記憶装置の場合、ＥＣＣの符号化、複合化のためのサイクルが必要となり、実効的なライト動作、リード動作に必要なサイクル数が増加してしまう。

本発明の第１の側面による半導体記憶装置は、データの保持にリフレッシュが必要な複数のメモリセルを備えたメモリセルアレイと、外部からの指定に基づいて、前記メモリセルアレイの指定されたアドレスのメモリセルに対してリードアクセスまたはライトアクセスを行うリードライト制御部と、前記複数のメモリセルに対して外部からの制御なしにヒドンリフレッシュを行うリフレッシュ制御部と、前記メモリセルアレイに対して前記リードライト制御部がリードアクセスした後で、前記リフレッシュ制御部に前記ヒドンリフレッシュを行わせ、かつ、前記リードライト制御部がライトアクセスする前に前記リフレッシュ制御部に前記ヒドンリフレッシュを行わせるスケジュール制御部と、を備える。ここで、前記リードライト制御部は、前記リードアクセス時には前記メモリセルアレイに対するリフレッシュ動作と並行して前記メモリセルアレイから読み出したデータのＥＣＣ演算を行い、前記ライトアクセス時には前記メモリセルアレイに対するリフレッシュ動作と並行して前記メモリセルアレイに書き込むデータのＥＣＣ演算を行う、ＥＣＣ回路を備える。

本発明の第２の側面による半導体装置は、前記半導体記憶装置と、前記半導体記憶装置に記憶されているデータを用いてデータ処理を行うデータ処理装置と、を備え、前記リードライト制御部は前記データ処理装置の指定に基づいて前記リードアクセスまたはライトアクセスを行い、前記リフレッシュ制御部は前記データ処理装置の制御なしに前記ヒドンリフレッシュを行う。

本発明の第３の側面による半導体記憶装置の制御方法は、内部タイマーに基づくヒドンリフレッシュの機能を有するＤＲＡＭセルアレイを備えた半導体記憶装置に対して、前記ＤＲＡＭセルアレイの指定されたアドレスのメモリセルからデータを読み出すリードアクセス、前記メモリセルにデータを書き込むライトアクセス、及び前記ヒドンリフレッシュを、外部から与えられたクロックに同期して行う半導体記憶装置の制御方法であって、前記クロックの同一エッジに対して前記ヒドンリフレッシュと前記リードアクセスが競合した場合に、前記リードアクセスを行った後で前記ヒドンリフレッシュを行い、前記クロックの同一エッジに対して前記ヒドンリフレッシュと前記ライトアクセスが競合した場合に、前記ヒドンリフレッシュを行った後で前記ライトアクセスを行う。

本発明によれば、メモリセルアレイに対してリードアクセスした後にヒドンリフレッシュを行い、かつ、ライトアクセスする前にヒドンリフレッシュを行うように制御するので、ヒドンリフレッシュと並行して、ＥＣＣの符号化や複合化、及び／または、データ入出力の低消費電力化を図ることができる。

本発明の実施例１による半導体記憶装置のブロック図である。 実施例１による半導体記憶装置のスタンバイ状態における動作波形図である。 実施例１による半導体記憶装置のアクティブ状態における動作波形図である。 実施例２による半導体記憶装置のアクティブ状態における動作波形図である。 実施例３による半導体記憶装置のブロック図である。 実施例３による半導体記憶装置のアクティブ状態における動作波形図である。 実施例４による半導体記憶装置のアクティブ状態における動作波形図である。 実施例７による半導体装置のブロック図である。 従来の半導体記憶装置におけるヒドンリフレッシュ（Ｈｉｄｄｅｎ−Ｒｅｆｒｅｓｈ）の動作波形図である。 実施例１による半導体記憶装置において、リフレッシュ制御部の構成を示すブロック図である。

本発明の半導体記憶装置では、リード動作とライト動作のうち、メモリセルアレイそのものにアクセスするサイクルと、リードしたデータを外部に出力するデータに変換し、外部から入力したデータをライトデータに変換する入出力サイクルとに分け、入出力サイクルにヒドンリフレッシュを行うようにスケジュール制御部が制御を行う。この構成により、リード動作、ライト動作とヒドンリフレッシュとを並列に処理できるので、処理サイクルが長くなってしまうことなしに、記憶データの高信頼性化やデータバスの低消費電力化を図ることができる。

上記式（１）の最低サイクル時間の一部であるリフレッシュ動作は、ＤＲＡＭコア部（メモリセルアレイやワード線選択回路、センスアンプ等）を占有するが、データ入出力やバス系回路とは無関係な回路動作である。ＤＲＡＭコアがリフレッシュ動作している期間にデータ系の処理であるＥＣＣ演算や低パワーバス駆動ができれば、サイクル性能を劣化させずに、信頼性の向上や低パワー化が実現できる。そのために、内部タイマー要求によるリフレッシュ（ヒドンリフレッシュ）動作と外部要求によるアクティブ動作（リードライト動作）が同時に生じたときに、リード要求の場合は最初にリードを実行し、次にリフレッシュを実行する。ライト要求の場合は最初にリフレッシュを実行し、次にライトを実行するようし、更にリフレッシュ動作中にデータ系の付加価値処置を平行して実行するようにした。このコマンドによる個別の連続した複数動作シーケンスを制御するのがスケジュール制御部である。

以下、本発明の実施例について、図面を参照して詳しく説明する。

図１は、実施例１による半導体記憶装置のブロック図である。図１において、メモリセルアレイ１０はアレイ状に配置されたプレートで、データそのものを記憶するメモリセルＣＥＬと、メモリセルＣＥＬに記憶するデータのＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔ）コードを記憶するＣＥＬｐがマトリクス状に配置されている。マトリクス状に配置されたメモリセルＣＥＬとＣＥＬｐは、ＣＥＬとＣＥＬｐとを同時に指定する複数のワード線ＷＬと、メモリセルＣＥＬ、ＣＥＬｐをそれぞれ指定する複数のビット線Ｂｉｔの交点に対応して配置される。図には、ワード線ＷＬとビット線Ｂｉｔの配線される方向のみを示し、ワード線、ビット線やメモリセルそのものの図示は省略しているが、実際には複数のワード線と複数のビット線が交差する方向に配線され、それぞれの交点に対応してメモリセルＣＥＬ、ＣＥＬｐが設けられている。

ワード線選択回路（Ｘアドレス選択回路）１１は、複数のワード線ＷＬからアクセス対象とするワード線ＷＬを選択する。センスアンプ１２は、ビット線Ｂｉｔを介して読み出されたメモリセルＣＥＬ、ＣＥＬｐのデータを増幅する。センスアンプ１２は、メモリセルＣＥＬとビット線Ｂｉｔを介して接続されたセンスアンプＳＡと、ＥＣＣ用メモリセルＣＥＬｐとビット線Ｂｉｔを介して接続されたセンスアンプＳＡｐとを備える。カラム選択回路（Ｙアドレス選択回路）１３は、センスアンプ１２を介して選択したビット線ＢｉｔとデータバスＤＢＵＳとを接続する。

外部クロック信号ＣＬＫは内部駆動バッファであるクロックドライバ２７により内部クロックＩＣＬＫに成形され、入出力信号の同期用レジスタ２２〜２６に同期信号として入力される。入出力信号には、アドレス信号ＡＤＤ、リード／ライトなどメモリ動作状態を決めるコマンド信号ＣＯＭＭ、ライトデータ入力信号Ｄｉｎ、リードデータ出力信号Ｄｏｕｔが含まれ、同期用レジスタ２２〜２６によって外部クロック信号ＣＬＫに同期化される。

内部リフレッシュ用のロウアドレス発生カウンタ回路１８はカウント値ＡＦＣをマルチプレクサ１４へ出力する。カウンタ回路１８は半導体記憶装置１００のメモリセルアレイ１０の全ロウアドレスをカウントするアドレスカウンタであり、カウンタ回路１８のカウント値に基づいて、順次ロウアドレスを指定し、メモリセルアレイ１０のメモリセルをリフレッシュすることでメモリセルアレイ１０のメモリセルデータを保持することができる。マルチプレクサ１４は、カウンタ回路１８の出力信号ＡＦＣとアドレス入力レジスタ２２が出力するロウアドレスとを選択してロウ制御回路（ＲＣＵ）１５に出力する。ロウ制御回路１５は、ワード線選択回路１１にロウ系アレイコア活性化信号ＲＡを出力しロウアドレスＸＤを活性化させる。また、ロウ制御回路１５は、センスアンプイネーブル信号ＳＥをセンスアンプ１２に出力し、ＳＡ、ＳＡｐを活性化させる。また、外部アドレス信号ＡＤＤは、アドレス入力レジスタ２２によってクロック信号ＣＬＫに同期化され、そのうちカラムアドレスは、カラム制御回路（ＣＣＵ）１６に接続される。カラム制御回路１６は、カラム活性化信号ＣＡをカラム選択回路１３に出力し、カラム選択回路１３は、上記カラムアドレスの指定に基づいて、カラムを選択する。

ライトデータ入力信号Ｄｉｎ及びリードデータ出力信号Ｄｏｕｔは、外部Ｉ／Ｏバッファ（入出力データ制御回路）２０を介してＥＣＣ回路１９に接続される。ＥＣＣ回路１９は、さらにデータバスＤＢＵＳを介してカラム選択回路１３に接続される。ＥＣＣ回路１９は、ライト動作時には、外部から入力するライトデータ入力信号にＥＣＣコードを付加してデータバスＤＢＵＳへ出力し、リード動作時には、メモリセルアレイ１０から読み出したデータについてＥＣＣコードを使用してチェック、訂正を行い、外部Ｉ／Ｏバッファ２０へ出力する。

また、リフレッシュ周期の時間計測用タイマー１７の出力信号も内部クロックＩＣＬＫで同期化されコマンド信号ＣＯＭＭと共にリードライト動作とリフレッシュ動作を調整するスケジュール制御部（ＳＲＷＲ）２１に入力される。

スケジュール制御部（ＳＲＷＲ）２１は、メモリセルアレイ１０に対してタイマー１７の出力信号に基づくヒドンリフレッシュ要求と、コマンド信号ＣＯＭＭに基づくリードライトアクセス要求とが、重複した場合に、リードライト動作に伴うＥＣＣ回路１９による演算処理と、ヒドンリフレッシュが並行して実行できるようにスケジューリングを行う。なお、スケジュール制御部２１は、上記半導体記憶装置１００の構成のうち、外部からの指定に基づくリードライトアクセスを制御するリードライト制御部と、ヒドンリフレッシュを制御するリフレッシュ制御部とを制御し、リードライト動作とヒドンリフレッシュ動作とが競合しないように制御する。

図１の半導体記憶装置１００の構成のうち、リフレッシュ制御部３０を図１０に破線で示す。図１０において、リフレッシュ制御部３０は、タイマー１７、タイマー入力レジスタ２３、カウンタ１８、マルチプレクサ１４、ロウ制御回路１５、ワード線選択回路１１、センスアンプ１２を含んで構成される。なお、上記リフレッシュ制御部３０の構成のうち、マルチプレクサ１４、ロウ制御回路１５、ワード線選択回路１１、センスアンプ１２は、リードライト制御部と兼用であり、リフレッシュ動作とリードライト動作の両方で用いられる。また、リードライト制御部は、カラム制御回路１６、ＥＣＣ回路１９、外部Ｉ／Ｏバッファ２０等のリードライト動作にのみ用いられ、リフレッシュ動作には、用いられない回路により構成される。

次に、実施例１の動作について説明する。図２は、実施例１による半導体記憶装置のスタンバイ（メモリ非選択：ＮＯＰ）状態における動作波形図である。図２において、「ＣＬＫ」は外部クロック信号、「ＣＯＭＭ」はコマンド信号、「タイマー」はタイマー１７の出力信号、「Ｔ」はタイマー入力レジスタ２３でクロックＣＬＫに同期化したタイマー出力信号、「ＡＦＣ」はカウンタ１８の計数値、「ＲＡ」はロウ系アレイコア活性化信号、「ＳＥ、Ｗｏｒｄ線」はセンスアンプとワード線の状態、「ＣＡ」はカラム活性化信号を示す。また、図２中の点線は、リフレッシュが活性化している状態を示す。

タイミングｔ０でクロック信号ＣＬＫが立ち上がり第１サイクルが開始される。この第１サイクルの期間中（タイミングｔ０からタイミングｔ１まで）にタイマー１７がオーバーフローし、タイマー出力信号が、ハイレベルに立ち上がっている。このタイマー出力信号は、タイミングｔ１のクロック信号ＣＬＫの立ち上がりで開始される第２サイクルにおいて、クロック信号ＣＬＫの立ち上がりでタイマー入力レジスタ２３に取り込まれ、スケジュール制御部２１に入力される。第２サイクルでのコマンド信号ＣＯＭＭがメモリ非選択状態であるＮＯＰ（もしくはスタンバイ）なので、スケジュール制御部２１はリフレッシュ動作を実施するように各制御回路に指示を出す。リードライト制御部に含まれ、リフレッシュ制御部３０には含まれないカラムおよびデータ系の回路（カラム制御回路１６、ＥＣＣ回路１９、外部Ｉ／Ｏバッファ２０等）は停止状態だが、リードライト制御部に含まれるか否かを問わずリフレッシュ制御部３０に含まれるロウ系制御回路（ロウ制御回路１５等）は活性化する。リフレッシュアドレスはカウンタ１８の計数値ＡＦＣに従ってロウアドレスが選択され、ワード線選択回路１１によってワード線が選択される。選択されたワード線に接続されたセルはセンスアンプイネーブル信号ＳＥによって活性化されたセンスアンプ１２（ＳＡ、ＳＡｐ）により各ビット線を通してセルデータを再書込みすることによりリフレッシュ動作を実行する。このリフレッシュ動作はタイミングｔ１から始まる１サイクルのうちに終了するのでタイミングｔ２から始まる次の第３サイクルでは次のコマンド入力が可能な状態になる。また、タイミングｔ２では、同時にリフレッシュ要求信号が解除され、カウンタ１８は、カウント値ＡＦＣ１をＡＦＣ２にカウントアップする。そして、リフレッシュ要求が発生していない期間では、図２の実線のようにＤＲＡＭコアは活性化されない。

次に、図３は、実施例１による半導体記憶装置のアクティブ状態における動作波形図である。タイミングｔ０のクロック信号ＣＬＫの立ち上がりで開始される第１サイクルでは、コマンド信号ＣＯＭＭとアドレス信号ＡＤＤがタイミングｔ０のクロック信号ＣＬＫのエッジで取り込まれる。コマンド信号ＣＯＭＭがリード状態（ＲＥ）なので、マルチプレクサＭＵＸは外部アドレスＡ１を選択する。また、コマンド信号ＣＯＭＭがリード状態（ＲＥ）であることを受けて、ロウ系アレイコア活性化信号ＲＡが立ち上がる。さらに、ワード線選択回路１１が外部アドレスＡ１のロウアドレスに基づいてワード線を選択し、センスアンプ１２も活性化する。ワード線の選択によりビット線に読み出されたメモリセルＣＥＬのデータはセンスアンプＳＡで増幅される。さらに、カラム活性化信号ＣＡがハイレベルに立ち上がり活性化すると、選択されたビット線のセンスアンプＳＡで増幅されたデータがデータバスＤＢＵＳにデータＱ１Ｅとして出力される。同時にＥＣＣコードもメモリセルＣＥＬｐからビット線を介して読み出されたデータがセンスアンプＳＡｐで増幅され、ＹＤｐを介してデータバスＤＢＵＳに出力される。図３の例では、リード動作サイクルはタイミングｔ０からタイミングｔ２までの２サイクル動作であり、次のタイミングｔ１から始まるクロックサイクルでＱ１Ｅ信号はＥＣＣ回路１９にてパリティビットデータと合わせてエラー訂正処理がされる。さらにその次のタイミングｔ２から開始されるサイクルで、エラー訂正がされた正常なデータＱ１が、外部Ｉ／Ｏバッファ２０を介してデータ出力信号Ｄｏｕｔとして出力される。

ここで、タイミングｔ０でリード用コマンドが入力される直前にタイマーからリフレッシュ要求が出ていた場合を点線で示す。タイマーの出力信号であるリフレッシュ要求信号は、タイマー入力レジスタ２３で外部クロック信号ＣＬＫに同期化され、同期化された要求信号Ｔとなる。この同期化された要求信号Ｔの立ち上がりのタイミング（タイミングｔ０の直後）は、タイミングｔ０で入力したリード用コマンドに基づくリード動作によるＤＲＡＭコアの活性化の第１サイクル（タイミングｔ０〜ｔ１）に重なるため、リード用コマンドの第２サイクル（タイミングｔ１〜ｔ２）にてリフレッシュ動作をさせるようにスケジュール制御部２１がスケジュール化する。そしてタイミングｔ１から開始されるリード用コマンドに基づく第２のクロックサイクルに同期化して、ロウ系アレイコア活性化信号ＲＡを活性化させ、リフレッシュ動作が開始される。リフレッシュ動作の開始に伴い、カウンタ１８のカウンタ値ＡＦＣ１に基づいてロウアドレスを選択してワード線及びセンスアンプを活性化し、メモリセルからビット線を介してセンスアンプまで読み出してデータをセンスアンプで増幅した上、再びビット線を介して読み出した元のメモリセルへリストアする。このリフレッシュ動作では、ロウ系アレイコア活性化信号ＲＡは活性化されるがカラム活性化信号ＣＡは活性化されない。リフレッシュが完了すると、タイマー要求をオフに戻し、リフレッシュアドレスをＡＦＣ２にカウントアップする。

タイミングｔ３の外部クロック信号ＣＬＫの立ちあがりで始まる第４サイクルはライト動作の１サイクル目で外部アドレス信号ＡＤＤ、コマンド信号ＣＯＭＭが外部クロック信号ＣＬＫの立ち上がりエッジで取り込まれる。この例ではライト動作は２サイクルとしており、ライト状態（ＷＥ）で外部アドレスＡ２は次のサイクル（タイミングｔ４〜ｔ５）まで保持され、第５のクロックサイクル（タイミングｔ４〜ｔ５）に同期してロウ系アレイコア活性化信号ＲＡ、センスアンプイネーブル信号ＳＥ、カラム活性化信号ＣＡが選択されてＤＲＡＭコアへの書き込みが実施される。書き込むデータは第４サイクル（タイミングｔ３〜ｔ４）でライトデータ入力信号ＤｉｎからＤ２として取り込まれるが、この第４サイクル（タイミングｔ３〜ｔ４）にてＥＣＣ用パリティ発生の符号化処理がなされ、データＤ２にＥＣＣコードが付加されたデータＤ２ＥとしてＤＢＵＳに出力される。このＥＣＣコードが付加されたデータＤ２Ｅが、次の第５サイクル（タイミングｔ４〜ｔ５）でのライトデータになる。

ここで、ライトコマンドが入力される直前（タイミングｔ３の直前）にタイマーからリフレッシュ要求が出ていた場合を点線で示す。タイマーからのリフレッシュ要求信号を外部クロックで同期化した要求信号Ｔの立ち上がりは、ライト用コマンドＷＥのコマンド入力のタイミングと第４サイクル（タイミングｔ３）の外部クロック信号ＣＬＫの立ち上がりで重なるが、ライト用コマンドＷＥに基づくメモリセルアレイ１０の活性化は次の第５サイクル（タイミングｔ４〜ｔ５）にスケジュール化されているので第４サイクル（タイミングｔ３〜ｔ４）にリフレッシュ動作を実行する。すなわち、第４サイクル（タイミングｔ３〜ｔ４）でリフレッシュ要求信号Ｔの立ち上がりを検出した後、マルチプレクサ１４は、カウンタ１８の出力信号ＡＦＣを選択すると共に、直ちにロウ系アレイコア活性化信号ＲＡのみを活性化（カラム活性化信号ＣＡは非活性）させ、リフレッシュ用アドレスＡＦＣ２に基づくワード線を選択すると共に、センスアンプイネーブル信号ＳＥによりセンスアンプ１２を活性化してセルデータのリフレッシュを行う。セルデータのリフレッシュが完了すると、タイマー要求をオフに戻し、リフレッシュアドレスをＡＦＣ３にカウントアップする。リフレッシュは、第４サイクルで完結するので、第５サイクルのライト動作のスケジュールに影響を与えない。

以上、説明したように実施例１の半導体記憶装置によれば、スケジュール制御部２１は、ヒドンリフレッシュと、ＥＣＣ回路部によるライト動作の符号化、リード動作時の復号化を並行して行うことができるので、ＥＣＣ回路による符号化、復号化によるデータアクセスの遅れを生じさせずに半導体記憶装置が保持するデータの信頼性を高めることができる。

すなわち、実施例１では、ＤＲＡＭ等の記憶保持にリフレッシュが必要なメモリセルを用い、かつ、外部からリフレッシュを意識せずにアクセスすることが可能なヒドンリフレッシュ（Ｈｉｄｄｅｎ−Ｒｅｆｒｅｓｈ）を実現するためにリードおよびライト動作にそれぞれ２サイクルを設定し、１サイクル分にリードもしくはライト動作を、残り１サイクルにリフレッシュ動作を時間分割で割り振る事で完全なランダムアクセス可能なメモリとなっている。ここで、リード時には最初のサイクルにてリード動作を実行し、ライト時には次のサイクルにてライト動作を実行させるようにした。こうすると、リード時には２サイクル目でコアから読み出されたデータのＥＣＣ復元化処理を周辺回路が行っている間に、同時並行してＤＲＡＭコア部ではリフレッシュ動作が実行できる。ライト時には最初のサイクルで書き込みデータをＥＣＣ符号化でパリティ発生を周辺回路が行っている間に、同時並行してＤＲＡＭコア部ではリフレッシュ動作が実行できる。それは、リフレッシュとＥＣＣ処理はカラム選択部分で切り離された状態にて、ＤＲＡＭコアと周辺回路にてそれぞれが独立して実行できる機能だからである。

２サイクルにわたり、リード、ライト、リフレッシュ、ＥＣＣ処理を振り分ける動作を実施するのがスケジューラ制御部であり、スケジュール制御部では、半導体記憶装置１００の機能のうち、リードライト動作を実行するために必要な制御を行うリードライト制御部と、リフレッシュに必要な制御を行うリフレッシュ制御部３０と、を制御し、リードとライトでは異なるシーケンスに回路動作順番を設定する機能を有している。完全なランダムアクセスメモリとしてのヒドンリフレッシュ（Ｈｉｄｄｅｎ−Ｒｅｆｒｅｓｈ）機能を維持しながらＥＣＣ搭載をサイクル時間のオーバーヘッド無しで実現できる。

次に、実施例２の半導体記憶装置について、図４の実施例２による半導体記憶装置のアクティブ状態における動作波形図を用いて説明する。実施例２の基本的なブロックの構成は、実施例１の半導体記憶装置１００の構成と同一である。ただし、動作タイミングは異なる。実施例１の半導体記憶装置では、リード／ライトそれぞれの２クロックサイクル目の動作を外部クロックＣＬＫに同期して動作させていたが、実施例２の半導体記憶装置では、リード／ライトそれぞれの２サイクル目の機能動作を１サイクル目の各回路動作に連続して実施するようにしている。リード時は、タイミングｔ０から始まる１サイクル目でＤＲＡＭコア部の読み出し動作を実施し、それが終了するとその終了タイミングに合わせてリフレッシュ動作を連続して実施している。同時に、１サイクル目でＤＢＵＳに読み出されたデータはそのまま連続してＥＣＣ回路に入力され、復元化処理されたデータが順次出力される。ライト動作も同様であり、タイミングｔ３から始まるリフレッシュ動作後に、その終了に合わせてライト動作を実施する。このリフレッシュ実施中に、並行して外部入力データをＥＣＣ符号化処理してパリティデータを発生させてバス上に出力してＤＲＡＭコアに運んでおく。リフレッシュとＥＣＣ処理をクロック信号ＣＬＫを使って同期させず、また、タイミング的に重複する状態にはなるが、それぞれは独立した回路動作なので問題ない。

実施例２では、２サイクル目の回路動作を外部ＣＬＫトリガにせずに、１サイクル目の回路動作終了後に連続してスタートさせることで、待ち時間を無くしトータルでのサイクル時間を短縮できる。

実施例２によれば、時間的に前後になるリード／ライト動作とリフレッシュ動作の関係は必ずしもＣＬＫ同期でなくてもよい。たとえば、リードライトとヒドンリフレッシュが競合した場合、１サイクル目の動作は、外部ＣＬＫに同期して行われるが、２サイクル目の動作（リードとヒドンリフレッシュが競合した場合のリフレッシュ動作、ライトとヒドンリフレッシュが競合した場合のライト動作）は必ずしも外部ＣＬＫに同期して行われず、１サイクル目の動作終了に引き続いて２サイクル目の動作が行われるものであってもよい。要は、リード／ライト動作とリフレッシュ動作でリードライト制御部とリフレッシュ制御部３０の制御が共有する回路（例えば、ロウ制御回路１５、ワード線選択回路１１、センスアンプ１２について、リードライト制御部とリフレッシュ制御部３０の制御が競合しないように、スケジュール制御部がリードライト制御部とリフレッシュ制御部３０を制御すればよい。例えば、リード動作の場合は、リード動作に伴うメモリセルアレイ１０へのアクセスが終了した後に、リフレッシュ制御部３０がメモリセルアレイ１０へアクセスしてリフレッシュを行うように制御すればよく、外部クロックには同期せずにリード動作からリフレッシュ動作に移行することができる。

同様に、ライト動作の場合は、リフレッシュ制御部３０によるメモリセルアレイ１０のリフレッシュとＥＣＣ回路による符号化が終了してから、ライト動作に伴うメモリセルアレイ１０へのアクセスを行うように制御すればよく、外部クロックには同期せずにリフレッシュ動作からライト動作に移行することができる。

更に、ＤＲＡＭコアへのデータ入力／データ出力動作とＥＣＣ動作の関係についても同様である。これは、トータルのサイクル時間を短縮するメリットをもたらす以外に、ＣＬＫに関連した様々な仕様条件に対して柔軟な対応ができる。

図５は、実施例３による半導体記憶装置のブロック図である。図５の半導体記憶装置１００Ａの構成のうち、図１に示す実施例１の半導体記憶装置１００と機能、動作がほぼ同一である部分に関しては同一の符号を付し、重複する説明は省略する。

図５の半導体記憶装置１００Ａには、ＥＣＣ回路１９は設けられておらず、図１のデータバスＤＢＵＳは、図５では、低パワー化データバスＬＰＤＢＵＳ３３に置き換わっている。また、外部Ｉ／Ｏバッファ２０と低パワー化データバスＬＰＤＢＵＳ３３の間には、Ｉ／Ｏ側送受信回路３１が設けられ、カラム選択回路１３と低パワー化データバスＬＰＤＢＵＳ３３の間には、アレイ側送受信回路３２が設けられている。

Ｉ／Ｏ側送受信回路３１は、ライトデータ入力信号Ｄｉｎとしてデータ入力レシーバを介して外部Ｉ／Ｏバッファに入力された多ビットのデータを低パワーなデータ信号に変換して低パワー化データバスＬＰＤＢＵＳ３３に送出するとともに、低パワーなデータ信号に変換されてメモリセルアレイ部から低パワー化データバスＬＰＤＢＵＳ３３を介して送られてきたデータ信号を通常のＣＭＯＳレベルの論理信号に変換して外部Ｉ／Ｏバッファ２０を介して半導体記憶装置１００Ａの外部（例えば、同一半導体基板に形成されたデータ処理装置、図８参照）に出力する。

アレイ側送受信回路３２も同様に、メモリセルアレイ１０からセンスアンプ１２、カラム選択回路１３を介して読み出された多ビットのデータを低パワーなデータ信号に変換して低パワー化データバスＬＰＤＢＵＳ３３に送出するとともに、低パワーなデータ信号に変換されて低パワー化データバスＬＰＤＢＵＳ３３を介して送られてきたライトデータ信号をメモリセルアレイ１０に書き込む信号の論理レベルに変換する回路である。

また、図５の半導体記憶装置１００Ａでは、ＥＣＣ回路１９を設けていないので、メモリセルアレイ１０には、ＥＣＣコードを記憶するメモリセルＣＥＬｐは設けられておらず、ＣＥＬｐに対応するセンスアンプＳＡｐ、カラム選択回路ＹＤｐも省略されている。その他の構成は、図１の半導体記憶装置１００とほぼ同一である。

次に、図５に示す実施例３の半導体記憶装置１００Ａの動作について、図６のアクティブ状態における動作波形図を用いて説明する。実施例３の半導体記憶装置１００Ａの動作は、実施例１の半導体記憶装置１００より図４に示す実施例２の半導体記憶装置の動作により近いので、図４に示す実施例２の半導体記憶装置の動作波形と対比して説明する。

図６の半導体記憶装置１００Ａは、外部ＣＬＫ１サイクル中にリード＋リフレッシュもしくは、リフレッシュ＋ライトを内部ＤＲＡＭコアの連続動作として実施している。それにより、２ＣＬＫにまたがる入力考慮が不要になる。リード時のコアから読み出されたデータＱ１は、内部ＤＲＡＭコアがリフレッシュ動作している時間を利用して低パワー化データバスＬＰＤＢＵＳ３３を伝達して外部Ｉ／Ｏバッファ２０まで達して次のＣＬＫエッジトリガでリードデータ出力信号Ｄｏｕｔとして出力される。また、ライト時にもコアがリフレッシュして、その後にライト動作がスタートするまでに、データＤ２が外部Ｉ／Ｏバッファ２０から低パワー化データバスＬＰＤＢＵＳ３３を伝達してＤＲＡＭコアまで達するようにしている。リードおよびライトそれぞれでデータ転送のバス駆動時間に余裕が生じるので、この部分の低パワー化回路の導入が可能になる。

バス駆動回路の低パワー化技術としては、たとえば、（１）Ｉ／Ｏ側送受信回路３１やアレイ側送受信回路３２の低パワー化データバスＬＰＤＢＵＳを駆動するトランジスタサイズを縮小する。（２）低パワー化データバスＬＰＤＢＵＳのレイアウトバス配線幅を細くする。（３）リピータを入れる（上記（１）や（２）との組み合わせなど）。（４）バス信号ラインを階層化して駆動負荷の見え方を少なくする。（５）データコーディング技術によりデータ遷移ビット数を減らす。（６）Ｉ／Ｏ側送受信回路３１やアレイ側送受信回路３２にバスを低振幅動作にする専用ドライバ／レシーバを使う。（７）バスを多値レベル化して１ビットのデータ線で複数ビットデータを転送できるようにする。など、数多く存在する。これらは、ほぼ例外なくバスデータ転送の速度オーバーヘッドを持つものだが、スケジュール制御部２１は、ライト動作時の外部Ｉ／Ｏバッファ２０からカラム選択回路１３までのデータ転送とヒドンリフレッシュ、及び、リード動作時のカラム選択回路１３から外部へのデータ出力準備と、ヒドンリフレッシュを並列して動作できるように、制御する。

すなわち、スケジュール制御部２１がリードライト制御部（外部Ｉ／Ｏバッファ２０、Ｉ／Ｏ側送受信回路３１、アレイ側送受信回路３２、カラム制御回路１６等）と、リフレッシュ制御部（カウンタ１８等）と、リードライト制御部とリフレッシュ制御部との共用部（ＭＵＸ１４、ロウ制御回路１５）を制御する。

バス駆動電流は、ＤＲＡＭ全体の中で最もパワー消費が大きくなっていることから、この手法（低パワー化データバスＬＰＤＢＵＳ）は、ヒドンリフレッシュ（Ｈｉｄｄｅｎ−Ｒｅｆｒｅｓｈ）ＤＲＡＭにおいて性能劣化無しで効果的にローパワー化を実現する方法となる。更に、低パワー化技術の一部にはピーク電流の低減効果もあるので低ノイズ化にも効果を発揮する。低ノイズ化は電源ラインの揺れを押さえるのでＤＲＡＭコアのセンスアンプ動作マージン拡大やＤＲＡＭマクロに隣接する他の回路とのノイズ干渉不具合も防止することができる。そして、パワー増大およびノイズ対策として実施してきた、電源間に挿入する安定化容量（デカップリング容量）によるメモリマクロ面積増大、電源配線抵抗を下げるための配線幅太らせやメタル層の追加、パッケージの電源ラインインダクタンス低減などを廃止もしくは減らすことが可能となり、コスト低減に効果を発揮する。

また、実施例３は、実施例１や実施例２と組み合わせて実施することもできる。すなわち、リードアクセスした後でヒドンリフレッシュを行い、ライトアクセスする前にヒドンリフレッシュを行うことにより、ヒドンリフレッシュと、バスの低消費電力化及びＥＣＣコードの複合化、符号化を並行して行うこともできる。ライトサイクル、リードサイクルは１クロックサイクルで終了するものであってもライトサイクル、リードサイクルの複数のクロックサイクルを要するものであっても構わない。

図７は、実施例４による半導体記憶装置のアクティブ状態における動作波形図である。実施例４では、外部入出力データをバースト動作として複数のクロック（ＣＬＫ）サイクルを使ってシリアルに入出力するような仕様になっており、内部ＤＲＡＭコアではバーストデータ分を一括してパラレルでリード／ライトする方式を取っている。図では２データ分（１ｂｉｔアドレスに相当）のバースト動作を示している。図７では、タイミングｔ０でコマンド信号ＣＯＭＭとしてリード動作ＲＥが指定されるとタイミングｔ０のサイクルで２データ分のデータがメモリセルアレイ１０から並列に読み出させる。このデータを次のタイミングｔ１から始まるサイクルで内部の並列バスＤＢＵＳ０、ＤＢＵＳ１を用いて並列に外部Ｉ／Ｏバッファ２０へ転送する。外部Ｉ／Ｏバッファ２０に転送されたデータは、直列データに変換され、タイミングｔ１から始まるサイクルではデータＱ１０が、タイミングｔ２から始まる次のサイクルではデータＱ１１がリードデータ出力信号として外部に出力される。このタイミングｔ１から始まるサイクルでメモリセルアレイ１０はすでにデータの読出しが完了しているので、データＱ１０の外部出力と並行してリフレッシュを行う。

また、タイミングｔ３から始まる２データ分のバーストライト動作では、２データ分のライトデータは、タイミングｔ３で最初のライトデータＤ２０が、タイミングｔ４で２つめのライトデータＤ２１がそれぞれライトデータ入力信号Ｄｉｎとして外部Ｉ／Ｏバッファ２０に入力される。このタイミングｔ３で始まる最初のサイクルでは、まだ、ライトデータの入力が完了していないので、リフレッシュを行う。次のタイミングｔ４のサイクルでは、ライトデータの準備が整うので、メモリセルアレイ１０へデータのライトを行う。

バースト長をもっと長くしたり、バーストデータをシリアル入出力するＣＬＫ周期をもっと早くして２サイクル以上の多サイクルに対応してＤＲＡＭコアの基本動作であるリード、ライト、リフレッシュを実行できるようにしてもよい。更に、ＣＬＫのライズ／フォール両エッジを使うようにしたり、ＤＲＡＭコアとデータ入出力インターフェースのＣＬＫを個別に設ける場合などいろいろな仕様にも応用できる。

特にバーストリードを行う場合には、メモリセルアレイから並列に読み出したデータを直列データに変換して出力するので、最初のクロックサイクルでメモリセルアレイに対するリードアクセスを行い、２番目のサイクルからは、最初のクロックサイクルで並列に読み出したデータを直列データに変換して出力する処理を行う。２番目以降のサイクルでは、メモリセルアレイに対するリードアクセスが不要になるので、そのサイクルを利用してヒドンリフレッシュを行うことができる。

また、バーストライトを行う場合には、バーストライトするデータがすべて揃うまでは、メモリセルアレイに対するライトアクセスを行わずに、シリアルにバーストライトするデータを入力する。そのバーストライトするデータが揃うまでの期間を利用してヒドンリフレッシュを行い、バーストライトするデータが揃った後でメモリセルアレイに一括してバーストライトすることができる。

次に、実施例５について説明（図は省略）する。実施例５では、ＤＲＡＭコアへのライト動作としてレイトライト（Ｌａｔｅ−Ｗｒｉｔｅ）を使った場合を想定する。つまり、書き込みアドレスおよびデータは、ライト命令の実行に伴い、直列メモリセルアレイにデータが書き込まれるのではなく、一旦、レイトライトレジスタに蓄えられる。そして、次にライト命令が与えられるときに、レイトライトレジスタに蓄えられている一つ前のライト命令により与えられたアドレスとデータに基づいて、メモリセルアレイに書き込みが行われる。レイトライトは、ライトデータ入力におけるバーストやレイテンシィなどの仕様制限を受けなくなり、リードとライトの切り替えサイクルロスを低減しやすくなる高速ＳＲＡＭで使用される仕様である。このレイトライトでは、ライト時の最初のサイクルにて書き込みアドレスとデータは揃っているので、たとえシリアルデータ入力のバースト動作仕様であってもライトコマンド決定直後にＤＲＡＭコアへ書き込みに行けるが、本実施例では、最初にリフレッシュ動作を実施してその後にライト（レイトライト）動作を実行する。こうすることにより、レイトライト動作仕様のメリットと同時に実施例１〜４のようなメリットを同時に実現することが可能となる。

次に、実施例６について説明（図は省略）する。実施例６では、ＤＲＡＭコア基本機能（リード、ライト、リフレッシュ）をもったマクロに対して、スケジュール制御部をもうひとつの専用制御マクロと定義し、これらをまとめた上位階層のラッパーＷｒａｐｐｅｒにてヒドンリフレッシュ（Ｈｉｄｄｅｎ−Ｒｅｆｒｅｓｈ）ＤＲＡＭを定義する。例えば、実施例１の回路では、ＤＲＡＭ基本コア（メモリセルアレイ１０、ワード線選択回路１１、センスアンプ１２、カラム選択回路１３等）以外の専用制御マクロ側に、スケジュール制御部２１、タイマー１７、ＥＣＣ回路１９、Ｉ／Ｏバッファ回路等を搭載し、この専用制御マクロを通してＤＲＡＭコアの基本マクロを動かすようにする。こうすることで、既存のＤＲＡＭ基本コアをそのまま流用して、専用制御マクロ部分のみを設計すれば、本発明のメモリが効率的に開発できる。システムＬＳＩの内部への搭載マクロならば、この専用制御マクロは他のロジック部と同様に自動設計環境を利用できるので、更に設計ＴＡＴが短縮できるとともにソフトマクロ化されるのでレイアウト的な自由度も増してチップ全体の面積縮小化にも貢献できる。

すなわち、ＤＲＡＭ基本マクロ（メモリセルアレイ１０、ワード線選択回路１１、センスアンプ１２、カラム選択回路１３等）を複数の半導体記憶装置で共通な回路として開発し、専用制御マクロ（スケジュール制御部２１、タイマー１７、ＥＣＣ回路１９、Ｉ／Ｏバッファ回路、低パワー化データバスＬＰＤＢＵＳ３３、Ｉ／Ｏ側送受信回路３１、アレイ側送受信回路３２等）を個々の半導体記憶装置固有の仕様に合わせた回路構成とすることにより、全体としてスケジュール制御部２１によりヒドンリフレッシュＤＲＡＭとして機能するそれぞれ仕様の異なる複数の半導体記憶装置を効率よく開発することができる。

図８は実施例７の半導体装置のブロック図である。図８の半導体装置３００は、実施例１乃至実施例６いずかに記載の半導体記憶装置１００（または１００Ａ）とデータ処理装置２００を同一の半導体基板に組み込み、１チップ化した半導体装置である。半導体記憶装置１００とテータ処理装置２００は、同一の半導体チップ上に形成されているので、半導体基板上に設けられた多層配線等を用いることにより、比較的容易に相互の接続端子数を増やすことができる。データ処理装置２００が同時に必要とするビット数の大きさに合わせて、半導体記憶装置のビット数を増やすと半導体記憶装置１００内部のデータバスや半導体記憶装置１００とデータ処理装置２００間のデータバスの消費電力が増加するが、実施例１〜６に述べたように、半導体記憶装置１００内部または、データ処理装置間とのデータ転送の期間を使用してヒドンリフレッシュを行うように半導体記憶装置１００内のスケジュール制御部２１がタイミング制御を行うことにより、データバスの消費電力を低減することができる。

さらに、データ処理装置２００の低電圧化に伴って、半導体記憶装置１００の低電圧化を行い、半導体記憶装置１００の保持するデータについてより信頼性を高めるため半導体記憶装置１００の内部にＥＣＣ回路１９を設ける場合も、ＥＣＣ回路によるパリティ演算と並行してヒドンリフレッシュを行うように半導体記憶装置１００内のスケジュール制御部２１が制御を行うことで、ＥＣＣ回路による処理時間の増加を生じさせずにヒドンリフレッシュを行うことができる。

なお、上記実施例１〜実施例４では、同期式の半導体記憶装置を例に説明したが、本発明の半導体記憶装置は必ずしも同期式の半導体記憶装置に限られるものではない。たとえは、半導体記憶装置の外部からアドレスとリードライト信号を与え、アドレス信号の変化を検出して、そのときのリードライト信号のレベルによって、リード動作またはライト動作を行う非同期の半導体記憶装置にも適用することができる。このように非同期の半導体記憶装置に本発明を適用する場合には、一定の期間内にリード要求、ライト要求があるときは、リード動作、ライト動作に伴ってヒドンリフレッシュを行い、一定の期間内にリード要求、ライト要求がない場合は、セルフリフレッシュを行うように制御すればよい。また、同期式、非同期の半導体記憶装置のどちらかであるかを問わず、上記実施例１乃至７は、任意に組み合わせて実施することができる。

上記実施例では、本発明が最も効果を発揮する例として、システムＬＳＩとして他の機能と共に１チップ化される場合を主に説明したが、本発明の適用は、１チップ化されるものに限られるわけではない。例えば、図８において、半導体記憶装置１００とデータ処理装置２００が別の半導体基板に別チップとして形成され、全体が１つのパッケージに組み込まれるいわゆるシステムインパッケージとなる半導体装置にも適用することが可能である。さらに、本発明は、システムＬＳＩに組み込まれる場合に限られず、半導体記憶装置を単独で使用する場合にも有効である。

なお、本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明は、ＤＲＡＭ等記憶データの保持にリフレッシュが必要な複数のメモリセルを備えた半導体装置に広く適用することができる。

１０：メモリセルアレイ
１１：ワード線選択回路
１２：センスアンプＳＡ、ＳＡｐ
１３：カラム選択回路ＹＤ、ＹＤｐ
１４：マルチプレクサＭＵＸ
１５：ロウ制御回路ＲＣＵ
１６：カラム制御回路ＣＣＵ
１７：（リフレッシュ時間計測用）タイマー
１８：カウンタＡＦＣ（内部リフレッシュ用のロウアドレス発生用カウンタ）
１９：ＥＣＣ回路
２０：外部Ｉ／Ｏバッファ（入出力データ制御回路）
２１：スケジュール制御部ＳＲＷＲ
２２：アドレス入力レジスタ
２３：タイマー入力レジスタ
２４：コマンド入力レジスタ
２５：データ出力ドライバ
２６：データ入力レシーバ
２７：クロックドライバ
３０：リフレッシュ制御部
３１：Ｉ／Ｏ側送受信回路
３２：アレイ側送受信回路
３３：低パワー化データバスＬＰＤＢＵＳ
１００、１００Ａ：半導体記憶装置
２００：データ処理装置
３００：半導体装置
Ｒｅｇ：同期用レジスタ
ＡＤＤ：外部アドレス信号
ＣＡ：カラム活性化信号
ＣＬＫ：外部クロック信号
ＣＯＭＭ：（外部から与えられる）コマンド信号
Ｄｉｎ：ライトデータ入力信号
Ｄｏｕｔ：リードデータ出力信号
ＩＣＬＫ：内部クロック
ＲＡ：ロウ系アレイコア活性化信号
ＳＥ：センスアンプイネーブル信号

Claims (7)

1. データの保持にリフレッシュが必要な複数のメモリセルを備えたメモリセルアレイと、
   外部からの指定に基づいて、前記メモリセルアレイの指定されたアドレスのメモリセルに対してリードアクセスまたはライトアクセスを行うリードライト制御部と、
   前記複数のメモリセルに対して外部からの制御なしにヒドンリフレッシュを行うリフレッシュ制御部と、
   前記メモリセルアレイに対して前記リードライト制御部がリードアクセスした後で、前記リフレッシュ制御部に前記ヒドンリフレッシュを行わせ、かつ、前記リードライト制御部がライトアクセスする前に前記リフレッシュ制御部に前記ヒドンリフレッシュを行わせるスケジュール制御部と、
   を備え、
   前記リードライト制御部は、
   前記リードアクセス時には前記メモリセルアレイに対するリフレッシュ動作と並行して前記メモリセルアレイから読み出したデータのＥＣＣ演算を行い、前記ライトアクセス時には前記メモリセルアレイに対するリフレッシュ動作と並行して前記メモリセルアレイに書き込むデータのＥＣＣ演算を行う、ＥＣＣ回路を備えたことを特徴とする半導体記憶装置。
2. 前記リードライト制御部は、
   前記リードアクセス時には、前記メモリセルアレイに対するリフレッシュ動作と並行して、前記メモリセルアレイから読み出したデータのＥＣＣ演算後のデータの外部への出力準備動作を行い、
   前記ライトアクセス時には、前記メモリセルアレイに対するリフレッシュ動作と並行して、前記メモリセルアレイに書き込むデータのためのＥＣＣ演算の準備を行うことを特徴とする請求項１記載の半導体記憶装置。
3. 前記リードライト制御部は、外部Ｉ／Ｏバッファと前記メモリセルアレイとを接続する内部Ｉ／Ｏバスを備え、
   前記リードアクセス時には、前記メモリセルアレイに対するリフレッシュ動作と並行して、前記メモリセルアレイから読み出したデータを前記内部Ｉ／Ｏバスを介して前記外部Ｉ／Ｏバッファへ転送し、
   前記ライトアクセス時には、前記メモリセルアレイに対するリフレッシュ動作と並行して、前記外部Ｉ／Ｏバッファから入力したデータを前記内部Ｉ／Ｏバスを介して前記メモリセルアレイに送り、
   前記内部Ｉ／Ｏバスは、データ遷移ビットの数が少なくなるようにコード化されたバス、低振幅化されたバス、多値レベル化されたバスのいずれかであることを特徴とする請求項１または２に記載の半導体記憶装置。
4. 前記リフレッシュ動作を制御するタイマー回路をさらに備え、
   前記スケジュール制御部は、前記タイマー回路に基づく前記ヒドンリフレッシュ動作と、前記リードアクセスまたはライトアクセスが重なる場合に前記制御を行うことを特徴とする請求項１乃至３いずれか１項記載の半導体記憶装置。
5. 前記半導体記憶装置は、
   他の製品の半導体記憶装置と、共通に設計されたＤＲＡＭ基本動作マクロ部と、
   当該半導体記憶装置固有に設計された専用制御マクロ部と、
   を備え、全体としてヒドンリフレッシュＤＲＡＭとして機能することを特徴とする請求項１乃至４いずれか１項記載の半導体記憶装置。
6. 請求項１乃至５いずれか１項記載の半導体記憶装置と、
   前記半導体記憶装置に記憶されているデータを用いてデータ処理を行うデータ処理装置と、
   を備え、
   前記リードライト制御部は、前記データ処理装置の指定に基づいて前記リードアクセスまたはライトアクセスを行い、
   前記リフレッシュ制御部は、前記データ処理装置の制御なしに前記ヒドンリフレッシュを行うことを特徴とする半導体装置。
7. 前記半導体記憶装置と前記データ処理装置が同一半導体基板上に形成されていることを特徴とする請求項６記載の半導体装置。

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