JP6429260B1 - 疑似スタティックランダムアクセスメモリおよびそのリフレッシュ方法 - Google Patents

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Abstract

【課題】リフレッシュ動作を有効的に実行することができる、疑似スタティックランダムアクセスメモリおよびそのリフレッシュ方法を提供する。【解決手段】リフレッシュ方法は、基本クロック信号を提供するステップと、第１の時点でチップイネーブル信号を有効にして第１の書き込み動作を実行し、チップイネーブル信号の有効時間区間において書き込みデータを受信するステップと、第１の時点よりも後の遅延時点でサブワード線駆動信号を有効にし、サブワード線駆動信号の有効時間区間において少なくとも１つの選択されたセンス増幅器に書き込みデータを書き込むステップと、リフレッシュ要求信号を受信し、チップイネーブル信号の有効時間区間の終了時点に基づいてリフレッシュ要求信号が有効にされたか否かを判断して、リフレッシュ動作を起動するタイミングを決定するステップとを含む。【選択図】図５

Description

本発明はリフレッシュ方法に関し、特に疑似スタティックランダムアクセスメモリのリフレッシュ方法に関する。
以下、図１を参照し、図１は従来の疑似スタティックランダムアクセスメモリのリフレッシュ方法の波形図である。従来技術において、信号発生器が提供するクロック信号を用いて疑似スタティックランダムアクセスメモリにおける基本クロック信号ＣＬＫとしている。チップイネーブル信号ＣＥ＃が基本クロック信号ＣＬＫの切換状態に同期して有効にされるとき、疑似スタティックランダムアクセスメモリを起動し、かつそれに関連動作の実行を開始させることができる。アドレスデータ信号ＡＤｉによって、チップイネーブル信号ＣＥ＃が有効にされている時間区間において、アドレスデータＷ、Ａ１〜Ａ３および書き込みデータＤ１〜Ｄ４が、順番に受信されることができる。次に、サブワード線駆動信号ＲＡＳＢが、有効にされ（低論理レベルまでダウンする）、疑似スタティックランダムアクセスメモリ中の対応するサブワード線の起動に用いられることができる。サブワード線駆動信号ＲＡＳＢが有効にされている書き込み周期ＷＣ１１において、書き込みデータＤ１〜Ｄ４をアドレスデータＷ、Ａ１〜Ａ３に対応するセンス増幅器に書き込む。
注意すべきこととして、図１において、書き込み周期ＷＣ１１の後に続き、リフレッシュ要求信号ＲＥＦＲＱが有効にされた状態に基づいて、疑似スタティックランダムアクセスメモリがリフレッシュ周期ＲＣ１に入る。しかしながら、このとき新たな書き込み周期ＷＣ２１がまもなく始まるため、リフレッシュ周期ＲＣ１の時間が短くなりすぎて（僅か２つの基礎クロック信号ＣＬＫの周期しかない）リフレッシュ動作を有効に実行することができない。さらに重要なこととして、書き込み周期ＷＣ２１に入ると同時に、リフレッシュ要求信号ＲＥＦＲＱは無効（低論理レベル）の状態にリセットされる。よって、リフレッシュ動作が有効に行われることができないため、内部データが紛失する可能性があり、疑似スタティックランダムアクセスメモリのデータの信憑性が低下することになる。
本発明は、リフレッシュ（Ｒｅｆｒｅｓｈ）動作を有効に実行することができる、疑似スタティックランダムアクセスメモリおよびそのリフレッシュ方法を提供することを目的とする。
本発明のリフレッシュ方法は疑似スタティックランダムアクセスメモリに適用する。リフレッシュ方法は、基本クロック信号を提供するステップと、第１の時点でチップイネーブル信号を有効にして第１の書き込み動作を実行し、チップイネーブル信号の有効時間区間において書き込みデータを受信するステップと、第１の時点よりも後の遅延時点でサブワード線駆動信号を有効にし、サブワード線駆動信号の有効時間区間において少なくとも１つの選択されたセンス増幅器に書き込みデータを書き込むステップと、リフレッシュ要求信号を受信し、チップイネーブル信号の有効時間区間の終了時点に基づいてリフレッシュ要求信号が有効にされているか否かを判断して、リフレッシュ動作を起動するタイミングを決定するステップと、を含む。
本発明の疑似スタティックランダムアクセスメモリは、リフレッシュ信号発生器と、コントローラと、ダイナミックメモリアレイと、入出力回路とを含む。リフレッシュ信号発生器はリフレッシュ要求信号を発生する。コントローラはリフレッシュ信号発生器に結合される。ダイナミックメモリアレイはコントローラに結合される。入出力回路はダイナミックメモリアレイとコントローラに結合される。コントローラは、基本クロック信号を受信することと、第１の時点で有効にされたチップイネーブル信号を受信して第１の書き込み動作を実行し、チップイネーブル信号の有効時間区間において書き込みデータを受信することと、第１の時点よりも後の遅延時点でサブワード線駆動信号を有効にし、サブワード線駆動信号の有効時間区間において少なくとも１つの選択されたセンス増幅器に書き込みデータを書き込むことと、リフレッシュ要求信号を受信し、チップイネーブル信号の有効時間区間の終了時点に基づいてリフレッシュ要求信号が有効にされているか否かを判断して、リフレッシュ動作を起動するタイミングを決定することと、に用いられる。
上記に基づき、本発明は、チップイネーブル信号を有効にする第１の時点とサブワード線駆動信号を有効にする遅延時点との時間差を縮減させることによって、相対的に先に有効にされるリフレッシュ要求信号に応答してリフレッシュ動作を起動する。また、本発明の実施例において、相対的に後に有効にされるリフレッシュ要求信号に応答して、次の書き込み動作が完了した後にリフレッシュ動作を実行することを提供している。このように、本発明の疑似スタティックランダムアクセスメモリのリフレッシュ動作は有効に実行され、その記憶データの安定性を維持できる。
本発明の疑似スタティックランダムアクセスメモリおよびそのリフレッシュ方法は、リフレッシュ動作を有効に実行することができる。
従来の疑似スタティックランダムアクセスメモリのリフレッシュ方法の波形図である。 本発明の実施例に基づく疑似スタティックランダムアクセスメモリを説明する回路図である。 本発明の実施例に基づくサブワード線の駆動回路を説明する図である。 本発明の実施例に基づく疑似スタティックランダムアクセスメモリのリフレッシュ方法を説明する波形図である。 本発明の他の実施例に基づく疑似スタティックランダムアクセスメモリのリフレッシュ方法を説明する波形図である。 本発明の実施例に基づく疑似スタティックランダムアクセスメモリのリフレッシュ方法を説明するフローチャートである。
本発明の上記特徴および長所をより分かりやすくするために、以下では、実施例と図面を合わせて詳しく説明を行う。
以下、図２を参照し、図２は、本発明の実施例に基づく疑似スタティックランダムアクセスメモリを説明する回路図である。疑似スタティックランダムアクセスメモリ２００は、リフレッシュ信号発生器２１０と、コントローラ２２０と、ダイナミックメモリアレイ２３０と、入出力回路２４０とを備える。本実施例において、リフレッシュ信号発生器２１０はリフレッシュ要求信号ＲＥＦＲＱを発生するためのものであり、かつコントローラ２２０に結合され、ダイナミックメモリアレイ２３０は書き込みデータを記憶するためのものであり、かつコントローラ２２０に結合され、入出力回路２４０はダイナミックメモリアレイ２３０とコントローラ２２０との間に結合され、アドレスデータ信号ＡＤｉを送信するためのものである。コントローラ２２０は、制御論理回路２５０と、アドレス発生器２６０と、複数のステータスレジスタ２７０〜２７Ｎをさらに備える。本実施例において、制御論理回路２５０は、チップイネーブル信号ＣＥ＃および信号発生器（図示せず）が提供する基本クロック信号ＣＬＫを受信するためのものである。アドレス発生器２６０はダイナミックメモリアレイ２３０と制御論理回路２５０との間に結合され、複数のアドレス信号を発生するためのものである。ステータスレジスタ２７０〜２７Ｎは制御論理回路２５０とアドレス発生器２６０との間に結合され、疑似スタティックランダムアクセスメモリ２００の状態データを記憶するためのものである。
そのほか、リフレッシュ信号発生器２１０はタイマー２８０と、リフレッシュ制御／アドレス制御器２９０をさらに備える。本実施例において、タイマー２８０はリフレッシュ要求信号ＲＥＦＲＱを定時的に発生するためのものである。タイマー２８０はリフレッシュ制御／アドレス制御器２９０に結合され、そのうち、リフレッシュ制御／アドレス制御器２９０は、リフレッシュ要求終了信号ＲＥＦＥＮＤに基づいてリセット信号ＲＥＳＥＴを発生し、リセット信号ＲＥＳＥＴをタイマー２８０に送信して、タイマー２８０にその計時動作をリセットさせ、これによってリフレッシュ要求信号ＲＥＦＲＱを無効にする。そのうち、リフレッシュ要求終了信号ＲＥＦＥＮＤはコントローラ２２０により発生される。
本実施例において、タイマー２８０は従来のカウント機能を有するカウンタ回路であってもよい（但し、これに限らない）。制御論理回路２５０は複数の論理ゲートからなる論理回路であってもよい（但し、これに限らない）。ダイナミックメモリアレイ２３０は従来のダイナミックランダムアクセスメモリ（ＤＲＡＭ）であってもよく、但し、これに限らない。入出力回路２４０、アドレス発生器２６０、ステータスレジスタ２７０〜２７Ｎおよびリフレッシュ制御／アドレス制御器２９０は、いずれも、集積回路分野において当業者が熟知するアプリケーションメモリ回路の構造により実行されることができる。
以下、図２および図４Ａを同時に参照し、図４Ａは、本発明の実施例に基づく疑似スタティックランダムアクセスメモリのリフレッシュ方法を説明する波形図である。疑似スタティックランダムアクセスメモリ２００の動作の詳細について、疑似スタティックランダムアクセスメモリ２００は制御論理回路２５０に基づいて基本クロック信号ＣＬＫとチップイネーブル信号ＣＥ＃を受信する。制御論理回路２５０は基本クロック信号ＣＬＫに基づいて操作を行うことができる。本実施例において、チップイネーブル信号ＣＥ＃はローアクティブ（ｌｏｗ ａｃｔｉｖｅ）信号であり、つまり、チップイネーブル信号ＣＥ＃が有効状態にあるとき、低論理レベルである。本発明の他の実施例において、チップイネーブル信号ＣＥ＃はハイアクティブ（ｈｉｇｈ ａｃｔｉｖ）信号であってもよく、絶対的な制限はない。
図４Ａにおいて、チップイネーブル信号ＣＥ＃が第１の時点ＴＡ１で有効にされると同時に、制御論理回路２５０は、第１の時点ＴＡ１で有効にされたチップイネーブル信号ＣＥ＃を受信して第１の書き込み動作を実行し、チップイネーブル信号ＣＥ＃が有効にされている時間区間においてアドレスデータ信号ＡＤｉを受信し、アドレスデータＷ、Ａ１〜Ａ３および書き込みデータＤ１〜Ｄ４が順番に受信されることができるようにする。続いて、制御論理回路２５０は、第１の時点ＴＡ１よりも後の遅延時点ＴＡ２に、サブワード線駆動信号ＲＡＳＢを有効にして疑似スタティックランダムアクセスメモリ２００中の対応するサブワード線を起動し、疑似スタティックランダムアクセスメモリ２００が書き込み動作の実行を開始できるようにする。そのうち、サブワード線駆動信号ＲＡＳＢが書き込み周期ＷＣ１２で有効に実行されるとき、制御信号ＣＳＬの２つのパルス波によって書き込みデータＤ１〜Ｄ４をアドレスデータＷ、Ａ１〜Ａ３に対応する少なくとも１つの選択されたセンス増幅器に書き込むことができる。本実施例において、サブワード線駆動信号ＲＡＳＢは同じくローアクティブ（ｌｏｗ ａｃｔｉｖｅ）信号であり、つまり、サブワード線駆動信号ＲＡＳＢが有効状態にあるとき、低論理レベルである。本発明の他の実施例において、サブワード線駆動信号ＲＡＳＢはハイアクティブ（ｈｉｇｈ ａｃｔｉｖ）信号であってもよく、絶対的な制限はない。
補足として、疑似スタティックランダムアクセスメモリ２００が書き込み動作を実行する前に、アドレスデータＷ、Ａ１〜Ａ３によって書き込みデータＤ１〜Ｄ４が書き込もうとするセンス増幅器を選択する必要がある。例えば、書き込みデータＤ１、Ｄ２はそれぞれ第１のセンス増幅器に、書き込みデータＤ３、Ｄ４はそれぞれ第２のセンス増幅器に書き込まれることができ（但し、これに限らない）、そのうち、第１のセンス増幅器と第２のセンス増幅器は異なるセンス増幅器である。
図４Ａにおいて、書き込み周期ＷＣ１２の後に続き、疑似スタティックランダムアクセスメモリ２００がリフレッシュ（Ｒｅｆｒｅｓｈ）動作を実行することで内部データの安定性を維持する必要がある場合、制御論理回路２５０はタイマー２８０が発生するリフレッシュ要求信号ＲＥＦＲＱを受信し、制御論理回路２５０がチップイネーブル信号ＣＥ＃の有効時間区間における終了時点ＴＡ３に基づいて、リフレッシュ要求信号ＲＥＦＲＱが有効にされているか否かを判断することができるようにし、これによりリフレッシュ動作を起動するタイミングを決定する。終了時点ＴＡ３で、制御論理回路２５０がリフレッシュ要求信号ＲＥＦＲＱが有効にされていると判断した場合、制御論理回路２５０はサブワード線駆動信号ＲＡＳＢが有効にされているリフレッシュ周期ＲＣ２において、リフレッシュ動作を起動することができる。
簡単に言うと、制御論理回路２５０がチップイネーブル信号ＣＥ＃の有効時間区間における終了時点ＴＡ３で、リフレッシュ要求信号ＲＥＦＲＱが有効にされ始める時点がチップイネーブル信号ＣＥ＃の有効時間区間における終了時点ＴＡ３よりも早いと判断した場合、次の書き込み周期ＷＣ２２の前、サブワード線駆動信号ＲＡＳＢが有効にされているリフレッシュ周期ＲＣ２において、疑似スタティックランダムアクセスメモリ２００にリフレッシュ周期ＲＣ２においてリフレッシュ動作を実行させる十分な時間があることを表す。
述べておくべきこととして、リフレッシュ動作を実行した後（リフレッシュ周期ＲＣ２の終了後）、コントローラ２２０は対応してリフレッシュ要求終了信号ＲＥＦＥＮＤを発生することができる。そのうち、リフレッシュ要求終了信号ＲＥＦＥＮＤはリフレッシュ信号発生器２１０に送信され、リフレッシュ信号発生器２１０は、リフレッシュ要求終了信号ＲＥＦＥＮＤに基づいてリセット信号ＲＥＳＥＴを発生し、リセット信号ＲＥＳＥＴをタイマー２８０に送信する。タイマー２８０はリセット信号ＲＥＳＥＴに基づいてそのカウント動作をリセットすることができ、サブワード線駆動信号ＲＡＳＢが書き込み周期ＷＣ２２に入ると同時に、リフレッシュ要求信号ＲＥＦＲＱは無効状態にリセットされる。
本実施例において、疑似スタティックランダムアクセスメモリ２００における第１の遅延時点ＴＡ２と第１の時点ＴＡ１との時間差は、基本クロック信号ＣＬＫの２つのクロック周期と同じであってもよい。詳しく言うと、本実施例は、チップイネーブル信号ＣＥ＃を有効にする第１の時点ＴＡ１とサブワード線駆動信号ＲＡＳＢを有効にする遅延時点ＴＡ２との時間差を縮減させることによって、相対的に先に有効にされるリフレッシュ要求信号ＲＥＦＲＱに応答してリフレッシュ動作を起動し、これにより、従来技術において、疑似スタティックランダムアクセスメモリのリフレッシュ方法が新たな書き込み周期ＷＣ２１がまもなく開始されて、リフレッシュ周期ＲＣ１の時間が短すぎてリフレッシュ動作を有効に実行するできなくなる可能性がある問題を改善する。
以下、図２および図４Ｂを同時に参照し、図４Ｂは、本発明の他の実施例に基づく疑似スタティックランダムアクセスメモリのリフレッシュ方法を説明する波形図である。図４Ｂにおける基本クロック信号ＣＬＫ、チップイネーブル信号ＣＥ＃及びアドレスデータ信号ＡＤｉの間の順序関係については、いずれも図４Ａおよび前の実施例の説明内容と同じであるため、ここでは再度説明しない。
前の実施例と異なることは、図４Ｂにおいて、書き込み周期ＷＣ１３の後に続き、チップイネーブル信号ＣＥ＃の有効時間区間の終了時点ＴＡ４で、制御論理回路２５０がリフレッシュ要求信号ＲＥＦＲＱが無効にされていると判断すると、制御論理回路２５０はサブワード線駆動信号ＲＡＳＢに第２のデータ書き込み動作を実行させ、リフレッシュ動作を起動しない。一方、チップイネーブル信号ＣＥ＃の有効時間区間の終了時点ＴＡ４後、制御論理回路２５０がリフレッシュ要求信号ＲＥＦＲＱが有効にされていると判断すると、リフレッシュ周期ＲＣ３の時間が短すぎて（僅か２つの基礎クロック信号ＣＬＫの周期しかない）リフレッシュ動作を有効に実行することができないことに基づき、制御論理回路２５０はリフレッシュ周期ＲＣ３においてリフレッシュ動作を実行せず、第２のデータ書き込み動作終了後のリフレッシュ周期ＲＣ４においてリフレッシュ動作を実行する。
上述の状況に基づき、本実施例において、サブワード線駆動信号ＲＡＳＢが書き込み周期ＷＣ２３で有効に実行されるとき、リフレッシュ要求信号ＲＥＦＲＱは依然として有効状態にあることができ、書き込み周期ＷＣ２３が書き込み動作を終了した後、疑似スタティックランダムアクセスメモリ２００は、依然として有効にされているリフレッシュ要求信号ＲＥＦＲＱに基づいてリフレッシュ周期ＲＣ４においてリフレッシュ動作を実行することができる。また、リフレッシュ周期ＲＣ４がリフレッシュ動作を終了した後、コントローラ２２０はリフレッシュ要求終了信号ＲＥＦＥＮＤを発生する。リフレッシュ信号発生器２１０は、リフレッシュ要求終了信号ＲＥＦＥＮＤを受信し、リフレッシュ要求終了信号ＲＥＦＥＮＤによってリセット信号ＲＥＳＥＴを発生し、リセット信号ＲＥＳＥＴをタイマー２８０に送信してタイマー２８０がそのカウント動作をリセットするようにし、サブワード線駆動信号ＲＡＳＢが書き込み周期ＷＣ２４に入ると同時に、リフレッシュ要求信号ＲＥＦＲＱは無効状態にリセットされる。
簡単に言うと、制御論理回路２５０が、チップイネーブル信号ＣＥ＃の有効時間区間の終了時点ＴＡ４で、リフレッシュ要求信号ＲＥＦＲＱが有効にされ始める時点がチップイネーブル信号ＣＥ＃の有効時間区間の終了時点ＴＡ４よりも遅いと判断した場合、従来技術がその次のリフレッシュ動作をスキップすることと異なり、本実施例において、リフレッシュ要求信号ＲＥＦＲＱの有効時間区間を延長することによって、書き込み周期ＷＣ２３における書き込み動作を実行した後、依然としてリフレッシュ周期ＲＣ４においてリフレッシュ動作を実行することができるようにし、疑似スタティックランダムアクセスメモリ２００の安定性を維持する。
図３は、本発明の実施例に基づいてサブワード線の駆動回路を説明する図である。注意すべきこととして、図４Ａと図４Ｂにおけるワード線駆動信号ＷＬＤ＿Ｔ、ワード線制御信号ＭＷＬ＿Ｎは、それぞれ、図３におけるサブワード線の駆動回路３００に制御されて本発明の疑似スタティックランダムアクセスメモリ２００におけるサブワード線を駆動する。サブワード線の駆動回路３００はトランジスタＭ１〜Ｍ３を備える。図３および図４Ａを同時に参照し、以下、本発明の実施例について例を挙げて説明を行い、同様に、本発明の他の実施例も同じ方法で実施することができる。
サブワード線駆動信号ＲＡＳＢが有効にされて選択されたサブワード線を駆動する必要がある場合、ワード線駆動信号ＷＬＤ＿Ｔは高レベルに設定されることができ、ワード線制御信号ＭＷＬ＿Ｎは低レベルに設定されることができる。低レベルのワード線制御信号ＭＷＬ＿Ｎによって、トランジスタＭ１はオンにされ（トランジスタＭ２はオフにされる）、且つサブワード線信号ＷＬはワード線駆動信号ＷＬＤ＿Ｔによって高レベルまで引き上げられて有効にされることができる。相反して、サブワード線駆動信号ＲＡＳＢがサブワード線の駆動を停止すると、ワード線駆動信号ＷＬＤ＿Ｔは低レベルに設定され、ワード線制御信号ＭＷＬ＿Ｎは高レベルに設定されることができる。このような状態において、トランジスタＭ１はオフに、トランジスタＭ２はオンにされ、且つサブワード線信号ＷＬは基準接地端子ＧＮＤの低レベルを受けて無効にされる。また、サブワード線の駆動回路３００は高レベルのリセット信号ＷＲＳＴ＿Ｎによって、トランジスタＭ３がオンにされるようにし、サブワード線信号ＷＬが基準接地端子ＧＮＤの低レベルを受信して無効にされるようにする。
図５は、本発明の実施例に基づく疑似スタティックランダムアクセスメモリのリフレッシュ方法を説明するフローチャートである。図４Ａおよび図５を同時に参照し、ステップＳ５１０において、制御論理回路２５０は信号発生器が提供するクロック信号を受信して、疑似スタティックランダムアクセスメモリ２００の基本クロック信号ＣＬＫとする。ステップＳ５２０において、第１の時点ＴＡ１でチップイネーブル信号ＣＥ＃を有効にして第１の書き込み動作を実行し、チップイネーブル信号ＣＥ＃の有効時間区間においてアドレスデータ信号ＡＤｉを受信する。ステップＳ５３０において、第１の時点ＴＡ１よりも後の遅延時点ＴＡ２でサブワード線駆動信号ＲＡＳＢを有効にし、サブワード線駆動信号ＲＡＳＢの有効時間区間において少なくとも１つの選択されたセンス増幅器にアドレスデータ信号ＡＤｉを書き込む。ステップＳ５４０において、リフレッシュ要求信号ＲＥＦＲＱを受信し、チップイネーブル信号ＣＥ＃の有効時間区間の終了時点ＴＡ３に基づいてリフレッシュ要求信号ＲＥＦＲＱが有効にされることができるか否かを判断し、リフレッシュ動作を起動するタイミングを決定する。各ステップの実施の詳細について、前記の実施例および実施方法で詳しく説明したため、再度説明しない。
上記のように、本発明は、制御論理回路によって、リフレッシュ要求信号が有効にされ始める時点がチップイネーブル信号の有効時間区間の終了時間より早いかまたは遅いかに基づいてリフレッシュ動作を起動するタイミングを決定する。制御論理回路が、リフレッシュ要求信号が有効にされ始める時点がチップイネーブル信号の有効時間区間の終了時間よりも早いと判断した場合、サブワード線信号におけるリフレッシュ周期にリフレッシュ動作を実行する十分な時間があることを表す。相反して、制御論理回路が、リフレッシュ要求信号が有効にされ始める時点がチップイネーブル信号の有効時間区間の終了時間よりも遅いと判断した場合、リフレッシュ信号の有効時間区間を延長することによって、書き込み周期における書き込み動作を実行した後、依然としてリフレッシュ期間において、書き込みデータに対してリフレッシュ動作を実行することができるようにして、疑似スタティックランダムアクセスメモリの安定性を維持する。
本発明は実施例で以上のことを開示しているが、それは本発明を限定するものではなく、当業者は、本発明の主旨および範囲を遺脱しない条件において、些細な変動および修飾をしてもよいため、本発明の保護範囲は後の専利請求の範囲に限定した内容を基準とする。
本発明は、サブワード線駆動信号を有効にする時点を調整すること、およびチップイネーブル信号の有効時間区間の終了時点に基づいてリフレッシュ要求信号が有効にされているかを判断し、これによってリフレッシュ動作を起動するタイミングを決定する。従って、リフレッシュ動作は適切なタイミングで有効に実行されることができ、疑似スタティックランダムアクセスメモリの記憶データの安定性を維持することができる。
２００：疑似スタティックランダムアクセスメモリ
２１０：リフレッシュ信号発生器
２２０：コントローラ
２３０：ダイナミックメモリアレイ
２４０：入出力回路
２５０：制御論理回路
２６０：アドレス発生器
２７０〜２７Ｎ：ステータスレジスタ
２８０：タイマー
２９０：リフレッシュ制御／アドレス制御器
３００：サブワード線の駆動回路
Ｍ１〜Ｍ３：トランジスタ
ＣＬＫ：基本クロック信号
ＴＡ１：第１の時点
ＴＡ２：遅延時点
ＴＡ３、ＴＡ４：終了時点
ＣＥ＃：チップイネーブル信号
ＡＤｉ：アドレスデータ信号
Ｗ，Ａ１〜Ａ３：アドレスデータ
Ｄ１〜Ｄ４：書き込みデータ
ＲＡＳＢ：サブワード線駆動信号
ＷＣ１１〜ＷＣ１３、ＷＣ２１〜ＷＣ２４：書き込み周期
ＲＣ１〜ＲＣ４：リフレッシュ周期
ＣＳＬ：制御信号
ＲＥＦＲＱ：リフレッシュ要求信号
ＭＷＬ＿Ｎ：ワード線制御信号
ＷＬＤ＿Ｔ：ワード線駆動信号
ＲＥＦＥＮＤ：リフレッシュ要求終了信号
ＲＥＳＥＴ，ＷＲＳＴ＿Ｎ：リセット信号
ＧＮＤ：基準接地端子
ＷＬ：サブワード線信号
Ｓ５１０〜Ｓ５４０：疑似スタティックランダムアクセスメモリのリフレッシュステップ

Claims (15)

  1. 疑似スタティックランダムアクセスメモリに適用するリフレッシュ方法であって、
    基本クロック信号を提供するステップと、
    第１の時点でチップイネーブル信号を有効にして第１の書き込み動作を実行し、前記チップイネーブル信号の有効時間区間において書き込みデータを受信するステップと、
    前記第１の時点よりも後の遅延時点でサブワード線駆動信号を有効にし、前記サブワード線駆動信号の有効時間区間において少なくとも１つの選択されたセンス増幅器に前記書き込みデータを書き込むステップと、
    リフレッシュ要求信号を受信し、前記チップイネーブル信号の前記有効時間区間の終了時点に基づいて前記リフレッシュ要求信号が有効にされているか否かを判断して、リフレッシュ動作を起動するタイミングを決定するステップと、
    を含み、
    前記チップイネーブル信号の前記有効時間区間の前記終了時点に基づいて前記リフレッシュ要求信号が有効にされているか否かを判断して、前記リフレッシュ動作を起動するタイミングを決定するステップが、
    前記チップイネーブル信号の前記有効時間区間の前記終了時点において、前記リフレッシュ要求信号が無効にされている場合、前記リフレッシュ動作の起動を停止し、第２のデータ書き込み動作を実行するステップ
    を含む、リフレッシュ方法。
  2. 前記チップイネーブル信号の前記有効時間区間の前記終了時点に基づいて前記リフレッシュ要求信号が有効にされているか否かを判断して、前記リフレッシュ動作を起動するタイミングを決定するステップが、
    前記有効時間区間の終了時点において、前記リフレッシュ要求信号が有効にされている場合、前記リフレッシュ動作を起動するステップを含む、請求項１に記載のリフレッシュ方法。
  3. 前記リフレッシュ動作を起動するステップが、
    前記チップイネーブル信号の前記有効時間区間の前記終了時点よりも後において、前記サブワード線駆動信号を有効にし、前記リフレッシュ動作を実行するステップと、
    前記リフレッシュ動作が終了した後、前記リフレッシュ要求信号を無効にさせるステップと、
    を含む、請求項２に記載のリフレッシュ方法。
  4. 前記チップイネーブル信号の前記有効時間区間の前記終了時点に基づいて前記リフレッシュ要求信号が有効にされているか否かを判断して、前記リフレッシュ動作を起動するタイミングを決定するステップが、
    前記有効時間区間の前記終了時点よりも後において、前記リフレッシュ動作が有効にされている場合、前記第２のデータ書き込み動作が終了した後、前記リフレッシュ動作を起動するステップ
    を含む、請求項１または２に記載のリフレッシュ方法。
  5. 前記リフレッシュ動作を実行するステップの後に、さらに
    前記リフレッシュ動作が終了した後、前記リフレッシュ要求信号を無効にさせるステップを含む、請求項４に記載のリフレッシュ方法。
  6. 前記チップイネーブル信号の有効時間区間において、前記少なくとも１つの選択されたセンス増幅器を指示するためのアドレスデータを受信するステップをさらに含む請求項１〜５のいずれか一項に記載のリフレッシュ方法。
  7. 前記遅延時点と前記第１の時点との時間差が、前記基本クロック信号の２つのクロック周期に等しい、請求項１〜６のいずれか一項に記載のリフレッシュ方法。
  8. リフレッシュ要求信号を発生するリフレッシュ信号発生器と、
    前記リフレッシュ信号発生器に結合されるコントローラと、
    前記コントローラに結合されるダイナミックメモリアレイと、
    前記ダイナミックメモリアレイと前記コントローラに結合される入出力回路と、
    を備える疑似スタティックランダムアクセスメモリであって、
    前記コントローラが、
    基本クロック信号を受信することと、
    第１の時点で有効にされたチップイネーブル信号を受信して第１の書き込み動作を実行し、前記チップイネーブル信号の有効時間区間において書き込みデータを受信することと、
    前記第１の時点よりも後の遅延時点でサブワード線駆動信号を有効にし、前記サブワード線駆動信号の有効時間区間において少なくとも１つの選択されたセンス増幅器に前記書き込みデータを書き込むことと、
    前記リフレッシュ要求信号を受信し、前記チップイネーブル信号の前記有効時間区間の終了時点に基づいて前記リフレッシュ要求信号が有効にされているか否かを判断して、リフレッシュ動作を起動するタイミングを決定することと、
    に用いられ、
    前記チップイネーブル信号の前記有効時間区間の前記終了時点において、前記リフレッシュ要求信号が無効にされている場合、前記コントローラが、前記リフレッシュ動作の起動を停止しかつ第２のデータ書き込み動作を実行する、疑似スタティックランダムアクセスメモリ。
  9. 前記チップイネーブル信号の前記有効時間区間の前記終了時点において、前記リフレッシュ要求信号が有効にされている場合、前記コントローラが前記リフレッシュ動作を起動する、請求項８に記載の疑似スタティックランダムアクセスメモリ。
  10. チップイネーブル信号の前記有効時間区間の前記終了時点よりも後、前記コントローラが、前記サブワード線駆動信号を有効にし、前記リフレッシュ動作を実行し、前記コントローラは前記リフレッシュ動作が終了した後にリフレッシュ要求終了信号を発生し、
    リフレッシュ信号発生器は前記リフレッシュ要求終了信号を受信し、前記リフレッシュ要求終了信号によって前記リフレッシュ要求信号を無効にする、請求項９に記載の疑似スタティックランダムアクセスメモリ。
  11. 前記有効時間区間の前記終了時点よりも後において、前記リフレッシュ要求信号が有効にされている場合、前記コントローラが、前記第２のデータ書き込み動作が終了した後、前記リフレッシュ動作を起動する、請求項８または９に記載の疑似スタティックランダムアクセスメモリ。
  12. 前記コントローラが、前記リフレッシュ動作が終了した後、リフレッシュ要求終了信号を発生し、リフレッシュ信号発生器が、前記リフレッシュ要求終了信号を受信し、前記リフレッシュ要求終了信号によって前記リフレッシュ要求信号を無効にする、請求項１１に記載の疑似スタティックランダムアクセスメモリ。
  13. 前記遅延時点と前記第１の時点との時間差が、前記基本クロック信号の２つのクロック周期に等しい、請求項８〜１２のいずれか１項に記載の疑似スタティックランダムアクセスメモリ。
  14. 前記コントローラが、
    前記基本クロック信号と前記チップイネーブル信号を受信する制御論理回路と、
    前記制御論理回路と前記ダイナミックメモリアレイに結合され、複数のアドレス信号を発生するアドレス発生器と、
    前記アドレス発生器と前記制御論理回路に結合される複数のステータスレジスタと、
    を備える、請求項８〜１３のいずれか１項に記載の疑似スタティックランダムアクセスメモリ。
  15. 前記リフレッシュ信号発生器が、
    前記リフレッシュ要求信号を発生するタイマーと、
    前記タイマーに結合されるリフレッシュ制御／アドレス制御器と
    を備え、前記リフレッシュ制御／アドレス制御器はリフレッシュ要求終了信号によってリセット信号を発生し、前記リセット信号を前記タイマーに送信して前記リフレッシュ要求信号を無効にさせる請求項１４に記載の疑似スタティックランダムアクセスメモリ。
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