JP2010079956A - 半導体記憶装置 - Google Patents

Abstract

【課題】データ読出し／書込みのアクセスによるディスターブに対処し、消費電力を低減させたメモリを提供する。
【解決手段】メモリは、ワード線とビット線との交点に対応して設けられたメモリセルを含み、データ読出しまたは書込みの単位であるメモリアレイブロックと、ワード線を駆動するロウデコーダと、ビット線を介してデータを検出するセンスアンプと、メモリセルブロックごとに設けられ、データ読出しまたは書込みのために該メモリアレイブロックへアクセスされた回数をカウントし、該アクセス回数が所定回数に達した場合にリフレッシュ要求信号を活性化するアクセスカウンタとを備え、アクセスカウンタのリフレッシュ要求信号が活性化されている期間中に、ロウデコーダは、該アクセスカウンタに対応するメモリアレイブロックのワード線を周期的に順番に活性化し、センスアンプは、活性化されたワード線に接続されたメモリセルをリフレッシュする。
【選択図】図３

Description

本発明は、半導体記憶装置に関する。

揮発性メモリおよび不揮発性メモリに関わらず、データ読出しまたはデータ書込み時に、非選択メモリセルのデータに対してディスターブが生じる。例えば、選択ワード線に接続された選択メモリセルのデータを検出する場合、センスアンプに接続されたビット線の電位は、非選択ワード線に接続された非選択メモリセルにも印加される。この場合、この非選択メモリセルに格納されたデータは、ビット線の電位によってディスターブを受ける。ここで、ディスターブは、選択メモリセルへのアクセス時に、非選択メモリセルに格納されたデータを劣化させる現象である。ディスターブはデータ“０”と“１”との信号差を低下させる原因の１つである。また、揮発性メモリでは、アクセスの無いデータ保持時においても、データ“０”と“１”との信号差が次第に劣化する。

このようなディスターブ特性およびデータ保持特性によるデータの劣化に対処するために、リフレッシュ動作を実行する。リフレッシュ動作は、データ保持時に劣化したデータ、あるいは、ディスターブにより劣化したデータを回復させる動作である。

しかし、データ読出しまたはデータ書込みによるアクセスは不定期に実行されるため、ディスターブに対処するためのリフレッシュ動作は、ワーストケースを考慮して実際のアクセス頻度に関わらず、頻繁に実行しなければならなかった。これは、消費電力の増大を招致していた。
Takashi Ohsawa et. al. "An 18.5ns 128Mb SOI DRAM with a Floating Body Cell" , ISSCC2005 Digest of Technical Papers, pp.458-459

データ読出しまたはデータ書込みのアクセスによるディスターブに対処しつつ、消費電力を低減させた半導体記憶装置を提供する。

本発明に係る実施形態に従った半導体記憶装置は、複数のワード線と、複数のビット線と、前記ワード線と前記ビット線との交点に対応して設けられたメモリセルを含み、データ読出し動作またはデータ書込み動作の単位であるメモリアレイブロックと、前記ワード線を選択的に駆動するロウデコーダと、前記ビット線を介して前記メモリセルからのデータを検出し、あるいは、前記メモリセルへデータを書き込むセンスアンプと、前記メモリセルブロックごとに設けられ、データ読出しまたはデータ書込みのために該メモリアレイブロックへアクセスされた回数をカウントし、該アクセス回数が所定回数に達した場合にリフレッシュ要求信号を活性化するアクセスカウンタとを備え、
前記アクセスカウンタの前記リフレッシュ要求信号が活性化されている期間中に、前記ロウデコーダは、該アクセスカウンタに対応する前記メモリアレイブロックの前記ワード線を周期的に順番に活性化し、前記センスアンプは、活性化された前記ワード線に接続された前記メモリセルの劣化したデータを回復させるリフレッシュ動作を実行することを特徴とする。

本発明による半導体記憶装置は、データ読出しまたはデータ書込みのアクセスによるディスターブに対処しつつ、消費電力を低減させることができる。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１は、本発明に係る実施形態に従ったＦＢＣメモリの構成を示すブロック図である。ＦＢＣメモリは、複数のビット線ＢＬと、複数のワード線ＷＬと、メモリアレイブロックとしてのメモリセルアレイを備えておりそのうちの３つＭＣＡ０〜ＭＣＡ２を図示している。ビット線ＢＬとワード線ＷＬとは、互いに直交している。複数のメモリセルＭＣが、ビット線ＢＬとワード線ＷＬとの交点に対応して設けられている。複数のメモリセルＭＣがマトリクス状に二次元配置されメモリセルアレイＭＣＡ０〜ＭＣＡ２を構成している。メモリセルアレイＭＣＡ０〜ＭＣＡ２は、データ読出し動作またはデータ書込み動作の単位である。よって、データ読出し動作またはデータ書込み動作（以下、アクセスともいう）において、メモリセルアレイＭＣＡｉ（ｉは整数）に格納されたデータが１単位として読み出され、あるいは、書込みデータはメモリセルアレイＭＣＡｉを１単位として書き込まれる。

ロウデコーダＲＤがロウ方向に延伸するワード線ＷＬに接続されている。ロウデコーダＲＤは、アクセス時に受け取ったローカルロウアドレスに従ってワード線ＷＬを選択し、これを活性化させる。

センスアンプＳＡがビット線ＢＬに接続されている。センスアンプＳＡは、ビット線ＢＬを介してメモリセルＭＣからのデータを検出し、あるいは、メモリセルＭＣへデータを書き込む。選択ワード線ＷＬに接続されたメモリセルＭＣのデータはそれぞれに接続されたビット線ＢＬを介してセンスアンプＳＡに伝達される。センスアンプＳＡは、これらのメモリセルＭＣのデータを検出する。

センスアンプコントローラＳＡＣは、メモリセルアレイＭＣＡｉごとにセンスアンプＳＡを制御する。センスアンプコントローラＳＡＣは、アクセス時に入力されたカラムアドレスに従って或るカラムを選択し、この選択カラムのセンスアンプＳＡにラッチされたデータを入出力回路Ｉ／Ｏへ伝達する。尚、チップ面積削減のために、センスアンプＳＡおよびセンスアンプコントローラＳＡＣは、互いに隣接する２つのメモリセルアレイＭＣＡと共有されていることがある。

アレイブロックコントローラＡＢＣは、メモリセルアレイＭＣＡｉごとに設けられ、アクセス時に入力されたカラムアドレスに従って、各メモリセルアレイＭＣＡｉに対応するロウデコーダＲＤおよびセンスアンプＳＡを制御する。

メモリマクロコントローラＭＭＣは、外部からのコマンド、アドレス、クロックを受けて、それらの信号をアレイブロックコントローラＡＢＣへ配信する。アレイブロックコントローラＡＢＣは、メモリマクロコントローラＭＭＣからのアドレスに基づいて、対応するブロックのセンスアンプコントローラＳＡＣおよびロウデコーダＲＤを活性化させる。さらに、活性化されたセンスアンプコントローラＳＡＣおよびロウデコーダＲＤは、コマンドに応じて読出し動作または書込み動作を、ロウデコーダＲＤおよびセンスアンプＳＡに実行させる。ロウデコーダＲＤおよびセンスアンプＳＡは、クロックに基づいて読出し動作または書込み動作を実行する。クロック（ＣＬＫ）は、読出し、書込み、または、リフレッシュ動作のタイミングを決定するパルス信号である。

メモリマクロコントローラＭＭＣは、メモリと外部とのデータのやり取りのために、入出力回路Ｉ／Ｏをも制御する。入出力回路Ｉ／ＯはメモリマクロコントローラＭＭＣの制御を受けて、選択メモリセルＭＣのデータをメモリ外部へ出力し、あるいは、メモリ外部からの書込みデータを受け取って、選択カラムのセンスアンプＳＡへデータを配信するように構成されている。

メモリマクロコントローラＭＭＣは、信号ＲＥＦＯｐおよびＲＥＦＥｐをアレイブロックコントローラＡＢＣへ配信する。信号ＲＥＦＯｐおよびＲＥＦＥｐは、リフレッシュサイクルを規定する信号である。例えば、信号ＲＥＦＯｐが活性状態である場合、奇数ブロック（２ｎ＋１）に対応するアレイブロックコントローラＡＢＣが動作し、メモリセルアレイＭＣＡ（２ｎ＋１）がリフレッシュされる。ここで、ｎは、整数である。信号ＲＥＦＥｐが活性状態である場合、偶数ブロック２ｎに対応するアレイブロックコントローラＡＢＣが動作し、メモリセルアレイＭＣＡ（２ｎ）がリフレッシュされる。

リフレッシュ動作中において、アレイブロックコントローラＡＢＣは、ローカルビジー信号ＬＢＵＳＹｐ＜ｉ＞を活性化させる。ＯＲゲートＧ４１７は、複数のアレイブロックコントローラＡＢＣのいずれかが活性状態であるときに、ビジー信号ＢＵＳＹを活性化させる。これにより、メモリセルアレイＭＣＡのいずれかがリフレッシュされている場合に、他のアクセスを排除することができる。

尚、活性化とは素子または回路をオンまたは駆動させることを意味し、不活性化とは素子または回路をオフまたは停止させることを意味する。従って、ＨＩＧＨ（高電位レベル）の信号が活性化信号である場合もあり、ＬＯＷ（低電位レベル）の信号が活性化信号である場合もある。例えば、ＮＭＯＳトランジスタは、ゲートをＨＩＧＨにすることによって活性化する。一方、ＰＭＯＳトランジスタは、ゲートをＬＯＷにすることによって活性化する。

図２は、メモリセルアレイＭＣＡｉおよびその周辺部の構成を示す概略図である。本実施形態では、ビット線ＢＬｔ＜ｋ＞、ＢＬｃ＜ｋ＞がビット線対を構成している。ここで、例えば、ｋ＝０〜１０２３である。ワード線は、ＷＬ０〜ＷＬ２５５だけ設けられている。

ビット線ＢＬｔ＜ｋ＞とＢＬｃ＜ｋ＞とは互いに相補のデータを伝達する。即ち、本実施形態によるＦＢＣメモリは、２セル／ビット方式を採用している。２セル／ビットとは、２つのメモリセルＭＣが互いに相補のデータを格納しており、その一方のデータをリファレンスデータとして他方のデータを検出する方式である。メモリセルＭＣは単一ＦＥＴで構成されているため、ＦＢＣメモリは、２セル／ビット方式を採用したとしても、チップサイズにおいてＤＲＡＭ等に対して有利である。

メモリセルＭＣｊｋｔ、ＭＣｊｋｃを選択する場合、ロウデコーダＲＤはワード線ＷＬｊを活性化させる。メモリセルＭＣｊｋｔとＭＣｊｋｃとには、互いに相補のデータ（“０”、“１”）が書き込まれているので、ビット線対ＢＬｔ＜ｋ＞、ＢＬｃ＜ｋ＞には相補データが伝達される。センスアンプＳＡは、ＢＬｔ＜ｋ＞に伝達されたデータをリファレンスデータとして、ＢＬｃ＜ｋ＞に伝達されたデータを検出し、ＢＬｃ＜ｋ＞に伝達されたデータをリファレンスデータとして、ＢＬｔ＜ｋ＞に伝達されたデータを検出する。

図２では、２５６ビット×１０２３≒２５６キロビットに対応するセルブロックをメモリセルアレイＭＣＡとした。しかし、メモリセルアレイＭＣＡのデータ容量は、２５６キロビット以上であってもよく、また、それ以下であってもよい。

図３は、アレイブロックコントローラＡＢＣの内部構成の一例を示すブロック図である。図３では、リフレッシュ信号ＲＥＦＥｐを受ける偶数ブロック（２ｎ）のアレイブロックコントローラＡＢＣを示している。奇数ブロックのアレイブロックコントローラＡＢＣは、図３から容易に推測できるので、その説明を省略する。アレイブロックコントローラＡＢＣは、ブロックアクセスカウンタＢＡＣおよびリフレッシュカウンタＲＥＦＣを備えている。

リフレッシュカウンタＲＥＦＣは、各ワード線ＷＬに実行されるリフレッシュ回数をカウントする。例えば、メモリセルアレイＭＣＡをワード線ＷＬ０〜ＷＬ２５５の順番にリフレッシュするときに、リフレッシュカウンタＲＥＦＣは、１本のワード線ＷＬに接続されたメモリセルＭＣをリフレッシュするごとにリフレッシュ回数を１だけインクリメントする。リフレッシュ回数が２５６になったとき、メモリセルアレイＭＣＡ全体のリフレッシュ動作が完了する。この場合、リフレッシュカウンタＲＥＦＣは、リフレッシュ対象のワード線ＷＬのアドレスナンバをカウントしていると言ってもよい。

ここで、リフレッシュ動作は、メモリセルＭＣの論理データの劣化を回復させる動作である。

ブロックアクセスカウンタＢＡＣは、アレイブロックコントローラＡＢＣに対応するメモリセルアレイＭＣＡへのアクセス回数をカウントする。例えば、データ読出し、データ書込み、リフレッシュ動作において、メモリセルアレイＭＣＡにアクセスする場合、ブロックアクセスカウンタＢＡＣは、その内部に保持されたアクセス回数を１だけインクリメントする。アクセスは、不定期かつ任意のアドレスのワード線を活性化させる動作である。このアクセス回数が所定回数に達した場合に、ブロックアクセスカウンタＢＡＣは、リフレッシュ命令としての信号ＢＲＥＦｐを活性化させる。信号ＢＲＥＦｐの活性化後、次のサイクルでリフレッシュ動作を開始する。

このように、アレイブロックコントローラＡＢＣは、対応するメモリセルアレイＭＣＡへのアクセス回数が所定回数に達した場合に、リフレッシュ動作を実行し、該メモリセルアレイＭＣＡ全体をリフレッシュするようにロウデコーダＲＤおよびセンスアンプＳＡを制御する。即ち、アレイブロックコントローラＡＢＣは、アクセス回数に依存したリフレッシュ動作を実行するように構成されている。

アレイブロックコントローラＡＢＣの構成をさらに詳細に説明する。ＡＮＤゲートＧ４１は、ブロックごとに割当てられたブロックアドレスＢＬＫＡＤＤおよび活性化信号ＡＣＴを受け取る。ＡＮＤゲートＧ４１は、ブロックアドレスＢＬＫＡＤＤが所定のアドレスであった場合に、信号ＡＣＴｐｙｙを活性化させる。ＡＮＤゲートＧ４１は、ブロックアドレスＢＬＫＡＤＤに従って各ブロックごとに異なる構成を有する。これにより、ＡＮＤゲートＧ４１は、ブロックアドレスＢＬＫＡＤＤで示された特定のブロックのメモリセルアレイＭＣＡを、信号ＡＣＴの活性化のタイミングで選択することができる。このように、ＡＮＤゲートＧ４１は、ブロックアドレスＢＬＫＡＤＤのデコーダとして機能する。

ＯＲゲートＧ４２は、信号ＡＣＴｐｐｙまたは信号ＢＲＥＦｐの活性化を受けて、信号ＡＣＴｐｙを活性化する。ラッチ回路Ｌ４３およびＡＮＤゲートＧ４４は、信号ＡＣＴｐｙの活性化後、次のサイクルで信号ＡＣＴｐｙを信号ＬＡＣＴｐとして出力する。信号ＬＡＣＴｐの活性化によってロウコントローラＲＣが活性化される。これにより、メモリセルアレイＭＣＡへのアクセスがローカルロウアドレスＬＡＤに従って実行される。

信号ＬＡＣＴｐは、ブロックアクセスカウンタＢＡＣにも入力される。信号ＬＡＣＴｐはクロック信号ＣＬＫと同期して活性化されるので、ブロックアクセスカウンタＢＡＣは、信号ＬＡＣＴｐの活性化回数（立ち上がり回数）をカウントする。これにより、アクセス回数がカウントされ得る。

アクセス回数が所定値に達したときに、リフレッシュ要求信号としての信号ＣＬＭＴｐが活性化される。リフレッシュ期間決定回路ＴＤＣ（以下、決定回路ＴＤＣという）が、信号ＣＬＭＴｐの活性化を受けて、リフレッシュ期間決定信号ＲＥＦＤＵＲｐを活性化させる。ＡＮＤゲートＧ４１４は、リフレッシュサイクルを規定する信号ＢＲＥＦｐに基づいて、信号ＲＥＦＤＵＲｐを周期的に通過させる。ラッチ回路Ｌ４１５は、クロック信号ＣＬＫに基づいて信号ＢＲＥＦｐのパルス幅を決定する。即ち、ＡＮＤゲートＧ４１４は信号ＢＲＥＦｐの活性化するタイミングを決定し、ラッチ回路Ｌ４１５は信号ＢＲＥＦｐの活性化期間（パルス幅）を決定する。これにより、信号ＢＲＥＦｐは、クロック信号ＣＬＫと同じ幅を有し、かつ、リフレッシュサイクルごとに活性化されるパルス信号となる（条件１）。尚、リフレッシュサイクルは、或るワード線ＷＬｊの活性化から次のワード線ＷＬｊ＋１の活性化までのリフレッシュ周期である。

信号ＲＥＦＤＵＲｐは、フィードバック回路としてのラッチ回路４１２によってＡＮＤゲートＧ４１０にフィードバックされる。ＡＮＤゲートＧ４１０は、リフレッシュカウンタＲＥＦＣからの信号ＲＣＮＴＵＰｎが論理ロウに活性化されるまで、信号ＲＥＦＤＵＲｐを通過させる。信号ＲＣＮＴＵＰｎは、リフレッシュ期間（例えば、リフレッシュ回数が０から２５４までの期間）、不活性状態（論理ハイ）を維持しており、リフレッシュ回数が所定値（例えば、２５５）に達したときに、活性状態になる信号である。

アクセス回数が所定値に達し、ブロックアクセスカウンタＢＡＣが信号ＣＬＭＴｐを活性化した後（リフレッシュ動作にエンターした後）、次のリフレッシュサイクルでは、ラッチ回路４１３がブロックアクセスカウンタＢＡＣに格納されたアクセス回数をリセットする。しかし、一旦、信号ＣＬＭＴｐが活性化されると、決定回路ＴＤＣは、信号ＲＥＦＤＵＲｐを活性状態にラッチする。決定回路ＴＤＣにおけるこのラッチ状態は、リフレッシュ期間の終了を示す信号ＲＣＮＴＵＰｎが論理ロウに活性化されるまで維持される。即ち、信号ＲＥＦＤＵＲｐは、信号ＣＬＭＴｐの活性化を契機に活性化され、メモリセルアレイＭＣＡ全体の一連のリフレッシュ期間が終了するまで活性状態に維持される。これにより、信号ＢＲＥＦｐは、リフレッシュ期間において活性化され得る（条件２）。

条件１および条件２を合わせると、信号ＢＲＥＦｐは、リフレッシュ期間の間（ＲＥＦＤＵＲｐが活性化されている期間）、リフレッシュサイクルごとに（ＲＥＦＥｐが活性化されるごとに）活性化されるパルス信号である。

信号ＢＲＥＦｐは、ラッチ回路Ｌ４１８を介してリフレッシュカウンタＲＥＦＣへ信号ＢＲＥＦｐｘとして転送される。リフレッシュカウンタＲＥＦＣは、信号ＢＲＥＦｐｘ（信号ＢＲＥＦｐ）のパルス数をカウントする。リフレッシュカウンタＲＥＦＣは、リフレッシュ回数を信号ＲＣＯＵＮＴとしてマルチプレクサＭＵＸへ送る。尚、ラッチ回路Ｌ４１８は、リフレッシュ命令信号ＢＲＥＦｐの活性化後の次のサイクルでリフレッシュ回数をカウントする。これにより、1つのワード線ＷＬのリフレッシュが終了するごとに、リフレッシュカウンタＲＥＦＣが次のアドレスを出力することができる。

マルチプレクサプレクサＭＵＸは、信号ＢＲＥＦｐが活性状態のときに信号ＲＣＯＵＮＴを出力し、信号ＢＲＥＦｐが不活性状態のときに信号ＡＤＤｐｙｙを出力する。つまり、リフレッシュ時において、マルチプレクサＭＵＸは、ワード線ＷＬを順番に選択するために信号ＲＣＯＵＮＴをＡＤＤｐｙとして出力する。このとき、選択ワード線ＷＬを示すロウアドレスＲＯＷＡＤＤは無効状態である。リフレッシュ以外の動作では、マルチプレクサＭＵＸは、ロウアドレスＲＯＷＡＤＤを示す信号ＡＤＤｐｙｙをＡＤＤｐｙとして出力する。

マルチプレクサＭＵＸの出力信号ＡＤＤｐｙは、クロックＣＬＫと同期して、ラッチ回路Ｌ４７に取り込まれる。ラッチ回路Ｌ４７は、クロックＣＬＫに基づいて、出力信号ＡＤＤｐｙをローカルロウアドレスＬＡＤとしてロウコントローラＲＣへ転送する。リフレッシュ動作では、ローカルロウアドレスＬＡＤは、リフレッシュ回数を示す信号である。

リフレッシュカウンタＲＥＦＣからの信号ＲＣＯＵＴ２５５は、ＡＮＤゲートＧ４１９に入力される。ＡＮＤゲートＧ４１９は、信号ＢＲＥＦｐｘおよび信号ＲＣＯＵＴ２５５のＮＡＮＤ演算結果を信号ＲＣＮＴＵＰｎとして出力する。信号ＢＲＥＦｐｘは、クロック信号ＣＬＫと同期された信号ＢＲＥＦｐである。信号ＲＣＯＵＴ２５５は、リフレッシュ回数が所定値（例えば、２５５）に達したときに、活性化される信号である。よって、信号ＲＣＮＴＵＰｎは、リフレッシュ回数が所定値に達したときに論理ロウに活性化され、それ以外では論理ハイに不活性化されている。終期決定信号としての信号ＲＣＮＴＵＰｎは、リフレッシュ期間の終期を示し、活性化された信号ＲＥＦＤＵＲｐを不活性状態にリセットする。

ロウデコーダＲＤは、ローカルロウアドレスＬＡＤに基づいて、ワード線ＷＬをリフレッシュサイクルごとに順番に活性化する。センスアンプＳＡは、活性化されたワード線ＷＬに接続されたメモリセルＭＣの劣化したデータを回復させる。リフレッシュ要求信号ＣＬＭＴｐの活性化後、最初のリフレッシュサイクルでは、ＲＣＯＵＮＴが０である。よって、ローカルロウアドレスＬＡＤとして０が出力され、ワード線ＷＬ０が選択される。その後、信号ＢＲＥＦｐが活性化されるごと（リフレッシュサイクルごと）に、ＲＣＯＵＮＴがインクリメントされるので、ワード線は、ＷＬ１、ＷＬ２、ＷＬ３・・・と順番に選択される。リフレッシュの終了後、アクセス回数が所定値に達するまで、ＡＮＤゲートＧ４１４は信号ＲＥＦＥｐを不活性状態とする。

信号ＢＲＥＦｐは、ＯＲゲート４１７にも転送されている。ＯＲゲート４１７は、信号ＢＲＥＦｐの活性化によって、ビジー信号ＢＵＳＹを出力する。ビジー信号ＢＵＳＹが活性状態の間、メモリ外部からのアクセスは禁止される。

尚、図３において、ＡＮＤゲートＧ４５、マルチプレクサＭＵＸ、リフレッシュカウンタＲＥＦＣ、ラッチ回路４７は、１ビット分のみ示されている。しかし、実際には、これらは、ロウアドレスＲＯＷＡＤＤのビット数分だけ設けられている。例えば、ワード線ＷＬが２５６本ある場合、ＡＮＤゲートＧ４５、マルチプレクサＭＵＸ、リフレッシュカウンタＲＥＦＣ、ラッチ回路４７は８ビット分設けられる。

図４は、マクロメモリコントロールＭＭＣの部分的な構成を示すブロック図である。図４は、信号ＲＥＦＥｐおよびＲＥＦＯｐを生成する回路を示す。クロックカウンタＣＣは、クロック信号ＣＬＫをカウントし、所定数のクロックを受けるごとに信号ＣＣＯｐを活性化させる。ＥＯカウンタＥＯＣは、クロック信号ＣＬＫと同期して信号ＥｐとＯｐとを交互に活性化させる。

ＡＮＤゲートＧ５３は、信号ＥｐおよびＣＣＯｐを受け取り、信号ＣＣＯｐの活性化ごとに、信号Ｅｐの論理状態を出力する。Ｄラッチ回路ＤＬ５４およびＡＮＤゲートＧ５５は、クロック信号ＣＬＫに同期して信号Ｅｐを信号ＲＥＦＥｐとして出力する。

ＡＮＤゲートＧ５６は、信号ＯｐおよびＣＣＯｐを受け取り、信号ＣＣＯｐの活性化ごとに、信号Ｏｐの論理状態を出力する。Ｄラッチ回路ＤＬ５７およびＡＮＤゲートＧ５８は、クロック信号ＣＬＫに同期して信号Ｏｐを信号ＲＥＦＯｐとして出力する。

Ｄラッチ回路ＤＬ５４、ＤＬ５７は、クロックＣＬＫ が論理ハイのときに入力信号をラッチし、論理ロウのときにラッチされた信号をスルーさせる。よって、クロック数が所定値に達するごとに、信号ＲＥＦＥｐまたはＲＥＦＯｐのいずれか一方が１クロックの期間だけ活性化される。

図５は、本実施形態によるＦＢＣメモリの動作の具体例を示すタイミング図である。図５に示す破線の間隔は、クロック信号ＣＬＫの周期（例えば、３ｎｓ）を示す。

［データ読出し、データ書込み（通常動作）］
ｔ１において、読出し命令または書込み命令が入力される。これにより、ブロック活性化信号ＡＣＴが活性化される。ブロックアドレスで示されたブロックのＡＮＤゲートＧ４１が信号ＡＣＴｐｙｙを活性化させる。信号ＡＣＴｐｙｙの活性化に伴い、ＡＮＤゲートＧ４５がロウアドレスＲＯＷＡＤＤを通過させる。また、信号ＡＣＴｐｙｙの活性化によって、次のクロックで信号ＬＡＣＴｐが活性化される。信号ＬＡＣＴｐは、ラッチ回路Ｌ４３でラッチされる。

通常動作では、リフレッシュ命令ＢＲＥＦｐは、不活性状態（論理ロウ）であるので、マルチプレクサＭＵＸは、信号ＡＤＤｐｙｙをＡＤＤｐｙとして出力する。よって、ラッチ回路Ｌ４７は、ローカルロウアドレスを信号ＬＡＤとしてロウコントローラＲＣへ出力する。これにより、ロウコントローラＲＣは、ロウアドレスＲＯＷＡＤＤで特定されたワード線ＷＬを選択し、読出し動作または書込み動作を実行することができる。

信号ＬＡＣＴｐの活性化により、ブロックアクセスカウンタＢＡＣは、アクセス回数を１だけ増加させる。

［リフレッシュ動作］
アクセス回数が所定値に達した場合、ｔ２に示すように、リフレッシュ要求信号ＣＬＭＴｐが活性化される。ｔ２から１クロック後のｔ３において、信号ＲＥＦＤＵＲｐおよび信号ＣＬＭＴｐｘが活性化される。尚、信号ＲＥＦＤＵＲｐおよび信号ＣＬＭＴｐｘの動作は、ラッチ回路Ｌ４１２およびＬ４１３によりリフレッシュ要求信号ＣＬＭＴｐよりも１クロック遅延される。信号ＲＥＦＤＵＲｐの活性状態は、ラッチ回路Ｌ４１２でラッチされる。信号ＲＥＦＤＵＲｐが活性である期間がリフレッシュ期間である。

信号ＣＬＭＴｐｘはブロックアクセスカウンタＢＡＣのアクセス回数をリセットするため、信号ＣＬＭＴｐｘの活性化直後に、信号ＣＬＭＴｐが不活性化される。このとき、信号ＲＥＦＥｐがまだ活性化されていないので、実際のリフレッシュ動作はまだ実行されていない。リフレッシュカウンタＲＥＦＣのリフレッシュ回数（信号ＲＣＯＵＮＴ）は０のままである。

ｔ４において、信号ＲＥＦＥｐが活性化されている。信号ＲＥＦＥｐはリフレッシュサイクルごとに活性化される。これにより、ＡＮＤゲートＧ４１４がリフレッシュサイクルごとに信号ＲＥＦＤＵＲｐを通過させる。よって、信号ＢＲＥＦｐｙおよびリフレッシュ命令ＢＲＥＦｐが活性化される。リフレッシュ命令ＢＲＥＦｐは、ラッチ回路Ｌ４１５によって信号ＢＲＥＦｐｙの１クロック後に活性化される。リフレッシュ命令ＢＲＥＦｐの活性化とほぼ同時に、ビジー信号ＢＵＳＹが活性化され、外部からのアクセスを禁止する。

マルチプレクサＭＵＸは、信号ＢＲＥＦｐを受けて、信号ＲＣＯＵＮＴを信号ＡＤＤｐｙとして出力する。この時点で、ＲＣＯＵＮＴは０であるので、ＡＤＤｐｙは０となる。よって、ローカルロウアドレスＬＡＤとして０が出力され、ワード線ＷＬ０が選択される。

リフレッシュ命令ＢＲＥＦｐのさらに１クロック後に（ワード線ＷＬ０の活性化と同時またはその直後に）信号ＢＲＥＦｐｘが活性化される。これにより、リフレッシュカウンタＲＥＦＣは、リフレッシュ回数を１だけインクリメントする。

ワード線ＷＬの数が２５６である場合、リフレッシュ動作は、リフレッシュ回数がワード線ＷＬの本数と等しくなるまで繰り返される。

ｔ５において、リフレッシュ回数が２５５に達したとき、リフレッシュカウンタＲＥＦＣが信号ＲＣＯＵＮＴ２５５を活性化させる。これにより、信号ＲＣＮＴＵＰｎが論理ロウに活性化される。それに伴い、リフレッシュ要求信号ＲＥＦＤＵＲｐが不活性化され、リフレッシュ期間が終了する。

図５において、ワード線ＷＬの活性状態ＲＡ０〜ＲＡ２５５がリフレッシュ動作によるアクセス（リフレッシュアクセス）を示す。ＮＡは、通常の読出しまたは書込みによるアクセス（ノーマルアクセス）を示す。リフレッシュ動作の実行時（ビジー信号ＢＵＳＹが活性状態であるとき）には、通常の読出しまたは書込みによるアクセスは禁止される。しかし、リフレッシュ期間中であっても、リフレッシュ動作を実行していない期間（ビジー信号ＢＵＳＹが不活性状態であるとき）には、通常の読出しまたは書込みによるアクセスは可能である。

図６は、リフレッシュサイクルを決定するＲＥＦＥｐおよびＲＥＦＯｐの活性化周期を示すタイミング図である。本実施形態において、クロック信号ＣＬＫの立ち上がり周期は３ｎｓとする。信号ＲＥＦＥｐおよびＲＥＦＯｐは、６０ｎｓごとに交互に活性化される。即ち、図４に示すクロックカウンタＣＣは、２０個のクロック信号ＣＬＫを受けるごとに信号ＣＣＯｐを１クロック期間だけ活性化させる。これにより、信号ＲＥＦＥｐは１２０ｎｓごとに１クロック期間だけ活性化され、信号ＲＥＦＯｐも１２０ｎｓごとに１クロック期間だけ活性化される。

偶数アドレスのメモリセルアレイＭＣＡのリフレッシュ動作と奇数アドレスのメモリセルアレイＭＣＡのリフレッシュ動作とは、リフレッシュサイクルの半周期だけずらした状態で実行される。このため、偶数アドレスのメモリセルアレイＭＣＡおよび奇数アドレスのメモリセルアレイＭＣＡがセンスアンプＳＡを共有していたとしても、リフレッシュ動作を滞りなく実行することができる。

図７（Ａ）および図７（Ｂ）は、本実施形態によるＦＢＣメモリのリフレッシュビジーレートを示した概念図である。例えば、各メモリセルアレイＭＣＡは、１０２４本のビット線ＢＬおよび２５６本のワード線ＷＬを設けたセルアレイを８個有するものとする。この場合、各メモリセルアレイＭＣＡのメモリ容量は、約２メガビットとなる。

或るブロックのメモリセルアレイのリフレッシュ動作に約３０．７２μｓ（２５６×１２０ｎｓ）ずつの時間が掛かる。また、リフレッシュ期間において、ビジー信号ＢＵＳＹが非活性状態のときには、通常動作のアクセスが可能である。従って、リフレッシュ期間において、或るワード線ＷＬにアクセスが集中した場合、最大アクセス回数は、約１０，２４０回（＝３０．７２μｓ／３ｎｓ）になる。或るリフレッシュ期間の終了後、すぐに、次のリフレッシュ期間にエンターしたとしても、ワード線ＷＬはアドレス順にリフレッシュされるので、アクセスが集中したワード線ＷＬがすぐにリフレッシュされるとは限らない。このため、ディスターブによるデータ不良が生じないために、メモリセルＭＣの許容アクセス回数は、２つのリフレッシュ期間にアクセスされる最大アクセス回数以上でなければならない。この具体例では、２つのリフレッシュ期間にアクセスされる最大アクセス回数は、約２０，４８０である。

これに対処するために、従来のＦＢＣメモリでは、２つのリフレッシュ期間を１つの周期（６０μｓ）としてリフレッシュ動作を実行していた。即ち、従来のＦＢＣメモリは、リフレッシュ動作の実行を時間で制御していた。これは、或るメモリセルアレイＭＣＡにアクセスが集中するというワーストケースを考慮し、ディスターブによるデータ不良が生じないようにするためである。このような従来技術の場合、実際のアクセス回数に関係なく、所定の周期（６０μｓ）でメモリセルアレイＭＣＡをリフレッシュしなければならない。この具体例では、ビジーレートは、２．５６％（５１２＊３ｎｓ／６０μｓ）である。ここで、奇数ブロックのリフレッシュと偶数ブロックのリフレッシュとが別のタイミングで実行されるので、ワード線数を２５６とすると、リフレッシュ期間内のリフレッシュサイクルは５１２回である。

これに対し、本実施形態によるＦＢＣメモリでは、ブロックごとのアクセス回数をカウントして、このアクセス回数によってリフレッシュ動作を実行する。この場合、リフレッシュ期間における最大アクセス回数（この具体例では、約１０，２４０）に達したときに、リフレッシュ期間が開始される。

例えば、図７（Ａ）に示すように、アクセスがブロック６にのみに集中した場合、ブロック６に対応するブロックアクセスカウンタＢＡＣのアクセス回数は、リフレッシュ期間（３０μｓ）の間に約１０，２４０に達する。よって、ブロック６に対して或るリフレッシュ期間が終了後、すぐに次のアクセス期間が開始される。しかし、他のブロック０〜５および７は、リフレッシュされない。よって、消費電力は、従来例のそれの１／４になる。ただし、この場合、ビジーレートは、５．１２％（５１２／１０，２４０）となる。

図７（Ｂ）に示すように、アクセスが各ブロックに均等にあった場合、各ブロックへのアクセス回数は、８つのリフレッシュ期間（２４０μｓ）の間に約１０，２４０に達する。よって、消費電流は、従来例のそれの１／４になる。また、ビジーレートは、図７（Ａ）に示す例のビジーレートの１／２となる。従って、図７（Ｂ）に示す例のビジーレートは、０．６４％となる。

メモリセルアレイのブロック数が多いほど、本実施形態の効果がより良く発揮される。例えば、ブロック数が６４である場合、図７（Ａ）に示すように、１ブロックにアクセスが集中した場合、消費電流は、従来例のそれの１／３２になる。図７（Ｂ）のようにアクセスが各ブロックに均等にあった場合、消費電流は、従来例のそれの１／４であり、ブロック数が８の場合の消費電流と変わらない。

本実施形態では、ブロックアクセスカウンタＢＡＣが、データ読出し動作またはデータ書込み動作の単位ブロックであるメモリセルアレイＭＣＡごとに、読出しまたは書込みのアクセス回数をカウントする。本実施形態は、このアクセス回数に応じて、メモリセルアレイＭＣＡごとにリフレッシュ動作を実行する。即ち、本実施形態は、リフレッシュ動作の周期をアクセス回数によって制御する。これにより、消費電流を低減させることができる。また、アクセスが単一メモリセルアレイＭＣＡに集中せずに、複数のブロックに分散する場合には、リフレッシュビジーレートが低減する。

本実施形態は、リフレッシュ動作の周期を時間で制御する従来例に組み合わせることもできる。アクセス回数による制御方式はディスターブによるデータ不良を防止することができ、時間による制御方式はデータ保持時におけるリテンション不良を防止することができる。これにより、さらに信頼性の高いＦＢＣメモリを提供することができる。

（第２の実施形態）
図８は、本発明に係る第２の実施形態に従ったアレイブロックコントローラＡＢＣの構成を示すブロック図である。第２の実施形態は、ＡＮＤゲートＧ４１４が設けられていない点で第１の実施形態と異なる。第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。従って、第２の実施形態は、信号ＲＥＦＥｐおよびＲＥＦＯｐに依らず、アクセス回数が所定値に達したときに、そのメモリセルアレイＭＣＡ内のワード線ＷＬを連続して選択してリフレッシュ動作を実行する。このとき、連続した一連のクロック信号ＣＬＫに合わせて、ワード線ＷＬがアドレス順に連続的に駆動され、かつ、そのワード線ＷＬに接続されたメモリセルＭＣがリフレッシュされる。

図９は、第２の実施形態によるＦＢＣメモリの動作の具体例を示すタイミング図である。図９に示す破線の間隔は、図５と同様にクロック信号ＣＬＫの周期（例えば、３ｎｓ）を示す。

通常動作については、図５を参照して説明したとおりである。図９に示すワード線ＷＬの活性化ピークのうち、通常アクセスＮＡは、通常動作における読出しまたは書込み時のアクセスを示す。それ以外のリフレッシュアクセスＲＡ０〜ＲＡ２５５がリフレッシュ時のアクセスである。

第２の実施形態では、リフレッシュアクセスＲＡ０〜ＲＡ２５５が連続して実行されている。この連続したリフレッシュ期間の間ほとんど、リフレッシュ命令ＢＲＥＦｐ、ビジー信号ＢＵＳＹおよび信号ＢＲＥＦｐｘは、活性状態を維持する。即ち、リフレッシュ要求信号ＲＥＦＤＵＲｐが活性状態であるほとんどの期間、リフレッシュ命令ＢＲＥＦｐ、ビジー信号ＢＵＳＹおよび信号ＢＲＥＦｐｘも活性状態にある。ただし、リフレッシュ命令ＢＲＥＦｐ、ビジー信号ＢＵＳＹおよび信号ＢＲＥＦｐｘは、リフレッシュ要求信号ＲＥＦＤＵＲｐとタイミングが少しずれているため、これらは完全に一致しているわけではない。

第２の実施形態のその他の動作は、第１の実施形態の動作と同様でよい。

図１０は、第２の実施形態のリフレッシュサイクルを示すタイミング図である。リフレッシュは、連続した一連のクロック信号ＣＬＫに合わせて実行される。クロック信号ＣＬＫの幅が３０ｎｓであり、ワード線数が２５６である場合、奇数ブロックまたは偶数ブロックのいずれかのリフレッシュ期間は、７６８ｎｓとなる。奇数ブロックおよび偶数ブロックの両方のリフレッシュ期間は、７６８ｎｓ＊２となる。このリフレッシュ期間の間、通常動作のアクセスは禁止される。

メモリセルＭＣへの許容アクセス回数を２０，４８０回とした場合、リフレッシュ要求信号ＲＥＦＤＵＲｐが活性化されるときのアクセス回数は２０，４８０回でよい。第２の実施形態では、連続してリフレッシュが実行されるからである。従って、第２の実施形態のビジーレートは、第１の実施形態のそれの半分になる。その結果、第２の実施形態のビジーレートは、従来例のビジーレート以下に抑えることができる。

第２の実施形態のビジーレートが第１の実施形態のそれと比べて半分になるということは、第２の実施形態の消費電流も第１の実施形態のそれの半分になることを意味する。よって、第２の実施形態の消費電流は、第２の実施形態のそれの１／８になる。

以上の実施形態は、２セル／ビット方式を採用していた。しかし、上記実施形態は、１セル／ビット方式を採用してもよい。１セル／ビットは、センスアンプＳＡに接続されたビット線対のうち、一方のビット線ＢＬにメモリセルＭＣからの情報データを伝達し、他方のビット線ＢＬに参照データを伝達する方式である。この他方のビット線ＢＬは、メモリセルＭＣに接続されず、データ“０”と“１”との中間状態を示す参照データを伝達する。

本発明に係る実施形態に従ったＦＢＣメモリの構成を示すブロック図。 メモリセルアレイＭＣＡｉおよびその周辺部の構成を示す概略図。 アレイブロックコントローラＡＢＣの内部構成の一例を示すブロック図。 マクロメモリコントロールＭＭＣの部分的な構成を示すブロック図。 本実施形態によるＦＢＣメモリの動作の具体例を示すタイミング図。 リフレッシュサイクルを決定するＲＥＦＥｐおよびＲＥＦＯｐの活性化周期を示すタイミング図。 本実施形態によるＦＢＣメモリのリフレッシュビジーレートを示した概念図。 本発明に係る第２の実施形態に従ったアレイブロックコントローラＡＢＣの構成を示すブロック図。 第２の実施形態によるＦＢＣメモリの動作の具体例を示すタイミング図。 第２の実施形態のリフレッシュサイクルを示すタイミング図。

符号の説明

ＢＬ…ビット線、ＷＬ…ワード線、ＭＣＡ０〜ＭＣＡ２…メモリアレイブロック、ＳＡ…センスアンプ、ＲＤ…ロウデコーダ、ＭＭＣ…メモリマクロコントローラ、ＡＢＣ…アレイブロックコントローラ、ＳＡＣ…センスアンプコントローラ、Ｇ４１７…ＯＲゲート、ＢＡＣ…ブロックアクセスカウンタ、ＲＥＦＣ…リフレッシュカウンタ

Claims (5)

1. 複数のワード線と、
   複数のビット線と、
   前記ワード線と前記ビット線との交点に対応して設けられたメモリセルを含み、データ読出し動作またはデータ書込み動作の単位であるメモリアレイブロックと、
   前記ワード線を選択的に駆動するロウデコーダと、
   前記ビット線を介して前記メモリセルからのデータを検出し、あるいは、前記メモリセルへデータを書き込むセンスアンプと、
   前記メモリセルブロックごとに設けられ、データ読出しまたはデータ書込みのために該メモリアレイブロックへアクセスされた回数をカウントし、該アクセス回数が所定回数に達した場合にリフレッシュ要求信号を活性化するアクセスカウンタとを備え、
   前記アクセスカウンタの前記リフレッシュ要求信号が活性化されている期間中に、前記ロウデコーダは、該アクセスカウンタに対応する前記メモリアレイブロックの前記ワード線を周期的に順番に活性化し、前記センスアンプは、活性化された前記ワード線に接続された前記メモリセルの劣化したデータを回復させるリフレッシュ動作を実行することを特徴とする半導体記憶装置。
2. 前記メモリアレイブロックへのアクセスされた回数は、前記メモリセルブロック内のワード線が活性化された回数であることを特徴とする請求項１に記載の半導体記憶装置。
3. 或るメモリアレイブロックの前記リフレッシュ動作において、前記ワード線ごとに実行されるリフレッシュサイクルの回数をカウントするリフレッシュカウンタをさらに備え、
   前記リフレッシュカウンタは、前記リフレッシュサイクルの回数が所定値に達したとき、前記リフレッシュ動作を終了させるために前記リフレッシュ要求信号を不活性化させることを特徴とする請求項１または請求項２のいずれかに記載の半導体記憶装置。
4. 前記メモリアレイブロックに対応して設けられ、前記ワード線ごとに前記リフレッシュ動作が実行されるときに活性化されるリフレッシュ命令を受けて、該リフレッシュ命令が活性状態であるときに、前記メモリセルへのアクセスを禁止するビジー信号を当該装置の外部へ出力するゲート回路をさらに備えたことを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置。
5. 前記リフレッシュ要求信号が活性化されたときに、前記ロウデコーダは、該アクセスカウンタに対応する前記メモリアレイブロックの前記ワード線を連続して活性化し、前記センスアンプは、活性化された前記ワード線に対して前記リフレッシュ動作を実行することを特徴とする請求項１に記載の半導体記憶装置。

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