JPH07153266A - Ｄｒａｍ制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 高速ページモードの際のリフレッシュを制限
することにより、高速ページモードをより効率的に行な
いうるDRAM制御回路の提供を目的とする。 【構成】 第１のタイマ回路100 によるリフレッシュ要
求信号の生成回数を計数する第２のカウンタ12と、DRAM
52のリフレッシュの最大保留回数を保持する設定値レジ
スタ13と、第２のカウンタ12のカウント値と設定値レジ
スタ13が保持する値とを比較する第２の比較器14とを備
え、高速ページモード時には第２の比較器14が第２のカ
ウンタ12のカウント値が設定値レジスタ13が保持する値
と一致した時点でのみ高速ページモードを解除して所定
の手順に従ってDRAM52をリフレッシュする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はDRAM制御回路に関し、特
に高速ページモードをサポートするDRAM制御回路に関す
る。

【０００２】

【従来の技術】近年において半導体記憶装置としてはDR
AM(Dynamic Random Access Memory)が一般的にマイクロ
コンピュータシステムに利用されている。DRAMは、ピン
数の削減のためにアドレスを行アドレスと列アドレスと
に時分割して入力する構成が一般的であり、行アドレス
のストローブ信号として#RAS信号が、列アドレスのスト
ローブ信号として#CAS信号がそれぞれ使用される。な
お、#RAS信号及び#CAS信号の「＃」はローアクティブで
あることを意味している。

【０００３】また、DRAMは各メモリセルを一定の時間内
にリフレッシュする必要がある。このリフレッシュの方
法は、現在のDRAMでは複数の手法が知られているが、そ
の内で、#CAS・ビフォア・#RAS方式が比較的容易な方法
である。以下に、上述の#CAS・ビフォア・#RAS方式を採
用した従来の技術によるDRAM制御回路について説明す
る。

【０００４】図８はマイクロプロセッサに内蔵された上
述のような従来のDRAM制御回路の構成例を示すブロック
図である。図８において、参照符号50は従来のDRAM制御
回路を内蔵するマイクロプロセッサを、52はマイクロプ
ロセッサ50に接続されているDRAMを、51はマイクロプロ
セッサ50内に備えられているCPU をそれぞれ示してい
る。なお、CPU 51には、データバス１, アドレスバス
４, クロック信号線９，トリガ信号線22, リード／ライ
ト信号線23等が接続されている。

【０００５】データバス１はCPU 51とDRAM 52 との間で
データの入出力を行なうために、参照符号２及び３で示
されている読み出し用のトライステートバッファ及び書
き込み用のトライステートバッファを介して外部データ
バス24と接続されている。この外部データバス24はマイ
クロプロセッサ50の外部端子61に接続されており、外部
端子61は更にDRAM 52 の外部端子71と接続されている。
なお、読み出し用のトライステートバッファ２及び書き
込み用のトライステートバッファ３は後述する信号生成
回路15により制御される。

【０００６】アドレスバス４は、上述のデータバス１に
よりDRAM 52 との間で入出力するデータのDRAM 52 にお
けるアドレスをCPU 51からDRAM 52 に与えるために設け
られており、マルチプレクサ５を介して外部アドレスバ
ス19と接続されている。この外部アドレスバス19はマイ
クロプロセッサ50の外部端子62に接続されており、外部
端子62は更にDRAM 52 の外部端子72と接続されている。

【０００７】マルチプレクサ５は、CPU 51からアドレス
バス４へ出力されたアドレスを行アドレスと列アドレス
とに時分割して外部アドレスバス19へ出力する。なお、
このマルチプレクサ５の制御は後述する信号生成回路15
により司られる。

【０００８】クロック信号線９には分周回路90を介して
カウンタ10が接続されている。分周回路90はCPU 51から
出力されたクロックφを分周してパルス信号を力する。
カウンタ10はこの例ではダウンカウンタであり、分周回
路90から出力されるパルスを受ける都度、自身のカウン
ト値をデクリメントする。このカウンタ10の初期値はリ
ロードレジスタ11から与えられる。具体的には、カウン
タ10がアンダフローする都度、リロードレジスタ11に保
持されている値が初期値として与えられる。

【０００９】分周回路90, カウンタ10及びリロードレジ
スタ11は全体として、一定の時間間隔でDRAM 52 のリフ
レッシュ要求信号REFREQを生成するタイマ手段としての
タイマ回路100 を構成する。リフレッシュ要求信号REFR
EQは、カウンタ10がアンダフローしてリロードレジスタ
11の保持値で初期化された時点で発生し、リフレッシュ
要求信号線101 を介して信号生成回路15に与えられる。

【００１０】信号生成回路15は#RAS信号及び#CAS信号を
生成すると共に、前述の如く、両トライステートバッフ
ァ２, ３及びマルチプレクサ５の制御を司る。信号生成
回路15中の参照符号17は#RAS信号及び#CAS信号を生成す
るためのタイミングを決定するタイミング回路を、18は
CPU 51からトリガ信号線22を介して与えられるアクセス
要求を表すトリガ信号を保持するトリガ保持回路をそれ
ぞれ示している。

【００１１】なお、信号生成回路15により生成された#R
AS信号は出力信号線20を介して外部端子63へ、#CAS信号
は出力信号線21を介して外部端子64へそれぞれ出力され
る。マイクロプロセッサ50の外部端子63, 64はDRAM 52
の外部端子73, 74とそれぞれ接続されている。

【００１２】また、参照符号23はリード／ライト信号線
であり、DRAM 52 からのデータの読み出し時には”１”
の、DRAM 52 へのデータの書き込み時には”０”のリー
ド／ライト信号R/#WがCPU 51から出力される。このリー
ド／ライト信号線23は信号生成回路15に接続されている
他、外部端子65にも接続されており、更に外部端子65は
DRAM 52 の外部端子75に接続されている。

【００１３】なお、この図８に示されている回路では、
動作を開始する前に、CPU 51がリロードレジスタ11に適
宜の値を設定する必要がある。具体的には、DRAM 52 の
リフレッシュ条件を満たす十数マイクロ秒の時間間隔で
カウンタ10がアンダフローしてリフレッシュ要求信号RE
FREQが発生するような値をCPU 51が信号線110 を介して
リロードレジスタ11に設定しておく。DRAM 52 の内部構
成は公知であるので省略する。

【００１４】この図８に示されているような#CAS・ビフ
ォア・#RAS方式を採用した従来の技術によるDRAM制御回
路の動作は以下の如くである。なお、上述の如く、リロ
ードレジスタ11には適宜の値がCPU 51により設定されて
いるものとする。信号生成回路15は、CPU 51からのアク
セス要求を示すトリガ信号がトリガ信号線22を介して入
力されると、リード／ライト信号線23の状態、即ち”
１”であるか”０”であるかに応じて、DRAM 52 からデ
ータを読み出すのか、またはDRAM 52 へデータを書き込
むのかを判断する。

【００１５】まず、リード／ライト信号R/#Wが”１”で
ある場合、即ちDRAM 52 からデータが読み出される際の
動作について説明する。通常は外部アドレスバス19には
行アドレスが出力されているので、最初に信号生成回路
15は信号線20へ出力している#RAS信号を立ち下げる。こ
れによりDRAM 52 は外部アドレスバス19へ出力されてい
る行アドレスを認識する。次に、信号生成回路15はマル
チプレクサ５を制御することにより、外部アドレスバス
19上の信号を列アドレスに切り換える。その後、信号生
成回路15は信号線21へ出力している#CAS信号を立ち下げ
る。これによりDRAM 52 は外部アドレスバス19へ出力さ
れている列アドレスを認識する。

【００１６】以上により、DRAM 52 はデータの読み出し
の動作を開始するので、信号生成回路15が読み出し用の
トライステートバッファ２を導通状態にすれば、DRAM 5
2 が出力したデータは外部データバス24から読み出し用
のトライステートバッファ２及びデータバス１を介して
CPU 51に送られる。

【００１７】この後、信号生成回路15が信号線21へ出力
している#CAS信号を立ち下げ、更に信号線20へ出力して
いる#RAS信号を立ち下げると、DRAM 52 からのデータの
読み出しの動作が終了する。

【００１８】次に、リード／ライト信号R/#Wが”０”で
ある場合、即ちDRAM 52 にデータが書き込まれる際の動
作について説明する。

【００１９】最初に、信号生成回路15は信号線20へ出力
している#RAS信号を立ち下げてDRAM52 に行アドレスを
認識させ、その後に信号生成回路15はマルチプレクサ５
を制御して外部アドレスバス19上の信号を列アドレスに
切り換える。そして、信号生成回路15は書き込み用のト
ライステートバッファ３を導通状態にすることにより、
CPU 51がデータバス１へ出力したデータをDRAM 52 へ送
りつつ#CAS信号を立ち下げてDRAM 52 に列アドレスを認
識させる。これにより、DRAM 52 はCPU 51からデータバ
ス１及び書き込み用のトライステートバッファ３を介し
て外部データバス24へ出力されているデータのDRAM 52
への書き込みの動作を開始する。その後、信号生成回路
15は信号線21へ出力している#CAS信号を立ち下げ、更に
信号線20へ出力している#RAS信号を立ち上げて書き込み
時の動作を終了する。

【００２０】最後に、リフレッシュ時の動作について説
明する。#CAS・ビフォア・#RAS方式によるDRAM 52 のリ
フレッシュは、#CAS信号を#RAS信号よりも早く立ち下げ
ることにより実行される。このため、タイマ回路100 か
らリフレッシュ要求信号線101 へリフレッシュ要求信号
REFREQが出力されると、信号生成回路15は最初に#CAS信
号を立ち下げ、続いて#RAS信号を立ち下げ、その後に#C
AS信号を立ち上げ、最後に#RAS信号を立ち上げる。#CAS
信号と#RAS信号との双方が立ち下がった時点から#CAS信
号が立ち上がるまでの時点の間にDRAM 52のリフレッシ
ュが行なわれる。

【００２１】なお、タイマ回路100 から出力されたリフ
レッシュ要求信号REFREQとCPU 51から出力されたトリガ
信号とが競合した場合には、信号生成回路15はCPU 51の
リフレッシュが優先的に実行される。

【００２２】ところで、DRAMは大容量ではあるがアクセ
ス速度が遅いという問題がった。この問題を解消する目
的で、幾つかの高速アクセス方法が開発されている。そ
れらの内の一つである高速ページモードでは、同一のア
ドレスに対するアクセスが連続する場合、#RAS信号を”
０”に維持し、二回目以降のアクセスでDRAM 52 に対し
て列アドレスのみをDRAM 52 に与えて#CAS信号でアクセ
スを行なう。

【００２３】図９はマイクロプロセッサに内蔵された上
述のようなページモードを採用した従来のDRAM制御回路
の構成例を示すブロック図である。この図９に示されて
いる構成と前述の図８に示されている構成とで異なる部
分について説明する。

【００２４】アドレスバス４には、電気スイッチ７を介
してページアドレスレジスタ６が接続されている。ペー
ジアドレスレジスタ６は、所定のタイミングで電気スイ
ッチ７が開いた場合（導通した場合）にCPU 51からアド
レスバス４上へ出力されているアドレスの行アドレスの
部分（アドレスの上位の部分）を保持する。

【００２５】ページアドレスレジスタ６に保持されたア
ドレスの行アドレスの部分は比較器８に与えられる。こ
の比較器８にはアドレスバス４からも直接アドレスが入
力さており、比較器８は両者を比較して一致／不一致を
検出する。換言すれば、比較器８は現時点のアドレスの
行アドレスの部分と電気スイッチ７が開いた時点のアド
レスの行アドレスの部分とを比較する。この比較器８に
よる比較結果は信号生成回路15に与えられる。なお、比
較器８による比較結果は一旦保持された後、所定の手続
きによって一致の状態に戻される。

【００２６】また、信号生成回路15内には参照符号16で
示されているフリップフロップが備えられている。この
フリップフロップ16は、ページ中であるか否かの情報を
保持する。具体的には、フリップフロップ16は、比較器
８による比較結果が一致した場合に”１”にセットされ
る。換言すれば、ページアドレスレジスタ６に保持され
ているアドレスの上位の部分 (行アドレス) と現時点で
CPU 51から出力されているアドレスの上位の部分 (行ア
ドレス) とが一致していれば、所謂高速ページモードの
状態であって#CAS信号の立ち下げによるアクセスを開始
できる状態 (以後、この状態をページ中と言う) とな
る。

【００２７】このような図９に示されている構成のDRAM
制御回路では、ある時点でCPU 51から出力されたアドレ
スの上位の部分 (行アドレス) とそれ以降の各時点にお
いてCPU 51から出力されたアドレスの上位の部分 (行ア
ドレス) とが一致すれば、それが比較器８によって検出
されてフリップフロップ16に記憶される (”１”にセッ
トされる) 。このようなフリップフロップ16がセットさ
れている状態においては、DRAM 52 の同一のアドレスに
対するアクセスが連続するので、信号生成回路15は#RAS
信号を”０”に維持し、二回目以降のアクセスでDRAM 5
2 に対して列アドレスのみを出力して#CAS信号で連続的
にアクセスを行なう。このようなDRAM 52 に対するアク
セスの状態が高速ページモードである。

【００２８】

【発明が解決しようとする課題】ところで、上述のよう
な高速ページモードでDRAMがアクセスされている場合に
リフレッシュ要求が発生した場合には一旦高速ページモ
ードが解除されてしまい、アクセス効率が低下するとい
う問題があった。

【００２９】また、DRAMの容量が異なる場合、あるいは
ビット構成が異なる場合 (×１ビット，×４ビット等)
にはアドレスのビット幅等が異なるため、たとえばDRAM
を備えたマイクロプロセッサを設計するに際しては同一
構成のDRAM制御回路では対処できず、それぞれに対応し
て専用のDRAM制御回路を設計する必要があり、製造者側
にとってはコスト上昇の誘因となっていた。

【００３０】本発明はこのような事情に鑑みてなされた
ものであり、高速ページモードの際のリフレッシュを制
限することにより、高速ページモードをより効率的に行
ないうるDRAM制御回路の提供を目的とする。

【００３１】また、異なる容量またはビット構成のDRAM
に柔軟に対応可能なDRAM制御回路の提供を目的とする。

【００３２】

【課題を解決するための手段】本発明は、CPU から出力
されるアドレス信号の内の行アドレス信号を第１のレジ
スタに保持し、CPU から出力される現時点のアドレス信
号の内の行アドレスを第１のレジスタに保持されている
行アドレスと第１の比較手段で比較し、一致した場合に
所謂高速ページモードを実行するDRAM制御回路であっ
て、タイマ手段によるリフレッシュ要求信号の生成回数
を計数するカウンタと、DRAMのリフレッシュの最大保留
回数を保持する第２のレジスタと、カウンタのカウント
値と第２のレジスタが保持する値とを比較する第２の比
較手段とを備え、高速ページモード時には第２の比較手
段がカウンタのカウント値が第２のレジスタが保持する
値と一致した時点でのみ高速ページモードを解除して所
定の手順に従ってDRAMをリフレッシュするように構成さ
れている。

【００３３】また本発明のDRAM制御回路は、マルチプレ
クサが、DRAMの構成に対応して与えられる信号に従っ
て、CPU から出力されるアドレス信号を異なる行アドレ
スと列アドレスとの区切りで分離する手段を備え、第１
の比較器が、DRAMの構成に対応して与えられる信号に従
って、CPU から出力されるアドレス信号の内の行アドレ
スのみを比較対象とする手段を備えている。

【００３４】

【作用】本発明に係るDRAM制御回路では、高速ページモ
ード時には第２のレジスタに予め保持されているリフレ
ッシュの最大保留回数に達し場合にそれが第２の比較手
段により検出され、高速ページモードが解除されて所定
の手順に従ってDRAMがリフレッシュされる。

【００３５】また本発明のDRAM制御回路では、異なる構
成のDRAMが接続された場合にも、DRAMの構成に対応して
与えられる信号に従って、CPU から出力されるアドレス
信号がマルチプレクサにより異なる行アドレスと列アド
レスとの区切りで分離され、またCPU から出力されるア
ドレス信号の内の行アドレスのみが第１の比較器により
比較対象とされる。

【００３６】

【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。 〔実施例１〕図１はマイクロプロセッサに内蔵された本
発明のDRAM制御回路の構成の第１の実施例を示すブロッ
ク図である。

【００３７】図１において、参照符号50は本発明のDRAM
制御回路を内蔵するマイクロプロセッサを、52はマイク
ロプロセッサ50に接続されているDRAM、即ち本発明のDR
AM制御回路の制御対象であるDRAMを、51はマイクロプロ
セッサ50内に備えられているCPU をそれぞれ示してい
る。なお、CPU 51には、データバス１, アドレスバス
４, クロック信号線９，トリガ信号線22, リード／ライ
ト信号線23等が接続されている。

【００３８】データバス１はCPU 51とDRAM 52 との間で
データの入出力を行なうために、参照符号２及び３で示
されている書き込み用のトライステートバッファ及び書
き込み用のトライステートバッファを介して外部データ
バス24と接続されている。この外部データバス24はマイ
クロプロセッサ50の外部端子61に接続されており、外部
端子61は更にDRAM 52 の外部端子71と接続されている。
なお、読み出し用のトライステートバッファ２及び書き
込み用のトライステートバッファ３は後述する信号生成
回路15により制御される。

【００３９】アドレスバス４は、上述のデータバス１に
よりDRAM 52 との間で入出力するデータのDRAM 52 にお
けるアドレスをCPU 51からDRAM 52 に与えるために設け
られており、マルチプレクサ５を介して外部アドレスバ
ス19と接続されている。この外部アドレスバス19はマイ
クロプロセッサ50の外部端子62に接続されており、外部
端子62は更にDRAM 52 の外部端子72と接続されている。

【００４０】アドレスバス４にはまた、電気スイッチ７
を介してページアドレスレジスタ６が接続されている。
ページアドレスレジスタ６は、後述するタイミングで電
気スイッチ７が開いた場合（導通した場合）にCPU 51か
らアドレスバス４上へ出力されているアドレスの行アド
レスの部分（アドレスの上位の部分）を保持する。ペー
ジアドレスレジスタ６に保持されたアドレスの行アドレ
スの部分は第１の比較器８に与えられる。この第１の比
較器８にはアドレスバス４からも直接アドレスが入力さ
ており、第１の比較器８は両者を比較して一致／不一致
を検出する。換言すれば、第１の比較器８は現時点のア
ドレスの行アドレスの部分と電気スイッチ７が開いた時
点のアドレスの行アドレスの部分とを比較する。この第
１の比較器８による比較結果は信号生成回路15に与えら
れる。なお、第１の比較器８による比較結果は一旦保持
された後、後述する手続きによって一致の状態に戻され
る。

【００４１】マルチプレクサ５は、CPU 51からアドレス
バス４へ出力されたアドレスを行アドレスと列アドレス
とに時分割して外部アドレスバス19へ出力する。なお、
このマルチプレクサ５の制御は後述する信号生成回路15
により司られる。

【００４２】クロック信号線９には分周回路90を介して
第１のカウンタ10が接続されている。分周回路90はCPU
51から出力されたクロックφを分周してパルス信号を出
力する。第１のカウンタ10はこの例ではダウンカウンタ
であり、分周回路90から出力されるパルスを受ける都
度、自身のカウント値をデクリメントする。この第１の
カウンタ10の初期値はリロードレジスタ11から与えられ
る。具体的には、第１のカウンタ10がアンダフローする
都度、リロードレジスタ11に保持されている値が初期値
として与えられる。

【００４３】分周回路90, 第１のカウンタ10及びリロー
ドレジスタ11は全体として、一定の時間間隔でDRAM 52
のリフレッシュ要求原信号を生成するタイマ手段として
の第１のタイマ回路100 を構成する。リフレッシュ要求
原信号は、第１のカウンタ10がアンダフローしてリロー
ドレジスタ11の保持値で初期化された時点で発生し、第
２のカウンタ12に与えられる。

【００４４】第２のカウンタ12は第１のカウンタ10が出
力するリフレッシュ要求原信号を計数する。具体的に
は、第２のカウンタ12はクロックφに同期してリフレッ
シュ要求原信号と後述する信号生成回路15から出力され
るリフレッシュ終了信号REFENDとによって値が変化す
る。この際、リフレッシュ要求原信号とリフレッシュ終
了信号REFENDとがいずれも”１”あるいはいずれも”
０”であれば、第２のカウンタ12は自身のカウント値を
そのまま維持する。

【００４５】また、第２のカウンタ12はリフレッシュ終
了信号REFENDが”１”であり且つリフレッシュ要求原信
号が”０”である場合には、自身のカウント値から”
１”をデクリメントし、リフレッシュ終了信号REFEND
が”０”であり且つリフレッシュ要求原信号が”１”で
ある場合には”１”をインクリメントする。そして、第
２のカウンタ12は自身のカウント値が”１”以上である
場合にリフレッシュ要求信号REFREQを発生してリフレッ
シュ要求信号線101 を介して信号生成回路15に与える。

【００４６】参照符号13はDRAM 52 のリフレッシュの最
大保留回数、換言すればDRAM 52 に対するリフレッシュ
要求を保留し得る最大の回数を保持する設定値レジスタ
であり、14は第２のカウンタ12の値と設定値レジスタ13
の値との大小比較を行なう第２の比較器である。第２の
比較器14は自身の比較の結果が第２のカウンタ12の値が
設定値レジスタ13の値以上である場合にはリフレッシュ
オーバフロー信号REFOF を生成して信号線201 を介して
信号生成回路15に与える。このリフレッシュオーバフロ
ー信号REFOF は換言すれば、#RAS信号が”０”であり且
つ高速ページモード時において#CAS信号の立ち下げによ
るアクセスを開始できる状態 (以後、この状態をページ
中と言う) の期間が規定の時間に達している期間におい
て”１”になる信号である。

【００４７】なお、第２のカウンタ12, 設定値レジスタ
13及び第２の比較器14は全体としてページ中の状態を保
持できる時間間隔を与える第２のタイマ回路200 を構成
している。

【００４８】信号生成回路15は#RAS信号及び#CAS信号を
生成すると共に、前述の如く、両トライステートバッフ
ァ２, ３及びマルチプレクサ５の制御を司る。参照符号
16はページ中であるか否かの情報を保持するフリップフ
ロップを、17は#RAS信号及び#CAS信号を生成するための
タイミングを決定するタイミング回路を、18はCPU 51か
らトリガ信号線22を介して与えられるアクセス要求を表
すトリガ信号を保持するトリガ保持回路をそれぞれ示し
ている。

【００４９】なお、信号生成回路15により生成された#R
AS信号は出力信号線20を介して外部端子63へ、#CAS信号
は出力信号線21を介して外部端子64へそれぞれ出力され
る。マイクロプロセッサ50の外部端子63, 64はDRAM 52
の外部端子73, 74とそれぞれ接続されている。

【００５０】また、参照符号23はリード／ライト信号線
23であり、DRAM 52 へのデータの書き込み時には”０”
の、DRAM 52 からのデータの読み出し時には”１”のリ
ード／ライト信号R/#WがCPU 51から出力される。このリ
ード／ライト信号線23は信号生成回路15に接続されてい
る他、外部端子65にも接続されており、更に外部端子65
はDRAM 52 の外部端子75に接続されている。

【００５１】なお、図１に示されている本発明のDRAM制
御回路は、動作を開始する前に、CPU 51がリロードレジ
スタ11及び設定値レジスタ13に適宜の値を設定する必要
がある。具体的には、DRAM 52 のリフレッシュ条件を満
たす十数マイクロ秒の時間間隔で第１のカウンタ10がア
ンダフローしてリフレッシュ要求原信号が発生するよう
な値をCPU 51が信号線110 を介してリロードレジスタ11
に設定しておく。また、上述のDRAM 52 のリフレッシュ
条件を満たす十数マイクロ秒の時間間隔と設定値との積
がDRAM 52 の規格として示されている RAS”Ｌ”パルス
幅を越えないような値をCPU 51が信号線210 を介してリ
ロードレジスタ11に設定しておく。DRAM 52 の内部構成
は公知であるので省略する。

【００５２】以下、この発明に係るDRAM制御回路の動作
について説明する。まずフローチャートを用いて、第１
の実施例のDRAM制御回路の全体的な動作を説明し、次に
動作の具体例について説明する。なお、動作を開始する
前に前述の如く、リロードレジスタ11及びレジスタ13に
は予めCPU 51により適切な値が設定される。

【００５３】図２及び図３は本発明のDRAM制御回路の第
１の実施例の信号生成回路15の動作を示すフローチャー
トである。信号生成回路15はまず、フリップフロップ16
の値から現在ページ中であるか否かを判定する (ステッ
プS0) 。ページ中であれば (ステップS0でYES)、信号生
成回路15は次に比較器14から信号線201 へ出力されてい
るリフレッシュオーバフロー信号REFOF を調べる (ステ
ップS1) 。

【００５４】リフレッシュオーバフロー信号REFOF がノ
ンアクティブであれば (ステップS1でNO) 、次に信号生
成回路15はトリガ保持回路18がCPU 51から出力されたト
リガを保持しているか否かを判定する (ステップS2) 。
トリガ保持回路18がトリガを保持していれば (ステップ
S2でYES)、信号生成回路15は更に第１の比較器８の出力
が一致を示しているか否か (ページヒットしたか否か)
を判定する (ステップS3) 。

【００５５】ここで第１の比較器８の出力が一致を示し
ていれば (ステップS3でYES)、これから行なわれるべき
アクセスは#CAS信号の立ち下げにより列アドレスのみ
(行アドレスは不要) で行なえるので、ここで信号生成
回路15はリード／ライトの判定を行なう (ステップS4)
。

【００５６】リード(DRAM 52からのデータの読み出し)
の場合 (ステップS4でYES)、信号生成回路15は#CAS信号
を立ち下げ (ステップS5) 、読み出し用のトライステー
トバッファ２を導通状態にしてDRAM 52 が出力している
データを外部データバス24からデータバス１を介してCP
U 51へ送り (ステップS6) 、次いで#CAS信号を立ち上げ
(ステップS7) 、その後にトリガ保持回路18が保持して
いるトリガをクリアする (ステップS8) 。

【００５７】逆に、ライト(DRAM 52へのデータの書き込
み) の場合 (ステップS4でNO) 、信号生成回路15は書き
込み用のトライステートバッファ３を導通状態にしてCP
U 51がデータバス１へ出力しているデータを外部データ
バス24を介してDRAM 52 へ送り (ステップS9) つつ#CAS
信号を立ち下げ (ステップS10)、その後に#CAS信号を立
ち上げ (ステップS11)、更にその後にトリガ保持回路18
が保持しているトリガをクリアする (ステップS8) 。

【００５８】ここで、リード／ライトの判定 (ステップ
S4) からトリガ保持回路18が保持しているトリガのクリ
ア (ステップS8) までの一連の処理を行なう状態を以降
の説明では CASステートと言う。

【００５９】また、ステップS1で第２の比較器14から信
号線201 へ出力されているリフレッシュオーバフロー信
号REFOF がアクティブ (ステップS1でYES)である場合、
あるいは第１の比較器８の出力が一致を示していない
(ステップS3でNO) 場合は、信号生成回路15は#RAS信号
を立ち上げてフリップフロップ16をリセット、即ちペー
ジ中をリセットする (ステップS12,ステップS13)。ここ
で、#RAS信号の立ち上げ (ステップS12)と、フリップフ
ロップ16のリセットとを行なう状態を以後RAS1ステート
と言う。

【００６０】一方、フリップフロップ16のセット／リセ
ットから現在ページ中でないと判定された場合 (ステッ
プS0でNO) は、信号生成回路15はその後に第２のカウン
タ12がリフレッシュ要求信号REFREQを信号生成回路15に
対し出力しているか否かを判定する (ステップS14)。

【００６１】ここでリフレッシュ要求がなされていれば
(ステップS14 でYES)、信号生成回路15はDRAM 52 のリ
フレッシュを#CAS・ビフォア・#RAS方式で行なう。な
お、#CAS・ビフォア・#RAS方式は、#CAS信号を#RAS信号
よりも早く立ち下げることによって行なわれる。このた
め、信号生成回路15はまず#CAS信号を立ち下げ (ステッ
プS15)、その後に#RAS信号を立ち下げる (ステップS1
6)。次に、信号生成回路15は#CAS信号を立ち上げ (ステ
ップS17)、その後に#RAS信号を立ち上げ (ステップS1
8)、最後に第２のカウンタ12にリフレッシュ終了信号RE
FENDを送る (ステップS19)。信号生成回路15による#CAS
信号の立ち下げ (ステップS15)から、第２のカウンタ12
へのリフレッシュ終了信号REFENDの送信 (ステップS19)
までの一連の処理を行なう状態を以降の説明では REFス
テートと言う。

【００６２】また、第２のカウンタ12がリフレッシュ要
求信号REFREQを信号生成回路15へ出力していない場合
(ステップS14 でNO) 、信号生成回路15は次にトリガ保
持回路18がCPU 51から出力されたトリガを保持している
か否かを判定する (ステップS20)。

【００６３】この場合、トリガ保持回路18がCPU 51から
出力されたトリガを保持していれば(ステップS20 でYE
S)、信号生成回路15はマルチプレクサ５を制御すること
によって行アドレスを外部アドレスバス19からDRAM 52
へ出力する (ステップS21)。次に、信号生成回路15は#R
AS信号を立ち下げ (ステップS22)、フリップフロップ16
をセット、即ちページ中をセットし (ステップS23)、電
気スイッチ７を導通状態にしてアドレスバス４上のアド
レスの行アドレスの部分 (アドレスの上位の部分) をペ
ージアドレスレジスタ６に書き込んでページセットを行
なう (ステップS24)。最後に、信号生成回路15は第１の
比較器８の一致／不一致の結果を一致の状態に修正する
(ステップS25)。

【００６４】この信号生成回路15による行アドレスの出
力 (ステップS21)から、第１の比較器８の一致／不一致
の結果を一致状態へ修正するまで (ステップS25)の一連
の処理を行なう状態を以降の説明ではRAS0ステートと言
う。

【００６５】また、ステップS2及びS20 の判定におい
て、トリガ保持回路18がCPU 51から出力されたトリガを
保持していないと判定された場合は、信号生成回路15は
何らの処理も行なわない。

【００６６】次に、本第１の実施例のDRAM制御回路の動
作をタイミングチャートを用いて具体例について説明す
る。図４は上から順に、#RAS信号(#RAS), #CAS信号(#CA
S),リードライト(R/#W)信号, 外部アドレスバス (アド
レス)18,外部データバス (データ)24,フリップフロップ
(F/F)16 セット／リセットの時間変化を示すタイミング
チャートである。

【００６７】時刻T0において、CPU 51がDRAM 52 をアク
セスするためにトリガ信号Trg1を出力して信号生成回路
15に与える。CPU 51から出力されたトリガ信号Trg1はDR
AM 52 のアクセスが終了されるまでの間、トリガ保持回
路18に保持される。この際、フリップフロップ16はリセ
ットされていてその値は”０” (ステップS0でNO) 、即
ちDRAM 52 がページ中でないことを示している。またこ
の際、第２のカウンタ12の値は”０”であるので、第２
のカウンタ12はリフレッシュ要求信号REFREQを信号生成
回路15に対して出力しない (ステップS14 でNO) 。

【００６８】また、トリガ信号Trg1はトリガ保持回路18
に保持されている (ステップS20 でYES)。このため、信
号生成回路15は前述のRAS0ステートの動作を行なう。即
ち、信号生成回路15はマルチプレクサ５を制御して外部
アドレスバス19に行アドレスを乗せる (ステップS21)。
この後、信号生成回路15は#RAS信号を立ち下げてDRAM52
に行アドレスを認識させ (ステップS22)、更に時刻T1
においてフリップフロップ16をセットする (ステップS2
3)。この後、信号生成回路15は電気スイッチ７を導通状
態にしてアドレスバス４上のアドレスの行アドレスの部
分 (アドレスの上位の部分) をページアドレスレジスタ
６に書き込む (ステップS24)。最後に、信号生成回路15
は第１の比較器８の一致／不一致の結果を一致の状態に
修正する(ステップS25)。このようにして、信号生成回
路15によるRAS0ステートの手順が実行される。

【００６９】時刻T1においては、上述の手順でフリップ
フロップ16はセットされていてページ中であることを示
している (ステップS0でYES)。また、第２のカウンタ12
の値は”０”のままであるのでレジスタ13の値よりも小
さく、従って第２の比較器14はリフレッシュオーバフロ
ー信号REFOF を信号生成回路15に出力することはない
(ステップS1でNO) 。更に、トリガ信号Trg1はまだトリ
ガ保持回路18に保持されており (ステップS2でYES)、ま
たこの時点では既に第１の比較器８の一致／不一致の結
果は一致の状態に修正されている (ステップS3でYES)の
で、 CASステートの手続きが開始される。

【００７０】この際、リード／ライト信号は”１”であ
るので (ステップS4でYES)、信号生成回路15はDRAM 52
の読み出しを行なう。即ち、信号生成回路15は#CAS信号
を立ち下げ (ステップS5) 、読み出し用のトライステー
トバッファ２を導通状態にし、DRAM 52 が出力したデー
タを外部データバス24からデータバス１を介してCPU51
へ送る (ステップS6) 。この後、信号生成回路15はトラ
イステートバッファ２を非導通状態にして#CAS信号を立
ち上げる (ステップS7) 。以上により、DRAM52 のアク
セスが終了するので、トリガ保持回路18に保持されてい
たトリガは消去される (ステップS8) 。

【００７１】一方、信号生成回路15がCAS ステートの手
続きを実行している間にリフレッシュ要求原信号が第１
のカウンタ10から出力されて第２のカウンタ12に入力さ
れる。これを受けて、時刻T2において第２のカウンタ12
の値が”０”から”１”に変化する。第２のカウンタ12
は自身の値が”１”以上になったのでリフレッシュ要求
信号REFREQを信号生成回路15へ出力する。

【００７２】また、この時刻においては第２のカウンタ
12が保持しているリフレッシュ要求原信号の保留回数は
レジスタ13の値よりも小さいので、第２の比較器14はリ
フレッシュオーバフロー信号REFOF を信号生成回路15へ
出力することはない。

【００７３】時刻T3においては、フリップフロップ16は
セットされている (ステップS0でYES)。また、第２の比
較器14はリフレッシュオーバフロー信号REFOF を信号生
成回路15へ出力しておらず (ステップS1でNO) 、トリガ
保持回路18に保持されていたトリガ信号Trg1は既に消去
されている (ステップS2でNO) ので、信号生成回路15は
何らの処理も行なわない。

【００７４】時刻T4においてCPU 51からトリガ信号Trg2
が出力されると、このトリガ信号Trg2はトリガ保持回路
18に保持される。この際、フリップフロップ16はセット
されていてページ中であること示している (ステップS0
でYES)。また、第２のカウンタ12の値は”１”であって
レジスタ13の値よりも小さいので、第２の比較器14はリ
フレッシュオーバフロー信号REFOF を信号生成回路15へ
出力することはない (ステップS1でNO) 。更に、トリガ
信号Trg2はトリガ保持回路18に保持されており(ステッ
プS2でYES)、また第１の比較器８の一致／不一致の結果
は一致の状態であるので (ステップS3でYES)、 CASステ
ートの手続きが開始される。

【００７５】この際、リード／ライト信号は”０”であ
るので (ステップS4でNO) 、信号生成回路15はDRAM 52
への書き込みを行なう。即ち、まず信号生成回路15はト
ライステートバッファ３を導通状態にしてCPU 51がデー
タバス１へ出力しているデータを外部データバス24を介
してDRAM 52 へ送り (ステップS9) つつ#CAS信号を立ち
下げ (ステップS10)、その後に#CAS信号を立ち上げる
(ステップS11)。最後に信号生成回路15はトリガ保持回
路18が保持しているトリガ信号Trg2をクリアする(ステ
ップS8) 。

【００７６】時刻T5以降においては、リフレッシュ要求
原信号が第１のカウンタ10から第２のカウンタ12へ周期
的に入力される。これを受けて、第２のカウンタ12の値
は次第に大きくなっていく。

【００７７】時刻T6において第２のカウンタ12が保持し
ているリフレッシュ要求原信号の保留回数はレジスタ13
の値と等しくなるので、第２の比較器14はリフレッシュ
オーバフロー信号REFOF を信号線201 へ出力して信号生
成回路15に与える。この際、フリップフロップ16はセッ
トされていてその値は”１” (ステップS0でYES)であっ
てDRAM 52 はページ中である。また、第２の比較器14は
リフレッシュオーバフロー信号REFOF を信号線201 へ出
力して信号生成回路15に与えている (ステップS1でYES)
ので、信号生成回路15はRAS1ステートの手順を開始す
る。即ち、信号生成回路15は#RAS信号を立ち上げ (ステ
ップS12)、フリップフロップ16をリセットする (ステッ
プS13)。

【００７８】時刻T7においては、フリップフロップ16は
リセットされてDRAM 52 はページ中でないことを示して
いる (ステップS0でNO) 。またこの際、第２のカウンタ
12はその値が”１”以上であるのでリフレッシュ要求信
号REFREQを信号生成回路15へ出力している (ステップS1
4 でYES)。従って、信号生成回路15は REFステートの手
順を開始する。まず、信号生成回路15は#CAS信号を立ち
下げ (ステップS15)、その後に#RAS信号を立ち下げる
(ステップS16)。この状態でDRAM 52 がリフレッシュが
される。次に、信号生成回路15は#CAS信号を立ち上げ
(ステップS17)、その後に#RAS信号を立ち上げる (ステ
ップS18)。そして、最後に信号生成回路15は第２のカウ
ンタ12へリフレッシュ終了信号REFENDを送る (ステップ
S19)。このリフレッシュ終了信号REFENDを受けて、第２
のカウンタ12は自身の値から”１”をデクリメントす
る。

【００７９】時刻T8以降においても、第２のカウンタ12
の値が”０”になるまで、換言すれば第２のカウンタ12
からのリフレッシュ要求がなくなるまで、信号生成回路
15はREFステートの手順を繰り返す。

【００８０】本第１の実施例では、DRAM 52 のページ中
の状態が１回のリフレッシュ要求で解除されることがな
いので、効率的に高速ページモードを利用することが出
来る。

【００８１】また上記第１の実施例では、トランジスタ
数を少なくする目的で、第２のカウンタ12, レジスタ13
及び第２の比較器14で第１のタイマ回路200 を構成して
ページ中の状態を保持できる時間間隔を与えるように構
成している。しかし、この第２のタイマ回路200 を分周
回路９, 第１のカウンタ10及びリロードレジスタ11で構
成された第１のタイマ回路100 と同様の構成にすること
も勿論可能である。

【００８２】〔実施例２〕以下の第２の実施例では、異
なる容量あるいはビット構成 (×１ビット, ×４ビット
等) のDRAMに対応可能なDRAM制御回路について説明す
る。

【００８３】本第２の実施例のDRAM制御回路の全体の構
成は図５のブロック図に示されているが、基本的には第
１の実施例の構成と同様であり、図１に示される構成の
内のマルチプレクサ５及び第１の比較器８の内部構成の
みが異なっている。以下、本第２の実施例ではマルチプ
レクサに参照符号55を、第１の比較器に参照符号88をそ
れぞれ付与している。

【００８４】また、この第２の実施例では、マイクロプ
ロセッサ50に接続されるDRAM 52 の構成に応じた信号MP
X, #MASK9, #MASK10が外部から入力される端子56, 57,
58が備えられている。

【００８５】信号MPX はDRAM 52 に入力されるアドレス
のビット長がたとえば20ビットであるか18ビットである
かに応じて予め設定される信号であり、マルチプレクサ
55に与えられる。具体的には、信号MPX は、アドレスの
ビット長が20ビットである場合にはその値として”１”
が、18ビットである場合にはその値として”０”がそれ
ぞれ端子56から入力される。

【００８６】信号#MASK9及び#MASK10 は行アドレスのビ
ット9, 10 が誤ってページ比較の対象にされることを防
止するための信号であり、DRAM 52 に入力されるアドレ
スのビット長及びデータバス１のバス幅に適合するよう
に予め設定され、第１の比較器88に与えられる。なお、
信号#MASK9は端子57から、信号#MASK10 は端子58からそ
れぞれ入力される。

【００８７】また、マルチプレクサ55には信号生成回路
15から信号RAが与えられている。この信号RAは行アドレ
スの出力時に”１”の値をとり、従って#RAS信号と同期
する必要があるため、信号生成回路15内のタイミング回
路17で生成される。

【００８８】更に、第１の比較器88にはトリガ・φ信号
T#φが与えられる。このトリガ・φ信号T#φは、CPU 51
から出力されるトリガ信号 (動作クロックφの１サイク
ルの期間出力される) とインバータ89により得られる動
作クロックφの反転信号＃φとの論理積を ANDゲート90
でとった信号である。

【００８９】図６は本第２の実施例におけるマルチプレ
クサ55の構成を示す回路図である。なお、本第２の実施
例では、マルチプレクサ55には前述の如く信号MPX 及び
信号RAが与えられている。

【００９０】図６において、参照符号30a 〜30d はCPU
51から出力される信号MPX が”１”である場合に導通す
る電気スイッチを、31は信号MPX を入力して反転出力す
るインバータを、32a 〜32e はインバータ31の出力が”
１”である場合に、即ち信号MPX が”０”である場合に
導通する電気スイッチをそれぞれ示している。

【００９１】参照符号33a 〜33d は信号RAが”１”であ
る場合に導通する電気スイッチを、34は信号RAを入力し
て反転出力するインバータを、35a 〜35d はインバータ
34の出力が”１”である場合に、即ち信号RAが”０”で
ある場合に導通する電気スイッチをそれぞれ示してい
る。

【００９２】図７は、DRAM制御回路の本第２の実施例の
第１の比較器88の構成を示す回路図である。なお、本第
２の実施例では、第１の比較器88には前述の如くトリガ
・φ信号T#φ, #MASK9, #MASK10 が与えられている。図
７において、参照符号36a 〜36h はアドレスバス１上の
アドレス信号A9, A10 …とその反転信号#A9, #A10 …と
が”１”である場合に導通するＮチャネルトランジスタ
を、37a 〜37h はページアドレスレジスタ６の値PA9, P
A10 …とその反転信号#PA9, #PA10 …とが”１”である
場合に導通するＮチャネルトランジスタをそれぞれ示し
ている。

【００９３】参照符号38a, 38bは信号#MSK9 及び信号#M
SK10が”０”である場合に導通するＮチャネルトランジ
スタを、39はトリガ・φ信号T#φが”１”である場合に
導通するＮチャネルトランジスタを、40はトリガ・φ信
号T#φが”０”である場合に導通するＰチャネルトラン
ジスタをそれぞれ示している。また、参照符号41はイン
バータを、42はインバータ41の出力が”０”である場合
に導通するＰチャネルトランジスタを、45はトリガ・φ
信号T#φが”１”である場合に導通する電気スイッチ
を、43はラッチを、44はラッチ43の値を強制的にクリア
するためのＮチャネルトランジスタをそれぞれ示してい
る。

【００９４】トリガ・φ信号T#φは前述の如く、CPU 51
から出力されるトリガ信号 (動作クロックφの１サイク
ルの期間出力される) と動作クロックφをインバータ89
で反転した反転信号＃φとの論理積を ANDゲート90でと
った信号である。CPU 51からはアドレス信号とトリガ信
号とが同時に出力される。一方、ページアドレスレジス
タ６の値とその反転信号とはそれぞれ信号PA9, PA10 …
と及び反転信号#PA9,#PA10 …として常時Ｎチャネルト
ランジスタ37a, 37b…に入力されている。アドレス信号
は動作クロックφが”１”である期間から出力されてい
るので、動作クロックφが”０”になる時刻においては
既に安定状態になっている。このアドレス信号が安定な
期間、即ちトリガ・φ信号T#φが”１”である期間にお
いてＮチャネルトランジスタ39が導通する。

【００９５】トリガ・φ信号T#φが”０”である期間に
おいては、Ｐチャネルトランジスタ40によってインバー
タ41の入力信号線は”１”にプリチャージされている。
従って、信号#MSK9,信号#MSK10がいずれも”０”であっ
てＮチャネルトランジスタ38a,38b が導通している場
合、アドレスバス１上のアドレス信号A9, A10 …とペー
ジアドレスレジスタ６の値PA9, PA10 …とが完全に一致
していれば、インバータ41の入力信号線のチャージ状態
が維持されて”１”のままになる。

【００９６】また、アドレスバス１上のアドレス信号A
9, A10 …とページアドレスレジスタ６の値PA9, PA10
…との内１ビットでも異なっている場合には、インバー
タ41の入力信号線はディスチャージされて”０”にな
る。

【００９７】信号#MSK9 が”１”であってＮチャネルト
ランジスタ38a が非導通である場合は、アドレス信号A9
とページアドレスレジスタ６の値PA9 との不一致はイン
バータ41の入力信号線のデスチャージに影響を与えな
い。そして、信号#MSK10が”１”であってＮチャネルト
ランジスタ38が非導通である場合は、アドレス信号A10
とページアドレスレジスタ６の値PA10との不一致はイン
バータ41の入力信号線のディスチャージに影響を与えな
い。

【００９８】次に、本第２の実施例の動作について説明
する。なお、一例として、８ビットのデータバスに1M×
４ビットのDRAMを接続する場合と、1M×１ビットのDRAM
を接続する場合とについて説明する。

【００９９】1M×４ビットのDRAM 52 は18ビットのアド
レスに対応しており、これを高速ページモードで使用す
る場合は、行アドレスとしてA17 〜A9を、列アドレスと
してA8〜A0を与える必要がある。列アドレスと行アドレ
スとはマルチプレクスして外部アドレスバス19から出力
されるが、この際アドレスA9とA0とは同一の信号線を使
用して出力される (A1〜も同様) 。これは次のようにし
て行なわれる。

【０１００】信号MPX の設定値として”０”がマルチプ
レクサ55に入力される。その後に行アドレスを出力する
期間信号RAとして”１”が入力されると、それまで出力
されていた列アドレスA0…に代えて行アドレスA9…が出
力される。

【０１０１】またこの場合、行アドレスはA9…であるの
で、第１の比較器88でのアドレスバス１上のアドレス信
号とページアドレスレジスタ６の値との比較は、A9から
上位側のビットを対象とする必要がある。このため、信
号#MSK9 及び信号#MSK10として”０”を第１の比較器88
に与える。これにより、A9から上位側のビットを対象と
したアドレスバス１上のアドレス信号とページアドレス
レジスタ６の値との比較が行なわれる。

【０１０２】次に、８ビットのデータバスに1M×１ビッ
トのDRAM 52 を接続する場合について説明する。1M×１
ビットのDRAM 52 は20ビットのアドレスに対応してお
り、これを高速ページモードで使用する場合は、行アド
レスとしてA19 〜A10 を、列アドレスとしてA9〜A0を与
える必要がある。列アドレスと行アドレスとはマルチプ
レクスして外部アドレスバス19から出力されるが、この
際アドレスA10 とA0とは同一の信号線を使用して出力さ
れる (A1〜も同様) 。これは次のようにして行なわれ
る。

【０１０３】信号MXP の設定値として”１”が端子56か
ら入力されており、マルチプレクサ55に与えられる。そ
の後に行アドレスを出力する期間信号RAとして信号生成
回路15から”１”が入力されると、それまで出力されて
いた列アドレスA0…に代えて行アドレスA10 …が出力さ
れる。

【０１０４】またこの場合、行アドレスはA10 …である
ので、第１の比較器88でのアドレスバス１上のアドレス
信号とページアドレスレジスタ６の値との比較は、アド
レスA10 から上位側のビットを対象とする必要がある。
このため、端子57から信号#MSK9 として”１”が、端子
58から信号#MSK10として”０”がそれぞれ第１の比較器
88に与えられる。これにより、アドレスA9とページアド
レスレジスタ６の値PA9 との一致／不一致は比較結果に
影響を与えることがなくなり、アドレスA10 から上位側
のビットを対象としたアドレスバス１上のアドレス信号
とページアドレスレジスタ６の値との比較が行なわれ
る。

【０１０５】複数のバス幅にこの第２の実施例のDRAM制
御回路を適用することも可能である。そのような例とし
て、1M×４ビットのDRAM 52 を16ビットのバスに接続す
る場合について説明する。この場合は、行アドレスとし
てA18A〜A10 を、列アドレスとしてA9〜A1をそれぞれ与
える必要がある。しかしこれは、８ビットバスで行アド
レスと列アドレスとを１ビットずつシフトしたものなの
で、DRAM 52 と外部アドレスバス19との接続を１ビット
上位側にずらせばよい。

【０１０６】この場合、行アドレスはA10 …であるの
で、第１の比較器88でのアドレスバス１上のアドレス信
号とページアドレスレジスタ６の値との比較はアドレス
A10 から上位側のビットを対象とする必要がある。この
ため、端子57から信号#MSK9 として”１”が、端子58か
ら信号#MSK10として”０”がそれぞれ第１の比較器88に
与えられる。これによって、アドレスA9とページアドレ
スレジスタ６の値PA9 との一致／不一致は比較結果に影
響を与えることがなくなり、アドレスA10 から上位側の
ビットを対象としたアドレスバス１上のアドレス信号と
してページアドレスレジスタ６の値との比較が行なわれ
る。

【０１０７】本第２の実施例で対応可能な異なる容量あ
るいはビット構成のDRAMの種類は限られてはいるが、よ
り多くのDRAMの種類に対応させることが本第２の実施例
を僅かに変更することにより可能である。

【０１０８】

【発明の効果】以上に詳述したように本発明のDRAM制御
回路によれば、DRAMの規格に合わせて設定値レジスタの
設定値を変更することにより、所謂高速ページモードの
状態を維持する時間を変更することが可能になるので、
接続されているDRAMの高速ページモードを有効に利用し
てアクセス速度を向上させることが出来る。

【０１０９】また本発明のDRAM制御回路によれば、異な
る容量あるいはビット構成のDRAMにも所定の信号の簡単
な設定により対応することが可能になる。

【図面の簡単な説明】

【図１】マイクロプロセッサに内蔵された本発明のDRAM
制御回路の構成の第１の実施例を示すブロック図であ
る。

【図２】本発明のDRAM制御回路の第１の実施例の信号生
成回路の動作を示すフローチャートである。

【図３】本発明のDRAM制御回路の第１の実施例の信号生
成回路の動作を示すフローチャートである。

【図４】本発明のDRAM制御回路の第１の実施例の各信号
の状態の時間変化を示すタイミングチャートである。

【図５】マイクロプロセッサに内蔵された本発明のDRAM
制御回路の構成の第２の実施例を示すブロック図であ
る。

【図６】本発明のDRAM制御回路の第２の実施例における
マルチプレクサの構成を示す回路図である。

【図７】本発明のDRAM制御回路の第２の実施例における
大地の比較器の構成を示す回路図である。

【図８】マイクロプロセッサに内蔵された従来のDRAM制
御回路の構成例を示すブロック図である。

【図９】マイクロプロセッサに内蔵されたページモード
を採用した従来のDRAM制御回路の構成例を示すブロック
図である。

【符号の説明】

５(55) マルチプレクサ ６ ページアドレスレジスタ ８(88) 第１の比較器 12 第２のカウンタ 13 設定値レジスタ 14 第２の比較器 15 信号生成回路 16 フリップフロップ 51 CPU 52 DRAM 100 第１のタイマ回路

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成６年４月１４日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００９３

【補正方法】変更

【補正内容】

【００９３】参照符号38a, 38bは信号#MSK9 及び信号#M
SK10が”１”である場合に導通するＮチャネルトランジ
スタを、39はトリガ・φ信号T#φが”１”である場合に
導通するＮチャネルトランジスタを、40はトリガ・φ信
号T#φが”０”である場合に導通するＰチャネルトラン
ジスタをそれぞれ示している。また、参照符号41はイン
バータを、42はインバータ41の出力が”０”である場合
に導通するＰチャネルトランジスタを、45はトリガ・φ
信号T#φが”１”である場合に導通する電気スイッチ
を、43はラッチを、44はラッチ43の値を強制的にクリア
するためのＮチャネルトランジスタをそれぞれ示してい
る。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００９５

【補正方法】変更

【補正内容】

【００９５】トリガ・φ信号T#φが”０”である期間に
おいては、Ｐチャネルトランジスタ40によってインバー
タ41の入力信号線は”１”にプリチャージされている。
従って、信号#MSK9,信号#MSK10がいずれも”１”であっ
てＮチャネルトランジスタ38a,38b が導通している場
合、アドレスバス１上のアドレス信号A9, A10 …とペー
ジアドレスレジスタ６の値PA9, PA10 …とが完全に一致
していれば、インバータ41の入力信号線のチャージ状態
が維持されて”１”のままになる。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００９７

【補正方法】変更

【補正内容】

【００９７】信号#MSK9 が”０”であってＮチャネルト
ランジスタ38a が非導通である場合は、アドレス信号A9
とページアドレスレジスタ６の値PA9 との不一致はイン
バータ41の入力信号線のデスチャージに影響を与えな
い。そして、信号#MSK10が”０”であってＮチャネルト
ランジスタ38が非導通である場合は、アドレス信号A10
とページアドレスレジスタ６の値PA10との不一致はイン
バータ41の入力信号線のディスチャージに影響を与えな
い。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】０１０１

【補正方法】変更

【補正内容】

【０１０１】またこの場合、行アドレスはA9…であるの
で、第１の比較器88でのアドレスバス１上のアドレス信
号とページアドレスレジスタ６の値との比較は、A9から
上位側のビットを対象とする必要がある。このため、信
号#MSK9 及び信号#MSK10として”１”を第１の比較器88
に与える。これにより、A9から上位側のビットを対象と
したアドレスバス１上のアドレス信号とページアドレス
レジスタ６の値との比較が行なわれる。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】０１０４

【補正方法】変更

【補正内容】

【０１０４】またこの場合、行アドレスはA10 …である
ので、第１の比較器88でのアドレスバス１上のアドレス
信号とページアドレスレジスタ６の値との比較は、アド
レスA10 から上位側のビットを対象とする必要がある。
このため、端子57から信号#MSK9 として”０”が、端子
58から信号#MSK10として”１”がそれぞれ第１の比較器
88に与えられる。これにより、アドレスA9とページアド
レスレジスタ６の値PA9 との一致／不一致は比較結果に
影響を与えることがなくなり、アドレスA10 から上位側
のビットを対象としたアドレスバス１上のアドレス信号
とページアドレスレジスタ６の値との比較が行なわれ
る。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】０１０６

【補正方法】変更

【補正内容】

【０１０６】この場合、行アドレスはA10 …であるの
で、第１の比較器88でのアドレスバス１上のアドレス信
号とページアドレスレジスタ６の値との比較はアドレス
A10 から上位側のビットを対象とする必要がある。この
ため、端子57から信号#MSK9 として”０”が、端子58か
ら信号#MSK10として”１”がそれぞれ第１の比較器88に
与えられる。これによって、アドレスA9とページアドレ
スレジスタ６の値PA9 との一致／不一致は比較結果に影
響を与えることがなくなり、アドレスA10 から上位側の
ビットを対象としたアドレスバス１上のアドレス信号と
してページアドレスレジスタ６の値との比較が行なわれ
る。

【手続補正７】

【補正対象書類名】図面

【補正対象項目名】図７

【補正方法】変更

【補正内容】

【図７】

Claims (2)

【特許請求の範囲】
1. 【請求項１】 CPU(51) から出力される時分割多重され
   たアドレス信号を行アドレス信号と列アドレス信号とに
   分離するマルチプレクサ(5又は55) と、 一定の時間間隔でリフレッシュ要求信号を生成するタイ
   マ手段(100) と、 前記CPU(51) から出力されるアドレス信号の内の行アド
   レス信号を保持する第１のレジスタ(6) と、 前記CPU(51) から出力されるアドレス信号の内の行アド
   レスを前記第１のレジスタ(6) に保持されている行アド
   レスと比較する第１の比較手段(8又は88) と、 前記第１の比較手段(8又は88) による比較結果の一致／
   不一致を記憶する記憶手段(16)を有し、 前記記憶手段(16)が前記第１の比較手段(8又は88) によ
   る比較結果の不一致を記憶している場合は、前記CPU(5
   1) から出力されるアクセス要求信号に応じて、前記マ
   ルチプレクサ５を制御して行アドレス信号と有意な行ア
   ドレスストローブ信号とを出力してDRAM(52)に行アドレ
   スを、列アドレス信号と有意な列アドレスストローブ信
   号とを出力して前記DRAM(52)に列アドレスをそれぞれ認
   識させて前記DRAM(52)をアクセスし、 前記記憶手段(16)が前記第１の比較手段(8又は88) によ
   る比較結果の一致を記憶している場合は、前記CPU(51)
   から出力されるアクセス要求信号に応じて、前記マルチ
   プレクサ５を制御して列アドレス信号と有意な列アドレ
   スストローブ信号とを前記DRAM(52)に連続的に与えて列
   アドレスを認識させて前記DRAM(52)を連続的にアクセス
   し、 前記タイマ手段(100) からリフレッシュ要求信号が与え
   られた場合は所定の手順に従って前記DRAM(52)をリフレ
   ッシュする信号生成手段(15)とを備えたＤＲＡＭ制御回
   路において、 前記タイマ手段(100) によるリフレッシュ要求信号の生
   成回数を計数するカウンタ(12)と、 前記DRAM(52)のリフレッシュの最大保留回数を保持する
   第２のレジスタ(13)と、 前記カウンタ(12)のカウント値と前記第２のレジスタ(1
   3)が保持する値とを比較する第２の比較手段(14)とを備
   え、 前記信号生成手段(15)は、前記記憶手段(16)が前記第１
   の比較手段(8又は88)による比較結果の一致を記憶して
   いる場合は、前記第２の比較手段(14)が前記カウンタ(1
   2)のカウント値が前記第２のレジスタ(13)が保持する値
   と一致した時点でのみ所定の手順に従って前記DRAM(52)
   をリフレッシュすべくなしてあることを特徴とするＤＲ
   ＡＭ制御回路。
2. 【請求項２】 マルチプレクサ(55)は、DRAM(52)の構成
   に対応して与えられる信号に従って、CPU(51) から出力
   されるアドレス信号を異なる行アドレスと列アドレスと
   の区切りで分離する手段を、 第１の比較器(88)は、前記DRAM(52)の構成に対応して与
   えられる信号に従って、前記CPU(51) から出力されるア
   ドレス信号の内の行アドレスのみを比較対象とする手段
   をそれぞれ備えたことを特徴とする請求項１に記載のＤ
   ＲＡＭ制御回路。