KR100869984B1 - 반도체 메모리, 메모리 시스템 및 메모리 시스템의 동작방법 - Google Patents

반도체 메모리, 메모리 시스템 및 메모리 시스템의 동작방법 Download PDF

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Abstract

본 발명은 복수의 뱅크를 갖는 반도체 메모리에 있어서, 시스템 측에 부담을 주는 일없이 랜덤 액세스를 용이하게 실시하고, 랜덤 액세스할 때의 데이터 전송 레이트를 향상시키는 것을 과제로 한다.
메모리 시스템은 복수의 뱅크를 갖는 반도체 메모리와, 반도체 메모리를 액세스하는 컨트롤러로 구성된다. 뱅크의 수는 동시에 액세스 동작되는 뱅크의 수보다 많다. 반도체 메모리는 액세스 동작 중인 뱅크와 동일한 뱅크에 대한 액세스 커맨드를 받았을 때에, 실행 중인 액세스 동작이 완료될 때까지 동안 비지 신호를 활성화한다. 컨트롤러는 활성화된 비지 신호를 받고 있는 동안, 다음 액세스 커맨드의 출력을 정지한다. 컨트롤러는 비지 신호를 받음으로써 반도체 메모리에 다음 액세스 커맨드를 출력해야 할지 여부를 판단한다.
Figure R1020060066336
반도체 메모리, 랜덤 액세스, 비지 신호, 액세스 커맨드

Description

반도체 메모리, 메모리 시스템 및 메모리 시스템의 동작 방법{SEMICONDUCTOR MEMORY, MEMORY SYSTEM, AND OPERATION METHOD OF MEMORY SYSTEM}
도 1은 본 발명의 제1 실시형태의 반도체 메모리를 나타내는 블록도.
도 2는 도 1에 도시한 뱅크 제어부의 상세를 나타내는 블록도.
도 3은 도 1에 도시한 어드레스 유지부 및 어드레스 비교부의 상세를 나타내는 블록도.
도 4는 제1 실시형태의 메모리 시스템의 개요를 나타내는 블록도.
도 5는 도 4에 도시한 반도체 메모리 및 컨트롤러의 동작의 개요를 나타내는 타이밍도.
도 6은 제1 실시형태의 메모리 시스템의 동작의 일례를 나타내는 타이밍도.
도 7은 제1 실시형태의 메모리 시스템의 동작의 다른 예를 나타내는 타이밍도.
도 8은 제1 실시형태의 메모리 시스템의 동작의 다른 예를 나타내는 타이밍도.
도 9는 제1 실시형태의 메모리 시스템의 동작의 다른 예를 나타내는 타이밍도.
도 10은 제1 실시형태의 메모리 시스템의 동작의 다른 예를 나타내는 타이밍 도.
도 11은 제1 실시형태의 메모리 시스템의 동작의 다른 예를 나타내는 타이밍 도.
도 12는 제1 실시형태의 메모리 시스템의 동작의 다른 예를 나타내는 타이밍도.
도 13은 본 발명의 제2 실시형태의 반도체 메모리를 나타내는 블록도.
도 14는 도 13에 도시한 뱅크 제어부의 상세를 나타내는 블록도.
도 15는 도 13에 도시한 어드레스 유지부 및 어드레스 비교부의 상세를 나타내는 블록도.
도 16은 제2 실시형태의 메모리 시스템의 동작의 일례를 나타내는 타이밍도.
도 17은 제2 실시형태의 메모리 시스템의 동작의 다른 예를 나타내는 타이밍도.
도 18은 본 발명의 제3 실시형태의 메모리 시스템을 나타내는 블록도.
도 19는 본 발명의 제4 실시형태의 메모리 시스템을 나타내는 블록도.
도 20은 본 발명의 제5 실시형태의 메모리 시스템을 나타내는 블록도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 클록 제어부 12 : 데이터 출력부
14 : 데이터 입력부 16 : 데이터 유지부
18 : 커맨드 입력부 20 : 어드레스 입력부
22, 22A : 뱅크 제어부 24, 24A : 어드레스 유지부
26, 26A : 어드레스 비교부 28 : 비교 결과 출력부
30 : 셀부 AD : 어드레스
BK : 뱅크 BSY : 비지 신호
CCLK : 클록 CLK : 클록
CMD : 액세스 커맨드 CNTL : 컨트롤러
COIN, COIN1 : 일치 신호 DT : 데이터
MCLK : 클록 MEM : 반도체 메모리
본 발명은, 복수의 뱅크를 갖는 반도체 메모리 및 이 반도체 메모리와 컨트롤러를 갖는 메모리 시스템에 관한 것이다.
최근, 휴대 전화 등의 시스템 제품에서는, 취급하는 데이터량이 비약적으로 증가하고 있다. 이에 따라, 시스템 제품에 탑재되는 반도체 메모리의 용량도 증가하여, 높은 데이터 전송 레이트를 갖는 반도체 메모리가 요구되고 있다. 한편, 복수의 뱅크를 갖는 DRAM 등의 반도체 메모리는, 뱅크를 동시에 동작시켜, 뱅크로부터 데이터를 순차 독출함으로써 데이터 전송 레이트를 향상시키고 있다. 1회의 독출 동작 또는 기록 동작을 실행하기 위한 반도체 메모리의 액세스 사이클은, 메모리 코어의 동작 시간에 의존한다. 따라서, 데이터 전송 레이트는 순차 액세스가 계 속되는 경우에 높아지지만, 랜덤 액세스가 빈번하게 발생하는 경우에는, 데이터의 출력이 도중에 끊기기 때문에 낮아진다. 데이터 전송 레이트의 저하를 방지하기 위해서는, 시스템의 개발시에, 순차 액세스가 계속되도록 각 뱅크에 유지하는 데이터를 결정할 필요가 있다. 즉, 종래에는, 데이터 전송 레이트의 저하를 방지하기 위해서, 액세스가 동일한 뱅크에 연속되어 실행되지 않는 고안을, 시스템 측에서 행할 필요가 있었다.
예컨대, 특허문헌 1에는, 액세스 중인 로우 어드레스와, 외부로부터 공급되는 새로운 로우 어드레스를 비교하여, 로우 어드레스가 같은 때에 히트 상태로 하고, 로우 어드레스가 다를 때에 미스 상태로 하는 방법이 기재되어 있다. 이에 따라, 반도체 메모리를 액세스하는 컨트롤러는 DRAM을 캐쉬 메모리와 같이 사용할 수 있다.
<특허문헌 1>
일본 특허 공개 평11-283364호 공보
특허문헌 1의 방법에서는, 랜덤 액세스가 계속되는 경우, 미스 상태가 빈번하게 발생하기 때문에, 데이터 전송 레이트는 저하된다. 데이터 전송 레이트를 향상시키기 위해서는, 시스템 측이 반도체 메모리의 액세스 순서 등을 고안할 필요가 있다.
상술한 바와 같이, 반도체 메모리의 액세스 사이클은, 메모리 코어의 동작 시간에 의존한다. 이 때문에, 랜덤 액세스시의 데이터 전송 레이트는, 클록의 주파 수를 높게 하더라도 향상할 수 없다. 이와 같이, 시스템 측에 부담을 주는 일없이, 랜덤 액세스시의 데이터 전송 레이트를 향상시키는 방법은 제안되어 있지 않다.
본 발명의 목적은, 복수의 뱅크를 갖는 반도체 메모리, 및 이 반도체 메모리와 컨트롤러를 갖는 메모리 시스템에 있어서, 시스템 측에 부담을 주는 일없이, 랜덤 액세스를 용이하게 실시하는 것이다. 또한, 본 발명의 목적은, 시스템 측에 부담을 주는 일없이, 랜덤 액세스할 때의 데이터 전송 레이트를 향상시키는 것이다.
메모리 시스템은, 상호 독립적으로 동작 가능한 복수의 뱅크를 갖는 반도체 메모리와, 이 반도체 메모리를 액세스하는 컨트롤러로 구성된다. 반도체 메모리는, 뱅크의 액세스 동작을 제어하는 뱅크 제어부, 액세스 동작을 실행 중인 뱅크를 나타내는 뱅크 어드레스를 유지하는 어드레스 유지부, 어드레스 비교부 및 비교 결과 출력부를 갖는다. 뱅크의 수는, 뱅크 제어부가 동시에 액세스 가능한 뱅크의 수보다 많다. 어드레스 비교부는, 어드레스 유지부에 유지된 뱅크 어드레스를, 액세스 요구와 함께 외부로부터 공급되는 외부 어드레스에 포함되는 뱅크 어드레스와 비교한다. 비교 결과 출력부는, 어드레스 비교부에 의한 비교 결과가 일치하고 있는 동안, 비지(busy) 신호를 활성화한다. 이에 따라, 반도체 메모리는, 액세스 동작 중인 뱅크와 동일한 뱅크에 대한 액세스 커맨드를 받았을 때에, 실행 중인 액세스 동작이 완료될 때까지의 동안 비지 신호를 활성화한다.
컨트롤러는 액세스 제어부 및 비교 결과 수신부를 갖는다. 액세스 제어부는, 반도체 메모리를 액세스하기 위한 액세스 커맨드, 외부 어드레스 및 기록 데이터를 출력하고, 반도체 메모리로부터의 독출 데이터를 수신한다. 액세스 제어부는 활성화된 비지 신호를 비교 결과 수신부로 받고 있는 동안, 다음 액세스 커맨드, 다음 외부 어드레스 및 다음 기록 데이터의 출력을 정지하여, 독출 데이터의 수신을 정지한다. 즉, 컨트롤러는 활성화된 비지 신호를 받고 있는 동안, 반도체 메모리에 대한 다음 액세스 커맨드의 출력을 정지한다. 컨트롤러는, 비지(busy) 신호에 의한 통지를 받음으로써, 반도체 메모리에 다음 액세스 커맨드를 출력해야 하는지의 여부를 판단할 수 있다. 이 때문에, 반도체 메모리에 기억하는 데이터를 복수의 뱅크에 할당하는 작업을 미리 행할 필요는 없다. 이 결과, 시스템 측에 부담을 끼치는 일없이, 랜덤 액세스를 용이하게 실시할 수 있다. 이 때, 뱅크의 수를, 동시에 액세스 동작되는 뱅크의 수보다 많게 함으로써, 동작하고 있지 않는 뱅크의 수를 늘릴 수 있다. 이에 따라, 랜덤 액세스할 때에, 비지 신호가 활성화될 확률을 내릴 수 있다. 이 결과, 랜덤 액세스할 때시의 데이터 전송 레이트를 향상시킬 수 있다.
이하, 본 발명의 실시형태를 도면을 이용하여 설명한다. 도면 중, 굵은 선으로 나타낸 신호선은 복수 라인으로 구성되어 있다. 또한, 굵은 선이 접속되어 있는 블록의 일부는 복수의 회로로 구성되어 있다. 신호가 전달되는 신호선에는 신호명과 동일한 부호를 사용한다. 도면 중의 이중 동그라미는 외부 단자를 나타내고 있다.
도 1은 본 발명의 제1 실시형태의 반도체 메모리를 나타내고 있다. 반도체 메모리(MEM)는 예컨대, 클록 동기식의 DRAM(예컨대, SDRAM)이다. 메모리(MEM)는 클록 제어부(10), 데이터 출력부(12), 데이터 입력부(14), 데이터 유지부(16), 커맨 드 입력부(18), 어드레스 입력부(20), 뱅크 제어부(22), 어드레스 유지부(24), 어드레스 비교부(26), 비교 결과 출력부(28) 및 128개의 뱅크(BK)(BK0-BK127)를 포함하는 셀부(30)를 갖고 있다. 한편, 메모리(MEM)는 후술하는 컨트롤러(CNTL)와 함께 메모리 시스템을 구성한다.
클록 제어부(10)는 일치 신호(COIN1)가 비활성화되어 있는 동안, 외부 클록(CLK)에 동기하여 내부 클록(MCLK)을 생성하고, 일치 신호(COIN1)가 활성화되어 있는 동안, 내부 클록(MCLK)의 생성을 정지한다. 내부 클록(MCLK)은 데이터 출력부(12), 데이터 입력부(14), 커맨드 입력부(18) 및 어드레스 입력부(20)에 공급되어, 이들 회로를 동작시키기 위해서 사용된다. 외부 클록(CLK)은 뱅크 제어부(22), 어드레스 유지부(24), 어드레스 비교부(26), 비교 결과 출력부(28) 및 셀부(30)에 공급되어, 이들 회로를 동작시키기 위해서 사용된다. 외부 클록(CLK)은 후술하는 도 4에 나타내는 시스템(LSI)의 동작을 제어하는 시스템 클록이다.
데이터 출력부(12)는 데이터 유지부(16)로부터 출력되는 독출 데이터(RDT)를, 내부 클록(MCLK)에 동기하여 데이터 단자(DT)에 출력한다. 데이터 입력부(14)는 데이터 단자(DT)에 공급되는 기록 데이터(WDT)를 내부 클록(MCLK)에 동기하여 받고, 받은 데이터를 데이터 유지부(16)에 출력한다. 데이터 단자(DT)는 독출 데이터(RDT) 및 기록 데이터(WDT)에 공통의 단자이며, 예컨대 8 비트로 구성된다. 데이터 유지부(16)는 셀부(30)로부터 데이터 버스(DB)를 통해 순차로 독출되는 복수 조의 독출 데이터(RDT)를 유지하고, 데이터 버스(DB)를 통해 셀부(30)에 순차로 기록하기 위한 복수 조의 기록 데이터(WDT)를 유지한다.
커맨드 입력부(18)는, 커맨드 단자(CMD)에 공급되는 액세스 커맨드(CMD)를 내부 클록(MCLK)에 동기하여 받고, 받은 액세스 커맨드(CMD)를 뱅크 제어부(22)에 출력한다. 이 실시형태에서는, 독출 커맨드, 기록 커맨드 및 리프레시 커맨드가, 액세스 커맨드(CMD)로서 커맨드 입력부(18)에 공급된다. 어드레스 입력부(20)는, 어드레스 단자(AD)에 공급되는 외부 어드레스(AD)를, 내부 클록(MCLK)에 동기하여 받고, 받은 외부 어드레스(AD)를 뱅크 제어부(22) 및 어드레스 유지부(24)에 출력한다. 외부 어드레스(AD)는 뱅크(BK)를 선택하기 위한 7 비트의 뱅크 어드레스(BA)(상위 어드레스)와, 뱅크(BK) 내의 메모리 셀을 선택하기 위한 어드레스(하위 어드레스)로 구성된다. 각 뱅크(BK) 내의 워드선(WL)을 선택하기 위한 로우 어드레스와, 비트선(BL)을 선택하기 위한 칼럼 어드레스는 하위 어드레스로서 메모리(MEM)에 동시에 공급된다.
뱅크 제어부(22)는 셀부(30)의 뱅크(BK0-127) 중 임의의 4개의 뱅크(BK)를 독립적으로 동시에 액세스하는 기능을 갖는다. 이 때문에, 뱅크 제어부(22)는 상호 독립된 4개의 액세스 제어 신호(ACNT1-4)를 출력한다. 각 액세스 제어 신호(ACNT1-4)는 워드선 제어 신호, 센스 앰프 제어 신호, 칼럼 스위치 제어 신호, 프리차지 제어 신호 등의 뱅크(BK)를 액세스 동작하기 위한 타이밍 신호 및 각 뱅크(BK)의 메모리 셀을 선택하기 위한 어드레스 신호로 구성된다. 액세스 제어 신호(ACNT1-4)의 수는 메모리(MEM)가 액세스 요구를 받고 나서 1회의 액세스 동작의 실행을 완료할 때까지의 기간을 나타내는 클록 사이클수(=4)인 액세스 사이클수와 같다. 뱅크 제어부(22)가 출력하는 액세스 제어 신호(ACNT1-4)의 수를 액세스 사이클수와 같게 함으로써, 뱅크 제어부(22)의 회로 규모를 최소한으로 할 수 있어, 메모리(MEM)의 칩 사이즈를 작게 할 수 있다. 한편, 본 발명에서는, 액세스 제어 신호(ACNT1-4)의 수는 액세스 사이클수 이상이고, 또한 뱅크(BK)의 수보다 적으면 된다.
뱅크 제어부(22)는 커맨드(CMD)와, 뱅크 어드레스(BA)를 포함하는 어드레스(AD)와, 일치 신호(COIN)를 받아, 일치 신호(COIN1), 이어서 액세스 동작이 실행되는 뱅크(BK)를 나타내는 넥스트 뱅크 어드레스(NBA) 및 어드레스 유지부(24)의 동작을 제어하기 위한 제어 신호(CNT)를 출력한다. 일치 신호(COIN1)는 일치 신호(COIN)에 동기하여 출력된다. 뱅크 제어부(22)는 뱅크(BK)의 동작을 제어할 뿐만 아니라, 데이터 출력부(12), 데이터 입력부(14), 데이터 유지부(16) 및 커맨드 입력부(18)의 동작을 제어한다. 뱅크 제어부(22)의 상세한 것은 후술하는 도 2에서 설명한다.
어드레스 유지부(24)는, 액세스 동작(독출 동작, 기록 동작 및 외부 리프레시 요구에 따른 리프레시 동작)을 실행 중인 뱅크(BK)를 나타내는 뱅크 어드레스(BA)를, 최대 4개까지 유지한다. 유지할 수 있는 수는 후술하는 도 3에서 설명하는 것과 같이, 액세스 사이클수(=4)와 같이 설정되고 있다. 이 수는 동시에 액세스 동작을 실행할 수 있는 뱅크(BK)의 수와 같다. 따라서, 액세스 동작을 실행 중인 모든 뱅크 어드레스(BA)를 어드레스 유지부(24)에 의해 유지할 수 있다. 어드레스 유지부(24)는 유지하고 있는 뱅크 어드레스(BA)를 유지 뱅크 어드레스(HBA1-4)로서 출력한다. 어드레스 유지부(24)에 유지할 수 있는 뱅크 어드레스(BA)의 수를 액세스 사이클수와 같게 함으로써, 어드레스 유지부(24)의 회로 규모를 최소한으로 할 수 있어, 메모리(MEM)의 칩 사이즈를 작게 할 수 있다. 한편, 어드레스 유지부(24)에 액세스 사이클의 수를 넘는 뱅크 어드레스(BA)를 유지하더라도 좋다.
어드레스 비교부(26)는, 액세스 커맨드(CMD)와 함께 공급되는 뱅크 어드레스(BA)(= HBA)가, 유지 뱅크 어드레스(HBA1-4) 중 어느 것과 일치할 때에, 일치 신호(COIN)를 활성화한다. 비교 결과 출력부(28)는 일치 신호(COIN)의 활성화에 동기하여 비지 신호(BSY)를 활성화한다. 예컨대, 일치 신호(COIN) 및 비지 신호(BSY)의 활성화 레벨은 저논리 레벨(접지 전압)이며, 일치 신호(COIN) 및 비지 신호(BSY)의 비활성화 레벨은 고논리 레벨(전원 전압)이다.
셀부(30)는 상술한 바와 같이, 128개의 뱅크(BK0-127)를 갖고 있다. 각 뱅크(BK0-127)는 다이내믹 메모리 셀(MC), 메모리 셀(MC)에 접속된 워드선(WL) 및 비트선(BL)을 갖고 있다. 뱅크(BK0-127)는 상호 독립적으로 동작하기 때문에, 워드 드라이버, 센스 앰프, 프리차지 회로 등을 각각 갖고 있다. 각 뱅크(BK0-127)는 스위치부(SW)를 통해, 액세스 제어 신호(ACNT1-4)를 전달하는 제어 신호 버스(CNTB1-4)에 접속되어 있다.
제어 신호 버스(CNTB1-4)의 수는, 액세스 사이클의 수와 같다. 제어 신호 버스(CNTB1-4)의 수를 액세스 사이클의 수와 같게 함으로써, 제어 신호 버스(CNTB1-4)의 배선 영역을 최소한으로 할 수 있어, 메모리(MEM)의 칩 사이즈를 작게 할 수 있다. 한편, 본 발명에서는, 제어 신호 버스(CNTB)의 수는 액세스 사이클의 수 이상이고, 또한 뱅크(BK)의 수보다 적으면 된다. 스위치부(SW)의 동작은 뱅크 제어부(22)에 의해 제어된다. 제어 신호 버스(CNTB1-4)마다, 스위치부(SW) 중 어느 것 인가가 온으로 됨으로써, 4개의 뱅크(BK)가 동시에 액세스 가능하다. 예컨대, 뱅크(BK0, BK127)의 독출 동작과, 뱅크(BK1)의 기록 동작과, 뱅크(BK126)의 리프레시 동작을 동시에 실행할 수 있다.
메모리(MEM)는 후술하는 도 6에 도시한 바와 같이, 독출 커맨드(RD)(액세스 요구)마다, 어드레스(AD)에 의해 선택된 뱅크(BK)로부터 데이터(8 비트)를 독출하여, 독출한 데이터를 데이터 단자(DT)에 1회 출력한다. 또한, 메모리(MEM)는 후술하는 도 9에 나타내는 바와 같이, 기록 커맨드(WR)(액세스 요구)마다, 데이터 단자(DT)에서 기록 데이터(8 비트)를 1회 받고, 받은 기록 데이터(DT)를 어드레스(AD)에 의해 선택된 뱅크(BK)에 기록한다. 이와 같이, 메모리(MEM)는 액세스 요구마다 데이터를 1회 입출력하는 동작 사양으로 설계되기 때문에, SRAM과 같은 인터페이스 사양으로 액세스된다. 이에 따라, 컨트롤러는 메모리(MEM)를 용이하게 랜덤 액세스할 수 있다.
각 뱅크(BK0-127)가 액세스 동작을 실행하기 위한 기간(액세스 사이클)은 상술한 바와 같이, 4 클록 사이클이다. 따라서, 동시에 액세스 동작을 실행하는 뱅크(BK)의 최대수는 "4"이다. 또한, 본 실시형태에서는, 뱅크(BK)의 수는 128개이다. 이 경우, 임의의 뱅크(BK)에 액세스할 수 있는 확률(=랜덤 액세스할 수 있는 확률)은 어느 뱅크(BK)도 액세스 동작을 실행하고 있지 않을 때에 100%(128/128), 하나의 뱅크(BK)가 액세스 동작을 실행하고 있을 때에 99.2%(127/128), 2개의 뱅크(BK)가 액세스 동작을 실행하고 있을 때에 98.4%(126/128), 3개의 뱅크(BK)가 액세스 동작을 실행하고 있을 때에 97.6%(125/128)이다. 따라서, 본 실시형태에서는, 4회의 연속된 액세스 동작을 랜덤 액세스할 수 있는 확률은 이들을 곱셈한 값(95.4%)이 된다.
랜덤 액세스의 확률은 뱅크(BK)의 수를 늘림으로써 올라가고, 뱅크(BK)의 수를 줄임으로써 내려간다. 또, 랜덤 액세스의 확률은 액세스 사이클의 수를 줄임으로써 올라가고, 액세스 사이클의 수를 늘림으로써 내려간다. 액세스 사이클의 수는 클록(CLK)의 주파수가 낮을수록 적어진다. 일반적으로, 복수의 뱅크(BK)를 갖는 반도체 메모리를 랜덤 액세스할 수 있는 확률은, 순열을 나타내는 식(1)에 의해 구할 수 있다. 식 중의 "a"는 액세스 사이클의 수이며, "n"은 뱅크(BK)의 수(단, 2 이상)이다.
nPa/na
도 2는 도 1에 도시한 뱅크 제어부(22)의 상세를 나타내고 있다. 뱅크 제어부(22)는 뱅크 제어 회로(BACNT) 및 4개의 액세스 제어 회로(ACS1-4)를 갖고 있다. 뱅크 제어부(22)는 도시한 것 이외에도, 데이터 출력부(12), 데이터 입력부(14), 데이터 유지부(16) 및 커맨드 입력부(18)의 동작을 제어하는 제어 회로를 갖는다.
뱅크 제어 회로(BACNT)의 뱅크 어드레스 유지 회로(HNBA)는 다음에 액세스 동작을 실행하는 뱅크 어드레스(BA)를 넥스트 뱅크 어드레스(NBA)로서 출력한다. 뱅크 제어 회로(BACNT)는 액세스 요구(CMD, AD)를 받았을 때에, 제어 신호 버스(CNTB1-4)의 어느 것을 사용할지를 선택하여, 선택한 제어 신호 버스(CNTB)에 대 응하는 액세스 제어 회로(ACS)(ACS1-4 중 어느 것)에, 액세스 요구(CMD, AD)와 함께 액세스 시작 신호(STRT)(STRT1-4 중 어느 것)를 출력한다. 액세스 요구를 받은 뱅크(BK)가 액세스 동작 중인 경우(일치 신호(COIN)가 활성화된 경우), 뱅크 제어 회로(BACNT)는 새롭게 받은 액세스 요구 및 어드레스(AD)를 유지 회로(HREQ)에 일시적으로 유지하여, 그 뱅크(BK)의 액세스를 제어하고 있는 액세스 제어 회로(ACS)의 동작 종료 후에 액세스 시작 신호(STRT)를 출력한다. 이에 따라, 액세스 동작의 실행이 보류되는 경우에, 액세스 요구 및 어드레스(AD)를 확실하게 유지할 수 있다. 액세스 제어 회로(ACS)의 동작 종료는 액세스 종료 신호(END1-4)에 의해서 뱅크 제어 회로(BACNT)에 통지된다.
유지 회로(HREQ)는 액세스 요구를, 받은 순으로 일시 유지한다. 이에 따라, 동일한 뱅크(BK)에 대한 복수의 액세스 요구를 연속하여 받은 후, 다른 뱅크(BK)의 액세스 요구를 받았을 때에, 다른 뱅크(BK)의 액세스 동작이 먼저 실행되는 것을 방지할 수 있다. 즉, 메모리(MEM)의 오동작을 방지할 수 있다.
액세스 제어 회로(ACS1-4)는 액세스 시작 신호(STRT1-4)에 응답하여 액세스 제어 신호(ACNT1-4)를 각각 출력하고, 액세스 동작의 완료에 응답하여 액세스 종료 신호(END1-4)를 각각 출력한다. 액세스 제어 회로(ACS1-4)는 상호 독립적으로 동작하고, 또한 서로 중복하여 동작할 수 있다. 액세스 제어 회로(ACS1-4)의 수는 액세스 사이클수와 같다. 액세스 제어 회로(ACS1-4)의 수를 액세스 사이클수와 같게 함으로써, 액세스 제어 회로(ACS1-4)의 회로 규모를 최소한으로 할 수 있어, 메모리(MEM)의 칩 사이즈를 작게 할 수 있다. 한편, 본 발명에서는, 액세스 제어 회 로(ACS)의 수는 액세스 사이클수 이상이고, 또한 뱅크(BK)의 수보다 적으면 된다.
도 3은 도 1에 도시한 어드레스 유지부(24) 및 어드레스 비교부(26)의 상세를 나타내고 있다. 어드레스 유지부(24)는 유지 제어 회로(HCNT) 및 4개의 유지 회로(HOLD)(HOLD1-4)를 갖고 있다. 유지 제어 회로(HCNT)는 뱅크 제어부(22)로부터의 제어 신호(CNT)에 따라서, 뱅크 어드레스(NBA)를 유지하는 유지 회로(HOLD)(HOLD1-4 중 어느 것)를 선택하여, 선택한 유지 회로(HOLD)에 뱅크 어드레스(BA1-4 중 어느 것) 및 셋트 신호(SET)(SET1-4 중 어느 것)를 출력한다.
각 유지 회로(HOLD)는 8 비트로 구성된 레지스터를 갖고 있으며, 하위의 7 비트에 뱅크 어드레스(NBA)를 유지한다. 최상위 비트는 셋트되고 있을 때에 유지하고 있는 뱅크 어드레스(NBA)가 유효함을 나타내고, 리셋되고 있을 때에 유지하고 있는 뱅크 어드레스(NBA)가 무효함을 나타낸다. 각 유지 회로(HOLD)는 셋트 신호(SET)의 활성화에 동기하여 뱅크 어드레스(NBA)를 유지하고, 유지한 뱅크 어드레스(NBA)를 유효하게 하기 위해서 최상위 비트를 셋트한다. 또한, 각 유지 회로(HOLD)는 셋트 신호(SET)의 비활성화에 동기하여, 유지하고 있는 뱅크 어드레스(NBA)를 무효로 하기 위해서 최상위 비트를 리셋한다. 유지 회로(HOLD)는 유지한 뱅크 어드레스(NBA)를 최상위 비트와 함께 유지 뱅크 어드레스(HBA)(HBA1-4 중 어느 것)로서 출력한다.
어드레스 비교부(26)는 4개의 비교기(CMP1-4) 및 OR 회로를 갖고 있다. 비교기(CMP1-4)는 뱅크 어드레스(NBA) 및 대응하는 유지 뱅크 어드레스(HBA)(HBA1-4 중 어느 것)를 받는다. 각 비교기(CMP1-4)는 유지 뱅크 어드레스(HBA)의 최상위 비트 가 셋트되고 있을 때, 유지 뱅크 어드레스(HBA)와 뱅크 어드레스(NBA)를 비교한다. 각 비교기(CMP1-4)는 비교 결과가 일치할 때에, 즉, 액세스 요구된 뱅크(BK)가 액세스 동작 중인 뱅크(BK)와 동일할 때에, 일치 신호(COIN)(COIN01-COIN04 중 어느 것)를 고논리 레벨로 활성화한다. 각 비교기(CMP1-4)는 유지 뱅크 어드레스(HBA)의 최상위 비트가 리셋되고 있을 때, 일치 신호(COIN01-COIN04)를 저논리 레벨로 각각 비활성화한다. OR 회로는 일치 신호(COIN01-COIN04)의 OR 연산을 하여, 연산 결과를 일치 신호(COIN)로서 출력한다.
유지 회로(HOLD)의 수 및 비교기(CMP)의 수는, 액세스 사이클수와 같다. 유지 회로(HOLD)의 수 및 비교기(CMP)의 수를 액세스 사이클와 수와 같게 함으로써, 유지 회로(HOLD) 및 비교기(CMP)의 회로 규모를 최소한으로 할 수 있어, 메모리(MEM)의 칩 사이즈를 작게 할 수 있다. 한편, 본 발명에서는, 유지 회로(HOLD)의 수 및 비교기(CMP)의 수는 액세스 사이클의 수 이상, 또한 뱅크(BK)의 수보다 적으면 된다.
도 4는 제1 실시형태의 메모리 시스템의 개요를 나타내고 있다. 이 실시형태에서는, 메모리 시스템은 실리콘 기판 상에 집적된 시스템 LSI(SOC ; System On Chip)로서 형성되어 있다. SOC는 도 1에 도시한 반도체 메모리(MEM)와, 반도체 메모리(MEM)를 액세스하는 컨트롤러(CNTL)를 갖고 있다. 컨트롤러(CNTL)는 CPU, 클록 제어부(CCNT)(비교 결과 수신부) 및 메모리 제어부(MCNT)(액세스 제어부)를 갖고 있다. CPU는 시스템 전체의 동작을 제어한다. 클록 제어부(CCNT)는 비지 신호(BSY)를 수신하여, 비지 신호(BSY)의 비활성화 중(고논리 레벨)에, 외부 클록(CLK)을 내 부 클록(CCLK)으로서 출력한다. 또한, 클록 제어부(CCNT)는 비지 신호(BSY)의 활성화 중(저논리 레벨)에, 내부 클록(CCLK)의 생성을 정지한다.
메모리 제어부(MCNT)는 내부 클록(CCLK)에 동기하여 동작하고, CPU로부터의 지시에 따라 메모리(MEM)를 액세스하기 위해서, 액세스 커맨드(CMD), 외부 어드레스(AD) 및 기록 데이터(DT)를 출력하고, 메모리(MEM)로부터 독출 데이터(DT)를 수신한다. 내부 클록(CCLK)은 활성화된 비지 신호(BSY)를 클록 제어부(CCNT)에서 받고 있는 동안 생성되지 않는다. 이 기간, 메모리 제어부(MCNT)는 동작하지 않고, 내부 클록(CCLK)이 정지한 시점의 상태를 유지한다. 즉, 메모리 제어부(MCNT)는, 다음 액세스 커맨드(CMD), 다음 외부 어드레스(AD) 및 다음 기록 데이터(DT)의 출력을 정지하여, 독출 데이터(DT)의 수신을 정지한다.
도 5는 도 4에 도시한 메모리(MEM) 및 컨트롤러(CNTL)의 동작의 개요를 나타내고 있다. 컨트롤러(CNTL)는 메모리(MEM)를 액세스할 때에, 0번째의 클록 신호(CLK)의 상승 엣지(제3 타이밍)에 동기하여 어드레스(AD)를 출력한다. 이 때, 액세스 커맨드(CMD)도 출력된다. 메모리(MEM)는 1번째의 클록(CLK)의 상승 엣지에 동기하여 어드레스(AD) 및 액세스 커맨드(CMD)를 수신한다. 메모리(MEM)의 어드레스 비교부(26)(도 3)는 1 클록 사이클(제1 시간) 경과한 후의 2번째의 클록(CLK)의 상승 엣지(제1 타이밍)에 동기하여 유지 뱅크 어드레스(HBA)와 뱅크 어드레스(BA)를 비교한다.
비교 결과가 일치한 경우, 비교 결과 출력부(28)는 3번째 클록(CLK)의 상승 엣지(제2 타이밍)에 동기하여 비지 신호(BSY)를 출력한다. 바꾸어 말하면, 비지 신 호(BSY)는 어드레스(AD)를 수신한 후, 2 클록 후에 출력된다. 컨트롤러(CNTL)는 4번째 클록(CLK)의 상승 엣지(제4 타이밍)에 동기하여 비지 신호(BSY)를 수신한다. 도 5에 도시한 동작을 클록(CLK)에 동기하여 실시함으로써, 메모리(MEM) 및 컨트롤러(CNTL)의 타이밍 설계를 용이하게 할 수 있다. 이에 따라, 메모리 시스템을 확실하게 동작할 수 있기 때문에, 메모리 시스템의 신뢰성을 향상시킬 수 있다.
도 6은 제1 실시형태의 메모리 시스템의 동작의 일례를 나타내고 있다. 이 예에서는, 컨트롤러(CNTL)는, 메모리(MEM)에 독출 커맨드(RD)를 6회 연속하여 공급한다. 최초의 5회는 뱅크(BK0)에 대한 요구이며, 최후의 1회는 뱅크(BK1)에 대한 요구이다. 어드레스(AD)의 파형 중의 숫자는 뱅크(BK)의 번호를 나타내고, 알파벳은 워드선(WL)의 위치를 나타내고 있다. 뱅크(BK0-1)의 사각 틀은 뱅크(BK0-1)의 동작 기간을 나타내고 있다. 한편, 독출 커맨드(RD) 중 어느 것 대신에 리프레시 커맨드가 공급되더라도 좋다. 이 경우, 리프레시 커맨드에 대응하는 리프레시 동작 중(액세스 동작 중), 독출 데이터(DT)가 출력되지 않는 것을 제외하고, 독출 액세스 동작과 동일한 동작을 한다. 리프레시 요구는 후술하는 도 7, 도 8, 도 12에 있어서도 공급되더라도 좋다. 메모리(MEM)는 상술한 바와 같이, 독출 커맨드(RD)(액세스 요구)마다, 뱅크(BK) 중 어느 것을 액세스하여, 뱅크(BK)로부터 독출한 데이터(DT)(8비트)를 컨트롤러(CNTL)에 1회 출력한다.
이 실시형태에서는, 컨트롤러(CNTL)는 액세스 커맨드(CMD)(=RD) 및 대응하는 어드레스(AD)를, 클록(CLK)(CCLK)의 상승 엣지에 동기하여 동시에 출력한다. 메모리(MEM)는 액세스 커맨드(CMD)(=RD) 및 대응하는 어드레스(AD)를 다음 클 록(CLK)(MCLK)의 상승 엣지에 동기하여 수신한다.
우선, 컨트롤러(CNTL)는 최초의 액세스 요구(독출 커맨드(RD) 및 어드레스(AD)(0a))를 출력한다(도 6(a)). 메모리(MEM)는 최초의 독출 커맨드(RD) 및 어드레스(AD)(0a)를 1번째의 클록(CLK)(MCLK)에 동기하여 수신한다(도 6(b)). 도 2에 도시한 뱅크 제어 회로(BACNT)는 뱅크(BK0)가 아이들 상태임을 인식한 후, 예컨대, 액세스 시작 신호(STRT1)를 출력함으로써, 뱅크(BK0)의 독출 액세스 동작을 시작한다(도 6(c)). 아이들 상태는 액세스 시작 신호(STRT)에 대응하는 액세스 종료 신호(END)를 액세스 제어 회로(ACS)로부터 받음으로써 인식된다. 도 3에 도시한 어드레스 유지부(24)는, 뱅크 제어부(22)로부터의 제어 신호(CNT)에 따라서, 예컨대, 유지 회로(HOLD1)에 뱅크 어드레스(BK0)를 유지한다.
뱅크(BK0)는 4번째의 클록 사이클의 하강 엣지에 동기하여 독출 데이터(DT)(0a)의 출력을 시작한다(도 6(d)). 즉, 이 메모리(MEM)에서는, 독출 커맨드(RD)를 받고 나서 독출 데이터(DT)가 출력될 때까지의 클록 사이클수(독출 레이턴시)는 "4"이다. 그리고, 뱅크(BKO)는 5번째의 클록(MCLK)이 상승하기 전에 독출 액세스 동작을 완료한다. 이와 같이, 메모리(MEM)는 1회의 독출 동작을 실행하기 위해서 4 클록 사이클을 필요로 한다. 즉, 메모리(MEM)의 독출 액세스 사이클은 4 클록 사이클이다.
컨트롤러(CNL)는 1번째부터 3번째의 액세스 요구(RD, AD(0b, 0c, 0d))를 순차 출력한다(도 6(e)). 메모리(MEM)는 액세스 요구(RD, AD(0b, 0c, 0d))를 2번째부터 4번째의 클록(MCLK)에 동기하여 순차 수신한다(도 6(f)). 액세스 요구는, 뱅크 제어 회로(BACNT)의 유지 회로(HREQ)에 일시적으로 유지된다. 유지 회로(HREQ)는 각 액세스 요구에 대응하는 액세스 시작 신호(STRT1)가 뱅크 제어 회로(BACNT)로부터 출력될 때까지, 액세스 요구를 유지한다. 도 3에 도시한 어드레스 비교부(26)는 유지 회로(HOLD1)로부터 출력되는 유지 뱅크 어드레스(HBA1)(BK0)와 새롭게 공급된 뱅크 어드레스(BA)(BK0)가 동일함을 검출하여, 일치 신호(COIN)를 활성화한다.
도 1에 도시한 비교 결과 출력부(28)는 일치 신호(COIN)의 활성화를 받아, 3번째 클록(MCLK)의 상승 엣지에 동기하여 비지 신호(BSY)를 저레벨로 활성화한다(도 6(g)). 뱅크 제어 회로(BACNT)는 일치 신호(COIN)의 활성화를 받아, 액세스 동작을 실행 중인 뱅크(BK0)에 대한 액세스 요구를 받았다고 판단한다. 뱅크 제어 회로(BACNT)는, 일치 신호(COIN)에 응답하여 일치 신호(COIN1)를 출력한다.
뱅크 제어 회로(BACNT)는, 액세스 동작을 실행 중인 뱅크(BK)에 대한 다음 액세스 요구를 유지하고 있지 않을 때, 어드레스 유지부(24)에 유지된 뱅크(BK)의 어드레스를 무효로 한다. 예컨대, 무효로 하는 타이밍은 액세스 동작의 실행 기간인 4 클록 사이클의 3번째의 클록(CLK)의 상승 엣지이다. 한편, 뱅크 제어 회로(BACNT)는 액세스 동작을 실행 중인 뱅크(BK)에 대한 새로운 액세스 요구를 유지하고 있을 때, 어드레스 유지부(24)에 유지된 뱅크(BK)의 어드레스를 계속해서 유효하게 한다. 이 예에서는, 뱅크(BK0)에 대한 4개의 독출 커맨드(RD)가 연속하여 공급되기 때문에, 어드레스 유지부(24)에 유지된 뱅크(BK0)의 어드레스는 15번째 클록(CLK)의 상승 엣지까지 무효로 되지 않는다.
컨트롤러(CNTL)는 4번째 클록(CCLK)의 상승 엣지에 동기하여 비지 신호(BSY) 의 활성화를 받는다(도 6(h)). 도 4에 도시한 컨트롤러(CNTL)의 클록 제어부(CCNT)는 비지 신호(BSY)의 활성화에 응답하여, 내부 클록(CCLK)의 생성을 정지한다(도 6(i)). 내부 클록(CCLK)이 정지하고 있는 동안, 컨트롤러(CNTL)의 메모리 제어부(MCNT)의 동작은 홀드된다. 이에 따라, 새로운 커맨드(CMD) 및 새로운 어드레스(AD)의 출력은 정지되어, 5번째의 독출 커맨드(RD) 및 어드레스(AD)(0e)는 계속해서 출력된다(도 6(j)).
한편, 메모리(MEM)에서는, 도 1에 도시한 클록 제어부(10)는 일치 신호(COIN1)의 활성화에 응답하여, 내부 클록(MCLK)의 생성을 정지한다(도 6(k)). 내부 클록(MCLK)이 정지하고 있는 동안, 메모리(MEM)의 데이터 출력부(12), 데이터 입력부(14), 커맨드 입력부(18), 어드레스 입력부(20)의 동작은 홀드된다. 구체적으로는, 데이터 출력부(12)는 독출 데이터(DT)(0a)를 계속해서 출력한다(도 6(l)). 이로써, 후술하는 바와 같이, 컨트롤러(CNTL) 측의 제어가 용이하게 된다. 커맨드 입력부(18) 및 어드레스 입력부(20)는 새로운 커맨드(CMD) 및 새로운 어드레스(AD)의 수신을 정지하고, 이미 수신하고 있는 독출 커맨드(RD) 및 어드레스(AD)(0d)를 계속해서 유지한다(도 6(m)). 새로운 커맨드(CMD), 어드레스(AD)의 수신을 정지함으로써, 메모리(MEM)에 부정한 커맨드(CMD) 및 어드레스(AD)가 공급되는 것을 방지할 수 있어, 메모리(MEM)의 오동작을 방지할 수 있다.
뱅크 제어부(22) 및 뱅크(BK)는 클록(CLK)에 동기하여 동작하기 때문에, 내부 클록(MCLK)이 정지하여도 동작을 계속한다. 어드레스(AD)(0b, 0c)에 대응하는 뱅크(BK0)의 독출 액세스 동작이 완료되고, 어드레스(AD)(0d)에 대응하는 뱅 크(BK0)의 독출 액세스 동작이 실행될 때까지, 어드레스 비교부(26)는 일치 신호(COIN)를 계속해서 활성화한다. 이에 따라, 비교 결과 출력부(28)는 비지 신호(BSY)를 계속해서 활성화한다(도 6(n)).
4번째의 독출 커맨드(RD)에 대응하는 독출 액세스 동작(BK0의 d)이 시작된 후, 뱅크 제어부(22)는 뱅크(BK0)에 대한 미실행의 액세스 동작이 없어졌다고 판단한다. 이 판단에 기초하여, 도 3에 도시한 어드레스 유지부(24)의 유지 제어 회로(HCNT)는 뱅크(BK0)를 나타내는 뱅크 어드레스(BA)를 무효로 한다. 어드레스 비교부(26)는 비교하는 유지 뱅크 어드레스(HBA)가 없어지기 때문에, 일치 신호(COIN)를 비활성화한다. 일치 신호(COIN)의 비활성화에 응답하여, 일치 신호(COIN1)가 비활성화되고, 15번째의 클록(CLK)에 동기하여 비지 신호(BSY)가 고레벨로 비활성화된다(도 6(o)).
컨트롤러(CNTL)는 16번째의 클록(CLK)에 동기하여 비지 신호(BSY)의 비활성화를 받는다(도 6(p)). 도 4에 도시한 클록 제어부(CCNT)는 비지 신호(BSY)의 비활성화에 응답하여, 17번째 이후의 클록(CCLK)의 생성을 재개한다(도 6(q)). 이에 따라, 컨트롤러(CNTL)의 메모리 제어부(MCNT)는 데이터(DT)의 수신 동작을 재개하여, 커맨드(CMD) 및 어드레스(AD)의 출력 동작을 재개한다. 구체적으로는, 메모리 제어부(MCNT)는 독출 데이터(DT)(0a)를 수신하여, 6번째의 독출 커맨드(RD) 및 대응하는 어드레스(AD)(1f)를 출력한다(도 6(r)).
한편, 메모리(MEM)에서는, 클록 제어부(10)는 일치 신호(COIN1)의 비활성화에 응답하여, 내부 클록(MCLK)의 생성을 재개한다(도 6(s)). 이에 따라, 메모 리(MEM)는 커맨드(CMD) 및 어드레스(AD)의 수신 동작과, 데이터(DT)의 출력 동작을 재개한다. 구체적으로는, 메모리(MEM)의 커맨드 입력부(18) 및 어드레스 입력부(20)는 2개의 연속되는 독출 커맨드(RD) 및 어드레스(AD)(0e, 1f)를, 클록(MCLK)에 동기하여 순차 수신한다(도 6(t)).
어드레스(AD)(0e, 1f)가 공급될 때, 액세스 동작을 실행 중인 뱅크(BK)는 존재하지 않기 때문에, 어드레스(HBA, BA)의 비교 결과는 불일치를 나타낸다. 즉, 일치 신호(COIN)가 활성화되지 않는다. 이 때문에, 뱅크 제어부(22)는 뱅크(BK0, BK1)에 대한 독출 동작을 순차 시작한다. 비교 결과가 불일치일 때에, 독출 동작을 곧바로 개시함으로써, 독출 액세스 사이클을 최소한으로 할 수 있다. 메모리(MEM)의 데이터 출력부(12)는 독출 데이터(DT)(0b, 0c, 0d, 0e, 1f)를 18번째에서부터 22번째의 클록(MCLK)에 동기하여 순차 출력한다(도 6(u)).
어드레스 유지부(24)는 독출 커맨드(RD)(0e)에 대응하여 뱅크 제어부(22)로부터 공급되는 제어 신호(CNT)에 따라서, 예컨대, 유지 회로(HOLD1)에 뱅크 어드레스(BK0)를 유지한다. 또한, 어드레스 유지부(24)는 독출 커맨드(RD)(0f)에 대응하여 뱅크 제어부(22)로부터 공급되는 제어 신호(CNT)에 따라서, 예컨대, 유지 회로(HOLD2)에 뱅크 어드레스(BK1)를 유지한다. 뱅크 어드레스가 서로 다르기 때문에, 비지 신호(BSY)는 활성화되지 않는다.
도 6의 파형에서는, 독출 동작은 클록(MCLK)이 도중에 정지했기 때문에 지연하고 있는 것처럼 보인다. 그러나, 모든 독출 데이터(DT)는 독출 커맨드(RD)의 공급에서부터 클록(MCLK)의 4 클록 후(독출 레이턴시="4")에 출력된다.
컨트롤러(CNTL)는 메모리(MEM)로부터의 독출 데이터(DT)를, 17번째에서부터 22번째의 클록(CCLK)에 동기하여 순차적으로 받는다(도 6(v)). 메모리(MEM)는 클록(MCLK)의 정지 중에도 독출 데이터(DT)(0a)를 계속해서 출력한다. 이 때문에, 컨트롤러(CNTL)는 출력을 재개한 클록(CCLK)의 최초의 상승 엣지에 동기하여 독출 데이터(DT)(0a)를 수신할 수 있다. 즉, 컨트롤러(CNTL)는 메모리(MEM) 측의 제어 타이밍에 의존하지 않는 임의의 타이밍에 독출 데이터(DT)를 수신할 수 있다. 이 결과, 컨트롤러(CNTL)의 타이밍 설계를 용이하게 할 수 있다.
컨트롤러(CNTL)에 있어서도, 모든 독출 데이터(DT)는 독출 커맨드(RD)를 공급한 후, 클록(CCLK0)의 5 클록 후에 수신된다. 즉, 클록(MCLK, CCLK)을, 비지 신호(BSY) 및 일치 신호(COIN)에 의해 서로 연계하여 정지, 시작함으로써, 독출 레이턴시를 항상 일정하게 할 수 있다.
도 7은 제1 실시형태의 메모리 시스템의 동작의 다른 예를 나타내고 있다. 이 예에 있어서도, 컨트롤러(CNTL)는 메모리(MEM)에 독출 커맨드(RD)를 6회 연속하여 공급한다. 단, 최초의 2회 및 최후의 1회는 뱅크(BK0)에 대한 요구이며, 다음 3회는 뱅크(BK1-3)에 대한 요구이다. 파형 중의 부호의 의미는 도 6과 같다. 6번째의 클록 사이클까지의 파형은 어드레스(AD)의 값을 제외하고, 도 6과 동일하다. 또한, 7번째의 클록 사이클 이후의 파형은 동작하는 뱅크(BK)의 값 및 수를 제외하고, 도 6의 15번째의 클록 사이클 이후의 파형과 동일하다. 이 예에 있어서도, 클록(MCLK, CCLK)은 비지 신호(BSY)의 활성화 중에 정지한다. 모든 독출 데이터(DT)는 독출 레이턴시="4"로 메모리(MEM)로부터 출력된다.
2번째의 독출 커맨드(RD)에 대응하는 독출 액세스 동작(BK0의 b)이 시작된 후, 뱅크 제어부(22)는 뱅크(BK0)에 대한 미실행의 액세스 동작이 없어졌다고 판단한다. 이 판단에 기초하여, 도 3에 도시한 유지 제어 회로(HCNT)는 뱅크(BK0)를 나타내는 뱅크 어드레스(BA)를 무효로 한다. 그리고, 도 6과 마찬가지로, 일치 신호(COIN, COIN1)가 비활성화되고, 7번째의 클록(CLK)에 동기하여 비지 신호(BSY)가 비활성화된다(도 7(a)).
3번째에서부터 6번째의 독출 커맨드(RD)에 대응하는 뱅크 어드레스(BA)(1, 2, 3, 0)는 전부 다르다(도 7(b)). 바꾸어 말하면, 이후의 동작에서는, 독출 액세스 요구는 독출 동작을 실행 중인 뱅크(BK)에 발생하지 않는다. 따라서, 비지 신호(BSY)는 비활성화 상태로 유지된다(도 7(c)).
뱅크 제어 회로(BACNT)는 유지 회로(HREQ)에 유지된 3-4번째의 액세스 요구(1c, 2d)에 대응하는 액세스 동작을, 뱅크(BK1-2)가 액세스 동작을 실행하고 있지 않음에도 불구하고, 곧바로 시작하지 않고, 뱅크(BK0)의 액세스 동작(d)을 시작한 후에 각각 시작한다. 바꾸어 말하면, 뱅크 제어 회로(BACNT)는 유지 회로(HREQ)에 별도 뱅크(BK)의 액세스 요구 및 어드레스(AD)를 먼저 보존하고 있는 경우, 어드레스(HBA, BA)가 불일치라도, 액세스 요구 및 어드레스(AD)를 유지 회로(HREQ)에 유지하여, 유지하고 있는 액세스 요구의 순으로 액세스 동작을 실행한다. 이에 따라, 독출 데이터(DT)를 독출/커맨드(RD)의 공급 순으로 출력할 수 있어, 메모리(MEM)의 오동작을 방지할 수 있다.
또한, 뱅크 제어 회로(BACNT)는 3-4번째의 액세스 요구(1c, 2d)에 대응하는 액세스 동작을, 동시에 시작하지 않고, 클록 사이클마다 순차 시작한다. 이에 따라, 복수의 뱅크(BK)에 있어서, 워드선(WL)의 활성화를 시작하는 타이밍 및 비트선의 프리차지를 시작하는 타이밍 등이 겹치는 것을 방지할 수 있다. 동작이 동시에 시작되는 회로의 수가 줄기 때문에, 액세스 동작시의 피크 전류를 삭감할 수 있어, 전원 배선 등의 배선 폭을 최소한으로 할 수 있다. 이 결과, 메모리(MEM)의 칩 사이즈의 증가를 방지할 수 있다.
도 8은 제1 실시형태의 메모리 시스템의 동작의 다른 예를 나타내고 있다. 이 예에 있어서도, 컨트롤러(CNTL)는 메모리(MEM)에 독출 커맨드(RD)를 6회 연속하여 공급한다. 단, 이 예에서는, 뱅크(BK0, BK1, BK0, BK2, BK3, BK1)에 대한 액세스 요구가 순차 공급된다. 파형 중의 부호의 의미는 도 6과 동일하다.
이 예에서는, 메모리(MEM)는 뱅크(BK0)의 독출 액세스 동작(a)을 실행하는 중에, 뱅크(BK0)의 독출 커맨드(RD)(0c)를 받는다. 구체적으로는, 액세스 동작을 실행 중인 유지 뱅크 어드레스(HBA1)(BK0)는 새롭게 공급된 뱅크 어드레스(BA)(BK0)에 일치한다. 이에 따라, 비지 신호(BSY)가 활성화된다(도 8(a)).
3번째의 독출 커맨드(RD)에 대응하는 독출 액세스 동작(BK0의 c)의 시작에 의해, 뱅크(BK0)에 있어서, 액세스 동작을 시작하고 있지 않은 독출 커맨드(RD)는 없어진다. 이 때문에, 도 6 및 도 7과 마찬가지로, 비지 신호(BSY)는 비활성화된다(도 8(b)). 한편, 뱅크(BK2-3)의 액세스 동작은 도 7과 마찬가지로, 뱅크 제어 회로(BACNT)의 제어에 의해, 뱅크(BK0)의 액세스 동작(c)이 시작된 후에, 순차 시작된다(도 8(c)). 클록(MCLK, CCLK)은 비지 신호(BSY)의 활성화 중에 정지하지만, 모든 독출 데이터(DT)는 독출 레이턴시="4"로 출력된다.
도 9는 제1 실시형태의 메모리 시스템의 동작의 다른 예를 도시하고 있다. 이 예에서는, 컨트롤러(CNTL)는 메모리(MEM)에 기록 커맨드(WR)를 6회 연속하여 공급한다. 최초의 5회는 뱅크(BK0)에 대한 요구이며, 최후의 1회는 뱅크(BK1)에 대한 요구이다. 파형 중의 부호의 의미는, 도 6과 같다. 한편, 기록(WR) 중 어느 것 대신에 리프레시 커맨드가 공급되더라도 좋다. 후술하는 도 10 내지 도 12에서도 마찬가지이다. 이 경우, 메모리(MEM)는 리프레시 커맨드에 대응하는 리프레시 동작 중(액세스 동작 중)에, 기록 데이터(DT)가 입력되지 않는 것을 제외하고, 기록 액세스 동작과 동일한 동작을 한다. 메모리(MEM)는 상술한 바와 같이, 기록 커맨드(WR)(액세스 요구)마다, 컨트롤러(CNTL)로부터 공급되는 기록 데이터(8 비트)를 1회 받아, 받은 기록 데이터(DT)를 어드레스(AD)에 의해 선택된 뱅크(BK)에 기록한다.
도 9의 동작은, 기록 커맨드(WR)가, 도 6의 독출 커맨드(RD) 대신에 공급되는 것, 기록 데이터(DT)가, 기록 커맨드(WR) 및 기록 어드레스(AD)에 동기하여 메모리(MEM)에 공급되는 것을 제외하고, 도 6과 동일하다. 즉, 모든 기록 액세스 동작은 4 클록 사이클(기록 레이턴시="4")로 실행된다. 이 때문에, 뱅크 제어 회로(BACNT) 및 액세스 제어 회로(ACS)는 데이터(DT)의 입출력 동작을 제외하고, 기록 액세스 동작을 독출 액세스 동작과 동일한 타이밍에 실행한다. 따라서, 클록(MCLK, CCLK)은 5-16번째의 클록 사이클 중에 정지한다.
비지 신호(BSY)는 3번째의 클록(CLK)에 동기하여 활성화되고, 15번째의 클 록(CLK)에 동기하여 비활성화된다. 메모리(MEM)의 데이터 입력부(14)는 클록(MCLK)의 정지에 의해, 새로운 데이터(DT)의 입력 동작을 정지하고, 이미 수신하고 있는 기록 데이터(DT)(0d)를 계속해서 유지한다(도 9(a)). 새로운 데이터(DT)의 수신을 정지함으로써, 메모리(MEM)에 부정한 데이터(DT)가 공급되는 것을 방지할 수 있어, 메모리(MEM)의 오동작을 방지할 수 있다. 커맨드 입력부(18) 및 어드레스 입력부(20)의 동작은 도 6과 동일하다. 컨트롤러(CNTL)의 메모리 제어부(MCNT)는 새로운 커맨드(CMD), 어드레스(AD) 및 기록 데이터(DT)의 출력 동작을 정지한다. 즉, 4번째의 기록 커맨드(WR), 어드레스(AD)(0e) 및 기록 데이터(DT)(0d)는 계속해서 출력된다(도 9(b)).
메모리(MEM)의 커맨드 입력부(18), 어드레스 입력부(20) 및 데이터 입력부(14)는 클록(MCLK)의 재개에 의해, 기록 커맨드(WR), 어드레스(AD) 및 기록 데이터(DT)의 수신 동작을 재개한다(도 9(c)). 컨트롤러(CNTL)의 메모리 제어부(MCNT)는 새로운 커맨드(CMD), 어드레스(AD) 및 기록 데이터(DT)의 출력 동작을 재개한다(도 9(d)).
도 10은 제1 실시형태의 메모리 시스템의 동작의 다른 예를 도시하고 있다. 이 예에 있어서도, 컨트롤러(CNTL)는 메모리(MEM)에 기록 커맨드(WR)를 6회 연속하여 공급한다. 단, 최초의 2회 및 최후의 1회는 뱅크(BK0)에 대한 요구이며, 다음 3회는 뱅크(BK1-3)에 대한 요구이다. 파형 중의 부호의 의미는 도 6과 같다.
도 10의 동작은, 기록 커맨드(WR)가 도 7의 독출 커맨드(RD) 대신에 공급되는 것, 기록 데이터(DT)가 기록 커맨드(WR) 및 기록 어드레스(AD)에 동기하여 메모 리(MEM)에 공급되는 것을 제외하고, 도 7과 같다. 즉, 모든 기록 액세스 동작은 4 클록 사이클(기록 레이턴시="4")로 실행된다. 클록(MCLK, CCLK)은 5-8번째의 클록 사이클 중에 정지한다. 기록 액세스 동작시의 메모리(MEM) 및 컨트롤러(CNTL)의 동작은 도 9와 동일하다.
도 11은 제1 실시형태의 메모리 시스템의 동작의 다른 예를 도시하고 있다. 이 예에 있어서도, 컨트롤러(CNTL)는 메모리(MEM)에 기록 커맨드(WR)를 6회 연속하여 공급한다. 단, 이 예에서는, 뱅크(BK0, BK1, BK0, BK2, BK3, BK1)에 대한 액세스 요구가 순차 공급된다. 파형 중의 부호의 의미는 도 6과 동일하다.
도 11의 동작은, 기록 커맨드(WR)가 도 8의 독출 커맨드(RD) 대신에 공급되는 것, 기록 데이터(DT)가 기록 커맨드(WR) 및 기록 어드레스(AD)에 동기하여 메모리(MEM)에 공급되는 것을 제외하고, 도 8과 같다. 즉, 모든 기록 액세스 동작은 4 클록 사이클(기록 레이턴시="4")로 실행된다. 클록(MCLK, CCLK)은 5-8번째의 클록 사이클 중에 정지한다. 기록 액세스 동작시의 메모리(MEM) 및 컨트롤러(CNTL)의 동작은 도 9와 같다.
도 12는 제1 실시형태의 메모리 시스템의 동작의 다른 예를 도시하고 있다. 이 예에서는, 독출 액세스 요구(RD)와 기록 액세스 요구(WR)가 메모리(MEM)에 공급된다. 데이터 단자(DT)는 입출력 공통이기 때문에, 컨트롤러(CNTL)는 기록 데이터(DT)를 독출 데이터(DT)의 수신 타이밍에 겹치지 않도록 출력할 필요가 있다. 이 때문에, 메모리(MEM)를 동작시키기 위한 신호의 타이밍 사양은 기록 데이터(DT)와 독출 데이터(DT)가 겹치지 않도록 설정되어 있다. 파형 중의 부호의 의미는 도 6과 동일하다.
이 예에서는, 메모리(MEM)는 뱅크(BK3)의 독출 액세스 동작 중에, 9번째의 클록(MCLK)에 동기하여 뱅크(BK3)에 대한 독출 커맨드(RD)를 받는다(도 12(a)). 이에 따라, 비지 신호(BSY)는 10번째의 클록(MCLK)에 동기하여 활성화되고, 14번째의 클록(MCLK)에 동기하여 비활성화된다(도 12(b)). 클록(MCLK, CCLK)은 비지 신호(BSY)의 활성화 중에 정지한다. 모든 독출 액세스 사이클은 4 클록 사이클로 완료된다(독출 레이턴시="4"). 모든 기록 액세스 사이클은 4 클록 사이클로 완료된다(기록 레이턴시="4")?,
이상, 제1의 실시형태에서는, 메모리(MEM)는 128개의 뱅크(BK) 중 4개의 뱅크(BK)를 동시에 액세스하는 기능을 가지며, 액세스 동작 중인 뱅크(BK)에 대한 액세스 요구를 받았을 때에 비지 신호(BSY)를 출력한다. 동작하고 있지 않는 뱅크의 BK 수를 상대적으로 늘림으로써, 랜덤 액세스를 할 때에, 비지 신호가 활성화되는 확률을 내릴 수 있다. 이 결과, 랜덤 액세스시의 데이터 전송 레이트를 향상시킬 수 있다. 또한, 메모리(MEM)를 액세스하는 컨트롤러(CNTL)는 비지 신호(BSY)에 의해 메모리(MEM)의 상태를 파악할 수 있기 때문에, 액세스 동작을 연속하여 실행할 수 있는지 여부의 판단을 하지 않고 메모리(MEM)를 액세스할 수 있다. 따라서, 메모리(MEM)에 기억하는 데이터를 복수의 뱅크로 할당하는 작업을 미리 행할 필요는 없다. 이 결과, 시스템 측에 부담을 끼치는 일없이, 랜덤 액세스를 용이하게 실시할 수 있다.
액세스 제어 회로(ACS1-4), 제어 신호 버스(CNTB1-4), 유지 회로(HOLD1-4) 및 비교기(CMP1-4)의 수를, 액세스 사이클수(=4)와 동일하게 함으로써, 메모리(MEM) 내에 형성되는 회로의 규모 및 레이아웃 영역을 최소한으로 할 수 있어, 메모리(MEM)의 칩 사이즈를 작게 할 수 있다.
도 13은 본 발명의 제2 실시형태를 나타내고 있다. 제1 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 관해서는 상세한 설명을 생략한다. 이 실시형태의 반도체 메모리(MEM)는 예컨대, 클록 동기식의 의사 SRAM이다. 의사 SRAM은 DRAM의 메모리 셀을 가지며, SRAM과 같은 입출력 인터페이스를 갖고 있다. 의사 SRAM은 메모리 셀의 리프레시 동작을 내부에서 자동적으로 실행한다. 의사 SRAM을 액세스하는 컨트롤러 리프레시 동작을 의식하지 않고 의사 SRAM을 액세스할 수 있다. 커맨드 단자(CMD)에 공급되는 액세스 커맨드는 독출 커맨드 및 기록 커맨드이며, 리프레시 커맨드는 존재하지 않는다.
메모리(MEM)는 제1의 실시형태의 메모리(MEM)의 뱅크 제어부(22), 어드레스 유지부(24) 및 어드레스 비교부(26) 대신에 뱅크 제어부(22A), 어드레스 유지부(24A) 및 어드레스 비교부(26A)를 갖고 있다. 또한, 반도체 메모리(MEM)는 리프레시 타이머(32)(내부 액세스 요구 생성부), 리프레시 어드레스 카운터(34), 어드레스 셀렉터(36), 제어 신호 버스(CNTB5) 및 제어 신호 버스(CNTB5)에 접속된 스위치부(SW)를 새롭게 갖고 있다. 그 밖의 구성은 제1의 실시형태와 동일하다.
리프레시 타이머(32)는 리프레시 요구(RREQ)(내부 액세스 요구)를 소정의 주기로 생성한다. 리프레시 어드레스 카운터(34)는 리프레시 요구(RREQ)에 동기하여 리프레시 어드레스(RAD)를 갱신하는 카운터이다. 리프레시 어드레스(RAD)는 리프레 시 동작을 실행하는 메모리 셀(MC)에 접속되는 워드선(WL)을 나타내는 어드레스이다. 어드레스 셀렉터(36)는 뱅크 제어부(22A)의 제어를 받아, 어드레스 단자(AD)를 통해 공급되는 어드레스(AD) 및 리프레시 어드레스(RAD) 중 어느 것을 뱅크 제어부(22A) 및 어드레스 유지부(24A)에 출력한다.
도 14는 도 13에 도시한 뱅크 제어부(22A)의 상세를 나타내고 있다. 뱅크 제어부(22A)는 도 2에 도시한 구성에 더하여, 제어 신호 버스(CNTB5)에 출력하는 액세스 제어 신호(ACNT5)를 생성하기 위한 액세스 제어 회로(ACS5)를 갖고 있다. 뱅크 제어부(22A)의 뱅크 제어 회로(BACNT)는 액세스 커맨드(RD, WR)와 리프레시 요구(RREQ)(리프레시 커맨드)가 경합했을 때에, 우선순위를 결정하는 아비터(ARB)를 갖고 있다. 유지부(HREQ)는 제1 실시형태의 기능에 더하여, 리프레시 요구(RREQ)를 일시적으로 유지하는 기능을 갖고 있다.
뱅크 제어 회로(BACNT)는, 액세스 제어 회로(ACS5)를 동작하기 위한 액세스 시작 신호(STRT5)를 액세스 제어 회로(ACS5)에 출력하고, 액세스 제어 회로(ACS5)로부터 액세스 종료 신호(END5)를 수신한다. 또, 뱅크 제어 회로(BACNT)는 액세스 커맨드(CMD)(RD, WR) 및 리프레시 커맨드(RREQ)를 액세스 커맨드로서 받아, 액세스 제어 회로(ACS1-5)를 통해, 뱅크(BK0-127)의 독출 액세스 동작, 기록 액세스 동작 및 리프레시 동작을 실행한다. 뱅크 제어부(22A)에 있어서의 그 밖의 구성은 제1 실시형태의 뱅크 제어부(22)와 동일하다.
도 15는 도 13에 도시한 어드레스 유지부(24A) 및 어드레스 비교부(26A)의 상세를 나타내고 있다. 어드레스 유지부(24A)는 도 3에 도시한 구성에 더하여, 유 지 뱅크 어드레스(HBA5)를 출력하는 유지 회로(HOLD5)를 갖고 있다. 어드레스 유지부(24A)의 유지 제어 회로(HCNT)는 유지 회로(HOLD5)에 셋트 신호(SET5) 및 뱅크 어드레스(BA5)를 출력한다. 어드레스 유지부(24A)에 있어서의 그 밖의 구성은 제1의 실시형태의 어드레스 유지부(24)와 동일하다.
어드레스 비교부(26A)는 도 3에 도시한 구성에 더하여, 뱅크 어드레스(NBA)를 유지 뱅크 어드레스(HBA5)와 비교하는 비교기(CMP5)를 갖고 있다. 비교기(CMP1-5)의 출력은 OR 연산되어, 일치 신호(COIN)로서 출력된다. 어드레스 비교부(26A)에 있어서의 그 밖의 구성은 제1 실시형태의 어드레스 비교부(26)와 동일하다.
이 실시형태에서는 제1의 실시형태와 마찬가지로, 셀부(30)는 128개의 뱅크(BK0-127)를 갖고 있다. 각 뱅크(BK)의 액세스 사이클은 4 클록 사이클이다. 여기서, 액세스 사이클은 1회의 독출 액세스 동작, 1회의 기록 액세스 동작 또는 1회의 리프레시 동작에 필요한 클록 사이클의 수이다. 리프레시 동작은 1회의 리프레시 요구(RREQ)에 응답하여, 뱅크(BK) 중 어느 것에서 실행된다.
이 실시형태에서는, 제어 신호 버스(CNTB)의 수, 뱅크 제어부(22A)의 액세스 제어 회로(ACS)의 수, 어드레스 유지부(24A)의 유지 회로(HOLD)의 수 및 어드레스 비교부(26A)의 비교기(CMP)의 수는 액세스 사이클의 수에 "1"을 더한 수(=5)와 같다. 즉, 동시에 동작 가능한 뱅크(BK)의 수는 "5"이다. 이에 따라, 뱅크(BK) 중 어느 것에서 리프레시 동작을 실행하고 있는 경우에도, 독출 커맨드(RD) 및 기록 커맨드(WR)를 클록(CLK)에 동기하여 연속하여 수신할 수 있어, 커맨드(RD, WR)에 응답하는 액세스 동작을 4 클록 사이클로 실행할 수 있다(액세스 사이클수=4). 이에 따라, 메모리(MEM)의 회로 규모를 최소한으로 할 수 있어, 메모리(MEM)의 칩 사이즈를 작게 할 수 있다.
한편, 본 발명에서는, 액세스 제어 신호(ACNT1-4)의 수는 액세스 사이클의 수+1 이상이고, 또한 뱅크(BK)의 수보다 적으면 된다. 또한, 1회의 리프레시 요구(RREQ)에 응답하여, n개의 뱅크(BK)에서 리프레시 동작이 시작되는 경우, 동시에 동작 가능한 뱅크(BK)의 수는 "4+n"로 설계할 필요가 있다. 이 경우, 제어 신호 버스(CNTB)의 수, 액세스 제어 회로(ACS)의 수, 유지 회로(HOLD)의 수 및 비교기(CMP)는 각각 "4+n"개 필요하다.
도 16은 제2 실시형태의 메모리 시스템의 동작의 일례를 나타내고 있다. 이 예에서는, 컨트롤러(CNTL)는 메모리(MEM)에 독출 커맨드(RD)를 5회 연속하여 공급한다. 최초의 4회는 뱅크(BK0)에 대한 요구이며, 최후의 1회는 뱅크(BK1)에 대한 요구이다. 또한 뱅크(BK0)에 대한 리프레시 요구(RREQ)가, 최초의 독출 커맨드(RD)가 공급되기 전에 생성되고, 뱅크(BK0)는 최초의 독출 액세스 동작을 하기 전에 리프레시 동작(REF)을 실행한다(도 16(a)). 파형 중의 부호의 의미는 도 6과 같다.
리프레시 동작(REF)이 실행되고 있는 뱅크(BK0)의 뱅크 어드레스(BA)는 어드레스 유지부(24A)에 유지된다. 이 때문에, 최초의 독출 커맨드(RD)의 공급에 응답하여, 비지 신호(BSY)가 출력된다(도 16(b)). 그 후의 메모리(MEM)의 동작은 최초의 독출 데이터(DT)(0b)가 17번째의 클록(MCLK)에 동기하여 출력되는 것을 제외하고, 도 6과 같다. 컨트롤러(CNTL)의 동작은 최초의 독출 커맨드(RD)(0b)가 1번째의 클록(CCLK)에 동기하여 출력되고, 최초의 독출 데이터(DT)(0b)가 18번째의 클 록(CCLK)에 동기하여 수신되는 것을 제외하고, 도 6과 동일하다. 이 때문에, 본 실시형태에서는, 리프레시 동작(REF)을 내부에서 자동적으로 실행함에도 불구하고, 모든 독출 데이터(DT)를, 독출 레이턴시="4"로 출력할 수 있다. 바꾸어 말하면, 컨트롤러(CNTL)는 리프레시 동작을 의식하지 않고 메모리(MEM)를 액세스할 수 있다.
도 17은 제2 실시형태의 메모리 시스템의 동작의 다른 예를 도시하고 있다. 이 예에서는, 컨트롤러(CNTL)는 메모리(MEM)에 기록 커맨드(WR)를 5회 연속하여 공급한다. 최초의 4회는 뱅크(BK0)에 대한 요구이며, 최후의 1회는 뱅크(BK1)에 대한 요구이다. 또한, 뱅크(BK0)에 대한 리프레시 요구(RREQ)가, 최초의 기록 커맨드(WR)가 공급되기 전에 생성되어, 뱅크(BK0)는 최초의 기록 액세스 동작을 하기 전에 리프레시 동작(REF)을 실행한다(도 17(a)). 파형 중의 부호의 의미는, 도 6과 같다.
리프레시 동작 후의 메모리(MEM)의 동작은 최초의 기록 데이터(DT)(0a)가 공급되지 않음을 제외하고, 도 9와 동일하다. 이 때문에, 본 실시형태에서는, 도 16과 마찬가지로, 리프레시 동작(REF)을 내부에서 자동적으로 실행함에도 불구하고, 모든 기록 액세스 동작을, 기록 레이턴시="4"로 실행할 수 있다. 바꾸어 말하면, 컨트롤러(CNTL)는 리프레시 동작을 의식하지 않고 메모리(MEM)를 액세스할 수 있다.
이상, 제2의 실시형태에 있어서도, 상술한 제1의 실시형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시형태에서는, 메모리(MEM)가, 리프레시 동작을 메모리(MEM)의 내부에서 자동적으로 실행하는 기능을 갖는 경우에도, 컨트롤러(CNTL)는 비지 신호(BSY)에 의해, 액세스 동작을 연속하여 실행 가능한지 여부의 판단을 하지 않고 메모리(MEM)를 액세스할 수 있다. 따라서, 시스템 측에 부담을 끼치는 일없이, 랜덤 액세스를 용이하게 실시할 수 있다.
도 18은 본 발명의 제3 실시형태를 나타내고 있다. 제1 및 제2 실시형태에서 설명한 요소와 동일의 요소에 대해서는 동일한 부호를 붙여, 이들에 관해서는 상세한 설명을 생략한다. 이 실시형태에서는, 메모리 시스템은, 시스템 인 패키지(SIP)로서 형성되어 있다. SIP는 제1 실시형태의 반도체 메모리(MEM)와 반도체 메모리(MEM)를 액세스하는 컨트롤러(CNTL)를 갖고 있다. 컨트롤러(CNTL)는 도 4와 동일하다. 한편, 제2 실시형태의 메모리(MEM)를 이용하여 SIP를 구성하더라도 좋다. SIP의 동작은 상술한 도 6 내지 도 12 혹은 도 16 내지 도 17과 동일하다. 이상, 제3 실시형태에 있어서도, 전술한 제1 및 제2의 실시형태와 동일한 효과를 얻을 수 있다.
도 19는 본 발명의 제4의 실시형태를 나타내고 있다. 제1 및 제2의 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태에서는, 메모리 시스템은 프린트 기판(PCB) 상에 반도체 메모리(MEM) 및 컨트롤러(CNTL)를 탑재함으로써 형성되어 있다. 반도체 메모리(MEM) 및 컨트롤러(CNTL)는 제1의 실시형태(도 4)와 같다. 한편, 제2의 실시형태의 메모리(MEM)를 이용하여 PCB를 구성하더라도 좋다. PCB의 동작은, 상술한 도 6 내지 도 12 혹은 도 16 내지 도 17과 같다. 이상, 제4의 실시형태에 있어서도 전술한 제1 및 제2의 실시형태와 동일한 효과를 얻을 수 있다.
도 20은 본 발명의 제5의 실시형태를 나타내고 있다. 제1 및 제2의 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태에서는, 실리콘 기판 상에 집적된 시스템 LSI(SOC)로서 형성되고 있다. SOC는 3개의 반도체 메모리(MEM)와, 반도체 메모리(MEM)를 액세스하는 컨트롤러(CNTL)를 갖고 있다.
메모리(MEM)는 서로 다른 어드레스 공간에 할당되어 있으며, 공통의 커맨드선(CMD), 어드레스선(AD) 및 데이터선(DT)에 접속되어 있다. 컨트롤러(CNTL)는 커맨드(CMD), 어드레스(AD) 및 기록 데이터(DT)를 출력하고, 독출 데이터(DT)를 받는다. 커맨드(CMD)는 메모리(MEM)를 활성화하기 위한 칩 셀렉트 신호를 포함한다. 컨트롤러(CNTL)는 칩 셀렉트 신호를 이용하여, 메모리(MEM) 중 어느 것을 액세스한다.
메모리(MEM)는 제1 또는 제2 실시형태의 메모리(MEM)가 사용된다. 단, 비교 결과 출력부(29)는 비지 신호(BSY)를 활성화할 때에, 저논리 레벨(제1 논리 레벨)로 설정하고, 비지 신호(BSY)를 비활성화할 때에, 고논리 레벨이 아니라, 비지 단자(BSY)를 하이 임피던스 상태(오픈 상태)로 설정한다. 이 때문에, 출력 결과 출력부(29)는 비지 단자(BSY)에 출력이 접속된 트라이-스테이트 출력 버퍼(도시하지 않음)를 갖는다.
메모리(MEM)로부터 각각 출력되는 비지 신호(BSY)는 공통 비지 신호선(BSY)에 출력된다. 공통 비지 신호선(BSY)은 저항(R1)을 통해 전원선(VDD)에 접속되어 있다. 즉, 공통 비지 신호선(BSY)은 풀업되어 있다. 이에 따라, 비지 신호(BSY)가 비활성화되어 있을 때, 공통 비지 신호선(BSY)는 고논리 레벨(제2 논리 레벨)로 설정된다. 저항(R1) 및 전원선(VDD)은 레벨 고정부로서 기능한다.
컨트롤러(CNTL)의 클록 제어부(CCNT)는 공통 비지 신호선(BSY)이 저논리 레벨일 때에 비지 신호(BSY)의 활성화를 인식하여 클록(CCLK)의 생성을 정지한다. 클록 제어부(CCNT)는 공통 비지 신호선(BSY)이 고논리 레벨일 때에 비지 신호(BSY)의 비활성화를 인식하여, CCLK의 생성을 재개한다. 이와 같이, 본 실시형태에서는, 컨트롤러(CNTL)는 1 라인의 공통 비지 신호선(BSY)에 의해, 메모리(MEM)로부터 각각 출력되는 비지 신호(BSY)를 인식할 수 있다.
이상, 제5의 실시형태에 있어서도, 상술한 제1 및 제2의 실시형태와 동일한 효과를 얻을 수 있다. 또한, 메모리 시스템을 복수의 메모리(MEM)로 구성함으로써, 컨트롤러(CNTL)가 메모리(MEM)를 랜덤 액세스할 때에, 비지 신호(BSY)가 활성화될 확률을 내릴 수 있다. 이 결과, 랜덤 액세스시의 데이터 전송 레이트를 향상시킬 수 있다.
한편, 상술한 실시형태에서는, 본 발명을 SDRAM 및 클록 동기식의 의사 SRAM에 적용하는 예에 관해 설명했다. 본 발명은 이러한 실시형태에 한정되는 것은 아니다. 예컨대, 본 발명을 클록 동기식의 SRAM 혹은 NOR형 플래시 메모리에 적용하더라도 좋다.
상술한 제2의 실시형태에서는, 내부 액세스 요구로서, 리프레시 요구(RREQ)를 소정의 주기로 생성하는 예에 관해서 설명했다. 본 발명은 이러한 실시형태에 한정되는 것이 아니다. 예컨대, 메모리(MEM)가, 파워온 중에 불량 메모리 셀(MC)을 자동적으로 구제하는 구제 회로를 갖는 경우, 내부 액세스 요구로서, 구제 동작 사이클을 소정의 주기로 생성하여도 좋다. 구제 회로는, 주기적으로 워드선(WL)을 순차 선택하여, 불량의 메모리 셀(MC)을 구제하기 위한 에러 정정 코드(ECC ; Error Correction Code)를 생성하는 회로와, 에러 정정 코드를 유지하는 메모리 셀(MC)을 갖는다.
상술한 실시형태에서는, 뱅크 어드레스(BA)의 전체 비트(7 비트)를 어드레스 비교부(26, 26a)에 의해 비교하는 예에 관해서 설명했다. 본 발명은 이러한 실시형태에 한정되는 것이 아니다. 예컨대 뱅크 어드레스(BA)의 일부의 비트(예컨대, 하위 6 비트)를 어드레스 비교부(26, 26a)에 의해 비교하더라도 좋다. 이 경우, 비지 신호(BSY)는 이웃의 뱅크(BK)가 액세스 동작을 실행하는 중에도 활성화된다. 이 때, 메모리(MEM)의 랜덤 액세스의 확률은 90.1%가 된다. 이 확률은 64개의 뱅크(BK)를 갖는 경우와 동일하다. 그러나, 메모리 시스템의 데이터 전송 레이트의 사양이, 이 확률일 때에도 만족할 수 있는 경우, 어드레스 유지부(24, 24A), 어드레스 비교부(26, 26A) 및 뱅크 제어부(22, 22A)의 회로 규모를 삭감할 수 있어, 이들 회로에 배선되는 신호선의 수를 삭감할 수 있다. 이 결과, 메모리(MEM)의 사이즈를 작게 할 수 있어, 메모리 시스템의 비용을 삭감할 수 있다.
전술한 제5의 실시형태에서는, 메모리 시스템을 SOC로서 형성하는 예에 관해서 설명했다. 본 발명은 이러한 실시형태에 한정되는 것은 아니다. 예컨대, 메모리 시스템을, 제3의 실시형태에 나타낸 SIP 혹은 제4의 실시형태에 나타낸 PCB로서 형성하더라도 좋다.
상술한 제1 실시형태에서는, 컨트롤러(CNTL)로부터의 액세스 어드레스(AD)의 출력, 메모리(MEM)에 의한 액세스 어드레스(AD)의 수신, 어드레스(HBA, BA)의 비교 동작, 비교 결과의 출력, 컨트롤러(CNTL)에 의한 비교 결과의 수신을, 클록(CLK)에 동기하여 순차 실시하는 예에 관해서 설명했다. 본 발명은 이러한 실시형태에 한정되는 것은 아니다. 예컨대, 이들 동작은, 소정의 지연 시간을 두고 순차 실시되더라도 좋다. 특히, 본 발명을 클록 비동기식의 반도체 메모리에 적용하는 경우에는, 전술한 동작을 지연 시간으로 관리하는 것이 바람직하다.
이상의 실시형태에 있어서 설명한 발명을 정리하여 부기로서 개시한다.
(부기 1)
메모리 셀을 각각 지니고, 상호 독립적으로 동작 가능한 복수의 뱅크와,
상기 뱅크의 액세스 동작을 제어하는 뱅크 제어부와,
액세스 동작을 실행 중인 뱅크를 나타내는 뱅크 어드레스를 유지하는 어드레스 유지부와,
상기 어드레스 유지부에 유지된 뱅크 어드레스를, 액세스 요구와 함께 외부로부터 공급되는 외부 어드레스에 포함되는 뱅크 어드레스와 비교하는 어드레스 비교부와,
상기 어드레스 비교부에 의한 비교 결과가 일치하고 있는 동안, 비지 신호를 활성화하는 비교 결과 출력부를 구비하고,
상기 뱅크의 수는, 상기 뱅크 제어부가 동시에 액세스 가능한 뱅크의 수보다 많은 것을 특징으로 하는 반도체 메모리.
(부기 2)
부기 1에 기재한 반도체 메모리에 있어서,
상기 뱅크 제어부는, 상기 액세스 요구마다, 반도체 메모리의 외부에 데이터를 1회 출력하기 위해서, 또는 반도체 메모리의 외부로부터 데이터를 1회 입력하기 위해서, 상기 뱅크 중 어느 것을 액세스하는 것을 특징으로 하는 반도체 메모리.
(부기 3)
부기 1에 기재한 반도체 메모리에 있어서,
상기 어드레스 유지부는, 상기 외부 어드레스에 대응하는 뱅크가 액세스 동작을 실행하고 있는 동안, 상기 외부 어드레스에 포함되는 뱅크 어드레스를 유지하고,
상기 뱅크 제어부는, 상기 비교 결과가 일치했을 때에, 상기 액세스 요구 및 상기 외부 어드레스를 일시적으로 유지하여, 상기 비교 결과가 일치하지 않을 때에, 상기 외부 어드레스에 대응하는 뱅크의 액세스 동작을 시작하는 것을 특징으로 하는 반도체 메모리.
(부기 4)
부기 3에 기재한 반도체 메모리에 있어서,
상기 뱅크 제어부는, 상기 액세스 요구 및 상기 외부 어드레스를 일시적으로 유지하고 있는 경우, 상기 비교 결과가 일치하지 않을 때에도 새로운 액세스 요구 및 새로운 외부 어드레스를 일시적으로 유지하여, 유지한 액세스 요구의 순으로 액세스 동작을 실행하는 것을 특징으로 하는 반도체 메모리.
(부기 5)
부기 1에 기재한 반도체 메모리에 있어서,
반도체 메모리는, 클록에 동기하여 동작하고,
1회의 액세스 동작은, 소정수의 클록 사이클수인 액세스 사이클수에 대응하는 기간에서 실행되고,
상기 어드레스 유지부는, 상기 액세스 사이클수 이상이며, 상기 뱅크의 수보다 적은 뱅크 어드레스를 유지하는 것을 특징으로 하는 반도체 메모리.
(부기 6)
부기 1에 기재한 반도체 메모리에 있어서,
상기 어드레스 유지부는, 상기 뱅크 어드레스의 적어도 일부를 유지하고,
상기 어드레스 비교부는, 상기 뱅크 어드레스의 적어도 일부와, 상기 외부 어드레스에 포함되는 뱅크 어드레스의 적어도 일부를 비교하는 것을 특징으로 하는 반도체 메모리.
(부기 7)
부기 1에 기재한 반도체 메모리에 있어서,
반도체 메모리는, 클록에 동기하여 동작하고,
1회의 액세스 동작은, 소정수의 클록 사이클수인 액세스 사이클수에 대응하는 기간에서 실행되고,
상기 뱅크 제어부는, 각각이 상기 뱅크 중 어느 것을 독립적으로 액세스하기 위한 복수의 뱅크 액세스 회로를 갖추고,
상기 뱅크 액세스 회로의 수는, 상기 액세스 사이클수 이상이며, 상기 뱅크의 수보다 적은 것을 특징으로 하는 반도체 메모리.
(부기 8)
부기 1에 기재한 반도체 메모리에 있어서,
상기 뱅크를 액세스하기 위한 내부 액세스 요구를 생성하는 내부 액세스 요구 생성부를 갖추고,
반도체 메모리는, 클록에 동기하여 동작하고,
1회의 액세스 동작은, 소정수의 클록 사이클수인 액세스 사이클수에 대응하는 기간에서 실행되고,
상기 뱅크 제어부는, 각각이 상기 뱅크 중 어느 것을 독립적으로 액세스하기 위한 복수의 뱅크 액세스 회로를 갖추고,
상기 뱅크 액세스 회로의 수는, 상기 액세스 사이클수에 1을 더한 수 이상이며, 상기 뱅크의 수보다 적은 것을 특징으로 하는 반도체 메모리.
(부기 9)
부기 7 또는 부기 8에 기재한 반도체 메모리에 있어서,
상기 뱅크 액세스 회로에 대응하여 각각 설치되어, 상기 각 뱅크 액세스 회로로부터 출력되는 액세스 제어 신호를 상기 뱅크에 공급하기 위한 복수의 제어 신호 버스선을 갖추고 있는 것을 특징으로 하는 반도체 메모리.
(부기 10)
부기 1에 기재한 반도체 메모리에 있어서,
상기 어드레스 비교부는, 상기 외부 어드레스가 공급되고 나서 제1 시간 경과 후의 제1 타이밍에 동기하여 비교 동작을 실행하고,
상기 비교 결과 출력부는, 상기 제1 타이밍보다 느린 제2 타이밍에 동기하여 상기 비지 신호를 출력하는 것을 특징으로 하는 반도체 메모리.
(부기 11)
부기 1에 기재한 반도체 메모리에 있어서,
상기 뱅크로부터 독출된 데이터를 외부로 출력하기 위한 데이터 출력부를 갖추고,
상기 뱅크의 어느 것인가가 액세스 동작으로서 독출 동작을 실행하는 중에, 상기 어드레스 비교부에 의한 상기 비교 결과가 일치를 나타낼 때에, 상기 데이터 출력부는, 독출 동작 중인 뱅크로부터 독출된 데이터를 출력하고, 상기 비교 결과가 일치를 나타내고 있는 동안, 독출된 데이터를 계속해서 출력하는 것을 특징으로 하는 반도체 메모리.
(부기 12)
부기 1에 기재한 반도체 메모리에 있어서,
상기 뱅크에 기록하는 데이터를 외부로부터 수신하는 데이터 입력부를 갖추고,
상기 데이터 입력부는, 상기 어드레스 비교부에 의한 상기 비교 결과가 일치를 나타내고 있는 동안, 새로운 데이터의 수신을 정지하는 것을 특징으로 하는 반도체 메모리.
(부기 13)
부기 1에 기재한 반도체 메모리에 있어서,
상기 외부 어드레스를 수신하는 어드레스 입력부를 갖추고,
상기 어드레스 입력부는, 상기 어드레스 비교부에 의한 상기 비교 결과가 일치를 나타내고 있는 동안, 새로운 외부 어드레스의 수신을 정지하는 것을 특징으로 하는 반도체 메모리.
(부기 14)
적어도 하나의 반도체 메모리와, 상기 반도체 메모리의 액세스를 제어하는 액세스 제어부를 갖는 컨트롤러를 구비한 메모리 시스템으로서,
상기 반도체 메모리는,
메모리 셀을 각각 지니며, 상호 독립적으로 동작 가능한 복수의 뱅크와,
상기 뱅크의 액세스 동작을 제어하는 뱅크 제어부와,
액세스 동작을 실행 중인 뱅크를 나타내는 뱅크 어드레스를 유지하는 어드레스 유지부와,
상기 어드레스 유지부에 유지된 뱅크 어드레스를, 액세스 요구와 함께 외부로부터 공급되는 외부 어드레스에 포함되는 뱅크 어드레스와 비교하는 어드레스 비교부와,
상기 어드레스 비교부에 의한 비교 결과가 일치하고 있는 동안, 비지 신호를 활성화하는 비교 결과 출력부를 구비하고,
상기 컨트롤러는,
상기 반도체 메모리를 액세스하기 위한 액세스 커맨드, 상기 외부 어드레스 및 기록 데이터를 출력하고, 상기 반도체 메모리로부터의 독출 데이터를 수신하는 액세스 제어부와,
상기 비지 신호를 수신하는 비교 결과 수신부를 구비하고,
상기 액세스 제어부는, 활성화된 상기 비지 신호를 상기 비교 결과 수신부로 받고 있는 동안, 다음 액세스 커맨드, 다음 외부 어드레스 및 다음 기록 데이터의 출력을 정지하고, 독출 데이터의 수신을 정지하는 것을 특징으로 하는 메모리 시스템.
(부기 15)
부기 14에 기재한 메모리 시스템에 있어서,
상기 어드레스 비교부는, 상기 외부 어드레스가 공급되고 나서 제1 시간 경과한 후의 제1 타이밍에 동기하여 비교 동작을 실행하고,
상기 비교 결과 출력부는, 상기 제1 타이밍보다 느린 제2 타이밍에 동기하여 상기 비지 신호를 출력하고,
상기 액세스 제어부는, 상기 제1 타이밍보다 빠른 제3 타이밍에 동기하여 상기 액세스 커맨드 및 상기 외부 어드레스를 출력하고,
상기 비교 결과 수신부는, 상기 제2 타이밍보다 느린 제4 타이밍에 동기하여 상기 비지 신호를 수신하는 것을 특징으로 하는 메모리 시스템.
(부기 16)
부기 14에 기재한 메모리 시스템에 있어서,
상기 컨트롤러는, 상기 비교 결과 수신부에 의해 활성화된 상기 비지 신호가 수신되고 있는 동안, 상기 액세스 제어부를 동작시키기 위한 내부 클록을 정지하는 것을 특징으로 하는 메모리 시스템.
(부기 17)
부기 14에 기재한 메모리 시스템에 있어서,
상기 컨트롤러는, 서로 다른 어드레스 공간에 할당된 복수의 상기 반도체 메모리를 액세스하고,
상기 반도체 메모리는, 상기 비지 신호를 출력하는 비지 단자를 각각 구비하고,
상기 각 반도체 메모리의 상기 비교 결과 출력부는, 상기 비지 단자의 레벨을, 상기 비지 신호를 활성화할 때에 제1 논리 레벨로 설정하고, 상기 비지 신호를 비활성화할 때에 오픈 상태로 설정하고,
메모리 시스템은,
상기 비지 단자를 상기 컨트롤러의 비교 결과 수신부에 접속하는 공통 신호선과,
상기 공통 신호선에 접속되어, 모든 상기 비지 단자가 오븐 상태일 때에 상기 공통 신호선을 상기 제1 논리 레벨과 역의 레벨의 제2 논리 레벨로 설정하는 레벨 고정부를 구비하는 것을 특징으로 하는 메모리 시스템.
(부기 18)
동시에 동작 가능한 복수의 뱅크를 갖는 반도체 메모리와, 상기 반도체 메모 리의 액세스를 제어하는 액세스 제어부를 갖는 컨트롤러를 구비한 메모리 시스템의 동작 방법으로서,
상기 반도체 메모리는, 액세스 동작 중인 뱅크와 동일한 뱅크에 대한 액세스 커맨드를 받았을 때에, 실행 중인 액세스 동작이 완료될 때까지의 동안 비지 신호를 활성화하고,
상기 컨트롤러는, 활성화된 상기 비지 신호를 받고 있는 동안, 상기 반도체 메모리에 대한 다음 액세스 커맨드의 출력을 정지하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
(부기 19)
부기 18에 기재한 메모리 시스템의 동작 방법에 있어서,
상기 반도체 메모리 및 상기 컨트롤러는, 클록에 동기하여 동작하고,
상기 컨트롤러는, 상기 클록으로부터 생성되는 내부 클록에 동기하여 상기 반도체 메모리를 액세스하여, 상기 비지 신호의 활성화에 응답하여 내부 클록을 정지하고, 상기 비지 신호의 비활성화에 응답하여 상기 내부 클록의 생성을 재개하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
(부기 20)
부기 18에 기재한 메모리 시스템의 동작 방법에 있어서,
상기 반도체 메모리 및 상기 컨트롤러는, 클록에 동기하여 동작하고,
상기 반도체 메모리는, 상기 클록으로부터 생성되는 내부 클록에 동기하여 상기 뱅크를 액세스하여, 상기 비지 신호의 활성화에 응답하여 내부 클록을 정지하 고, 상기 비지 신호의 비활성화에 응답하여 상기 내부 클록의 생성을 재개하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
이상, 본 발명에 관해서 상세히 설명해 왔지만, 상기한 실시형태 및 그 변형예는 발명의 일례에 지나지 않으며, 본 발명은 이것에 한정되는 것은 아니다. 본 발명을 일탈하지 않은 범위에서 변형 가능한 것은 분명하다.
본 발명은, 복수의 뱅크를 갖는 반도체 메모리 및 이 반도체 메모리와 컨트롤러를 갖는 메모리 시스템에 적용 가능하다.
본 발명에서는, 시스템 측에 부담을 끼치는 일없이, 랜덤 액세스를 용이하게 실시할 수 있다. 또한, 시스템 측에 부담을 끼치는 일없이, 랜덤 액세스할 때의 데이터 전송 레이트를 향상시킬 수 있다.

Claims (13)

  1. 메모리 셀을 각각 구비하며, 상호 독립적으로 동작 가능한 복수의 뱅크와,
    상기 뱅크의 액세스 동작을 제어하는 뱅크 제어부와,
    액세스 동작을 실행 중인 뱅크를 나타내는 뱅크 어드레스를 유지하는 어드레스 유지부와,
    상기 어드레스 유지부에 유지된 뱅크 어드레스를, 액세스 요구와 함께 외부로부터 공급되는 외부 어드레스에 포함되는 뱅크 어드레스와 비교하는 어드레스 비교부와,
    상기 어드레스 비교부에 의한 비교 결과가 일치하고 있는 동안, 비지(busy) 신호를 활성화하는 비교 결과 출력부와,
    상기 비교 결과에 기초하여 내부 클록의 출력을 정지하는 클록 제어부와,
    상기 내부 클록에 기초하여 동작하고, 상기 액세스 요구 또는 상기 외부 어드레스를 수신하는 입력부를 구비하며,
    상기 뱅크의 수는, 상기 뱅크 제어부가 동시에 액세스 가능한 뱅크의 수보다 많은 것을 특징으로 하는 반도체 메모리.
  2. 제1항에 있어서,
    상기 뱅크 제어부는, 상기 액세스 요구마다, 반도체 메모리의 외부로 데이터를 1회 출력하기 위해서, 또는 반도체 메모리의 외부로부터 데이터를 1회 입력하기 위해서, 상기 뱅크 중 어느 것을 액세스하는 것을 특징으로 하는 반도체 메모리.
  3. 제1항에 있어서,
    상기 어드레스 유지부는, 상기 외부 어드레스에 대응하는 뱅크가 액세스 동작을 실행하고 있는 동안, 상기 외부 어드레스에 포함되는 뱅크 어드레스를 유지하고,
    상기 뱅크 제어부는, 상기 비교 결과가 일치했을 때에, 상기 액세스 요구 및 상기 외부 어드레스를 일시적으로 유지하고, 상기 비교 결과가 일치하지 않을 때에, 상기 외부 어드레스에 대응하는 뱅크의 액세스 동작을 시작하는 것을 특징으로 하는 반도체 메모리.
  4. 제1항에 있어서,
    반도체 메모리는, 외부 클록에 동기하여 동작하고,
    1회의 액세스 동작은, 소정수의 클록 사이클수인 액세스 사이클수에 대응하는 기간에서 실행되고,
    상기 어드레스 유지부는, 상기 액세스 사이클수 이상이며, 상기 뱅크의 수보다 적은 뱅크 어드레스를 유지하는 것을 특징으로 하는 반도체 메모리.
  5. 제1항에 있어서,
    반도체 메모리는, 외부 클록에 동기하여 동작하고,
    1회의 액세스 동작은, 소정수의 클록 사이클수인 액세스 사이클수에 대응하는 기간에서 실행되고,
    상기 뱅크 제어부는, 각각이 상기 뱅크 중 어느 것을 독립적으로 액세스하기 위한 복수의 뱅크 액세스 회로를 구비하고,
    상기 뱅크 액세스 회로의 수는, 상기 액세스 사이클수 이상이며, 상기 뱅크의 수보다 적은 것을 특징으로 하는 반도체 메모리.
  6. 제1항에 있어서,
    상기 뱅크를 액세스하기 위한 내부 액세스 요구를 생성하는 내부 액세스 요구 생성부를 구비하며,
    반도체 메모리는, 외부 클록에 동기하여 동작하고,
    1회의 액세스 동작은, 소정수의 사이클 클록수인 액세스 사이클수에 대응하는 기간에서 실행되고,
    상기 뱅크 제어부는, 각각이 상기 뱅크 중 어느 것을 독립적으로 액세스하기 위한 복수의 뱅크 액세스 회로를 구비하고,
    상기 뱅크 액세스 회로의 수는, 상기 액세스 사이클수에 1을 더한 수 이상이며, 상기 뱅크의 수보다 적은 것을 특징으로 하는 반도체 메모리.
  7. 제1항에 있어서,
    상기 뱅크로부터 독출된 데이터를 외부로 출력하기 위한 데이터 출력부를 구비하고,
    상기 뱅크 중 어느 것이 액세스 동작으로서 독출 동작을 실행하는 중에, 상기 어드레스 비교부에 의한 상기 비교 결과가 일치를 나타낼 때에, 상기 데이터 출 력부는, 독출 동작 중인 뱅크로부터 독출된 데이터를 출력하고, 상기 비교 결과가 일치를 나타내고 있는 동안, 독출된 데이터를 계속해서 출력하는 것을 특징으로 하는 반도체 메모리.
  8. 제1항에 있어서,
    상기 뱅크에 기록하는 데이터를 외부로부터 수신하는 데이터 입력부를 구비하고,
    상기 데이터 입력부는, 상기 어드레스 비교부에 의한 상기 비교 결과가 일치를 나타내고 있는 동안, 새로운 데이터의 수신을 정지하는 것을 특징으로 하는 반도체 메모리.
  9. 적어도 하나의 반도체 메모리와, 상기 반도체 메모리의 액세스를 제어하는 액세스 제어부를 갖는 컨트롤러를 구비하는 메모리 시스템으로서,
    상기 반도체 메모리는,
    메모리 셀을 각각 지니며, 상호 독립적으로 동작 가능한 복수의 뱅크와,
    상기 뱅크의 액세스 동작을 제어하는 뱅크 제어부와,
    액세스 동작을 실행 중인 뱅크를 나타내는 뱅크 어드레스를 유지하는 어드레스 유지부와,
    상기 어드레스 유지부에 유지된 뱅크 어드레스를, 액세스 요구와 함께 외부로부터 공급되는 외부 어드레스에 포함되는 뱅크 어드레스와 비교하는 어드레스 비교부와,
    상기 어드레스 비교부에 의한 비교 결과가 일치하고 있는 동안, 비지(busy) 신호를 활성화하는 비교 결과 출력부를 구비하고,
    상기 어드레스 비교 결과에 기초하여, 상기 액세스 요구 또는 상기 외부 어드레스를 수신하는 입력부에 공급하는 내부 클록의 출력을 정지시키며,
    상기 컨트롤러는,
    상기 반도체 메모리를 액세스하기 위한 액세스 커맨드, 상기 외부 어드레스 및 기록 데이터를 출력하고, 상기 반도체 메모리로부터의 독출 데이터를 수신하는 액세스 제어부를 구비하고,
    상기 액세스 제어부는, 활성화된 상기 비지 신호를 받고 있는 동안, 다음 액세스 커맨드, 다음 외부 어드레스 및 다음 기록 데이터의 출력을 일시적으로 정지하고, 이미 상기 반도체 메모리에 출력한 액세스 커맨드에 대응하는, 상기 반도체 메모리로부터의 독출 데이터의 수신을 정지하는 것을 특징으로 하는 메모리 시스템.
  10. 삭제
  11. 제1항에 있어서,
    상기 입력부는, 상기 내부 클록에 동기하여 동작하고, 상기 외부 어드레스 및 상기 액세스 요구를 수신하여 상기 뱅크 제어부와 상기 어드레스 유지부에 출력하는 것을 특징으로 하는 반도체 메모리.
  12. 제1항에 있어서,
    상기 내부 클록에 동기하여 동작하고, 상기 뱅크에서 판독된 데이터를 외부에 출력하기 위한 데이터 출력부를 구비하며,
    상기 뱅크 중 어느 하나가 액세스 동작으로서 독출 동작을 실행하고 있는 경우, 상기 내부 클록이 정지하고 있는 동안, 상기 데이터 출력부는, 상기 판독된 데이터를 계속 출력하는 것을 특징으로 하는 반도체 메모리.
  13. 삭제
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