KR20040008709A - 고속 데이터 억세스를 위한 디램 - Google Patents

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Abstract

본 발명은 노멀뱅크 구조를 이용하여 인터리빙 방식으로 데이터를 입출력하는 디램에서, 데이터 액세스 패턴에 상관없이 고속으로 데이터 입출력이 가능한 디램을 제공하기 위한 것으로, 이를 위해 본 발명은 다수의 노멀 뱅크; 상기 노멀 뱅크와 실질적으로 같은 액세스 방식을 가지며, 리드 동작시 선택된 노멀 뱅크와 데이터를 선택적으로 저장하기 위한 적어도 하나의 캐쉬 뱅크; 및 상기 선택된 노멀 뱅크에 대한 연속적인 리드 명령이 있는 경우에 상기 노멀 뱅크와 상기 캐쉬 뱅크에 대한 액세스를 제어하기 위한 제어 수단을 구비하는 디램을 제공한다.

Description

고속 데이터 억세스를 위한 디램{DRAM for high speed Data access}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 노멀뱅크(Multi-bank)를이용하여 고속으로 데이터를 입출력시킬수 있는 다이나믹 랜덤 액서스 메모리(Dynamic Random Access Memory,DRAM 이하 디램이라 함) 장치에 관한 것이다.
근래에 중앙처리장치(CPU)의 동작속도는 디램(DRAM)의 동작속도를 능가할 정도로 현저히 향상되어 왔으며, 그 결과 디램의 동작속도가 중앙처리장치의 동작속도보다 상대적으로 느려 여러가지 문제점이 발생하고 있다. 이러한 문제점을 극복하기 위해 보다 고속으로 데이터를 입출력하기 위한 다양한 구조의 디램이 개발되어 왔다.
먼저, 디램의 억세스 시간은 워드라인(Word line)과 비트라인(Bit line)의 저항성분(Resistance) 및 캐패시턴스 성분(Capacitance)등과 같은 물리적 상수에 의해 크게 영향을 받아 결정되므로 이것을 줄이는 것을 생각해 볼 수 있다. 그러나 단위 셀 어레이(Cell Array)의 사이즈를 줄여 저항성분이나 캐패시턴스 성분등의 물리적상수를 줄이게 되면 억세스타임은 줄게되나 이것은 셀효율(Cell Efficiency)을 낮게 하므로 한계가 있는 방법이다.
한편으로 고속 입출력을 위해 다수개의 뱅크로 구성되고 인터리브 모드(Interleave Mode)로 동작되는 디램, 즉 노멀뱅크 디램이 개발되었다.
인터리브 모드를 사용하는 노멀뱅크 디램이란 일정시간 안에 많은 데이터를 전송하기 위한 뱅크 인터리빙(Bank Interleaving) 방법을 사용되는데, 다수개의 뱅크(Bank) 구조로 분리하여 메모리 컨트롤러(Controller)가 각각의 뱅크에서 연속적으로 데이터를 얻을 수 있게 하는 것이다. 즉, 한 뱅크에서 데이터를 출력하고 재저장하는 순간에도 이웃한 뱅크에서 데이터가 연속적으로 출력되어 외부에서 보면 재저장하는 시간없이 연속적으로 데이터가 출력되는 것으로 보이게 하는 것이다. 따라서 노멀뱅크 디램에서는 각 뱅크가 각각의 로우디코더와 칼럼디코더를 독립적으로 가지며 다른 뱅크와 독립적으로 동작하게 된다.
그러나, 인터리빙 모드의 노멀뱅크 구조의 디램에서도 동일 뱅크에 연속적으로 억세스(Access)가 집중되는 경우에는 고속으로 데이터를 입출력시킬 수 없는 문제점을 가지고 있다. 즉, 입출력되는 데이터의 패턴에 따라 디램의 억세스 속도가 크게 영향을 받게 되는 것이다.
한편 또하나의 방법으로 상대적으로 고속으로 동작하는 에스램(Static RAM) 캐쉬뱅크(Cache)를 디램에 집적하여 캐시 히트(Cache Hit)시에 억세스 시간을 줄이는 구조가 제안되었다.
그러나 에스램 캐쉬뱅크를 집적하여 디램을 제조하게 되면 디램의 전체 면적이 크게 증가하게 된다. 통상 같은 용량의 디램에 비해 에스램은 4배의 면적을 가지기 때문이다. 또한, 데이터 억세시에 캐시 미스가 나면 이전과 같은 방법으로 데이터 입출력이 이루어져, 이 역시 데이터 억세스 패턴에 따라 디램의 억세스 속도가 크게 영향을 받는 문제점을 가지고 있다.
본 발명은 노멀뱅크 구조를 이용하여 인터리빙 방식으로 데이터를 입출력하는 디램에서, 데이터 액세스 패턴에 상관없이 고속으로 데이터 입출력이 가능한 디램을 제공함을 목적으로 한다.
도1은 본 발명의 바람직한 실시예에 따른 디램 장치의 블럭구성도.
도2는 도1의 디램에서 노멀뱅크부 및 캐쉬뱅크부를 나타내는 블럭구성도.
도3은 도1의 디램에서 제어부를 나타내는 블럭구성도.
도4는 도1의 디램에서 각각의 뱅크에 구비되는 센서앰프부를 나타내는 회로도.
도5 내지 도12는 도1에 도시된 디램의 동작을 보여주는 파형도.
도13는 도1에 도시된 디램에 데이터를 고속으로 저장시키기 위해 전원전압을 다중으로 데이터 저장버퍼에 인가하기 위한 회로도.
도14은 도13의 회로도에 의한 데이터 저장시 시뮬레이션 파형도.
도15는 도1에 도시된 디램의 동작을 보여주는 시뮬레이션 파형도.
상기의 목적을 달성하기 위한 본 발명은 다수의 노멀 뱅크; 상기 노멀 뱅크와 실질적으로 같은 액세스 방식을 가지며, 리드 동작시 선택된 노멀 뱅크와 데이터를 선택적으로 저장하기 위한 적어도 하나의 캐쉬 뱅크; 및 상기 선택된 노멀 뱅크에 대한 연속적인 리드 명령이 있는 경우에 상기 노멀 뱅크와 상기 캐쉬 뱅크에 대한 액세스를 제어하기 위한 제어 수단을 구비하는 디램을 제공한다.
또한 본 발명은 다수의 노멀 뱅크; 상기 노멀 뱅크와 실질적으로 같은 액세스 방식을 가지는 제1 및 제2 캐쉬 뱅크; 및 서로 다른 노멀 뱅크에 대한 교번적인 리드 액세스가 있는 경우에는 인터리브 방식으로 해당 데이터를 출력하도록 제어하고, 하나의 노멀 뱅크에 대한 연속적인 리드 액세스가 있는 경우에는 선택된 노멀 뱅크로부터 해당 데이터를 출력 및 상기 제1 또는 제2 캐쉬 뱅크로 이동시키도록 제어하기 위한 제어 수단을 구비하는 디램을 제공한다.
본 발명은 다수의 뱅크를 구비하는 디램에서 데이터를 연속적으로 출력하는 방법에 있어서, 제1 및 제2 뱅크에서 교대로 데이터를 출력하는 인터리브 방식을 사용하여 데이터를 출력하고, 제1 뱅크에서 연속적으로 다수의 데이터를 출력하는 경우에는 상기 제1 뱅크에서 데이터를 외부로 출력하는 동시에 구비된 캐쉬뱅크부로 데이터를 이동시키고, 상기 제1 뱅크에서 데이터를 재출력할 때에는 상기 캐쉬뱅크부에서 데이터를 출력하는 것을 포함하는 디램 구동방법을 제공한다.
본 발명은 노멀뱅크 구조의 디램에서 한 뱅크와 같은 구조를 가지는 캐쉬뱅크를 2개 구비하여 데이터가 동일 뱅크에 연속적으로 억세스 할 경우, 재저장 동작을 하지 않고 다음 데이터를 계속해서 억세스하여, 고속 억세스가 가능한 디램을 제공한다. 이 때 재저장되지 않아 파괴되는 데이터는 억세스시에 구비된 2개의 캐쉬뱅크에 적절히 저장되어서 데이터를 보존하게 된다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도1은 본 발명의 바람직한 실시예에 따른 디램의 블럭구성도이다.
도1을 참조하여 살펴보면, 본 발명에 의한 디램은 다수의 노멀 뱅크(100)와, 노멀 뱅크(100)와 실질적으로 같은 액세스 방식을 가지며, 리드 동작시 선택된 노멀 뱅크(예컨대 Bank0)와 데이터를 선택적으로 저장하기 위한 적어도 하나의 캐쉬 뱅크(200,300)과 및 선택된 노멀 뱅크(예컨대 Bnak0)에 대한 연속적인 리드 명령이 있는 경우에 노멀 뱅크(예컨대 Bank0)와 캐쉬 뱅크(200,300)에 대한 액세스를 제어하기 위한 제어부(400)를 구비한다.
또한, 본 발명은 노멀 뱅크와 실질적으로 같은 액세스 방식을 가지는 2개의 캐쉬뱅크(200,300)를 구비하고, 제어부(400)는 서로 다른 노멀 뱅크에 대한 교번적인 리드 액세스가 있는 경우에는 인터리브 방식으로 해당 데이터를 출력하도록 제어하고, 하나의 노멀 뱅크에 대한 연속적인 리드 액세스가 있는 경우에는 선택된노멀 뱅크로부터 해당 데이터를 출력 및 제1 또는 제2 캐쉬뱅크(200,300)로 이동시키도록 제어한다.
도2는 도1에 도시된 디램에서 노멀뱅크부(100)와 캐쉬뱅크부(600)를 나타내는 블럭구성도이다.
도2를 참조하여 살펴보면, 노멀뱅크부(100)는 어드레스신호에 대응하는 한 뱅크의 단위셀에 데이터를 저장하기 위하여 데이터 래치 및 버퍼역할을 하는 저장버퍼(111,113,15)와, 데이터 출력시에 증폭하여 출력하기 위한 데이터 출력센스앰프(112,114,116)와, 단위셀과 센스앰프등으로 이루져 독립적으로 입출력을 할수 있는 다수개의 뱅크(110 ~ 160)를 구비한다.
또한 캐쉬뱅크부(600)는 노멀뱅크부(100)의 한 뱅크와 같은 구조의 제1, 제2 캐쉬뱅크(200,300)와, 노멀뱅크부(100)로부터 출력되는 데이터를 래치하여 제어부(400)의 제어신호에 따라 제1 캐쉬뱅크(200) 또는 제2 캐쉬뱅크(300)에 전달하기 위한 래치(220,240,260)와, 제1 및 제2 캐쉬뱅크(200,300)로 부터 출력되는 데이터를 증폭하여 노멀뱅크부(100) 또는 외부로 출력하기 위한 데이터 출력센스앰프(210,230,250)를 구비한다. 제1 및 제2 캐쉬뱅크는 뱅크와 같은 데이터 저장용량을 가진다.
또한, 각 뱅크(Bank0 ~ BankN) 또는 캐쉬뱅크(200,300)에 데이터가 저장될 때에 타이밍 동기를 위해, 각종 제어신호(/WE,BA,CA)에 따라 동작하는 멀티플렉서(117,118,119,270,280)가 구비되어 있다.
도3은 도1에 도시된 디램에서 제어부를 나타내는 블럭구성도이다.
도3을 참조하여 살펴보면, 제어부(400)는 어드레스 신호(bank address 및 row address)에 대응되는 데이터가 제1 및 제2 캐시(200,300)에 있는 지를 비교하기 위한 어드레스 비교부(440)와, 어드레스 비교부(440)에서 비교된 결과에 따라 제1 및 제2 캐쉬뱅크(200,300)의 데이터 억세스를 제어하기 위한 신호(CRR,CFR,CFW)를 출력하거나 또는 노멀뱅크부(100)의 억세스를 제어하기 위한 제어신호(BRR,BFR,BFW)를 출력하기 위한 액세스 컨트롤러(450)와, 제어신호(/CS,/WE,/OE)를 입력받아 액세서 컨트롤러(450)를 제어하기 위한 커맨드 디코더(420)를 구비한다.
또한, 어드레스 비교부(440)는 어드레스 신호를 입력받아 다수개의 상기 뱅크중 하나에 대응하는 뱅크어드레스(ba)와, 하나의 뱅크 내의 구비된 다수개의 단위셀중 하나에 대응되는 셀 어드레스(ra)로 구분하여 출력하기 위한 입력부(442)와,뱅크 어드레스(ba) 및 셀 어드레스(ra)를 입력받아 캐쉬뱅크부(600)의 저장된 데이터에 대응하는 뱅크 어드레스 및 셀 어드레스와 비교하기 위한 비교부(441)를 구비한다.
또한, 어드레스비교부(440)는 입력부(442)에서 출력되는 뱅크 어드레스(ba) 및 셀 어드레스(ra)를 클럭(ck)에 동기시켜 비교부(441)로 출력하기 위한 제1 플립플롭(412)와, 제1 플립플롭(412)에서 출력되는 셀 어드레스(ba)를 디코딩하여 비교부(441)로 출력하기 위한 프리디코더(430)와. 프리디코더(430)에서 출력되는 셀 어드레스(ba) 및 제1 플립플롭(412)에서 출력되는 뱅크어드레스(ba)를 클럭(ck)에 동기시켜 출력하기 위한 제2 플립플롭(412)과, 비교부(441)의 출력신호(nexthit/miss)를 래치하여 클럭(ck)에 동기시키 출력시키기 위한 제3 플립플롭(415)을 더 구비한다.
여기서 액세스 컨트롤러(450)는 제3 플립플롭(413)에 출력되는 신호(current hit/miss)를 현클럭에서 노멀뱅크부(100) 및 캐쉬뱅크부(600)를 제어하기 위한 판단 신호로 사용하고, 비교부(441)에서 출력되는 신호(next hit/miss)를 다음 클럭에서 노멀뱅크부(100) 및 캐쉬뱅크부(600)를 제어하기 위한 판단 신호로 사용하고, 제1 플립플롭(412)에서 출력하는 뱅크어드레스(next ba)를 다음 클럭에서의 데이터 억세스를 위한 뱅크어드레스 신호로 사용하고, 제2 플립플롭(413)에서 출력하는 뱅크어드레스 신호(current ba)를 현클럭에서의 데이터 억세스를 위한 뱅크어드레스로 사용한다.
또한 제어부(400)는 액세스 컨트롤러(450)에서 노멀뱅크부(100) 또는 캐시부(600)를 제어하기 위한 데이터 제어신호(CRR,CFR,CFW)와, 제2 플립플롭(412)에서 출력되는 셀 어드레스(ra) 및 뱅크 어드레스(ba)의 출력 타이밍을 맞추기 위한 출력 래치부(460)를 더 구비한다. 출력래치부(460)는 2개의 플립플롭(416,417)로 구성된다.
또한, 제어부(400)는 제어신호(/CS, /WE,/OE..)를 제1 플립플롭(412)의 출력신호와 동기시켜기 위해, 제어신호(/CS, /WE,/OE..)를 래치하여 커맨드 디코더(420)로 출력하기 위한 제4 플립플롭(411)과, 커맨드디코더(420)의 출력신호를 제2 플립플롭(413)의 출력신호와 동기시켜기 위해, 커맨드디코더(420)의 출력신호를 래치하여 액세스 컨트롤러(450)로 출력하기 위한 제5 플립플롭(414)을 더 구비한다.
도4는 도1에 도시된 디램에서 각각의 뱅크에 구비되는 센서앰프부를 나타내는 회로도이다.
도4를 참조하여 살펴보면, 센스앰프부는 셀어레이(500)를 구성하는 다수의 단위셀중 하나의 단위셀에 연결된 비트라인(BL,/BL)에 인가된 신호를 센싱하여 증폭하기 위한 센스앰프(520)와, 센스앰프(520)와 셀어레이(500)를 단락 또는 절연시키며 비트라인(BL,/BL)을 프리차지 시키기 위한 프리차지부(510)와, 센스앰프(520)를 통해 셀어레이(500)의 단위셀로 데이터를 저장하기 위한 데이터 패스를 제공하는 데이터 입력부(530)와, 센스앰프(520)를 통해 증폭된 신호를 출력하기 위한 데이터 출력부(540)를 구비한다.
도5 내지 도12는 도1에 도시된 디램의 동작을 보여주는 파형도이다. 이하 도1 내지 도12를 참조하여 본 발명에 대한 동작을 설명한다.
본 발명에서 제시하는 디램은 노멀 뱅크 구조이므로 연속된 억세스가 서로 다른 뱅크에 대한 것이라면 2-way 인터리빙(Interleaving) 동작에 의해서 한 뱅크에서 데이터가 출력되고 재저장하며, 재저장 타이밍에는 바로 다른 뱅크에서 데이터가 연속적으로 출력된다. 따라서 종래의 일반 디램에 비해 인터리빙 동작을 하는 디램의 억세스 시간은 종래의 억세스 시간(tRC)의 반이 된다.
도5은 뱅크를 달리하여 데이터를 억세스할 때 인터리빙 동작을 하지 않을 때의 데이터 출력에 관한 디램의 동작파형도이며, 도6은 뱅크를 달리하여 데이터를 억세스할 때 인터리빙 동작을 했을 때의 데이터 출력에 관한 디램의 동작파형도이다.
도5를 참조하여 일반적인 디램의 동작을 살펴보면, 제1 리드 명령어(RD0)가 입력되면 제1 어드레스(AD0)에 해당하는 제1 데이터(D0)가 제1 뱅크에서 출력되고, 이어서 제2 리드 명령어(RD1)가 입력되면 제2 어드레스(AD1)에 해당하는 제2 데이터(D1)가 역시 제1 뱅크에서 출력한다. 이 때 데이터출력에 소요되는 시간은 출력하는 시간과 재저장하는 시간을 포함하여 'tRR'임을 알수 있다. 여기서 tRR은 일반적인 디램에서의 데이터 출력에 소요되는 시간을 나타낸다.
이어서 도6을 참조하여 인터리빙 동작시 디램의 동작을 살펴보면, 제1 리드명령어(RD0)가 입력되면 제1 어드레스(AD0)에 해당하는 제1 데이터(D0)가 제1 뱅크에서 출력되고, 이어서 제2 리드명령어(RD1)가 입력되면 제2 어드레스(AD1)에 해당하는 제2 데이터(D1)가 제2 뱅크에서 출력된다. 계속해서 제3 리드명령어(RD2)가 입력되면 제3 어드레스(AD2)에 해당하는 제3 데이터(D2)가 다시 제1 뱅크에서 출력된다. 여기서는 제1 데이터(D0)가 출력되고 바로 제2 데이터(D1) 및 제3 데이터(dat2)가 연속해서 출력되기 때문에 데이터 출력에 소요되는 시간은 0.5tRR이다. 이는 한 뱅크에서 재저장하는 시간동안 다른 뱅크에서 계속해서 데이터가 출력되기 때문이다. 이와 같이 뱅크를 번갈아 가며 데이터를 출력할 때에는 인터리빙 모드로 동작을 하여 데이터 출력에 소요되는 시간은 0.5tRR이 되도록 한다.
그러나 전술한 바와 같이 데이터 억세스 패턴이 한 뱅크만을 계속해서 억세스 할 때에는 인터리빙 동작시라도 도5에서처럼 데이터 출력시간은 tRR일 수 밖에 없다.
본 발명에서는 이에 대해 연속된 억세스가 동일 뱅크에 대한 것 일 때에도 억세스 타임을 '1/2 tRR' 이하로 유지하기 위해서 노멀뱅크부의 한 뱅크와 같은 구조를 가지는 캐쉬뱅크를 2개 구비하고, 데이터를 빠르게 출력하기 위한 명령어인 마이크로 코어 오퍼레이션(Micro Core Operation)을 제안한다.
일반적인 디램에서 리드 명렁어에 대한 동작은 워드라인 액티베이션(Word Line Activation) -> 차지 쉐어링(Charge Sharing) -> 센싱(Sensing) -> 재저장(Restoring) -> 프리차지(Pre-charging)로 이루어 진다.
본 발명에서 제안하는 마이크로 코어 오퍼레이션은 워드 액티베이션(Word Line Activation) -> 차지쉐어링(Charge Sharing) -> 센싱(Sensing) -> 프리차지(Pre-charging)동작으로 구성되는 고속리드 명령어(fast Read, 이하 tFR로 표기)와, 워드라인액티베이션(Word Line Activation) -> 저장(Restoring) -> 프리차지(Pre-charging)로 구성되는 고속저장 명령어(fast Write, 이하 tFW로 표기)로 이루어진다.
먼저 리드명령어 및 어드레스가 입력되면 이에 해당되는 데이터는 고속리드 명령어(tFR)의 동작에 의해 데이터가 출력된다. 고속리드 명령어(tFR)는 데이터를 재저장하지 않으므로 비트라인은 차지 쉐어링 상태를 유지하며 센스앰프만 동작하면 되므로 연속해서 데이터를 읽어낼 수 있다. 즉, 재저장하는 시간이 없기 때문에 인터리빙모드에서의 데이터출력 시간인 '0.5tRR' 시간안에 데이터를 출력시킬 수 있다.
이 때 한번 읽은 데이터가 셀에 재저장되지 않아 데이터가 파괴되는데, 이데이터는 읽은 순간에 고속저장명령어(tFW)의 동작에 의해 구비된 캐쉬뱅크에 저장되어 데이터를 보존시킨다.
한편 데이터를 저장하는데는 읽는데 보다 통상 많은 시간이 필요하기 때문에 고속리드명령어(tFR) 보다는 고속저장명령어(tFW)가 많은 시간이 필요하다. 따라서 본 발명에 의해 디램에서는 설계시 tFR <= tFW <= 1/2 tRR 의 조건이 만족되도록 구성한다.
도7은 본 발명에 의해 전술한 고속리드명령어 및 고속저장명령어를 사용하여 데이터를 연속적으로 한 뱅크에 출력할 때의 동작파형도이다.
도7을 참조하여 살펴보면, 제1 리드 명령어(RD0)가 입력되면 제1 셀어드레스(AD0)에 해당하는 제1 데이터(D0)가 제1 뱅크에서 출력되는데, 이 때에는 고속리드명령어(tFR)에 따라 재저장없이 데이터(D0)를 출력시키고, 한편으로는 그 데이터(D0)는 고속저장명령어(tFW) 동작에 따라 구비된 캐쉬뱅크로 이동(move)되어 저장된다. 여기서 셀어드레스(AD0 ~ AD11)는 한 뱅크내의 어드레스를 말한다.
이어서 입력된 제2 리드 명령어(RD1)에 따라 해당되는 제2 셀어드레스(AD1)에 해당하는 제2 데이터(D1)를 출력시킨다. 이 때에는 계속해서 데이터를 출력시킬 필요가 없기 때문에 이전의 리드명령어 동작에 따라 재저장 동작을 한다. 여기서 MAX(tFW,0.5*tRR)는 고속저장명령어(tFW)에 대한 동작시간은 0.5tRR 보다 작은 값이 되도록 한다는 것을 나타낸다.
도8은 제1 뱅크에서 데이터를 연속해서 출력한 다음 같은 데이터를 다시 연속해서 출력하기 위해 캐쉬뱅크에서 데이터를 출력할 때의 동작파형도인데, 연속한데이터가 같은 캐쉬뱅크에 있을 때의 동작을 보여준다.
도8을 참조하여 살펴보면, 제1 리드 명령어(RD0)가 입력되면 제1 셀어드레스(AD0)에 해당하는 제1 데이터(D0)가 제1 캐쉬뱅크에서 출력된다. 여기서 제어부4(00)는 제1 셀어드레스(AD0)를 입력받아, 캐쉬뱅크 히트 또는 미스를 판단하여 제1 캐쉬뱅크를 제어하고, 이로 인해 제1 데이터(D0)는 제1 캐쉬뱅크에서 출력하게 되고, 이어서 제2 리드명령어(RD1)에 의해 제2 셀어드레스(AD1)에 해당되는 제2 데이터(D1)역시 제1 캐쉬뱅크에서 출력된다.
이 때, 출력된 제1 데이터(D0)에 이어 계속해서 입력되는 제2 리드명령어(RD1)에 의해 제2 셀어드레스(AD1)에 해당되는 제2 데이터(D1) 역시 제1 캐쉬뱅크에 있는 경우(제1 캐쉬뱅크에서 연속해서 히트가 되었을 때)에는 앞에서 출력한 제1 데이터(D0)를 재저장할 수 있는 시간이 없기 때문에 제1 데이터(D0)가 출력됨과 동시에 전술한 고속저장명령어(tFW) 동작에 의해 원래 저장되어 있던 제1 뱅크로 제1 데이터를 재이동(move back)시키고, 이어서 제2 데이터(D1)를 출력한다. 제2 데이터는 정상적인 재저장을 할 수 있다. 따라서 제1 캐쉬뱅크에서 연속해서 데이터가 출력될 때에도 '0.5tRR' 시간안에 데이터를 출력시킬 수 있는 것이다.
상기와 같은 동작하기 위해서 도3에 도시된 제어부(400)의 비교부(440)에서는 다음동작에 관한 어드레스(next ba,next ra)를 입력받으며, 현재의 어드레스에 대한 히트와 미스 판단(current hit/miss) 및 다음 어드레스의 히트와 미스 판단(next hit/miss)을 동시에 진행하여 컨트롤러(450)로 출력하고 컨트롤러(450)에서는 뱅크에 대한 제어신호(BRR,BFR,BRW)와 캐쉬뱅크에 대한제어신호(CRR,CFR,CFW)를 각 명령어에 대한 동작시 동시에 캐쉬뱅크부(600)로 및 노멀뱅크부(100)로 출력하게 된다.
도9는 한 뱅크에서 연속된 데이터를 억세할 경우, 하나의 데이터는 뱅크에 하나의 데이터는 캐쉬뱅크에서 출력할 때, 뱅크와 캐쉬뱅크간의 인터리빙을 보여주는 동작파형도이다.
도9를 참조하여 살펴보면, 제1 리드 명령어(RD0)가 입력되면 제1 셀어드레스(AD0)에 해당하는 제1 데이터(D0)가 제1 뱅크에서 출력된다. 이어서 제2 리드명령어(RD1)가 입력되면 제2 셀어드레스(AD1)에 해당되는 데이터(D1)은 제1 캐쉬뱅크에서 출력된다. 이 때에는 고속리드명령어(tFR) 및 고속저장명령어(tFW)로 동작할 필요없이 각각 재저장 동작을 하여도 외부에서는 데이터가 0.5tRR 시간에 연속해서 출력되는 것으로 보인다.
도10은 연속된 네번의 억세스가 한 뱅크에서 일어나고, 이어서 다시 같은 뱅크에 네번의 연속된 억세스가 일어 날 때의 동작파형도이다. 여기서 제1 리드명령어 내지 제8 리드명령어(RD0 ~ RD7)는 모두 한 뱅크에 대한 억세스 명령어이다.
도10을 참조하여 살펴보면, 제1 리드 명령어(RD0)가 입력되면 제1 셀어드레스(AD0)에 해당하는 제1 데이터(D0)가 고속리드명령어(tFR)에 따라 제1 뱅크에서 출력되고, 이와 동시에 고속저장명령어(tRW)에 따라 제1 캐쉬뱅크로 제1 데이터(D0)가 이동(move)한다. 이어서 제2 리드명령어(RD0), 제3 리드명령어(RD1)에 따른 제2 및 제3 데이터(D1,D2)가 고속리드명령어(tFR) 동작에 따라 출력되고, 이와 동시에 제2 및 제3 데이터(D1,D2)는 고속저장명령어(tFW)에 따라 제1 캐쉬뱅크로 이동된다.
이어서 제4 리드명령어(RD3)가 입력되면 제4 어드레스(AD3)에 해당되는 제4 데이터(D3)가 뱅크에서 출력되며, 이 때에는 고속리드명령어(tFR)가 아닌 정상적인 재저장 동작이 이루어지는 리드명령어에 따라 동작한다. 왜냐하면, 다음출력해야할 데이터가 제1 캐쉬뱅크에 있기 때문에 다음 데이터(D0)는 제1 캐쉬뱅크에서 바로 출력하면 되기 때문이다.
계속해서 제5 리드명령어(RD4) 및 제6 리드명령어(RD5)에 따라 제1,2 데이터(D0,D1)가 고속리드명령어(tFR) 동작에 따라 제1 캐쉬뱅크에서 출력되며, 이와 동시에 고속저장명령어(tFW)에 따라 제1,2 데이터(D0,D1)가 제1 뱅크로 재이동된다.
이어서 입력되는 제7 리드명령어(RD6)에서는 제3 데이터(dat2)가 제1 캐쉬뱅크에서 출력되고, 제8 리드명령어(RD7)에서는 제1 뱅크에서 제4 데이터(D3) 출력된다. 제7, 제8 리드명령어(RD6,RD7)에서는 고속리드명령어(tFR) 및 고속저장명령어(tFW)를 사용할 필요가 없는데, 각각의 데이터(dat2,dat3)가 제1 뱅크와 제1 캐쉬뱅크에 저장되어 있기 때문에 인터리브 동작을 하여 출력하면 되기 때문이다.
따라서 한 뱅크에서 계속 데이터를 출력하는 동작시에도 외부에서는 항상 0.5tRR시간마다 데이터가 출력되는 것으로 보인다.
도11은 한 뱅크에서 네번의 연속적인 데이터를 억세스하고, 연속해서 다른뱅크에서 네번의 연속적인 데이터를 억세스하는 동작을 보여주는 파형도이며, 이 때에는 최소한 2개의 캐쉬뱅크가 필요하게 된다.
도11을 참조하여 살펴보면, 제1 리드 명령어(RD0)가 입력되면 제1 셀어드레스(AD0)에 해당하는 제1 데이터(D0)가 고속리드명령어(tFR)에 따라 제1 뱅크에서 출력되고, 이와 동시에 고속저장명령어(tRW)에 따라 제1 캐쉬뱅크로 제1 데이터(D0)가 이동(move)한다. 이어서 제2 리드명령어(RD0), 제3 리드명령어(RD1)에 따른 제2 및 제3 데이터(D1,D2)가 고속리드명령어(tFR) 동작에 따라 출력되고, 이와 동시에 제2 및 제3 데이터(D1,D2)는 고속저장명령어(tFW)에 따라 제1 캐쉬뱅크로 이동된다. 이어서 제4 리드명령어(RD3)가 입력되면 제4 어드레스(AD3)에 해당되는 제4 데이터(D3)가 뱅크에서 출력되며, 이 때에는 고속리드명령어(tFR)가 아닌 통상적인 리드명령어에 따라 재저장 동작이 이루어진다. 여기까지는 도10에서 보여주는 바와 같이 동작을 하게된다.
이어서 제5 리드명령어(RD4)가 입력되면 제2 뱅크의 제1 어드레스(AD0)에 해당하는 제5 데이터(D4)가 고속리드명령어(tFR)에 따라 제2 뱅크에서 출력되고, 이와 동시에 고속저장명령어(tRW)에 따라 제1 캐쉬뱅크로 제5 데이터(D4)가 이동(move)한다.(도11의 E) 이 때 제5 데이터(D4)가 이동할 제1 캐쉬뱅크의 어드레스(AD0)는 이미 제1 데이터(D0)가 저장되어 있으므로, 제5 리드명령어(RD4)가 실행되기 전에 제1 캐쉬뱅크에서 제1 뱅크로 제1 데이터(D0)가 재이동을 하게 된다.(도11의 A)
이어서 제6 리드명령어(RD5), 제7 리드명령어(RD6)에 따른 제2 뱅크의 어드레스(AD1,AD2)에 해당하는 제6 및 제7 데이터(D4,D5)가 고속리드명령어(tFR) 동작에 따라 제2 뱅크에서 출력되고, 이와 동시에 제6 데이터(D5)는 고속저장명령어(tFW)에 따라 제2 캐쉬뱅크로 이동되며, 제7 데이터(D6)은 고속저장명령어(tFW)에 따라 제1 캐쉬뱅크로 저장된다.(도11의 D) 여기서 이미 제1 뱅크내의 같은 어드레스(A1)에 해당되는 데이터(D1)가 제1 캐쉬뱅크에 이미 있기 때문에, 제6 데이터(D5)는 제1 캐쉬뱅크로 이동하는 것이 아니라 제2 캐쉬뱅크로 이동되는 것이다.(도11의 B) 또한 제7 데이터(D6)는 제3 데이터(D2)가 제1 뱅크로 재이동되었기 때문에(도11의 C)의 제1 캐쉬뱅크로 이동할 수 있는 것이다.
전술한 바와 같은 데이터 억세스시에는 2대의 캐쉬뱅크가 필요하며, 2개의 캐쉬뱅크만 구비하면, 데이터의 패턴에 상관없이 본 발명에 의한 디램은 항상 0.5tRR 시간에 데이터를 외부로 출력할 수 있는 것이다.
도12는 3개의 뱅크에 연속적으로 데이터를 억세스할 때의 각 뱅크에 저장되어있는 데이터를 0.5tRR 간격으로 출력할 때의 동작을 나타내는 파형도이다.
도12를 참조하여 살펴보면, 먼저 제1 내지 제3 리드명령어(RD0 ~ RD2)에 따라 셀어드레스(AD0 ~ AD2)에 해당되는 데이터(D0 ~ D2)가 고속리드명령어(tFR)에 따라 제1 뱅크에서 출력되고, 이와 동시에 고속저장명령어(tRW)에 따라 제1 캐쉬뱅크로 데이터(D0 ~ D2)가 이동(move)한다. 이어서 제4 리드명령어(RD3)에 따른 제4 셀어드레스(AD3)에 해당되는 제4 데이터(D3)가 제1 뱅크에서 출력되며, 이 때에는 고속리드명령어(tFR)가 아닌 정상적인 리드명령어에 따라 재저장 동작이 이루어진다.
이어서, 제5 내지 제7 리드명령어(RD4 ~ RD7)에 따라 셀어드레스(AD0 ~ AD2)에 해당되는 데이터(D4 ~ D6)가 고속리드명령어(tFR)에 따라 제2 뱅크에서 출력되고, 이와 동시에 고속저장명령어(tRW)에 따라 제2 캐쉬뱅크로 데이터(D0 ~ D2)가 이동(move)한다. 이어서 제8 리드명령어(RD7)에 따른 제2 뱅크내의 제4 셀어드레스(AD3)에 해당되는 제8 데이터(D7)가 제2 뱅크에서 출력되며, 이 때에는 고속리드명령어(tFR)가 아닌 정상적인 리드명령어에 따라 재저장 동작이 이루어진다.
이어서 제9 리드명령어(RD8)가 입력되면 제3 뱅크의 제1 셀어드레스(AD0)에 해당하는 제9 데이터(D8)가 고속리드명령어(tFR)에 따라 제3 뱅크에서 출력되고, 이와 동시에 고속저장명령어(tRW)에 따라 제1 캐쉬뱅크로 제9 데이터(D8)가 이동(move)한다.(도12의 E) 이 때 제9 데이터(D4)가 이동할 제1 캐쉬뱅크의 셀어드레스(AD0)는 이미 제1 데이터(D0)가 저장되어 있으므로, 제9 리드명령어(RD8)가 실행되기 전에 제1 캐쉬뱅크에서 제1 뱅크로 제1 데이터(D0)가 재이동을 하게 된다.(도12의 A)
이어서 제10 리드명령어(RD9), 제11 리드명령어(RD10)에 따른 제3 뱅크의 셀어드레스(AD9,AD10)에 해당되는 제10 및 제11 데이터(D9,D10)가 고속리드명령어(tFR) 동작에 따라 제3 뱅크에서 출력되고, 이와 동시에 제10 데이터(D9)는 고속저장명령어(tFW)에 따라 제2 캐쉬뱅크로 이동(도12의 F)되며, 제11 데이터(D10)은 고속저장명령어(tFW)에 따라 제1 캐쉬뱅크로 저장된다.
여기서 이미 제3 뱅크의 셀어드레스(A1)에 해당되는 데이터(D1)가 제1 캐쉬뱅크에 이미 있기 때문에, 제10 셀데이터(D9)는 제1 캐쉬뱅크로 이동하는 것이 아니라 제2 캐쉬뱅크로 이동되는 것이다.(도12의 B) 그러나 이 때에 이미 제3 뱅크의 셀어드레스(AD1)에 해당되는 제2 뱅크의 데이터(D5)가 제2 캐쉬뱅크에 저장되어 있기 때문에, 제2 캐쉬뱅크의 데이터(D5)를 제2 뱅크로 재이동(D)을 해야한다. 한편, 이 때에 제11 데이터(D10)는 제3 데이터(D2)가 제1 뱅크로 재이동되었기 때문에(도12의 C) 제1 캐쉬뱅크로 이동할 수 있는 것이다.
전술한 바와 같이 3개의 뱅크를 구비하고 각 뱅크에 연속적인 데이터 억세스가 가능하려면 2대의 캐쉬뱅크가 필요하며, 2개의 캐쉬뱅크만 구비하면 데이터의 패턴에 상관없이 항상 0.5tRR 시간에 데이터를 외부로 출력할 수 있는 것이다.
즉 뱅크의 수가 증가하거나 또는 데이터 억세스 패턴이 더 복잡하게 되어도 2개의 캐쉬뱅크만 있으면, 항상 0.5tRR 시간에 데이터를 외부로 연속적으로 출력할 수 있는 것이다.
한편 일반적으로 데이터 '1'을 저장할 때 데이터'0'을 저장하거나 데이터를 읽을 때보다 셀에 데이터가 쓰여지는 시간이 길다. 따라서 본 발명은 데이터 '1'을 저장할 때 높은 전원전압을 저장경로의 버퍼에 인가하여 저장시간을 줄이는 방법을 제안한다.
도13는 도1에 도시된 디램에 데이터를 고속으로 저장시키기 위해 전원전압을 다중으로 데이터 저장버퍼에 인가하기 위한 회로도이다.
도13을 참조하여 살펴보면, 하나의 트랜지스터와 캐패시터로 구성된 단위셀(710)과, 단위셀에 데이터를 고속으로 저장시키기 위해 제1 전원(VDD_core)과 제1 전원보다는 큰 전압을 가지는 제2 전원(VDD_peri)를 선택적으로 인가할 수있는 데이터 입력버퍼(BUF)(720)와, 단위셀(710)과 데이터 입력버퍼(BUF)를 연결하는 연결부(730)로 구성된다.
평상시에는 입력버퍼(BUF)에 제2 전원(VDD_core)가 입력되나, 고속으로 저장할 때에는 고속저장을 위한 신호(boosting)가 입력되면 입력버퍼(BUF)에 제2 전원(VDD_peri)보다 높은 전압인 제1 전원(VDD_core)이 인가되어 입력버퍼(BUF)의 로딩 능력이 좋아져 보다 따르게 데이터가 경로 X를 통해 저장될 수 있는 것이다.
도14은 도13의 회로도에 의한 데이터 저장시 시뮬레이션 파형도이다.
도14를 참조하여 살펴보면, 워드라인 인에이블 구간에 제1 구간동안에는 제2 전원(VDD_peri)이 입력버퍼(BUF)가 인가되고, 제2 구간동안에는 제1 전원(VDD_core)이 인가되어 셀에 빠르게 데이터를 저장할 수 있다.
도15에는 도1에 도시된 디램의 동작에서 보여주는 전술한 고속리드명령어때의 시뮬레이션 파형도가 나와 있다.
도15를 참조하여 살펴보면, 셀 'a' 에는 '1'의 데이터가 저장되어 있고, 셀 'b'에는 '0'의 데이터가 저장되어 있었는데, 워드라인(WL a, WL b)이 인에이블되고나서 비트라인(BL,/BL)에 저장된 데이터가 인가되고 나서는 재저장하는 동작이 일어나지 않아 셀 'a'에는 '1'의 데이터가 다시 복귀되지 않고 셀 'b'에는 '0'의 데이터가 다시 복귀되지 않는 것을 알 수 있다.
본 발명에 의해 데이터 억세스 시에 뱅크가 불규칙으로 바뀌어도 2개의 캐쉬뱅크와 노멀뱅크를 이용하여 고속으로 연속적인 데이터출력이 가능하다. 따라서 데이터 억세스 패턴에 상관없이 고속으로 데이터를 억세스 할 수 있으며, 또한 2개의캐쉬뱅크가 디램의 단위셀과 같은 구조이기 때문에 디램의 면적면에서도 큰 부담이 없다.
이상에서 설명한 본 발명은, 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형및 변경이 가능함이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
본 발명에 의해 데이터 억세스 패턴에 관계없이 항상 고속의 데이터 입출력이 가능한 노멀뱅크 디램을 제공할 수 있다.

Claims (11)

  1. 다수의 노멀 뱅크;
    상기 노멀 뱅크와 실질적으로 같은 액세스 방식을 가지며, 리드 동작시 선택된 노멀 뱅크와 데이터를 선택적으로 저장하기 위한 적어도 하나의 캐쉬 뱅크; 및
    상기 선택된 노멀 뱅크에 대한 연속적인 리드 명령이 있는 경우에 상기 노멀 뱅크와 상기 캐쉬 뱅크에 대한 액세스를 제어하기 위한 제어 수단을 구비하는 디램.
  2. 제 1 항에 있어서,
    상기 노멀 뱅크과 상기 캐쉬 뱅크는 실질적으로 같은 셀 어레이를 가지는 것을 특징으로 하는 디램.
  3. 다수의 노멀 뱅크;
    상기 노멀 뱅크와 실질적으로 같은 액세스 방식을 가지는 제1 및 제2 캐쉬 뱅크; 및
    서로 다른 노멀 뱅크에 대한 교번적인 리드 액세스가 있는 경우에는 인터리브 방식으로 해당 데이터를 출력하도록 제어하고, 하나의 노멀 뱅크에 대한 연속적인 리드 액세스가 있는 경우에는 선택된 노멀 뱅크로부터 해당 데이터를 출력 및 상기 제1 또는 제2 캐쉬 뱅크로 이동시키도록 제어하기 위한 제어 수단
    을 구비하는 디램.
  4. 제 3 항에 있어서,
    상기 제어 수단은,
    상기 선택된 노멀 뱅크의 상기 해당 데이터에 대한 리드 액세스가 있는 경우에는 상기 제1 또는 제2 캐쉬 뱅크에 이동된 상기 데이터를 출력 및 상기 선택된 노멀 뱅크로 이동시키도록 제어하는 것을 특징으로 하는 디램.
  5. 제 1 항에 있어서,
    상기 제어수단은
    어드레스 신호에 대응되는 데이터가 상기 캐쉬뱅크에 있는 지를 비교하기 위한 어드레스 비교부;
    상기 어드레스 비교부에서 비교된 결과에 따라 상기 캐쉬뱅크의 데이터 억세스를 제어하거나 또는 상기 노멀뱅크의 데이터 억세스를 제어하기 위한 액세스 컨트롤러; 및
    상기 액세스 컨트롤러를 제어하기 위한 커맨드 디코더를 구비하는 것을 특징으로 하는 디램.
  6. 제 5 항에 있어서,
    상기 어드레스 비교부는
    상기 어드레스 신호를 입력받아 다수개의 상기 뱅크중 하나에 대응하는 뱅크어드레스와, 하나의 뱅크 내의 구비된 다수개의 단위셀중 하나에 대응되는 셀 어드레스로 구분하여 출력하기 위한 입력부; 및
    상기 뱅크 어드레스 및 상기 셀 어드레스를 입력받아 상기 캐쉬뱅크의 저장된 데이터에 대응하는 뱅크 어드레스 및 셀 어드레스와 비교하기 위한 비교부를 구비하는 것을 특징으로 하는 디램.
  7. 제 6 항에 있어서
    상기 입력부에서 출력되는 상기 뱅크 어드레스 및 상기 셀 어드레스를 클럭에 동기시켜 상기 비교부로 출력하기 위한 제1 플립플롭 수단;
    상기 제1 플립플롭에서 출력되는 상기 셀 어드레스를 디코딩하여 상기 비교부로 출력하기 위한 프리디코더;
    상기 프리디코더에서 출력되는 셀어드레스 및 상기 제1 플립플롭에서 출력되는 상기 뱅크어드레스를 상기 클럭에 동기시켜 출력하기 위한 제2 플립플롭 수단;및
    상기 비교부의 출력신호를 래치하여 상기 클럭에 동기시키 출력시키기 위한 제3 플립플롭 수단을 더 구비하는 것을 특징으로 하는 디램.
  8. 제 7 항에 있어서,
    상기 액세스 컨트롤러는
    상기 제3 플립플롭에 출력되는 신호를 현클럭에서 상기 노멀뱅크 및 상기 캐쉬뱅크를 제어하기 위한 판단 신호로 사용하고,
    상기 비교부에서 출력되는 신호를 다음 클럭에서 상기 노멀뱅크 및 상기 캐쉬뱅크를 제어하기 위한 판단 신호로 사용하고,
    상기 제1 플립플롭에서 출력하는 뱅크어드레스를 다음 클럭에서의 데이터 억세스를 위한 뱅크어드레스 신호로 사용하고,
    상기 제2 플립플롭에서 출력하는 뱅크어드레스 신호를 현클럭에서의 데이터 억세스를 위한 뱅크어드레스로 사용하는 것을 특징으로 하는 디램.
  9. 제 7 항에 있어서,
    상기 액세스 컨트롤러에서 상기 노멀뱅크 또는 상기 캐시뱅크를 제어하기 위한 데이터 제어신호와, 상기 제2 플립플롭에서 출력되는 상기 셀 어드레스 및 상기뱅크 어드레스의 출력 타이밍을 맞추기 위한 출력 래치부를 더 구비한 것을 특징으로 하는 디램.
  10. 제 9 항에 있어서,
    입력되는 제어신호를 상기 제1 플립플롭의 출력신호와 동기시켜 상기 커맨드 디코더로 출력하기 위한 제4 플립플롭 수단; 및
    상기 커맨드 디코더의 출력신호를 상기 제2 플립플롭의 출력신호와 동기시켜기 위해, 상기 커맨드 디코더의 출력신호를 래치하여 상기 액세스 컨트롤러로 출력하기 위한 제5 플립플롭 수단을 더 구비한 것을 특징으로 하는 디램
  11. 제 1 항에 있어서,
    상기 다수개의 뱅크는 각각 단위셀에 저장된 신호를 증폭하기 위한 센스앰프부를 다수개 구비하며,
    상기 센스앰프부는
    상기 뱅크에 구비된 다수의 단위셀중 하나의 단위셀에 연결된 비트라인에 인가된 신호를 센싱하여 증폭하기 위한 센스앰프;
    상기 센스앰프와 상기 단위셀을 단락 또는 절연시키거나 또는 상기 비트라인을 프리차지 시키기 위한 프리차지 수단;
    상기 센스앰프를 통해 상기 단위셀로 데이터를 저장하기 위한 데이터 패스를 제공하는 데이터 입력수단; 및
    상기 센스앰프를 통해 증폭된 상기 단위셀에 저장된 데이터를 출력하기 위한 데이터 패스를 제공하는 데이터 출력수단를 구비하는 것을 특징으로 하는 디램.
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