JPH0756812A - メモリ装置 - Google Patents
メモリ装置Info
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- JPH0756812A JPH0756812A JP22518793A JP22518793A JPH0756812A JP H0756812 A JPH0756812 A JP H0756812A JP 22518793 A JP22518793 A JP 22518793A JP 22518793 A JP22518793 A JP 22518793A JP H0756812 A JPH0756812 A JP H0756812A
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Abstract
(57)【要約】
【目的】 キャッシュ内蔵ＤＲＡＭのアクセス時の高速
化を図る。 【構成】 ＤＲＡＭを２つのバンク３，４に分け、連続
アドレスのうち偶数アドレスをバンク３に、奇数アドレ
スをバンク４に割当てる。アドレスタグメモリ１３にて
キャッシュヒットと判断された場合、ＤＲＡＭアクセス
はせず、高速キャッシュメモリ１２へアクセスする。キ
ャッシュミス時は、ＤＲＡＭのバンク３，４に対してイ
ンタリーブ方式でアクセスするので、各バンクの行列線
のチャージアップ時間が夫々半分となり高速化できる。
化を図る。 【構成】 ＤＲＡＭを２つのバンク３，４に分け、連続
アドレスのうち偶数アドレスをバンク３に、奇数アドレ
スをバンク４に割当てる。アドレスタグメモリ１３にて
キャッシュヒットと判断された場合、ＤＲＡＭアクセス
はせず、高速キャッシュメモリ１２へアクセスする。キ
ャッシュミス時は、ＤＲＡＭのバンク３，４に対してイ
ンタリーブ方式でアクセスするので、各バンクの行列線
のチャージアップ時間が夫々半分となり高速化できる。
Description
【０００１】
【産業上の利用分野】本発明はメモリ装置に関し、特に
キャッシュメモリとしてＳＲＡＭを用いたＤＲＡＭ装置
に関するものである。
キャッシュメモリとしてＳＲＡＭを用いたＤＲＡＭ装置
に関するものである。
【０００２】
【従来の技術】従来のこの種のＳＲＡＭ内蔵ＤＲＡＭ装
置の例としては、特開平２−２９７７９１号公報や特開
平３−１３７８８８号公報等に開示されている。
置の例としては、特開平２−２９７７９１号公報や特開
平３−１３７８８８号公報等に開示されている。
【０００３】これ等のＳＲＡＭ内蔵ＤＲＡＭ装置におい
ては、メモリアクセス時にキャッシュヒットであれば、
キャッシュメモリである高速のＳＲＡＭへアクセスが行
われ、高速アクセスを可能としており、キャッシュミス
であればＤＲＡＭへアクセスが行われるようになってい
る。
ては、メモリアクセス時にキャッシュヒットであれば、
キャッシュメモリである高速のＳＲＡＭへアクセスが行
われ、高速アクセスを可能としており、キャッシュミス
であればＤＲＡＭへアクセスが行われるようになってい
る。
【０００４】また、キャッシュメモリのライトプロトコ
ルとしては、ライトサイクルでキャッシュヒットしたと
きにキャッシュの内容を更新する場合、必ず該当するア
ドレスのＤＲＡＭの内容も更新するライトスルー方式
と、同じくライトサイクルでキャッシュヒットしたとき
に、キャッシュの内容のみを更新し、ＤＲＡＭに対して
は必要に応じてライトバックを行うライトバック方式と
がある。
ルとしては、ライトサイクルでキャッシュヒットしたと
きにキャッシュの内容を更新する場合、必ず該当するア
ドレスのＤＲＡＭの内容も更新するライトスルー方式
と、同じくライトサイクルでキャッシュヒットしたとき
に、キャッシュの内容のみを更新し、ＤＲＡＭに対して
は必要に応じてライトバックを行うライトバック方式と
がある。
【０００５】上述した各公開公報の技術では、ライトプ
ロトコルとしてライトスルー方式が採用されている。
ロトコルとしてライトスルー方式が採用されている。
【０００６】
【課題を解決するための手段】従来のＳＲＡＭ内蔵ＤＲ
ＡＭにおいては、以下の如き欠点がある。第１の欠点
は、ＤＲＡＭは単一のバンク構造であるために、行線や
列線が長くなりこれ等行列線に対するチャージアップ時
間がそれだけ増大して、結果としてＤＲＡＭへのアクセ
ス時間が長くなり、キャッシュミス時のＤＲＡＭへのア
クセス性能が低下することである。
ＡＭにおいては、以下の如き欠点がある。第１の欠点
は、ＤＲＡＭは単一のバンク構造であるために、行線や
列線が長くなりこれ等行列線に対するチャージアップ時
間がそれだけ増大して、結果としてＤＲＡＭへのアクセ
ス時間が長くなり、キャッシュミス時のＤＲＡＭへのア
クセス性能が低下することである。
【０００７】第２の欠点はキャッシュメモリのライトプ
ロトコルとしてライトスルー方式が採用されているため
に、ライトサイクルにおいてキャッシュヒットしたとき
ＳＲＡＭのみならずＤＲＡＭに対しても常にライトアク
セスが発生するので、ライトサイクルでの性能が低下す
ることである。
ロトコルとしてライトスルー方式が採用されているため
に、ライトサイクルにおいてキャッシュヒットしたとき
ＳＲＡＭのみならずＤＲＡＭに対しても常にライトアク
セスが発生するので、ライトサイクルでの性能が低下す
ることである。
【０００８】本発明の目的は、キャッシュミス時のアク
セスの高速化を図ると共にライトヒット時のアクセスの
高速化を図るようにしたキャッシュ内蔵ＤＲＡ装置を提
供することである。
セスの高速化を図ると共にライトヒット時のアクセスの
高速化を図るようにしたキャッシュ内蔵ＤＲＡ装置を提
供することである。
【０００９】
【課題を解決するための手段】本発明によるメモリ装置
は、奇数及び偶数アドレスが夫々割当てられた第１及び
第２のバンクに分割されたランダムアクセスメモリと、
このランダムアクセスメモリの記憶データの一部写しを
格納したより高速のキャッシュメモリと、入力アドレス
に対応したデータが前記キャッシュメモリに格納されて
いるかどうかを判断するキャッシュヒット判断手段と、
リードサイクルにおいて、前記キャッシュヒット判断手
段によりキャッシュヒットと判断されたとき前記キャッ
シュメモリから前記入力アドレスに対応するデータを読
出すよう制御し、ミスヒットと判断されたとき前記入力
アドレスに対応するデータを前記ランダムアクセスメモ
リの第１及び第２のバンクから交互に連続してデータを
読出すよう制御する制御手段と、を含むことを特徴とす
る。
は、奇数及び偶数アドレスが夫々割当てられた第１及び
第２のバンクに分割されたランダムアクセスメモリと、
このランダムアクセスメモリの記憶データの一部写しを
格納したより高速のキャッシュメモリと、入力アドレス
に対応したデータが前記キャッシュメモリに格納されて
いるかどうかを判断するキャッシュヒット判断手段と、
リードサイクルにおいて、前記キャッシュヒット判断手
段によりキャッシュヒットと判断されたとき前記キャッ
シュメモリから前記入力アドレスに対応するデータを読
出すよう制御し、ミスヒットと判断されたとき前記入力
アドレスに対応するデータを前記ランダムアクセスメモ
リの第１及び第２のバンクから交互に連続してデータを
読出すよう制御する制御手段と、を含むことを特徴とす
る。
【００１０】本発明による他のメモリ装置は、前記キャ
ッシュメモリに格納された各データが前記ランダムアク
セスメモリの対応アドレスの格納データと一致するかど
うかを示す一致表示手段と、ライトサイクルにおいて、
前記キャッシュヒット判断手段によりキャッシュヒット
と判断されたとき前記キャッシュメモリの入力アドレス
に対応するデータを更新すると共に前記一致表示手段の
対応表示を不一致表示とする制御手段と、を更に含むこ
とを特徴とする。
ッシュメモリに格納された各データが前記ランダムアク
セスメモリの対応アドレスの格納データと一致するかど
うかを示す一致表示手段と、ライトサイクルにおいて、
前記キャッシュヒット判断手段によりキャッシュヒット
と判断されたとき前記キャッシュメモリの入力アドレス
に対応するデータを更新すると共に前記一致表示手段の
対応表示を不一致表示とする制御手段と、を更に含むこ
とを特徴とする。
【００１１】本発明による更に他のメモリ装置は、リー
ドサイクルにおいて、前記キャッシュヒット判断手段に
よりキャッシュミスと判断されたとき入力アドレスに対
応する前記一致表示手段の表示が不一致を示す場合、前
記キャッシュメモリ対応データを前記ランダムアクセス
メモリの対応アドレスへ書き戻すよう制御する制御手段
を更に含むことを特徴とする。
ドサイクルにおいて、前記キャッシュヒット判断手段に
よりキャッシュミスと判断されたとき入力アドレスに対
応する前記一致表示手段の表示が不一致を示す場合、前
記キャッシュメモリ対応データを前記ランダムアクセス
メモリの対応アドレスへ書き戻すよう制御する制御手段
を更に含むことを特徴とする。
【００１２】
【実施例】以下に本発明の実施例を図面を用いて説明す
る。
る。
【００１３】図１は本発明の一実施例のブロック図であ
る。図において、ＤＲＡＭは第１及び第２のバンク３，
４に分割されており、第１ＤＲＡＭに偶数アドレスが、
第２ＤＲＡＭバンクに奇数アドレスが夫々割当てられて
おり、いわゆるインタレース方式のバンクメモリとなっ
ているものとする。
る。図において、ＤＲＡＭは第１及び第２のバンク３，
４に分割されており、第１ＤＲＡＭに偶数アドレスが、
第２ＤＲＡＭバンクに奇数アドレスが夫々割当てられて
おり、いわゆるインタレース方式のバンクメモリとなっ
ているものとする。
【００１４】行アドレスバッファ１は外部アドレス１０
１から行アドレス１０２を生成して各バンクの行アドレ
スデコーダ５，６へ同一の行アドレスを供給する。
１から行アドレス１０２を生成して各バンクの行アドレ
スデコーダ５，６へ同一の行アドレスを供給する。
【００１５】列アドレスバッファ２は、外部アドレス１
０１から列アドレス１０３を生成して、第１ＤＲＡＭバ
ンク３の列アドレスデコーダ７に与える。更に、この列
アドレス１０３の次の列アドレス１０４を生成してお
き、第２ＤＲＡＭバンク４の列アドレスデコーダ８に与
える。
０１から列アドレス１０３を生成して、第１ＤＲＡＭバ
ンク３の列アドレスデコーダ７に与える。更に、この列
アドレス１０３の次の列アドレス１０４を生成してお
き、第２ＤＲＡＭバンク４の列アドレスデコーダ８に与
える。
【００１６】第１ＤＲＡＭバンク３は行アドレスデコー
ダ５によって定められる１行のデータをセンスアンプ９
にセットし、このセットされたセンスアンプ９における
１行のデータから、列アドレスデコーダ７によって定め
られる１つの列データを選択する。
ダ５によって定められる１行のデータをセンスアンプ９
にセットし、このセットされたセンスアンプ９における
１行のデータから、列アドレスデコーダ７によって定め
られる１つの列データを選択する。
【００１７】キャッシュアドレスバッファ１１は外部ア
ドレス１０１から図２に示す如くキャッシュメモリ用の
各アドレス（タグアドレス２０１，ラインアドレス２０
２，ブロックアドレス２０３）を生成し、キャッシュメ
モリ１２に対してラインアドレスを与え、アドレスタグ
メモリ１３にはラインアドレスとタグアドレスとを与え
る。
ドレス１０１から図２に示す如くキャッシュメモリ用の
各アドレス（タグアドレス２０１，ラインアドレス２０
２，ブロックアドレス２０３）を生成し、キャッシュメ
モリ１２に対してラインアドレスを与え、アドレスタグ
メモリ１３にはラインアドレスとタグアドレスとを与え
る。
【００１８】キャッシュメモリ１２はＤＲＡＭ３，４の
データの一部写しを、例えば１ライン単位（連続する１
６バイトのデータ）で格納している。アドレスタグメモ
リ１３はキャッシュメモリ１２内に格納されている各ラ
イン単位のデータのアドレス（タグアドレス）を記憶す
るものであり、ラインアドレスにより索引され、この索
引結果である読出しタグアドレスとキャッシュアドレス
バッファ１１から生成されたタグアドレスとがコンパレ
ータ３０１にて比較され、キャッシュヒット及びミスヒ
ットの判断が行われる。
データの一部写しを、例えば１ライン単位（連続する１
６バイトのデータ）で格納している。アドレスタグメモ
リ１３はキャッシュメモリ１２内に格納されている各ラ
イン単位のデータのアドレス（タグアドレス）を記憶す
るものであり、ラインアドレスにより索引され、この索
引結果である読出しタグアドレスとキャッシュアドレス
バッファ１１から生成されたタグアドレスとがコンパレ
ータ３０１にて比較され、キャッシュヒット及びミスヒ
ットの判断が行われる。
【００１９】コンパレータ３０１の判断結果１０９はア
ンドゲート２０２の開閉を制御しており、キャッシュヒ
ット時にはアンドゲート３０２が開いてキャッシュメモ
リ１２から読出されたラインデータがキャッシュデータ
バス１０７を介して導出されるようになっている。
ンドゲート２０２の開閉を制御しており、キャッシュヒ
ット時にはアンドゲート３０２が開いてキャッシュメモ
リ１２から読出されたラインデータがキャッシュデータ
バス１０７を介して導出されるようになっている。
【００２０】かかる構成において、先述した如く、第１
ＤＲＡＭバンク３に偶数アドレスを割り当て、第２ＤＲ
ＡＭバンク４に奇数アドレスを割り当てた場合、即ち、
偶数アドレスと奇数アドレスを交互にアクセス可能とし
た場合に、第１ＤＲＡＭバンク３と第２ＤＲＡＭバンク
４とを交互にアクセスするように列アドレスバッファ２
から列アドレスを出す場合について説明する。
ＤＲＡＭバンク３に偶数アドレスを割り当て、第２ＤＲ
ＡＭバンク４に奇数アドレスを割り当てた場合、即ち、
偶数アドレスと奇数アドレスを交互にアクセス可能とし
た場合に、第１ＤＲＡＭバンク３と第２ＤＲＡＭバンク
４とを交互にアクセスするように列アドレスバッファ２
から列アドレスを出す場合について説明する。
【００２１】また、キャッシュミスしたときの動作につ
いては、ＤＲＡＭバンクへのアクセスが、センスアンプ
にセットされている行と同じ行アドレスにアクセスし、
行チャージ時間が発生しない場合について説明する。
いては、ＤＲＡＭバンクへのアクセスが、センスアンプ
にセットされている行と同じ行アドレスにアクセスし、
行チャージ時間が発生しない場合について説明する。
【００２２】リードサイクルでキャッシュヒットしたと
きは、キャッシュメモリ１２からキャッシュデータバス
１０７及び外部データバス１０８を介して、データが読
出される。このときＤＲＡＭアクセスは発生せず、高速
アクセスとなる。
きは、キャッシュメモリ１２からキャッシュデータバス
１０７及び外部データバス１０８を介して、データが読
出される。このときＤＲＡＭアクセスは発生せず、高速
アクセスとなる。
【００２３】リードサイクルでキャッシュミスしたとき
は、ＤＲＡＭデータバス１０６とキャッシュデータバス
１０７とを介して、第１ＤＲＡＭバンク３のセンスアン
プ９及び第２ＤＲＡＭバンク４のセンスアンプ１０か
ら、キャッシュメモリ１２に対しラインフィルサイクル
が行なわれる。
は、ＤＲＡＭデータバス１０６とキャッシュデータバス
１０７とを介して、第１ＤＲＡＭバンク３のセンスアン
プ９及び第２ＤＲＡＭバンク４のセンスアンプ１０か
ら、キャッシュメモリ１２に対しラインフィルサイクル
が行なわれる。
【００２４】このラインフィルサイクルにおいては、１
ラインの例えば連続するアドレス０，１，２，３に対し
て、２つのＤＲＡＭバンクを３，４が交互にアクセスさ
れることになるので、ＤＲＡＭバンクが１つの場合より
もＤＲＡＭアクセス時間が小さくなることは明らかであ
る。さらに、ＤＲＡＭバンクを４つに増やせば、ＤＲＡ
Ｍアクセス時間をさらに小さくする可能性があるのは明
白である。このラインフィルサイクルが終わった後、Ｓ
ＲＡＭデータバス１０６と外部データバス１０８とを介
して、データが読出されることになる。
ラインの例えば連続するアドレス０，１，２，３に対し
て、２つのＤＲＡＭバンクを３，４が交互にアクセスさ
れることになるので、ＤＲＡＭバンクが１つの場合より
もＤＲＡＭアクセス時間が小さくなることは明らかであ
る。さらに、ＤＲＡＭバンクを４つに増やせば、ＤＲＡ
Ｍアクセス時間をさらに小さくする可能性があるのは明
白である。このラインフィルサイクルが終わった後、Ｓ
ＲＡＭデータバス１０６と外部データバス１０８とを介
して、データが読出されることになる。
【００２５】ライトサイクルでキャッシュヒットしたと
きは、外部データバス１０８から、キャッシュデータバ
ス１０７を介してキャッシュメモリ１２に書込み、デー
タバス１０６を介してセンスアンプに書込む。
きは、外部データバス１０８から、キャッシュデータバ
ス１０７を介してキャッシュメモリ１２に書込み、デー
タバス１０６を介してセンスアンプに書込む。
【００２６】ライトサイクルでキャッシュミスしたとき
は、外部データバス１０８から、ＤＲＡＭデータバス１
０６を介してＤＲＡＭバンクのセンスアンプに書込む。
このときラインフィルサイクルを実行するかしないかは
選択できる。
は、外部データバス１０８から、ＤＲＡＭデータバス１
０６を介してＤＲＡＭバンクのセンスアンプに書込む。
このときラインフィルサイクルを実行するかしないかは
選択できる。
【００２７】この様に、ＤＲＡＭを複数バンクとしてイ
ンタリーブ方式でアクセスする様にしたので、キャッシ
ュミス時のＤＲＡＭアクセスタイムが短くなり、またキ
ャッシュミス時には高速キャッシュへアクセスするので
当然にアクセスタイムが短くなるのである。
ンタリーブ方式でアクセスする様にしたので、キャッシ
ュミス時のＤＲＡＭアクセスタイムが短くなり、またキ
ャッシュミス時には高速キャッシュへアクセスするので
当然にアクセスタイムが短くなるのである。
【００２８】図３は本発明の他の実施例のブロック図で
あり、キャッシュメモリのライトプロトコルとして高速
のライトバック方式を、採用した場合の例である。尚、
図１と同等部分は同一符号にて示している。
あり、キャッシュメモリのライトプロトコルとして高速
のライトバック方式を、採用した場合の例である。尚、
図１と同等部分は同一符号にて示している。
【００２９】図において、図１と異なる部分についての
み説明すると、アドレスタグメモリ１３は、図２に示す
構成の他に、キャッシュメモリ１２の各エントリデータ
対応に一致表示フラグビットを有しており、対応エント
リデータの内容がＤＲＡＭ内のデータとの一致、不一致
を表示するようになっている。
み説明すると、アドレスタグメモリ１３は、図２に示す
構成の他に、キャッシュメモリ１２の各エントリデータ
対応に一致表示フラグビットを有しており、対応エント
リデータの内容がＤＲＡＭ内のデータとの一致、不一致
を表示するようになっている。
【００３０】尚、この一致表示フラグビットは、一致の
とき「クリーン」であり、不一致のとき「ダーティ」で
あるとする。
とき「クリーン」であり、不一致のとき「ダーティ」で
あるとする。
【００３１】アドレスタグメモリ１３はラインアドレス
で選択されるタグの内容と入力されたタグアドレスとを
コンパレータ３０１（図２参照）で比較してキャッシュ
ヒットかミスヒットかを判断し、この判断結果１０９を
キャッシュメモリ１２へ伝える。
で選択されるタグの内容と入力されたタグアドレスとを
コンパレータ３０１（図２参照）で比較してキャッシュ
ヒットかミスヒットかを判断し、この判断結果１０９を
キャッシュメモリ１２へ伝える。
【００３２】ライトサイクルでキャッシュヒットしたと
きは、キャッシュメモリ１２の対応データが更新される
ので、ＤＲＡＭの対応データと不一致となるため、対応
するラインアドレスの一致表示フラグが「ダーティ」に
変更される。
きは、キャッシュメモリ１２の対応データが更新される
ので、ＤＲＡＭの対応データと不一致となるため、対応
するラインアドレスの一致表示フラグが「ダーティ」に
変更される。
【００３３】リードサイクルでキャッシュミスしたとき
は、対応するラインアドレスの一致表示フラグが「ダー
ティ」であれば、ダーティヒット信号１１０がアクセス
とされ、ライトバック制御回路１５に対してリプレース
ライトバックが必要であることが報告される。すなわ
ち、リードサイクルでキャッシュミスしたとき、対応ラ
インアドレスの一致表示フラグが「ダーティ」を示せ
ば、キャッシュとＤＲＡＭとのデータは不一致であり、
最新のデータはキャッシュのみにあり、ＤＲＡＭには無
いので、ＤＲＡＭへライトバックする必要があるからで
ある。
は、対応するラインアドレスの一致表示フラグが「ダー
ティ」であれば、ダーティヒット信号１１０がアクセス
とされ、ライトバック制御回路１５に対してリプレース
ライトバックが必要であることが報告される。すなわ
ち、リードサイクルでキャッシュミスしたとき、対応ラ
インアドレスの一致表示フラグが「ダーティ」を示せ
ば、キャッシュとＤＲＡＭとのデータは不一致であり、
最新のデータはキャッシュのみにあり、ＤＲＡＭには無
いので、ＤＲＡＭへライトバックする必要があるからで
ある。
【００３４】ライトバック制御回路１５は、このダーテ
ィヒット信号１１０がアクティブになってリプレースラ
イトバックが必要であることを知ると、リプレース開始
信号１１１をアクティブとする。キャッシュメモリ１２
はこのリプレース開始信号１１１のアクティブに応答し
て現リードサイクルのラインアドレスのラインデータを
バス１１４を介してリプレースデータバッファ１４へ格
納する。
ィヒット信号１１０がアクティブになってリプレースラ
イトバックが必要であることを知ると、リプレース開始
信号１１１をアクティブとする。キャッシュメモリ１２
はこのリプレース開始信号１１１のアクティブに応答し
て現リードサイクルのラインアドレスのラインデータを
バス１１４を介してリプレースデータバッファ１４へ格
納する。
【００３５】そして、ライトバック制御回路１５はバッ
ファイネーブル信号１１３とライトバック制御信号１１
２とをアクティブとして、リプレースバッファ１４に格
納されているラインデータをＤＲＡＭ３，４へライトバ
ックする。
ファイネーブル信号１１３とライトバック制御信号１１
２とをアクティブとして、リプレースバッファ１４に格
納されているラインデータをＤＲＡＭ３，４へライトバ
ックする。
【００３６】かかる構成において、ライトサイクルでキ
ャッシュヒットしたとき、キャッシュメモリ３２の内容
が更新され、アドレスタグメモリ対応一致表示フラグが
「ダーティ」に変更され、キャッシュとＤＲＡＭとのラ
インデータの不一致表示がなされる。このとき、ＤＲＡ
Ｍアクセスは発生しないため、ライトサイクルでキャッ
シュヒット時の性能が高くなる。
ャッシュヒットしたとき、キャッシュメモリ３２の内容
が更新され、アドレスタグメモリ対応一致表示フラグが
「ダーティ」に変更され、キャッシュとＤＲＡＭとのラ
インデータの不一致表示がなされる。このとき、ＤＲＡ
Ｍアクセスは発生しないため、ライトサイクルでキャッ
シュヒット時の性能が高くなる。
【００３７】リードサイクルでキャッシュヒットしたと
きは、キャッシュメモリ３２からデータが読出され、高
速アクセスが可能である。このときＤＲＡＭアクセスは
発生しない。
きは、キャッシュメモリ３２からデータが読出され、高
速アクセスが可能である。このときＤＲＡＭアクセスは
発生しない。
【００３８】リードサイクルでキャッシュミスしたとき
は、該当するラインアドレスの一致表示フラグが「ダー
ティ」であったら、ラインフィルサイクルが発生し、ラ
イトバック制御回路３５によってリプレースライトバッ
クサイクルが起動される。該当するラインアドレスの一
致表示フラグが「クリーン」であったら、ライトバック
の必要はないので、ラインフィルサイクルのみが行なわ
れる。
は、該当するラインアドレスの一致表示フラグが「ダー
ティ」であったら、ラインフィルサイクルが発生し、ラ
イトバック制御回路３５によってリプレースライトバッ
クサイクルが起動される。該当するラインアドレスの一
致表示フラグが「クリーン」であったら、ライトバック
の必要はないので、ラインフィルサイクルのみが行なわ
れる。
【００３９】ライトサイクルでキャッシュミスしたとき
は、ＤＲＡＭバンクのセンスアンプにライトする。この
ときラインフィルサイクルを実行するかしないかは選択
できる。
は、ＤＲＡＭバンクのセンスアンプにライトする。この
ときラインフィルサイクルを実行するかしないかは選択
できる。
【００４０】この様に、ＤＲＡＭを複数バンクとしてイ
ンタリーブ方式でアクセスする様にしたのでキャッシュ
ミス時のＤＲＡＭのアクセスタイムが短くなり、またキ
ャッシュメモリのライトプロトコルをライトバック方式
としたので、ライトスルー方式を採用した従来のものよ
り高速となるのである。
ンタリーブ方式でアクセスする様にしたのでキャッシュ
ミス時のＤＲＡＭのアクセスタイムが短くなり、またキ
ャッシュメモリのライトプロトコルをライトバック方式
としたので、ライトスルー方式を採用した従来のものよ
り高速となるのである。
【００４１】
【発明の効果】本発明によれば、キャッシュミス時のア
クセス時間及びライトヒット時のアクセス時間を短くす
ることができるので、従来よりも高速なアクセス時間を
もつキャッシュＤＲＡＭを実現することが可能となるた
め、コンピュータシステムにおいて、従来よりも高速な
メモリサブシステムを構築することができるという効果
がある。
クセス時間及びライトヒット時のアクセス時間を短くす
ることができるので、従来よりも高速なアクセス時間を
もつキャッシュＤＲＡＭを実現することが可能となるた
め、コンピュータシステムにおいて、従来よりも高速な
メモリサブシステムを構築することができるという効果
がある。
【図１】本発明の一実施例のブロック図である。
【図２】図１のブロックの一部具体例を示すブロック図
である。
である。
【図３】本発明の他の実施例のブロック図である。
１ 行アドレスバッファ ２ 列アドレスバッファ ３，４ ＤＲＡＭバンク ５，６ 行デコーダ ７，８ 列デコーダ ９，１０ センスアンプ １１ キャッシュアドレスバッファ １２ キャッシュメモリ １３ アドレスタグメモリ １４ リプレースバッファ １５ ライトバック制御回路 ３０１ コンパレータ ３０２ アンドゲート
Claims (3)
- 【請求項１】 奇数及び偶数アドレスが夫々割当てられ
た第１及び第２のバンクに分割されたランダムアクセス
メモリと、 このランダムアクセスメモリの記憶データの一部写しを
格納したより高速のキャッシュメモリと、 入力アドレスに対応したデータが前記キャッシュメモリ
に格納されているかどうかを判断するキャッシュヒット
判断手段と、 リードサイクルにおいて、前記キャッシュヒット判断手
段によりキャッシュヒットと判断されたとき前記キャッ
シュメモリから前記入力アドレスに対応するデータを読
出すよう制御し、ミスヒットと判断されたとき前記入力
アドレスに対応するデータを前記ランダムアクセスメモ
リの第１及び第２のバンクから交互に連続してデータを
読出すよう制御する制御手段と、 を含むことを特徴とするメモリ装置。 - 【請求項２】 前記キャッシュメモリに格納された各デ
ータが前記ランダムアクセスメモリの対応アドレスの格
納データと一致するかどうかを示す一致表示手段と、 ライトサイクルにおいて、前記キャッシュヒット判断手
段によりキャッシュヒットと判断されたとき前記キャッ
シュメモリの入力アドレスに対応するデータを更新する
と共に前記一致表示手段の対応表示を不一致表示とする
制御手段と、 を更に含むことを特徴とする請求項１記載のメモリ装
置。 - 【請求項３】 リードサイクルにおいて、前記キャッシ
ュヒット判断手段によりキャッシュミスと判断されたと
き入力アドレスに対応する前記一致表示手段の表示が不
一致を示す場合、前記キャッシュメモリ対応データを前
記ランダムアクセスメモリの対応アドレスへ書き戻すよ
う制御する制御手段を更に含むことを特徴とする請求項
２記載のメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22518793A JPH0756812A (ja) | 1993-08-18 | 1993-08-18 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22518793A JPH0756812A (ja) | 1993-08-18 | 1993-08-18 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0756812A true JPH0756812A (ja) | 1995-03-03 |
Family
ID=16825332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22518793A Pending JPH0756812A (ja) | 1993-08-18 | 1993-08-18 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0756812A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004055112A (ja) * | 2002-07-19 | 2004-02-19 | Hynix Semiconductor Inc | 高速データアクセスのためのｄｒａｍ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03228150A (ja) * | 1990-02-01 | 1991-10-09 | Nec Corp | キャッシュメモリコントローラ |
| JPH05173879A (ja) * | 1991-02-21 | 1993-07-13 | Matsushita Electric Ind Co Ltd | キャッシュメモリシステム |
-
1993
- 1993-08-18 JP JP22518793A patent/JPH0756812A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03228150A (ja) * | 1990-02-01 | 1991-10-09 | Nec Corp | キャッシュメモリコントローラ |
| JPH05173879A (ja) * | 1991-02-21 | 1993-07-13 | Matsushita Electric Ind Co Ltd | キャッシュメモリシステム |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004055112A (ja) * | 2002-07-19 | 2004-02-19 | Hynix Semiconductor Inc | 高速データアクセスのためのｄｒａｍ |
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