JPS629945B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はキヤツシユバツフア制御装置に関す
る。特に、主記憶装置（以下メインメモリと称す
る）を共有する複数データ処理装置を備えこれら
データ処理装置の少なくとも１台が前記メインメ
モリの複数データブロツクの写しを１番地あたり
少なくとも１カラムにわたつて保持するキヤツシ
ユバツフアとキヤツシユバツフア制御装置とを備
えたデータ処理システムにおける前記キヤツシユ
バツフア制御装置に関する。

データ処理装置とメインメモリとの動作スピー
ドギヤツプを埋めるため、周知のように、両者の
間に高速・小容量のメモリで構成されるキヤツシ
ユバツフアを設ける方策がよく採用される。メイ
ンメモリを定まつた容量のブロツクに分割し、こ
のブロツクのうちの複数個のブロツクのデータを
キヤツシユバツフアに保持し、メインメモリのど
のデータブロツクがキヤツシユバツフアに保持さ
れているかを示すブロツクアドレス情報をキヤツ
シユバツフアの番地とカラムとで定まる位置に対
応したタグメモリの位置に書き込んでおく。

当該キヤツシユバツフアを使用するデータ処理
装置（以下当該データ処理装置と称する）は、キ
ヤツシユバツフアをアクセスする場合に、まずタ
グメモリをアクセスしてアクセスアドレスを含む
データブロツクがキヤツシユバツフアに保持され
ているか否かを、タグメモリが保持しているブロ
ツクアドレス情報を参照することにより調べる。
もし保持していないこと（ミスヒツト）がわかる
と、当該データ処理装置はメインメモリからデー
タを読み出し、このデータを含むデータブロツク
を予め定められた手順によりキヤツシユバツフア
の指定される位置に書き込むとともに、新しくロ
ードされたデータブロツクに対するブロツクアド
レス情報をキヤツシユバツフアの書替え位置に対
応したタグメモリの位置に書き込む必要がある。
ミスヒツトの確率は通常は数パーセントのオーダ
ーになるように設計される。

一方、キヤツシユバツフア付中央処理装置の他
に入出力制御装置を備えたデータ処理システム
や、キヤツシユバツフア付プロセツサを少なくと
も１台は含むマルチプロセツサシステムのよう
に、複数のデータ処理装置がメインメモリを共有
するデータ処理システムにおいては、上述のタグ
メモリの更新に他のデータ処理装置（当該データ
処理装置以外のデータ処理装置）のメモリアクセ
ス動作を加味する必要がある。すなわち、他のデ
ータ処理装置がメインメモリをストアアクセスし
た場合に、当該キヤツシユバツフアに対するタグ
メモリの内容は、事実に反するものになるため、
タグメモリの当該位置に保持されているブロツク
アドレス情報を無効化することが必要になつてく
る。

この無効化要求はメインメモリを共有するデー
タ処理装置が多くなるほど頻発し、当該データ処
理装置からのアクセス要求と競合する確率が高く
なつてくる。

従来のこの種のキヤツシユバツフア制御装置
は、キヤツシユバツフアが保持するデータブロツ
クに対するブロツクアドレス情報をキヤツシユバ
ツフアの番地とカラムとで定まる位置に対応した
位置に保持するタグメモリと、キヤツシユバツフ
アがミスヒツトしたときにメインメモリから新し
いデータブロツクをロードすべきキヤツシユバツ
フアのカラムを予め定められた手順、たとえばラ
ウンドロビン方式、により指定する置換カラム指
定回路と、他のデータ処理装置からのメインメモ
リへのストアアクセス実行に伴いキヤツシユバツ
フアを部分無効化するための要求があつたときに
この要求の対象となるデータブロツクに対する有
効なブロツクアドレス情報がタグメモリに保持さ
れているとこのタグメモリの保持位置に対する位
置情報を少なくとも１レベルにわたり、たとえば
先入れ先出し法（FIFO）の手順にしたがい格納
するアドレス指定可能なスタツク回路と、データ
ブロツクロード（以下ロードと略称する）に伴う
タグメモリの更新を行ないまたスタツク回路のい
ずれかのレベルに位置情報が格納されていると前
記FIFOの手順によりこの位置情報に対応するタ
グメモリのブロツクアドレス情報をアクセス要求
も無効化要求もないときに無効化するタグメモリ
制御回路とを備えている。

このような従来構成においては、置換カラム指
定回路によるロードすべきカラムの指定とスタツ
ク回路による無効化すべきカラムの出力は無関係
に行なわれるため、無効化すべき位置があるにも
拘らず該位置以外の置き換えなくてもよいキヤツ
シユバツフアの位置にロードが行なわれることが
あり、キヤツシユセツト率を低下させるという欠
点がある。

本発明の目的はヒツト率を向上させるキヤツシ
ユバツフア制御装置を提供することにある。

本発明の装置はメインメモリを共有する複数デ
ータ処理装置を備えこれらデータ処理装置の少な
くとも１台が前記メインメモリの複数データブロ
ツクの写しを１番地あたり少なくとも１カラムに
わたつて保持するキヤツシユバツフアとキヤツシ
ユバツフア制御装置とを備えたデータ処理システ
ムにおける前記キヤツシユバツフア制御装置にお
いて、 前記キヤツシユバツフアが保持するデータブロ
ツクに対するブロツクアドレス情報を前記キヤツ
シユバツフアの番地とカラムとで定まる位置に対
応した位置に保持するタグメモリと、 他のデータ処理装置からの前記メインメモリへ
のストアアクセス実行に伴い前記キヤツシユバツ
フアが部分無効化要求をされかつヒツトしたとき
に前記タグメモリの該ヒツト位置の少なくとも前
記カラムを指定する無効化情報が書き込まれる無
効化情報格納回路と、 前記キヤツシユバツフアがアクセス要求に応答
してヒツトしたときに前記無効化情報格納回路か
ら読み出される前記無効化情報と前記タグメモリ
の該ヒツト位置の少なくともカラムを指定するヒ
ツト情報とを比較し一致すれば該比較の結果に基
づきまた前記キヤツシユバツフアがアクセス要求
に応答してミスヒツトしたときに前記無効化情報
格納回路に前記無効化情報が格納されていると該
無効化情報に基づき指定変更情報を出力する置換
カラム制御回路と、 前記キヤツシユバツフアが読出しアクセス要求
に応答してミスヒツトしたときに前記主記憶装置
から新しいデータブロツクをロードするための前
記キヤツシユバツフアの置換カラムを予め定めら
れた手順により指定し前記置換カラム制御回路か
ら前記指定変更情報の入力があると該指定変更情
報に基づき前記置換カラムを変更する置換カラム
指定回路 とを設けたことを特徴とする。

次に本発明について図面を参照して詳細に説明
する。

第１図は本発明の一実施例をキヤツシユバツフ
ア９とメインメモリ１０とともに示すブロツク図
である。

メインメモリ１０は各々が16ケの番地を有する
4096K（Ｋ＝1024）ケのブロツクに分割されてお
り、この4096Kのブロツク（データブロツク）の
うちの256ケのブロツクのデータがキヤツシユバ
ツフア９に保持されている。キヤツシユバツフア
９は各々が４ケのカラムからなる64ケの番地を有
し、番地とカラムとで定まる256ケの各位置に上
記データブロツク１ケのデータの写しを保持する
ようになつている。

本実施例は切替回路１と、タグメモリ２と、比
較回路３と、置換カラム指定回路４と、スタツク
回路５と、クリア回路６と、置換カラム制御回路
７と、タグメモリ制御回路８とから構成されてい
る。

切替回路１は当該データ処理装置からのアクセ
スアドレスＡと他のデータ処理装置からの無効化
要求アドレスＢとを切り替えて、これら２つのア
ドレスのうちから１つのみを選出し、そのうちの
ブロツクアドレスを第１ブロツクアドレスＤと第
２ブロツクアドレスＥとに分割して出力する。第
１ブロツクアドレスＤと第２ブロツクアドレスＥ
はそれぞれ16ビツトと６ビツト構成であり、計22
ビツトにより前記4096Kケのデータブロツクのう
ちの１つを指定する。第２ブロツクアドレスＥは
以下に述べるタグメモリ２、置換カラム指定回路
４およびスタツク回路５と、キヤツシユバツフア
９とに対するアクセスアドレスとなる。タグメモ
リ２はキヤツシユバツフア９が保持する26ケのデ
ータブロツクに対する第１ブロツクアドレスＤお
よびこれの有効性を表示するためのビツトを、第
１ブロツクアドレスＤとの組になつている第２ブ
ロツクアドレスＥにより指定される64ケの各番地
に４つづつ保持する。

比較回路３は切替回路１が出力する第１ブロツ
クアドレスＤを、これとの組になつている第２ブ
ロツクアドレスＥにより指定され読み出されるタ
グメモリ２の保持内容（第１ブロツクアドレス）
のうちの有効性表示ビツトが“１”である保持内
容すべてと比較する。比較の結果によりタグメモ
リ２のいずれかの保持内容と一致すればビツト信
号Ｆ１およびヒツトカラム情報Ｆ２を、またタグ
メモリ２のいずれの保持内容とも一致しなければ
ミスヒツト信号Ｇをそれぞれ出力する。

スタツク回路５は、他データ処理装置からのメ
インメモリ１０へのストアアクセス実行に伴いキ
ヤツシユバツフア９を部分的に無効化するための
無効化要求Ｋがあるときに、この無効化要求Ｋの
対象となるデータブロツクに対する有効な第１ブ
ロツクアドレスＤがタグメモリ２に保持されてい
ると、第２ブロツクアドレスＥとヒツトカラム情
報Ｆ２とこれらの有意性を表示するフラグ（有意
性表示フラグ）Ｓとがタグメモリ２を無効化する
ための情報として書き込まれ、これを格納する。

無効化要求Ｋの対象となるデータブロツクに対
する第１ブロツクアドレスＤのタグメモリ２にお
ける保持有無のチエツクは、切替回路１がこの場
合に出力する無効化要求アドレスＢのうちの第１
ブロツクアドレスＤと、無効化要求アドレスＢの
うちの第２ブロツクアドレスＥによりアクセスさ
れ読み出されるタグメモリ２の有効性表示のある
保持内容とが、比較回路３において比較されるこ
とにより行なわれる。スタツク回路５の格納スペ
ース（レベル）は４つである。

クリア回路６は無効化が実行されると後述のタ
グメモリ制御回路からの信号に応答して、該無効
化のための無効化情報を格納したレベルの有意性
表示フラグＳを解消するためのクリア信号ｍを出
力する。

置換カラム制御回路７は、キヤツシユバツフア
９がアクセスされかつ比較回路３がビツト信号Ｆ
１を出力するときに、スタツク回路５から読み出
される全レベルの無効化情報Ｌをこのときの第２
ブロツクアドレスＥおよびヒツトカラム情報Ｆ２
と比較し一致するレベルがあるとこの比較結果に
基づき、またキヤツシユバツフア９がアクセスさ
れかつ比較回路３がミスヒツト信号Ｇを出力する
ときに、スタツク回路５の全レベルの有意性表示
フラグＳを調べていずれかのレベルに無効化情報
が格納されていることがわかると該レベルの無効
化情報に基づき、指定変更信号Ｒと変更カラム情
報Ｎとからなる指定変更情報を出力する。また、
ヒツト信号Ｆ１の入力があるときに、スタツク回
路５のいずれのレベルにも無効化情報が格納され
ていない場合にのみ真のヒツト信号である適中信
号Ｐを出力し、ヒツト信号Ｆ１の入力があつても
スタツク回路５のいずれかのレベルに無効化情報
が格納されているときあるいはミスヒツト信号Ｇ
の入力があるときには不適中信号Ｑを出力する。

置換カラム指定回路４は、キヤツシユバツフア
９が読出しコマンドＵとともにアクセス要求され
かつミスヒツト信号Ｇが出力されるときに、メイ
ンメモリ１０からキヤツシユバツフア９に新しい
データブロツクをロードするためのカラムをラウ
ンドロビン方式により指定する置換カラム情報Ｊ
を出力しているが、置換カラム制御回路７から指
定変更信号Ｒが入力すると、上述のようにして指
定されているカラムを変更カラム情報Ｎにより変
更した置換カラム情報Ｊを出力する。

タグメモリ制御回路８は置換カラム制御回路７
が不適中信号Ｑを出力したときのロードに伴うタ
グメモリ２の更新と、他データ処理装置からの無
効化要求Ｋに対するタグメモリ２の無効化制御と
を行なう。無効化はスタツク回路５のいずれかの
レベルに有意性表示フラグＳがあり、かつアクセ
ス要求Ｈも無効化要求Ｋもないときに行なわれ
る。有意性表示フラグＳのあるレベルのうちから
予め定められた手順により、スタツク回路５のレ
ベルをアクセスし、無効化のためのアドレスとカ
ラムとをタグメモリ２に出力して無効化対象位置
を指定し、この無効化対象位置の有効性表示ビツ
トに“０”を書き込む。同時に、スタツク回路５
の無効化したレベルについては有意性表示フラグ
Ｓを解消するための信号をクリア回路６に出力す
る。

第２図は第１図に示した置換カラム指定回路４
と、スタツク回路５と、置換カラム制御回路７の
詳細回路図を示す。

置換カラム指定回路４は、２ケのレジスタ４
１，４２（各４ビツト構成）と、64語×４ビツ
ト／語のランダムアクセスメモリ４３と、18ケの
ゲート４４〜４Ｌと、フリツプフロツプ４Ｍと、
書込みパルス発生器４Ｎとから構成されている。

スタツク回路５は、各々が６ビツト構成の４ケ
のレジスタ５４，５５，５６および５７と、各々
が４ビツト構成の４ケのレジスタ５８，５９，５
Ａおよび５Ｂと、４ケのフリツプフロツプ５Ｃ，
５Ｄ，５Ｅ，５Ｆと、ゲート５１と、カウンタ５
２と、デコーダ５３とから構成されている。同じ
横位置にある各１ケづつの６ビツトレジスタと、
４ビツトレジスタと、フリツプフロツプからなる
組、たとえばレジスタ５４と、レジスタ５８と、
フリツプフロツプ５Ｃとで１つのレベルを構成す
る。有意性表示フラグＳはデコーダ５３の出力で
あり、フリツプフロツプ５Ｃ〜５Ｆに“１”が書
き込まれ、またクリア信号ｍにより“０”にクリ
アされる。

置換カラム制御回路７は８ケの比較器７１〜７
８と、プライオリテイ回路７９と、切替器７Ａ
と、10ケのゲート７Ｂ〜７Ｋとから構成されてい
る。比較器７１〜７４と比較器７５〜７８とにお
ける両比較結果のうち、同じレベルの両比較結果
がともに“１”を出力しているか否かがゲート７
Ｂ〜７Ｅ（論理積回路）においてチエツクされ、
このチエツクの結果に基づいて、適中信号Ｐ、不
適中信号Ｑ、指定変更信号Ｒおよび変更カラム情
報Ｎが出力されるようになつている。

なお、すべてのレジスタはクロツクに同期して
作動するが図面の繁雑化を回避するため、その表
示を省略した。

さて、他データ処理装置から無効化要求Ｋがあ
り、かつこのときの無効化要求アドレスＢに対し
て比較器３がヒツト信号Ｆ１を出力すると、スタ
ツク回路５におけるゲート５１（論理積回路）に
おいてAND条件が成立するため、“１”を出力す
る。この“１”出力に応答してデコーダ５３が励
起され、レジスタ５４〜５７、レジスタ５８〜５
Ｂおよびフリツプフロツプ５Ｃ〜５Ｆのうちのデ
コーダ５３により指定されるレベルにあるそれぞ
れに、第２ブロツクアドレスＥ、ヒツトカラム情
報Ｆ２およびゲート５１の出力を無効化のための
情報として格納する。同時に、ゲート５１の
“１”出力に応答してカウンタ５２が歩進され
て、次の格納レベルをデコーダ５３に指示する。

レジスタ５４〜５Ｂとフリツプフロツプ５Ｃ〜
５Ｆに書き込まれたすべての無効化のための情報
は、無効化情報Ｌとして置換カラム制御回路７に
出力されている。アクセス要求Ｈが入力すると、
比較器７１〜７４においてはアクセスアドレスＡ
のうちの第２ブロツクアドレスＥとレジスタ５４
〜５７からの無効化情報Ｌとを比較し、また比較
器７５〜７８においてはヒツトカラム情報Ｆ２と
レジスタ５８〜５Ｂからの無効化情報Ｌとが比較
される。

比較の結果により、一致するレベルが存在しな
いことがわかると、ゲート７Ｆ（論理積回路）は
“１”を出力する。このとき比較回路３からヒツ
ト信号Ｆ１の入力があると、ゲート７Ｇ（論理積
回路）におけるAND条件が成立するため、真の
ヒツト信号として適中信号Ｐ（“１”）を出力す
る。

また、比較の結果により、一致するレベルが存
在し、かつヒツト信号Ｆ１の入力があると、ゲー
ト７ＧにおけるAND条件が成立しないため、ゲ
ート７Ｉ（論理和回路）を経て、真のミスヒツト
信号Ｑ（“１”）を出力する。つまり、ヒツト信号
Ｆ１の入力はあつたが、ヒツトしたタグメモリ２
の位置がスタツク回路５に格納されていると、こ
の格納内容により指定されるデータブロツクは既
に無効化指定されているため、当該データ処理装
置はこのデータブロツクをアクセスしてはいけな
いことを意味する。

このときのゲート７Ｆの負出力である“１”
は、ゲート７Ｊ（否定論理和回路）を経て指定変
更信号Ｒを置換カラム指定回路４に出力し、また
切替器７Ａからゲート７Ｂ〜７Ｅの出力を変更カ
ラム情報Ｎとして置換カラム指定回路４に出力す
る。

フリツプフロツプ５Ｃ〜５Ｆからの無効化情報
Ｌのうちに“１”が含まれていることがゲート７
Ｋ（論理和回路）においてわかり、かつ比較回路
３からのミスヒツト信号Ｇの入力があると、ゲー
ト７Ｈ（論理積回路）においてAND条件が成立
する。この結果により、ゲート７Ｊを経て指定変
更信号Ｒ（“０”）を置換カラム指定回路４に出力
し、また切替器７Ａからプライオリテイ回路７９
が出力する情報を変更カラム情報Ｎとして置換カ
ラム指定回路４に出力する。プライオリテイ回路
７９はフリツプフロツプ５Ｃ〜５Ｆのうちの複数
個のフリツプフロツプが“１”を格納していると
きに、予め定められた優先度によりそのうちの１
個を選定するようになつている。

ミスヒツト信号Ｇが入力しかつフリツプフロツ
プ５Ｃ〜５Ｆからの無効化情報Ｌに“１”が含ま
れていないときには、ゲート７Ｉからミスヒツト
信号Ｇがそのまま不適中信号Ｑとして出力される
だけで、指定変更信号Ｒと変更カラム情報Ｎとは
出力されない。

一方、置換カラム指定回路４において、アクセ
ス要求Ｈと読出しコマンドＵの入力があり、かつ
比較回路３からヒツト信号Ｆ１の入力があるとき
に、ゲート４Ｌ（論理積回路）におけるAND条
件が成立して書込みパルス発生器４Ｎを励起す
る。このとき適中信号Ｐがレジスタ４２に入力す
ると（当然指定変更信号Ｒの入力はない）ヒツト
カラム情報Ｆ２をゲート４４〜４７（否定論理積
回路）により、１ビツト右シフトして、ランダム
アクセスメモリ４３に書き込む。このときのラン
ダムアクセスメモリ４３のストアアドレスはタグ
メモリ２へのアクセスアドレスと同一の第２ブロ
ツクアドレスＥである。

上述のゲート４４〜４７の右シフトは次のよう
にして行なわれる。書込みパルス発生器４Ｎから
書込みパルスがランダムアクセスメモリ４３に入
力する時点には、ランダムアクセスメモリ４３は
“０”を出力するように構成され、かつレジスタ
４２は適中信号Ｐに応答して“０”にクリアされ
る。このため、ゲート４８〜４Ｂ（否定論理積回
路）の全出力は“１”を、ゲート４Ｃ〜４Ｆ（否
定論理積回路）の全出力は“０”を、ゲート４Ｇ
〜４Ｊ（論理積回路）の全出力は“１”になり、
レジスタ４１から１ビツトだけ右シフトして接続
されているゲート４４〜４７にレジスタ４１の出
力が入力され、ランダムアクセスメモリ４３に書
き込まれる。

このシフト処理は次に述べるアクセス要求Ｈと
読出しコマンドＵと不適中信号Ｑとの入力があり
かつ指定変更信号Ｒの入力がないとき、すなわち
ミスヒツト信号Ｇ発生時に、メインメモリ１０か
らキヤツシユバツフア９に新しいデータブロツク
をロードすべきカラムにヒツトカラムの右隣りの
カラムを指定するためのものである。

次に、不適中信号Ｑの入力があるときには、こ
の不適中信号Ｑはフリツプフロツプ４Ｍにおいて
１クロツクだけ遅延されて書込みパルス発生器４
Ｎを励起するが、この１クロツク分の遅延の間に
ランダムアクセスメモリ４３の書込みに先立つて
読出しが行なわれる。

ランダムアクセスメモリ４３は、このときのタ
グメモリ２へのアクセスアドレスと同一の第２ブ
ロツクアドレスＥによりアクセスされるが、指定
変更信号Ｒの入力がなければ、アクセスアドレス
の保持内容を、また指定変更信号Ｒの入力がある
と、変更カラム情報Ｎをレジスタ４２に読み出
す。このレジスタ４２に入力した情報が置換カラ
ム情報Ｊになる。

ランダムアクセスメモリ４３への書込みは、上
述の第２ブロツクアドレスＥにより指定される番
地に、レジスタ４２に入力している情報をゲート
４４〜４Ｊにより１ビツトだけ右シフトした情報
を供給して行なわれる。この右シフトは、レジス
タ４１が不適中信号Ｑに応答して“０”クリアさ
れかつランダムアクセスメモリ４３は前述のよう
に書込みパルス発生器４Ｎから書込みパルスの入
力を受けるときに“０”を出力することにより行
なわれ、置換すべきカラムを順送りするためのも
のである。

本実施例においては、アクセス要求Ｈも無効化
要求Ｋもないときにタグメモリ２の部分無効化と
スタツク回路５の有意性表示フラグＳの解消とを
行なつているが、スタツク回路５のレベル数が無
効化要求発生頻度、アクセス要求発生頻度および
ロード発生確率とで定まる無効化情報滞積により
オーバーフローすることがないほど多ければ、上
記タグメモリ２の部分無効化とこれに伴う有意性
表示フラグＳの解消は不要である。

以上説明した本実施例は、無効化要求されたと
きに比較回路３がヒツト信号Ｆ１を発生すると、
無効化をするための情報をスタツク回路５に登録
しておき、当該データ処理装置からのアクセス要
求Ｈも無効化要求Ｋも無いときに予め定められた
手順によりスタツク回路５を読み出し、この読出
し内容に基づきタグメモリ２の有効性を表示する
ビツトに“０”を書き込むことにより部分無効化
をするようにしたものである。

このような部分無効化を行なうには、前述のよ
うに無効化要求Ｋがあつたときに比較回路３にお
いてヒツト・ミスヒツト判定をするためにタグメ
モリ２を読み出す第１ステツプのタグメモリ２へ
のアクセスと、タグメモリ２の有効性を表示する
ビツトに“０”書込みする第２ステツプのタグメ
モリ２へのアクセスが連続して必要である。この
ため、当該データ処理装置がタグメモリ２をアク
セスする機会が減少することになり、当該データ
処理装置の性能が低下するという欠点がある。

このような欠点を無くするために、キヤツシユ
バツフアが保持するデータブロツクに関するブロ
ツクアドレス情報を前記キヤツシユバツフアの番
地とカラムとで定まる位置に対応した位置に保持
するタグメモリと、 前記キヤツシユバツフアがアクセス要求または
他のデータ処理装置からメインメモリへのストア
アクセス実行に伴う無効化要求をされたときに前
記タグメモリから読み出される前記ブロツクアド
レス情報を調べてヒツト・ミスヒツトの判定およ
びヒツトカラムの摘出を行なう比較回路と、 前記無効化要求に応答して前記比較回路がヒツ
ト判定をすると前記タグメモリのヒツトした位置
に対応する位置のビツトをセツト状態にして保持
するカラムメモリと、 前記アクセス要求受付け時に前記比較回路がヒ
ツト判定をすると該ヒツトしたカラムとこのとき
の前記タグメモリへの読出しアドレスに基づいて
読み出される前記カラムメモリの保持内容とをカ
ラム単位に比較し一致するカラムがあれば該カラ
ムに対応するをリセツトしかつ前記比較回路にお
けるヒツト判定を前記ミスヒツト判定と同じ判定
にするキヤツシユ制御回路 とを設けたキヤツシユバツフア制御装置が提案
されている。

第３図はこのようなキヤツシユバツフア制御装
置に対して本発明を適用した本発明の他の実施例
をキヤツシユバツフア９とメインメモリ１０とと
もに示すブロツク図である。

本実施例は、切替回路１００と、タグメモリ２
００と、比較回路３００と、置換カラム指定回路
４００と、カラムメモリ５００と、置換カラム制
御回路７００と、タグメモリ８００とから構成さ
れている。

切替回路１００と、タグメモリ２００と、比較
回路３００と、置換カラム指定回路４００は第１
図に示した実施例における切替回路１と、タグメ
モリ２と、比較回路３と、置換カラム指定回路４
とにそれぞれ対応し同構成される。ただし、タグ
メモリ２００は有効性を表示するビツトを有しな
い。

第４図は第３図に示した置換カラム指定回路４
００と、カラムメモリ５００と、置換カラム制御
回路７００との詳細回路図を示す。

カラムメモリ５００は64語×４ビツト／語のラ
ンダムアクセスメモリ５０１と、14ケのゲート５
０２〜５０Ｆとから構成され、各ビツトはタグメ
モリ２００と置換カラム指定回路４００の各ラン
ダムアクセスメモリの各カラムに対応している。

無効化要求Ｋがありかつこのときの無効化要求
アドレスＢに対して比較回路３００からヒツト信
号Ｆ１とヒツトカラム情報Ｆ２の入力があるとき
に、このヒツトカラム情報Ｆ２に対応するビツト
をセツト状態（“１”）にして、無効化要求アドレ
スＢの第２ブロツクＥにより指定されるカラムメ
モリ５００の番地に書き込んで保持する。

この書込みは、ゲート５０４〜５０７（論理積
回路）を経由してそのまま出力されるヒツトカラ
ム情報Ｆ２がランダムアクセスメモリ５０１のデ
ータ入力端子DAに入力し、かつゲート５０４〜
５０７とゲート５０Ｃ〜５０Ｆ（論理和回路）と
を経由してそのまま出力されるヒツトカラム情報
Ｆ２がランダムアクセスメモリ５０３のライトイ
ネーブル端子WEに入力されることにより行なわ
れる。

本実施例においては無効化のための情報として
カラム情報だけを登録しておくのであるが、カラ
ムメモリ５００は常にタグメモリ２００と同時ア
クセスされるため、番地情報は不要になるからで
ある。

なお、カラムメモリ５００はシステム立上げ時
等に当該データ処理装置から供給されるリセツト
信号Ｃに応答してリセツト状態（“１”）にされる
ことができる。このリセツトは、リセツト信号Ｃ
がゲート５０２（論理積回路）、ゲート５０８
（論理和回路）およびゲート５０Ｃ経由でランダ
ムアクセスメモリ５０１の全ライトイネーブル端
子WEに“１”を供給し、かつゲート５０３（論
理積回路）において生成した“０”をゲート５０
４〜５０７経由ですべてのデータ入力端子DAに
供給することにより行なわれる。

置換カラム制御回路７００はプライオリテイ回
路７０１と、切替器７０２と、10ケのゲート７０
３〜７０Ｂとから構成され、プライオリテイ回路
７０１と切替器７０２はそれぞれ第２図における
プライオリテイ回路７９と切替器７Ａに対応して
いる。

この場合には前述の理由によりカラムメモリ５
００から読み出される無効化情報Ｌはカラム情報
のみであり、ヒツトカラム情報Ｆ２とビツト単位
にゲート７０３〜７０３（論理積回路）において
比較される。

ゲート７０７，７０８，７０９（各論理積回
路）とゲート７０Ａ，７０Ｂ，７０Ｃ（各論理和
回路）はそれぞれ第２図におけるゲート７Ｆ，７
Ｇ，７Ｈとゲート７Ｉ，７Ｊ・７Ｋとに対応して
おり、各信号記号を参照すれば動作の詳細は明ら
かである。ただし、不適中信号Ｑの起因となつた
カラムメモリ５００の保持内容の解消はゲート７
０３〜７０６の出力をゲート５０８〜５０Ｂにフ
イードバツクすることにより行なつている。

タグメモリ制御回路８００は、第２図における
タグメモリ制御回路８のうちタグメモリ２の有効
性を表示するためのビツトに対する書込み機構を
除去した構成となる。したがつて、不適中信号Ｑ
に応答してメインメモリ１０からキヤツシユバツ
フア９への新しいデータブロツクのロード時に、
タグメモリ２００の更新は行なうが、無効化要求
Ｋに対してタグメモリ２００を無効化するための
タグメモリ２００への第２ステツプアクセスは行
なわず、アクセス要求されかつロードを必要とす
るときに、このロードすべきタグメモリ２００の
位置と無効化待ちのそれとが一致すればロードに
伴うタグメモリ２００の更新でもつて代替するこ
とになる。

本発明によれば、以上のような構成の採用によ
り、置換カラム指定回路によるロードすべきキヤ
ツシユバツフアの位置は無効化情報格納回路の保
持内容に基づいて決まる位置が予め定められた手
順により指定されている位置に優先するようにな
るため、置き換えなくてもよいキヤツシユバツフ
アの位置にロードが行なわれる確率が減少するよ
うになり、キヤツシユヒツト率を向上させること
ができる。

【図面の簡単な説明】

第１図は本発明の一実施例、第３図は本発明の
他の実施例、および第２図と第４図はそれぞれ第
１図と第３図に示す実施例の詳細をそれぞれ示
す。 １，１００…切替回路、２，２００…タグメモ
リ、３，３００…比較回路、４，４００…置換カ
ラム指定回路、５…スタツク回路、５００…カラ
ムメモリ、６…クリア回路、７，７００…置換カ
ラム制御回路、８，８００…タグメモリ制御回
路、９…キヤツシユバツフア、１０…メインメモ
リ、４１，４２，５４〜５Ｂ…レジスタ、４３，
５０１…ランダムアクセスメモリ、４Ｍ，５Ｃ〜
５Ｆ…フリツプフロツプ、４Ｎ…書込みパルス発
生器、５２…カウンタ、５３…デコーダ、７１〜
７８…比較器、７９，７０１…プライオリテイ回
路、７Ａ，７０２…切替器、４４〜４Ｌ，５１，
７Ｂ〜７Ｋ，５０２〜５０Ｆ，７０３〜７０Ｃ…
ゲート、Ａ…アクセスアドレス、Ｂ…無効化要求
アドレス、Ｃ…クリア信号、Ｄ…第１ブロツクア
ドレス、Ｅ…第２ブロツクアドレス、Ｆ１…ヒツ
ト信号、Ｆ２…ヒツトカラム情報、Ｇ…ミスヒツ
ト信号、Ｈ…アクセス要求、Ｊ…置換カラム情
報、Ｋ…無効化要求、Ｌ…無効化情報、Ｍ…リセ
ツトカラム情報、Ｎ…変更カラム情報、Ｐ…適中
信号、Ｑ…不適中信号、Ｒ…指定変更信号、Ｓ…
有意性表示フラツグ、ｍ…クリア信号。

Claims (1)

1. 【特許請求の範囲】 １ 主記憶装置を共有する複数データ処理装置を
   備えこれらデータ処理装置の少なくとも１台が前
   記主記憶装置の複数データブロツクの写しを１番
   地あたり少なくとも１カラムにわたつて保持する
   キヤツシユバツフアとキヤツシユバツフア制御装
   置とを備えたデータ処理システムにおける前記キ
   ヤツシユバツフア制御装置において、 前記キヤツシユバツフアが保持するデータブロ
   ツクに対するブロツクアドレス情報を前記キヤツ
   シユバツフアの番地とカラムとで定まる位置に対
   応した位置に保持するタグメモリと、 他のデータ処理装置からの前記主記憶装置への
   ストアアクセス実行に伴い前記キヤツシユバツフ
   アが部分無効化要求をされかつヒツトしたときに
   前記タグメモリの該ヒツト位置の少なくとも前記
   カラムを指定する無効化情報が書き込まれる無効
   化情報格納回路と、 前記キヤツシユバツフアがアクセス要求に応答
   してヒツトしたときに前記無効化情報格納回路か
   ら読み出される前記無効化情報と前記タグメモリ
   の該ヒツト位置の少なくともカラムを指定するヒ
   ツト情報とを比較し一致すれば該比較の結果に基
   づきまた前記キヤツシユバツフアがアクセス要求
   に応答してミスヒツトしたときに前記無効化情報
   格納回路に前記無効化情報が格納されていると該
   無効化情報に基づき指定変更情報を出力する置換
   カラム制御回路と、 前記キヤツシユバツフアが読出しアクセス要求
   に応答してミスヒツトしたときに前記主記憶装置
   から新しいデータブロツクをロードするための前
   記キヤツシユバツフアの置換カラムを予め定めら
   れた手順により指定し前記置換カラム制御回路か
   ら前記指定変更情報の入力があると該指定変更情
   報に基づき前記置換カラムを変更する置換カラム
   指定回路 とを設けたことを特徴とするキヤツシユバツフ
   ア制御装置。