JPS5928287A - キヤツシユバツフア制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はキャッシュバッファ制御装置に関する。

特に、主記憶装置（以下メインメモリと称する）を共有
する複数データ処理装置を備えこれらデータ処理装置の
少なくとも１台が前記メインメモリの複数データブロッ
クの写しを１番地あたり少なくとも１カラムにわたって
保持するキャッジ−バッファとキャッシュバッファ制御
装置とを備えたデータ処理システムにおける前記キャッ
ジエバソファ制御装置に関する。

データ処理装置とメインメモリとの動作スピードギャッ
プを埋めるため、周知のように、両者の間に高速・小容
量のメモリで構成されるキャッシュバッファを設ける方
策がよく採用される。メインメモリを定まった容量のブ
ロックに分割し、このブロックのうちの複数個のブロッ
クのデータをキャッシュバッファに保持し、メインメモ
リのどのデータブロックがキャッジ夏バッファに保持さ
れているかを示すブロックアドレス情報をキャッジ島バ
ッファの番地とカラムとで定まる位置に対応し九タグメ
モリの位置に書き込んでおく。

当該キャッシュバッファを使用するデータ処理装置（以
下当該データ処理装置と称する）は、キャッシュバッフ
ァをアクセスする場合に、まずタグメモリをアクセスし
てアクセスアドレスを含むデータブロックがキャッシュ
バッファに保持されているか否かを、タグメモリが保持
しているブロックアドレス情報を参照することによシ調
べる。

もし保持していないこと（ミスヒツト）がわかると、当
該データ処理装置はメインメモリからデータを読み出し
、このデータを含むデータブロックを予め定められた手
順によシキャッシ瓢バッファの指定される位置に書き込
むとともに、新しくロードされたデータブロックに対す
るブロックアドレス情報をキャッシュバッファの書替先
位量に対応したタグメモリの位置に書き込む必要がある
。

きスヒットの確率は通常は数パーセントのオーダーにな
るように設計される。

一方、キャッシュバッファ付中央処理装置の他に入出力
制御装置を備えたデータ処理システムや、キャッシュバ
ッファ付プロセッサを少なくとも１台は含むマルチプロ
セッサシステムのよウニ、複数のデータ処理装置がメイ
ンメモリを共有するデータ処理システムにおいては、上
述のタグメモリの更新に他のデータ処理装置（当該デー
タ処理装置以外のデータ処理装置）のメモリアクセス動
作を加味する必要がある。すなわち、他のデータ処理装
置がメインメモリをストアアクセスした場合に、当該キ
ャッシュバッファに対するタグメモリの内容は、事実に
反するものになるため、タグメモリの当該位置に保持さ
れているブロックアドレス情報を無効化することが必要
になってくる。

この無効化要求はメインメモリを共有するデータ処理装
置が多くなるほど頻発し、当該データ処理装置からのア
クセス要求と競合する確率が高くなってくる。

５− 従来のこの種のキャッシュバッファ制御装置は、キャッ
シュバッファが保持するデータブロックに対するブロッ
クアドレス情報をキャッシュバッファの番地とカラムと
で定まる位置に対応した位置に保持するタグメモリと、
キャッシュバッファがミスヒツトしたときにメインメモ
リから新しいデータブロックをロードすべきキャッシュ
バッファのカラムを予め定められた手順、九とえばラウ
ントロピン方式、により指定する置換カラム指定回路と
、他のデータ処理装置からのメインメモリへのストアア
クセス実行に伴いキャツシ二バツファ印脅 晶化するための要求があったときにこの要求の対象とな
るデータブロックに対する有効なブロックアドレス情報
がタグメモリに保持されているとこのタグメモリの保持
位置に対する位置情報を少なくともルベルにわたυ、た
とえば先入れ先出し法（ＦＩＦＯ）の手順にしたがい格
納するアドレス指定可能なスタック回路と、データブロ
ックロード（以下ロードと略称する）に伴うタグメモリ
の更新を行ないまたスタック回路のいずれかの−６＝ レベルに位置情報が格納されていると前記ＦＩＦＯの手
順によりこの位置情報に対応するタグメモリのブロック
アドレス情報をアクセス要求も無効化要求もないときに
無効化するタグメモリ制御回路とを備えている。

このような従来構成においては、置換カラム指定回路に
よるロートすべきカラムの指定とスタック回路による無
効化すべきカラムの出力は無関係に行なわれるため、無
効化すべき位置があるにも拘らず該位置以外の置き換え
なくてもよいキャッシュバッファの位置にロードが行な
われることがあり、キャツシュヒツト率を低下させると
いう欠点がある。

本発明の目的はヒツト率を向上さぜるキャッジ島バッフ
ァ制御装置を提供することにある。

本発明の装置はメインメモリを共有する複数データ処理
装置を備えこれらデータ処理装置の少なくとも１台が前
記メインメモリの複数データブロックの写しを１番地ら
たり少なくとも１カラムにわたって保持するキャッシュ
バッファとキャッシュバッファ制御装置とを備えたデー
タ処理システムにおける前記キャッシュバッファ制御装
置において、 前記キャッシュバッファが保持するデータブロックに対
するブロックアドレス情報を前記キャッシュバッファの
番地とカラムとで定まる位置に対応した位置に保持する
タグメモリと、 他のデータ処理装置からの前記メインメモリへのストア
アクセス実行に伴い前記キャッシュバッファが部分無効
化要求をされかつヒツトしたときに前記タグメモリの該
ヒツト位置の少なくとも前記カラムを指定する無効化情
報が書き込まれる無効化情報格納回路と、 前記キャッシュバッファがアクセス要求に応答してヒツ
トしたときに前記無効化情報格納回路から読み出される
前記無効化情報と前記タグメモリの該ヒツト位置の少な
くともカラムを指定するヒツト情報とを比較し一致すれ
ば該比較の結果に基づきまた前記キャッシュバッファが
アクセス要求に応答してきスヒットしたときに前記無効
化情報格納回路に前記無効化情報が格納されていると該
無効化情報に基づき指定変更情報を出力する置換カラム
制御回路と、 前記キャッシュバッファが読出しアクセス要求に応答し
てミスヒツトしたときに前記主記憶装置から新しいデー
タブロックをロードするだめの前記キャッジ−バッファ
の置換カラムを予め定められた手順によシ指定し前記置
換カラム制御回路から前記指定変更情報の入力があると
該指定変更情報に基づき前記置換カラムを変更する置換
カラム指定回路 とを設けたことを特徴とする。

次に本発明について図面を参照して詳細に説明する。

第１図は本発明の一実施例をキャッシュバッファ９とメ
インメモリ１０とともに示すブロック図である。

メインメモリ１０は各々が１６ケの番地を有する４、０
９６Ｋ（Ｋ＝１，０２４）ケのブロックに分割されてお
り、この４０９６にのブロック（データプロ９− ツク）のうちの２５６ケのブロックのデータがキャッシ
ュバッファ９に保持されている。キャッジＪＬバッファ
９は各々が４ケのカラムからなる６４ケの番地を有し、
番地とカラムとで定まる２５６ケの各位置に上記データ
ブロック１ケのデータの写しを保持するようになってい
る。

本実施例は切替回路１と、タグメモリ２と、比較回路３
と、置換カラム指定回路４と、スタック回路５と、クリ
ア回路６と、置換カラム制御回路７と、タグメモリ制御
回路８とから構成されている。

切替回路１は当該データ処理装置からのアクセスアドレ
スＡと他のデータ処理装置からの無効化要求アドレスＢ
とを切り替えて、これら２つのアドレスのうちから１つ
のみを選出し、そのうちのブロックアドレスを第１ブロ
ツクアドレスＤと第２ブロツクアドレスＥとに分割して
出力する。第１ブロツクアドレスＤと第２ブロツクアド
レスＥはそれぞれ１６ビツトと６ビツト構成であシ、計
２２ビットにより前記４，０９６にケのデータブロツ１
０− りのうちの１つを指定する。第２ブロツクアドレスＥは
以下に述べるタグメモリ２．置換カラム指定回路４およ
びスタック回路５と、キャッシュバッファ９とに対する
アクセスアドレスとなる。

タグメモリ２はキャッシュバッファ９が保持する２６ケ
のデータブロックに対する第１ブロツクアドレスＤおよ
びこれの有効性を表示す・る丸めのビットを、第１ブロ
ツクアドレスＤとの組になっている第２ブロツクアドレ
スＥにより指定される６４ケの各番地に４つづつ保持す
る。

比較回路３は切替回路１が出力する第１ブロックアドレ
スＤｉｒ、これとの組になっている第２ブロツクアドレ
スＥによシ指定され読み出されるタグメモリ２の保持内
容（第１ブロツクアドレス）のうちの有効性表示ビット
がＩｌｌである保持内容すべてと比較する。比較の結果
によりタグメモリ２のいずれかの保持内容と一致すれば
ビット信号Ｆ１およびヒツトカラム情報Ｆ２を、またタ
グメモリ２のいずれの保持内容とも一致しなければミス
ヒツト信号Ｇをそれぞれ出力する。

スタック回路５は、他データ処理装置からのメインメモ
リ１０へのストアアクセス実行に伴いキャッシュバッフ
ァ９を部分的に無効化するための無効化要求Ｋがあると
きに、この無効化要求にの対象となるデータブロックに
対する有効な第１ブロツクアドレスＤがタグメモリ２に
保持されていると、第２ブロツクアドレスＥとヒツトカ
ラム情報Ｆ２とこれらの有意性を表示するフラグ（有意
性表示フラグ）Ｓとがタグメモリ２を無効化するための
情報として書き込まれ、これを格納する。

無効化要求にの対象となるデータブロックに対する第１
ブロツクアドレスＤのタグメモリ２における保持有無の
チェックは、切替回路１がこの場合に出力する無効化要
求アドレスＢのうちの第１ブロツクアドレスＤと、無効
化要求アドレスＢのうちの第２ブロツクアドレスＥによ
シアクセスされ読み出されるタグメモリ２の有効性表示
のある保持内容とが、比較回路３において比較されるこ
とによシ行なわれる。スタック回路５の格納スペース（
レベル）は４つである。

クリア回路６は無効化が実行されると後述のタグメモリ
制御回路からの信号に応答して、該無効化のための無効
化情報を格納したレベルの有意性表示フラグＳを解消す
るためのクリア信号ｍを出力する。

置換カラム制御回路７は、キャッジ−バッファ９がアク
セスされかつ比較回路３がビット信号Ｆ１を出力すると
きに、スタック回路５から読み出される全レベルの無効
化情報りをこのときの第２ブロツクアドレスＥおよびヒ
ツトカラム情報Ｆ２と比較し一致するレベルがあるとこ
の比較結果に基づき、またキャッシュバッファ９がアク
セスされかつ比較回路３がミスヒツト信号Ｇを出力する
ときに、スタック回路５の全レベルの有意性表示フラグ
Ｓを調べていずれかのレベルに無効化情報が格納されて
いることがわかると該レベルの無効化情報に基づき、指
定変更信号Ｒと変更カラム情報Ｎとからなる指定変更情
報を出力する。また、ヒツト信号Ｆ１の入力があるとき
に、スタック回路５のいずれのレベルにも無効化情報が
格納され１３− ていない場合にのみ真のヒツト信号である連中信号Ｐを
出力し、ヒツト信号Ｆ１の入力があってもスタック回路
５のいずれかのレベルに無効化情報が格納されていると
きあるいはミスヒツト信号Ｇの入力があるときには不適
中信号Ｑを出力する。

置換カラム指定回路４は、キャッシュバッファ９が読出
しコマンドＵとともにアクセス要求されかつミスヒツト
信号Ｇが出力されるときに、メインメモリ１０からキャ
ッシュバッファ９にＩ’ｌｌ、イブ−タブロックをロー
ドするためのカラムをラウントロピン方式によシ指定す
る置換カラム情報Ｊを出力しているが、置換カラム制御
回路７から指定変更信号Ｒが入力すると、上述のように
して指定されているカラムを変更カラム情報Ｎによ）変
更した置換カラム情報Ｊを出力する。

タグメモリ制御回路８は置換カラム制御回路７が不適中
信号Ｑを出力したときのロードに伴うタグメモリ２の更
新と、他データ処理装置からの無効化要求Ｋに対するタ
グメモリ２の無効化制御とを行なう。無効化はスタック
回路５のいずれかの１４− レベルに有意性表示フラグＳがあり、かつアクセス要求
Ｈも無効化要求にもたいと春に行なわれる。

有意性表示フラグＳのあるレベルのうちから予め定めら
れた手順によシ、スタック回路５のレベルをアクセスし
、無効化のだめのアドレスとカラムとをタグメモリ２に
出力して無効化対象位置を指定し、この無効化対象位置
の有効性表示ビットに１　（）　１を書き込む。同時に
、スタック回路５の無効化したレベルについては有意性
表示フラグＳを解消するための信号をクリア回路６に出
力する。

第２図は第１図に示した置換カラム指定回路４と、スタ
ック回路５と、置換カラム制御回路７の詳細回路図を示
す。

置換カラム指定回路４は、２ケのレジスタ４１゜４２（
各４ビツト構成）と、６４語×４ビット／語のランダム
アクセスメモリ４３と、１８ケのゲート４４〜４Ｌと、
フリップフロップ４Ｍと、書込みパルス発生器４Ｎとか
ら構成されている。

スタック回路５は、各々が６ビツト構成の４ケのレジス
タ５４，５５．５６および５７とが１各々が４ビツト構
成の４ケのレジスタ５Ｂ、５９，５Ａおよび５Ｂと、４
ケのフリップフロップ５Ｃ９５Ｄ、５Ｅ、５Ｆと、ゲー
ト５１と、カウンタ５２と、実す７プデ゛°コータ゛５
３とから構成されている。

同じ横位置にある各１ケづつの６ビツトレジスタと、４
ビツトレジスタと、フリップフロップからなる組、たと
えばレジスタ５４と、レジスタ５８と、フリップフロッ
プ５Ｃとで１つのレベルヲ構成する。有意性表示フラグ
Ｓはデコーダ５３の出力でちゃ、フリップフロップ５０
〜５ｐ　Ｋ　＊　ｔ　１が書き込まれ、またクリア信号
７ｒｔによシ“０１にクリアされる。

置換カラム制御回路７は８ケの比較器７１〜７８と、プ
ライオリティ回路７９と、切替器７Ａと、１０ケのグー
）７Ｂ〜７にとから構成されている。

比較器７１〜７４と比較器７５〜７８とにおける両比較
結果のうち、同じレベルの両比較結果がともにｌｌＩ″
を出力しているか否かがグー）７Ｂ〜７Ｅ（論理積回路
）においてチェックされ、このチェックの結果に基づい
て、連中信号Ｐ、不適中信号Ｑ、指定変更信号Ｒおよび
変更カラム情報Ｎが出力されるようになっている。

なお、すべてのレジスタはクロックに同期して作動する
が図面の繁雑化を回避するため、その表示を省略した。

さて、他データ処理装置から無効化要求Ｋがあり、かつ
このときの無効化要求アドレスＢに対して比較器３がヒ
ツト信号Ｆｌ’ｅ出力すると、スタック回路５における
ゲート５１（論理積回路）においてＡＮＤ条件が成立す
るため、′１１を出力する。この１１１出力に応答して
デコーダ５３が励起され、レジスタ５４〜５７．レジス
タ５８〜５Ｂおよびフリップフロップ５Ｃ〜５Ｆのうち
のデコーダ５３により指定されるレベルにあるそれぞれ
に、第２ブロックアドレスＥ、ヒツトカラム情報Ｆ２お
よびゲート５１の出力を無効化のための情報として格納
する。同時に、ゲート５１の１１１出力に応答してカウ
ンタ５２が歩進されて、次の格納レベルをデコーダ５３
に指示する。

レジスタ５４〜５Ｂとフリップフロップ５０〜１７− ５Ｆに書き込まれたすべての無効化のための情報は、無
効化情報りとして置換カラム制御回路７に出力されてい
る。アクセス要求Ｈが入力すると、比較器７１〜７４に
おいてはアクセスアドレスＡのうちの第２ブロツクアド
レスＥとレジスタ５４〜５７からの無効化情報りとを比
較し、また比較器７５〜７８においてはヒツトカラム情
報Ｆ２とレジスタ５８〜５Ｂからの無効化情報りとが比
較される。

比較の結果によシ、一致するレベルが存在しないことが
わかると、ゲート７Ｆ（論理積回路）は１１１を出力す
る。このとき屁較回路３からヒツト信号Ｆ１の入力がお
ると、ゲート７Ｇ（論理積回路）におけるＡＮＤ条件が
成立するため、真のヒツト信号として連中信号ｐ　（＠
　１　＠　）を出力する。

また、比較の結果によシ、一致するレベルが存在し、か
つヒツト信号Ｆ１の入力があると、ゲート７Ｇにおける
ＡＮＤ条件が成立しないため、ゲ−）７Ｉ（論理和回路
）を経て、真のきスヒット信号Ｑ（’１”）を出力する
。つ’ｔ　ｂ　ｓ　ヒツト信号１８− Ｆｌの入力はあったが、ヒツトしたタグメモリ２の位置
がスタック回路５に格納されていると、この格納内容に
よシ指定されるデータブロックは既に無効化指定されて
いるため、当該データ処理装置はこのデータブロックを
アクセスしてはいけないことを意味する。

このときのゲート７Ｆの負出力であるＩＩ″は、ゲート
７Ｊ（否定論理和回路）を経て指定変更信号Ｒを置換カ
ラム指定回路４に出力し、また切替器７Ａからゲート７
Ｂ〜７Ｅの出力を変更カラム情報Ｎとして置換カラム指
定回路４に出力する。

フリップフロップ５０〜５Ｆからの無効化情報りのうち
にＪｌが含まれていることがゲート７Ｋ（論理和回路）
においてわかり、かつ比較回路３からのミスヒツト信号
Ｇの入力があると、ゲート７Ｈ（論理積回路）において
ＡＮＤ条件が成立し、また切替器７Ａからプライオリテ
ィ回路７９が出力する情報を変更カラム情報Ｎとして置
換カラム指定回路４に出力する。プライオリティ回路７
９はフリップフロップ５Ｃ〜５Ｆのうちの複数個のフリ
ップフロップがｌＩ″を格納しているときに、予め定め
られた優先度によりそのうちの１個を選定するようにな
っている。

きスヒット信号Ｇが入力しかつクリップフロップ５Ｃ〜
５Ｆからの無効化情報りに１１″が含まれていないとき
には、グー）７Ｉからミスヒツト信号Ｇがそのまま不適
生信号Ｑとして出力されるだけで、指定変更信号几と変
更カラム情報Ｎとは出力されない。

一方、置換カラム指定回路４において、アクセス要求Ｈ
と読出しコマンドＵの入力があシ、かつ比較回路３から
ヒツト信号Ｆ１の入力があるときに、グー）４Ｌ（論理
積回路）におけるＡＮＤ条件が成立して書込みパルス発
生器４Ｎを励起する。

このとき連中信号Ｐがレジスタ４２に入力すると（尚然
指定変更信号凡の４人力はない）ヒツトカラム情報Ｆ２
をゲート４４〜４７（否定論理積回路）によ如、１ビツ
ト右シフトして、ランダムアクセスメモリ４３に書き込
む。このときのランダムアクセスメモリ４３のストアア
ドレスはタグメモリ２へのアクセスアドレスと同一の第
２ブロツクアドレスＥである。

上述のゲート４４〜４７の右シフトは次のようにして行
なわれる。書込みパルス発生器４Ｎから書込みパルスが
ランダムアクセスメモリ４３に入力する時点には、ラン
ダムアクセスメモリ４３はｌＯｌを出力するように構成
され、かつレジスタ４２は連中信号Ｐに応答して１０１
にクリアされる。このため、ゲート４８〜４Ｂ（否定論
理積回路）の全出力は１１″を、グー）４０〜４Ｆ（否
定論理積回路）の全出力は１０１を、グー）４Ｇ〜４Ｊ
（論理積回路）の全出力は＠１ｍにな如、レジスタ４１
から１ビツトだけ右シフトして接続されているゲート４
４〜４７にレジスタ４１の出力が入力され、ランダムア
クセスメモリ４３に書き込ま、れる。

このシフト処理は次に述べるアクセス要求Ｈと読出しコ
マンドＵと不適生信号Ｑとの入力が６Ｄ２１− かつ指定変更信号Ｒの入力がないとき、すなわちミスヒ
ツト信号Ｇ発生時に、メインメモリ１０からキャッシュ
バッファ９に新しいデータブロックをロードすべきカラ
ムにヒツトカラムの右隣りのカラムを指定するためのも
のである。

次に、不適生信号Ｑの入力があるときには、この不適生
信号Ｑはフリップフロップ４Ｍにおいて１クロツクだけ
遅延されて書込みパルス発生器４Ｎを励起するが、この
１クロツク分の遅延の間にランダムアクセスメモリ４３
の書込みに先立って読出しが行なわれる。

ランダムアクセスメモリ４３は、このときのタグメモリ
２へのアクセスアドレスと同一の第２ブロツクアドレス
Ｅによシアクセスされるが、指定変更信号Ｒの入力がな
ければ、アクセスアドレスの保持内容を、また指定変更
信号孔の入力があると、変更カラム情ＱｔＮをレジスタ
４２に読み出す。

このレジスタ４２に入力した情報が置換カラム情報ＪＶ
Ｃ々る。

ランダムアクセスメモリ４３への書込みは、上２２− 述の第２ブロツクアドレスＥによシ指定される番地に、
レジスタ４２に入力している情報をゲート４４〜４Ｊに
よシ１ビットだけ右シフトした情報を供給して行なわれ
る。この右シフトは、レジスタ４１が不適中信号Ｑに応
答してＩＯｌクリアされかつランダムアクセスメモリ４
３は前述のように書込みパルス発生器４Ｎから書込みパ
ルスの入力を受けるときにＩＯｌを出力することにより
行なわれ、置換すべきカラムを順送りするためのもので
ある。

本実施例においては、アクセス要求Ｈも無効化要求にも
ないときにタグメモリ２０部分無効化とスタック回路５
の有意性表示フラグＳの解消とを行なっているが、スタ
ック回路５０レベル数が無効化要求発生頻度、アクセス
要求発生頻度およびロード発生確率とで定まる無効化情
報滞積によジオ−バーフローすることがないほど多けれ
ば、上記タグメモリ２の部分無効化とこれに伴う有意性
表示フラグＳの解消は不要である。

以上説明した本実施例は、無効化要求されたときに比較
回路３がヒツト信号Ｆ１を発生すると、無効化をするだ
めの情報をスタック回路５に登録しておき、当該データ
処理装置からのアクセス要求Ｈも無効化要求にも無いと
きに予め定められた手順によ）スタック回路５を読み出
し、この読出し内容に基づきタグメモリ２の有効性を表
示するビットに１０１を＊き込むことにより部分無効化
をするようにしたものである。

このような部分無効化を行なうには、前述のように無効
化要求Ｋがあったときに比較回路３においてヒツト・ミ
スヒツト判定をするためにタグメモリ２を読み出す第１
ステツプのタグメモリ２へのアクセスと、タグメモリ２
の有効性を表示するビットに１０１書込みする第２ステ
ツプのタグメモリ２へのアクセスが連続して必要である
。このため、当該データ処理装置がタグメモリ２をアク
セスする機会が減少することにな郵、当該データ処理装
置の性能が低下するという欠点がある。

このような欠点を無くするために、キャッシュバッファ
が保持するデータブロックに関するブロックアドレス情
報を前記キャッシュバッファの番地とカラムとで定まる
位置に対応した位置に保持するタグメモリと、 前記キャッシュバッファがアクセス要求または他のデー
タ処理装置からメインメモリへのストアアクセス実行に
伴う無効化要求をされたときに前記タグメモリから読み
出される前記ブロックアドレス情報を調べてヒツト・ミ
スヒツトの判定およびヒツトカラムの摘出を行なう比較
回路と、前記無効化要求に応答して前記比較回路がヒツ
ト判定をすると前記タグメモリのヒツトした位置に対応
する位置のビットをセット状態にして保持するカラムメ
モリと、 前記アクセス要求受付は時に前記比較回路がヒツト判定
をすると該ヒツトし九カラムとこのときの前記タグメモ
リへの読出しアドレスに基づいて読み出される前記カラ
ムメモリの保持内容とをカラム単位に比較し一致するカ
ラムがあれば該カラムに対応するをリセットしかつ前記
比較回路におけるヒツト判定を前記ミスヒツト判定と同
じ判定２５− にするキャッジ−制御回路 とを設けたキャッシュバッファ制御装置が提案されてい
る。

第３図はこのようなキャッシュバッファ制御装置に対し
て本発明を適用した本発明の他の実施例をキャッシュバ
ッファ９とメインメモリ１０とともに示すブロック図で
ある。

本実施例は、切替回路１００と、タグメモリ２００と、
比較回路３００と、置換カラム指定回路４００と、カラ
ムメモリ５００と、置換カラム制御回路７００と、タグ
メモリ８００とから構成されている。

切替回路１００と、タグメモ１Ｊ２００と、比較回路３
００と、置換カラ五指定回路４００は第１図に示した実
施例における切替回路１と、タグメモリ２と、比較回路
３と、置換カラム指定回路４とに第４図は第３図に示し
た置換カラム指定回路４００と、カラムメモリ５００と
、置換カラム制御回路７００との詳細回路図を示す。

−２６＝ カラムメモリ５００は６４語×４ビット／語のランダム
アクセスメモリ５０１と、１４ケのゲート５０２〜５０
Ｆとから構成され、各ビットはタグメモ１Ｊ２００と置
換カラム指定回路４００の各ランダムアクセスメモリの
各カラムに対応している。

無効化要求Ｋがありかつこのときの無効化要求アドレス
Ｂに対して比較回路３００からヒツト信号ＰＩ’とヒツ
トカラム情報Ｆ２の入力があるときに、このヒツトカラ
ム情報Ｆ２に対応するビットをセット状態（＠　１１　
）にして、無効化要求アドレスＢの第２ブロツクＥによ
り指定されるカラムメモ’）５０００番地に書き込んで
保持する。

この書込みは、グー）５０４〜５０７（論理積回路）を
経由してそのまま出力されるヒツトカラム情報Ｆ２がラ
ンダムアクセスメモリ５０１のデータ入力端子ＤＡに入
力し、かつゲート５０４〜５０７とゲート５０Ｃ〜５０
Ｆ（論理和回路）とを経由してそのまま出力されるヒツ
トカラム情報Ｆ２がランダムアクセスメモリ５０３のラ
イトイネーブル端子ＷＥに入力されることによ多行なわ
れる。

本実施例においては無効化のための情報としてカラム情
報だけを登録しておくのであるが、カラムメモリ５００
は常にタグメモリ２００と同時アクセスされるため、番
地情報は不要になるからである。

なお、カラムメモリ５００はシステム立上げ時等に当該
データ処理装置から供給されるリセット信号Ｃに応答し
てリセット状態（１１１）にされることができる。この
リセットは、リセット信号Ｃがグー）５０２（論理積回
路）、ゲート５０８（論理和回路）およびグー）５０Ｃ
経由でランダムアクセスメモリ５０１の全ライトイネー
ブル端子ＷＥに１１１を供給し、かつグー）５０３　（
論理積回路）において生成したｌ　□　Ｉをゲート５０
４〜５０７経由ですべてのデータ入力端子ＤＡに供給す
ることにより行なわれる。

置換カラム制御回路７００はプライオリティ回路７０１
と、切替器７０２と、１０ケのゲート７０３〜７０Ｂと
から構成され、プライオリティ回路７０１と切替器７０
２はそれぞれ第２図におけるプライオリティ回路７９と
切替器７Ａに対応している。

この場合には前述の理由によシカラムメモリ５００から
読み出される無効化情報りはカラム情報のみであり、ヒ
ツトカラム情報Ｆ２とビット単位にゲート７０３〜７０
３（論理積回路）において比較される。

ゲート７０７，７０８，７０９（各論理積回路）とゲー
ト７０Ａ、７０Ｂ、７０Ｃ（各論理和回路）はそれぞれ
第２図におけるゲート７Ｆ、７Ｇ、７Ｈとグー）７Ｉ、
７Ｊ、７にとに対応しており、各信号記号を参照すれば
動作の詳細は明らかである。ただし、不適生信号Ｑの起
因となったカラムメモリ５００の保持内容の解消はゲー
ト７０３〜７０６の出力をゲート５０８〜５０Ｂにフィ
ードバックすることによ如行なっている。　１ タグメモリ制御回路８００は、第２図におけるタグメモ
リ制御回路８のうちタグメモリ２の有効性を表示するだ
めのビットに対する書込み機構を除去した構成となる。

したがって、不適生信号Ｑに応答してメインメモリ１０
からキャッシュバッフ２９− ァ９への新しいデータブロックのロード時に、タグメモ
１Ｊ２００の更新は行なうが、無効化要求Ｋに対してタ
グメモリ２００を無効化するためのタグメモリ２００へ
の第２ステツプアクセスは行なわず、アクセス要求され
かつロードを必要とするときに、このロードすべきタグ
メモリ２００の位置と無効化待ちのそれとが一致すれば
ロードに伴うタグメモリ２０００更新でもりて代替する
ことになる。

本発明によれば、以上のような構成の採用によシ、置換
カラム指定回路によるロードすべきキャックユバッファ
の位置は無効化情報格納回路の保持内容に基づいて決ま
る位置が予め定められた手順によ如指定されている位置
に優先するようになにな如、キャツシユヒツト率を向上
させることができる。

【図面の簡単な説明】

３０− 第１図は本発明の一実施例、第３図は本発明の他の実施
例、および第２図と第４図はそれぞれ第１図と第３図に
示す実施例の詳細をそれぞれ示す。 、　　　１，１００・・・・・・切替回路、２，２００
・・・・・・タグメモＩＪ、３，３００・・・・・・比
較回路、４，４００・・・・・・置換カラム指定回路、
５・・・・・・スタック回路、５００・・・・・・カラ
ムメモリ、６・・・・・・クリア回路、７，７００・・
・・・・置換カラム制御回路、８，８００・・・・・・
タグメモリ制御回路、９・・・・・・キャッシェバッフ
ァ、１０・・・・・・メインメモリ、４１，４２．５４
〜５Ｂ・・・・・・レジスタ、４３，５０１・・・・・
・ランダムアクセスメモリ、４Ｍ、５０〜５Ｆ・・・・
・・フリップフロップ、４Ｎ・・・・・・書込みパルス
発生器、５２・・・・・・カウンタ、５３・・・・・・
デコーダ、７１〜７８・・・・・・比較器、７９，７０
１・・・・・・プライオリティ回路、７Ａ、７０２・・
・・・・切替器、４４〜４Ｌ、５１．７Ｂ〜７に、５０
２〜５ＱＦ、７０３〜７０Ｃ・・・・・・ゲート、Ａ・
・・・・・アクセスアドレス、Ｂ・・・・・・無効化要
求アドレス、Ｃ・・・・・・クリア信号、Ｄ・・・・・
・第１ブロツクアドレス、Ｅ・・・・・・第２ブロツク
アドレス、Ｆｌ・・・・・・ヒツト信号、Ｆ２・・・・
・・ヒツトカラム情報、Ｇ・・・・・・ミスヒツト信号
、Ｈ・・・・・・アクセス要求、Ｊ・・・・・・置換カ
ラム情報、Ｋ・・・・・・無効化要求、Ｌ・・・・・・
無効化情報、Ｍ・・・・・・リセットカラム情報、Ｎ・
・・・・・変更カラム情報、Ｐ・・・・・・連中信号、
Ｑ・・・・・・不適中信号、Ｒ・・・・・・指定変更信
号、Ｓ・・・・・・有意性表示フラッグ、ｍ・・・・・
・クリア信号。 第３　図

Claims (1)

1. 【特許請求の範囲】 主記憶装置を共有する複数データ処理装置を備えこれら
   データ処理装置の少なくとも１台が前記主記憶装置の複
   数データブロックの写しを１番地あたυ少なくとも１カ
   ラムにわたってＵ、持するキャッシュバッファとキャッ
   シュバッファ制御装置とを備えたデータ処理システムに
   おける前記キャッシュバッファ制御装置において、 前記キャッシュバッファが保持するデータブロックに対
   するブロックアドレス情報を前記キャッシュバッファの
   番地とカラムとで定まる位置に対応した位置に保持する
   タグメモリと、 他のデータ処理装置からの前記主記憶装置へのストアア
   クセス実行に伴い前記キャッシュバッファが部分無効化
   要求をされかつヒツトしたときに前記タグメモリの該ヒ
   ツト位置の少なくとも前記カラムを指定する無効化情報
   が書き込まれる無効化情報格納回路と、 前記キャッシュバッファがアクセス要求に応答してヒツ
   トしたときに前記無効化情報格納回路から読み出される
   前記無効化情報と前記タグメモリの該ヒツト位置の少な
   くともカラムを指定するヒツト情報とを比較し一致すれ
   ば該比較の結果に基　　　　　−づきまた前記キャッシ
   ュバッファがアクセス要求に応答してミスヒツトしたと
   きに前記無効化情報格納回路に前記無効化情報が格納さ
   れていると該無効化情報に基づき指定変更情報を出力す
   る置換カラ五制御回路と、 前記キャッシュバッファが読出しアクセス要求に応答し
   てミスヒツト【°チときに前記主記憶装置から新しいデ
   ータブロックをロードするための前記キャッシュバッフ
   ァの置換カラムを予め定められた手順により指定し前記
   置換カラム制御回路から前記指定変更情報の入力がある
   と該指定変更情報に基づき前記置換カラムを変更する置
   換カラム指定回路 ｌ とを設けたことを特徴とするキャッシュバッファ制御装
   置。