JPS628242A

JPS628242A - キャッシュメモリ装置

Info

Publication number: JPS628242A
Application number: JP60147960A
Authority: JP
Inventors: Toshiyuki Maekawa; 俊行前川
Original assignee: DIGITAL KK
Current assignee: DIGITAL KK
Priority date: 1985-07-04
Filing date: 1985-07-04
Publication date: 1987-01-16
Also published as: JPH0448263B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、キャッシュメモリを兵えた情報処理装置に関
し、特に論理アドレスによって参照されるキャッシュメ
モリ装置に関する。

〔従来の技術〕

従来より、情報処理装置の処理速度を向上させる為、Ｃ
ＰＵと主記憶装置との間に小容量ではあるが動作速度の
速いメモリ即ちキャッシュメモリを配置することが行な
われている。斯種情報処理装置に於ては、ＣＰＵが参照
しようとする命令（インストラクション）等のデータは
先ず主記憶装置からキャッシュメモリへ啄送され、以後
は該キャッシュメモリ内のデータがＣＰＵによって参照
される。キャッシュメモリ内のデータは適宜書き替えら
れ、必ずしもＣＰＵが要求するアドレスのデータがキャ
ッシュメモリに用意されている（キャツシュヒツト）と
は限らないが、キャッシュミスを起こさずキャツシュヒ
ツトが続く場合は、ＣＰＵはキャッシュメモリだけを参
照してプログラムの実行を続けることが出来る。この結
果、処理速度が向上するのである。

キャッシュメモリの配置形態には種々のものがあるが、
本発明の対象とする形態は第１図に示す如く、ＣＰ　Ｕ
　（１）と主記憶装置（１１）との間に、論理アドレス
を物理アドレスに変換するメモリ管理ユニット（１０）
を介装し、キャッシュメモリ（２）は論理アドレスによ
って参照されるものである。

通常、メモリ管理ユニット　（１０）と主記憶装置（１
１）とはシステムバス（１３）を介して連結され、該シ
ステムバス（１３）には例えばＤ　Ｍ　Ａ　（１２）、
ビデオメモリ、ディスク装置等が接続されている。

ＣＰ　Ｕ　（１）とメモリ管理ユニット（１０）　（以
下、ＭＭＵという）とは論理アドレスライン、データラ
イン及び制御ラインから構成される複数本のライン（５
）によって連結され、Ｍ　Ｍ　Ｕ　（１０）とシステム
バス（１３）とは物理アドレスライン、データライン及
び制御ラインから構成される複数本のライン（５０）に
よって連結されている。

上記装置に於ては、キャッシュメモリ（２）が論理アド
レスによって参照されるので、キャッシュメモリ（２）
からデータを読み出す際に論理アドレスを物理アドレス
に変換する必要がなく、高速処理が可能である。

〔発明が解決しようとする問題点〕

上述の如（、主記憶！！置（１１）が接続されているシ
ステムバス（１３）にはＤ　Ｍ　Ａ　（１２）等、主記
憶装置（１１）を直接にアクセスする装置が接続されて
いることが多く、例えばＤ　Ｍ　Ａ　（１２）が主記憶
装置（１１）の一部を書き替えたとき、主記憶装置（１
１）の内容とキャッシュメモリ（２）の内容とに不一致
が生じる虞れがある。

又、外部記憶装置から主記憶装置へデータを転送する際
に、Ｍ　Ｍ　Ｕ　（１０）の操作により異なる論理アド
レスに対して同一の物理アドレスが設定されることがあ
る。この様な場合、主記憶装置の内容を異った論理アド
レスで更新することにより、以後のデータの読み出しに
於て主記憶装置（１１）の内容とキャッシュメモリ（２
）の内容とに不一致が生じることに゛なる。

上記不一致が生じると、ＣＰ　Ｕ　（１）はプログラム
を正しく実行出来なくなるので、従来はＯ８（オペレー
ティングシステム）によって主記憶装置（１１）を監視
し、Ｄ　Ｍ　Ａ　（１２）等から直接にアクセスがなさ
れたときキャッシュメモリ（２）を強制的に無効化する
方法が用いられる。

ところが近年、標準Ｏ８の開発が進み、異機種間でのソ
フトウェア互換性が達成されつつあり、上述の如くソフ
トウェアに依存したシステム構成がとられている従来装
置に対して標準Ｏ８を移植する場合、キャッシュメモリ
のメリットを維持する為にはＯ８の大幅な修正が必要と
なる。この修正は極めて困難であり、多大な労力と費用
が必要となる。

この問題を解決するには、主記憶装置（１１）とキャッ
シュメモリ（２）とを常に一致状態に保つ為の７１−ド
ウエア回路を装備すればよいのであるが、従来は回路が
複雑となって処理速度が低下する問題があり、キャッシ
ュメモリを装備したメリットが相殺される為、実用化に
至っていない。

〔問題点を解決する為の手段〕

本発明のキャッシュメモリ装置は、上記問題点を解決す
るべく物理アドレスライン（５５）に、主記憶装置（１
１）に設けたられな複数個（Ｍ個）の記憶領域ブロック
の夫々に対応して複数個（Ｍ個）のデータ格納場所（４
０）を有する監視メモリ（４）を接続し、該監視メモリ
（４）とキャッシュメモリ（２）との間には制御回路（
３）を介装した。

該制御回路（３）は、主記憶装置（１１）に対する指令
がデータの読出しであるか書込みであるかを検知する第
１の検知手段と、前記指令がデータの読出しであるとき
キャッシュメモリ（２）がヒツトしたか否かを検知する
ＰｌｆＪ２の検知手段と、キャッシュミスが発生したと
き主記憶装置（１１）の指定アドレスから読み出された
データをキャッシュメモリ（２）の所定記憶ブロック（
２３）に移すと共に、前記指定アドレスに対応する監視
メモリ（４）内のデータ格納場所（４０）に所定の識別
データを記入する記入手段と、前記第１の検知手段によ
って主記憶装置（１１）の所定アドレスへのデータ書込
み指令が検知されたとき該所定アドレスに対応する監視
メモリ（４）内のデータ格納場所（４０）に前記識別デ
ータが存在するか否かを検知する第３の検知手段と、該
検知手段によって識別データの存在が検知されたとき、
キャッシュメモリ（２）及び監視メモリ（４）の全体或
は前記指定アドレスに対応する一部の内容を無効化する
更新手段とを具えている。

〔作　用〕

主記憶装置（１１）がアクセスされると、第１の検知手
段が主記憶装置に対する指令がデータの読出しであるの
か書込みであるのかを検知する。

指令がデータの読出しであるときは、第２の検知手段が
キャッシュメモリがヒツトしたか否かを検知する。

キャツシュヒツトの場合はキャッシュメモリ（２）の内
容がＣＰ　Ｕ　（１）へ移される。一方キャッシュミス
の場合は、主記憶装置（１１）の指定アドレスからデー
タが読み出され、該データはＣＰ　Ｕ　（１）へ移され
ると共にキャッシュメモリ（２）に転送される。

又同時に、前記指定アドレスに対応する監視メモリ（４
）内のデータ格納場所に、上記データがキャッシュメモ
リ（２）にも存在することを意味する識別データが記入
される。

主記憶装置（１１）に対する指令がデータの読み畠しで
ある限り、上記動作が繰り返され、キャッシュメモリ（
２）は適宜書き替えられつつ、ＣＰ　Ｕ　（１）によっ
て参照され、処理速度の向上が図られる。

例えばＤ　Ｍ　Ａ　（１２）によって或はＣＰ　Ｕ　（
１）自身によって主記憶装置（１１）に対しデータの書
込み指令が発せられると、第１の検知手段によってこれ
が検知された後、第３の検知手段によって、アクセスの
対象となる指定アドレスに対応する監視メモリ（４）内
のデータ格納場所（４０）に前記識別データが存在する
か否かが検知される。

識別データが検知されたときは、キャッシュメモリ（２
）及び監視メモリ（４）の全体或は前記指定アドレスに
対応する一部の内容が無効化される。

又同時に、主記憶装置（１１）に対しデータの書込みが
行なわれる。

無効化されたキャッシュメモリ（２）及び監視メモリ（
４）には、次のデータ読出し指令が発せられ・キャッシ
ュミスが発生したとき、前記同様にして新しいデータと
識別データが書き込まれ、その後のＣＰ　Ｕ　（１）の
データ読出しに供せられる。。

〔発明の効果〕

主記憶装置（１１）へのデータ書込みは監視メモリ（４
）によって常に監視され、書き込み指令が発せられたと
きはキャッシュメモリ（２）は少なくとも主記憶装置（
１１）と不一致が生じる部分の内容が必ず無効化される
こととなる。従って、いかなる場合もキャッシュメモリ
（２）と主記憶装置（１１）との不一致は生じない。

又、監視メモリ（４）と主記憶装置（１１）とは物理ア
ドレスラインによって連結され、両者間にＭＭＵは介在
しないから、主記憶装置（１１）に対しデータ書込み指
令が発せられたとき、監視メモリ（４）を参照して主記
憶装置（１１）の書鰺替えられるべきデータがキャッシ
ュメモリ（２）に存在するか否かを判別するのに必要な
処理時間は僅かである。従って、高速化を目的とするキ
ャッシュメモリのメリットが相殺されることはない。

更に、監視メモリ（４）は小容量（例えば１６にビット
）のＲＡＭ等によって形成することが出来、又制御回路
（３）は論理回路によって容易に構成することが出来る
から、ソフトウェア即ちオペレーティングシステムに依
存することなく簡易なハードウェアのみによって上記作
用効果を達成することが出来る。

即ち、本発明に係るキャッシュメモリ装置を具えた情報
処理装置に於ては、キャッシュメモリの存在を全く意識
することなく標準Ｏ８を移植することが出来、然もキャ
ッシュメモリのメリットは充分に活かされるのである。

〔実施例〕

ＭＳ１図に示す如く、本発明に係る情報処理装置のシス
テム構成は、ＣＰ　Ｕ　（１）とＭ　Ｍ　Ｕ　（１０）
とを連結するｉｌ！ｒ埋アドレアドレスラインッシュメ
モリ（２）を接続し、Ｍ　Ｍ　Ｕ　（１０）と主記憶装
置（１１）とを連結する物理アドレスラインに監視メモ
リ（４）を接続したものであり、キャッシュメモリ（２
）と監視メモリ（４）との間には論理回路素子等より構
成された制御回路（３）が介装されている。

第２図はキャッシュメモリ（２）、監視メモリ（４）及
び制御回路（３）の具体的な回路構成を示している。

本実施例に用いる主記憶装置（１１）は１６Ｍバイトの
記憶容量を有し、所謂ベーシングによる記憶管理方式が
採用されている。ページサイズはＩＫバイトとし、主記
憶装置（１１）の記憶領域を該ページ単位に分割する。

これに伴ってＭ　Ｍ　Ｕ　（１０）は所謂Ｐ　Ｍ　Ｍ　
Ｕ　（ｐａｇｅｄ　Ｉｌｌｅｍｏｒｙ　ｍａｎａｇｅｍ
ｅｎｔ　ｕｎｉｔ）が使用される。

ＣＰＵに接続されている論理アドレスライン（５４）は
論理ページ数を規定すべきビット上位部の信号を伝える
１４本の上位論理アドレスラインＬＡ２（５１）ト、ペ
ージ内に於ける１つのアドレスを与えるべきビット下位
部の信号を伝える９本の下位論理アドレスラインＬ　Ａ
　１（５２）とから構成され、上位論理アドレスライン
（５１）はＭ　Ｍ　Ｕ　（１０）を介して１４本の上位
物理アドレスラインＰ　Ａ　２（５３）に接続されてい
る。

２３本の論理アドレスライン（５４）は、更に上位１２
本のタグ用アドレスラインＬ　Ａ　３（５７）と下位１
１本のインデックス用アドレスラインＬＡ４（５６）と
に分岐し、アドレスラインＬＡ４はキャッシュメモリ（
２）のアドレスボートＡＤＲへ接続され、アドレスライ
ンＬＡ３は制御回路（３）へ接続されている。

システムバス（１３）を介して主記憶装置（１１）に接
続されている上位物理アドレスラインＰＡ２は、途中で
分岐して監視メモリ（４）のアドレスポー）ＡＤＲｌ：
接続されている。

キャッシュメモリ（２）は４ペ一ジ分の命令を記憶るこ
との出来るＲＡＭよりｖｔ成した所謂デマンド７アイル
方式のインストラクションキャッシュであって、第３図
に示す如く夫々１６ビット、１ビット、１６ビットのサ
イズを有するタグ欄（２０）、管理情報欄（２１）及び
データ欄（２２）から一つの記憶ブロック（２３）が構
成されている。

タグｍ（２０）には７ドＣスラインＬ　Ａ　３（５７）
から制御回路（３）を介して送られてくる上位１２ビッ
トの″アドレス信号が書き込まれる。管理情報欄（２１
）には、該記憶ブロック（２３）の記憶内容が有効であ
るときは“１”、無効であるときは“０”が書き込まれ
る。データ欄（２２）には主記憶装置（１１）に記憶さ
れているインストラクションが記入される。各記憶ブロ
ック（２３）には１〜Ｌ（Ｌ＝２”）のアドレスが付与
されている。

主記憶装置（１１）は前述の如くベージング方式により
管理されており、１〜Ｍ（Ｍ＝１６Ｋ）のページ番号を
有する各ページ（１４）に分割されている。１つのべ一
ノ（１４）にはＮ（Ｎ＝ＩＫ）１個の記憶領域（１５）
が含まれている。

監視メモリ（４）は１ビットで形成されたデータ格納場
所（４０）をＭ僧具え、各データ格納場所（４０）は主
記憶装置（１１）の各ページ（１４）に夫々一対一で対
応している。図示の如くｌなるアドレスを有するデータ
格納場所（４０）に“１”が記入されているときは、主
記憶装置（１１）の第ｍページ（１４）内の何れかの記
憶領域（１５）に記憶されているデータが、キャッシュ
メモリ（２）にも記憶されていることを意味する。この
際、第ｍページ内の第ｎ番目の記憶領域（１５）（第３
図中にハツチングで示す）に記憶されているデータは、
該記憶領域（１５）のアドレスの下位１１ビットが示す
番地を１としたとき、キャッシュメモリ（２）の第１番
地のデータ欄（２２）に書き込まれているはずである。

又、第１番地の管理情報欄（２１）には“１″が設定さ
れ、タグａ（２０）には論理アドレスの上位１２ビット
が記入されている。

制御回路（３）は第２図に示す如く、主に論理回路素子
より構成されたハードウェア回路であって、本発明の作
用効果に重要な役割を果たす回路のみを記載し、図を簡
略化している。

第４図は第２図の回路の動作を説明する為の７０−チャ
ートであり、以下該フローチャートを参照しつつ回路構
成及び回路動作について説明する。

但し、制御回路（３）はあくまでもハードウェア回路で
あって、第４図は説明の便宜上使用するものにすぎない
。

主記憶装置（１１）がアクセスされたとき、その指令が
データの読出しであるかデータの書込みであるがを検知
する第１の検知手段は、ナンドデート（３４）の一方の
入力端子に対し主記憶装置（１１）へのデータ書込み信
号Ｗを接続して構成されている。

キャッシュメモリ（２）がヒツトしたか否かを検知する
第２の検知手段は、キャッシュメモリ（２）のタグ欄（
２０）の出力ボートとアドレスラインＬＡ３（５７）と
が接続された比較器（３０）及び該比較器（３０）の出
力とキャッシュメモリの管理情報欄（２１）の出力ボー
トとが接続されたアンドデー’）　（３２）から構成さ
れでいる。

キャンシュメモリ（２）のデータ欄（２２）の入出力ボ
ートには、主記憶装置（１１）と連結されたＤＯ〜Ｄ１
５の１６本のデータライン（６）を入出力制御可能に接
続し、又監視メモリ（４）の入力ポートには識別データ
となる“１”の信号を書き込み制御可能に接続して記入
手段が構成されている。

監視メモリ（４）内に識別データが存在するか否かを検
知する第３の検知手段は、前記ナンドデー）　（３４）
の他方の入力端子に対し監視メモリ（４）の出力ボート
を接続して構成されている。

キャッシュメモリ（２）の管理情報欄（２１）の入力ポ
ートには、ナンドデー）　（３４）の出力とアンドデー
　）　（３２）の出力をインバータによって反転した信
号とをアントゲ−）　（３３）に入力して得られた信号
が接続されている。

ナンドデー）　（３４）の出力信号はインバータを介し
てクリア回路（３１）に入力される。該クリア回路（３
１）はカウンターを内臓し、キャッシュメモリ（２）の
管理情報欄（２１）及び監視メモリ（４）を全てクリア
して無効化する更新手段を形成している。

アントゲ−）、（３２）の出力信号は、デー）　（３５
）を介してキャッシュメモリ（２）と監視メモリ（４）
の読出し書込み指定ボー）ＷＥへ接続されると共に、“
１″のときキャツシュヒツトを意味するＨ信号として外
部へ取り出されている。

尚、該制御回路（３）には書込み或は読出しの対象とな
るデータがプログラムを構成するインスト　　□ラクシ
ョンであるか否かを示す信号、データの書込み或は読出
しの対象とする記憶装置が主記憶装置（１１）であるか
否かを示す信号、アドレスが有効であるか否かを示す信
号、例えば電源投入時にクリア回路（３１）を動作させ
るクリア信号等が制御信号として入力されるが、これら
の制御信号を処理すべき回路は周知のところであるので
省略する。

次に上記キャッシュメモリ装置の動作について説明する
。

Ｔ二ｌ」ｕＪ−【Ｗ信号はＯ″に設定されており、これによって制御回路
（３）は主記憶装ｆｉ！（１１）への指令がデータの読
出しであることを検知する（第４図（７））。

アドレスラインＬＡ４（５４）によって参照されるキャ
ッシュメモリ（２）のタグ欄（２０）の内容とアドレス
ラインＬＡ３（５５）の値とが一致しているかどうかが
比較器（３０）によって判別される（第４図（７０））
。

両者が一致して比較器（３０）の出力が“１”となり且
つキャッシュメモリ（２）の管理情報４ｍ（２１）の出
力が１”のとき、アンドデー）　（３２）はキャツシュ
ヒツト°を表わす１″の信号を出力する。デート（３５
）の入力端子には前記“１”の信号とＷ信号“０″が入
力され、該デートの出力信号“１″はキャッシュメモリ
（２）のデータ欄（２２）の入出力を制御する。

この結果、ｃ　ｐ　ｕ　（ｉ）が要求するアドレスのデ
ータ（インストラクション）はデータ欄（２２）からデ
ータラインＤＯ〜Ｄ１５（６）を経てＣＰ　Ｕ　（１）
へ転送されるのである（第４図（７１））。

キャッシュミスが発生したときアンドデート（３２）の
出力は“０”となり、キャッシュメモリ（２）のデータ
欄（２２）に対する入出力が上記とは逆転し、これによ
って主記憶装置（１１）からデータライン（６）を経て
送られてくるデータ（インストラクション）がデータ欄
（２２）の指定番地に書き込まれると共に、アドレスラ
インＰＡ２によって指定される監視メモリ（４）内のデ
ータ格納場所（４０）へ“１”が記入される。又同時に
、主記憶装置（１１）から送られてくるデータはＣＰ　
Ｕ　（１）へ転送される（第４図（７２））。

−二！」しとム詩− Ｗ信号が１”となり、且つ監視メモリ（４）の出力信号
が“１”であるときは、主記憶装置（１１）に対し書込
み指令が発せられでいるアドレスのデータがキャッシュ
メモリ（２）にも存在し、該データの書！替えによって
主記憶装置（１１）とキャッシュメモリ（２）との不一
致が生じる場合である（Ｗ＆４図（７３））、ナンドデ
ー）　（３４）の出力信号は“０”となり、インバータ
によって反転されてクリア回路（３１）を動作せしめる
。

クリア回路（３１）はカウンターの働きにより、キャッ
シュメモリ（２）の管理情報欄（２１）及び監視メモリ
（４）を全てクリアする（第４図（７４））。

これと同時に、主記憶装ｆ！（１１）に対しデータの書
込みが行なわれる（第４図（７５））。

又、Ｗ信号が′１″であっても監視メモリ（４）の出力
信号が０”であると外は、主記憶装置（１１）に対しデ
ータの書込みが行なわれてもキャッシュメモリ（２）の
記憶内容には無関係であるので、キャッシュメモリ（２
）を無効化する必要がない。このときナンドデー）　（
３４）の出力信号は“１”となり、クリア回路（３１）
は動作しない（第４図（〕３））。

上記一連の動作に於て、キャッシュメモリ（２）及び監
視メモ、す（４）は高速小容量のＲＡＭによりて構成出
来るから、アクセスタイムを極めて短くすることが可能
である。又キャッシュメモリ（２）は論理アドレスによ
って、監視メモリ（４）は物理アドレスによって参照さ
れ、上記動作にＭＭＵによるアドレス変換は介在せず、
然も制御回路（３）は簡易な論理回路によって構成され
てしするから、データの書込み及び読出しに伴う処理は
極めて高速で行なわれ、充分にキャッシュメモリの性能
が発揮される。

尚、本発明のキャッシュメモリ装置は上述した単一〇Ｐ
Ｕシステムのみならず、マルチプロセッサーシステムに
も実施することが可能である。例えば第５図は第１〜第
３のＣＰ　Ｕ　（１，）（８）（８０）を具えたシステ
ムに対し本発明を実施した一例である。

この場合、各ＣＰ　Ｕ　（１）（８）（８０）はアービ
タ（８１）を介してＭ　Ｍ　Ｕ　（１０）に接続されて
おり、例えば第２のＣＰ　Ｕ　（８）から主記憶装置（
１１）に対し書込み指令が発せられた場合に於ても、第
１ＣＰＵ（１）に接続されたキャッシュメモリ（２）と
主記憶装置（１１）との不一致は生じない。

又上記実施例に於ては、主記憶装置（１１）に対しデー
タの書込み指令が発せられ、主記憶装置（１１）の内容
がキャッシュメモリ（２）にも存在する場合、キャッシ
ュメモリ（２）の全ての内容がクリアされる構成を採っ
ているが、不一致が起こる記憶領域のみをクリアする様
に制御回路（３）を構成することも可能である。

更に、本発明に係るキャッシュメモリ装置は、特許請求
の範囲に記載の技術範囲内で種々の変形が可能であるの
は勿論である。

【図面の簡単な説明】

第１図は本発明に係るキャッシュメモリ装置を兵えた情
報処理装置のシステム構成図、第２図はキャッシュメモ
リ装置の回路構成図、第３図はメモリ構造の説明図、ｆ
Ｊ４図は制御回路の動作を説明する為の７０−チャート
、第５図は本発明のキャッシュメモリ装置をマルチプロ
セッサーシステムに実施した例のシステム構成図である
。（１）・・・ＣＰＵ　　　（２）・・・キャッシュメモ
リ（３）・・・制御回路　（４）・・・監視メモリ（１
０）・・・メモリ管理ユニット（１１）・・・主記憶装置

Claims

【特許請求の範囲】［１］ＣＰＵ（１）と主記憶装置（１１）との間に、論
理アドレスを物理アドレスに変換するメモリ管理ユニッ
ト（１０）を介装すると共に、ＣＰＵ（１）とメモリ管
理ユニット（１０）とを連結する論理アドレスライン（
５４）にキャッシュメモリ（２）が接続されている情報
処理装置に於て、メモリー管理ユニット（１０）と主記
憶装置（１１）とを連結する物理アドレスライン（５５
）には主記憶装置（１１）に設けられた複数個（Ｍ個）
の記憶領域ブロックの夫々に対応して複数個（Ｍ個）の
データ格納場所（４０）を有する監視メモリ（４）が接
続され、該監視メモリ（４）とキャッシュメモリ（２）
との間には制御回路（３）を介装し、該制御回路（３）
は、主記憶装置（１１）に対する指令がデータの読出し
であるか書込みであるかを検知する第１の検知手段と、
前記指令がデータの読出しであるときキャッシュメモリ
（２）がヒットしたか否かを検知する第２の検知手段と
、キャッシュミスが発生したとき主記憶装置（１１）の
指定アドレスから読み出されたデータをキャッシュメモ
リ（２）に移すと共に、前記指定アドレスに対応する監
視メモリ（４）内のデータ格納場所（４０）に所定の識
別データを記入する記入手段と、前記第１の検知手段に
よって主記憶装置（１１）の指定アドレスへのデータ書
込み指令が検知されたとき該指定アドレスに対応する監
視メモリ（４）内のデータ格納場所（４０）に前記識別
データが存在するか否かを検知する第３の検知手段と、
該検知手段によって識別データの存在が検知されたとき
キャッシュメモリ（２）及び監視メモリ（４）の全体或
は前記指定アドレスに対する一部の内容を無効化する更
新手段とを具えていることを特徴とするキャッシュメモ
リ装置。［２］キャッシュメモリ（２）に記憶されるデータはプ
ログラムを構成する各命令（インストラクション）であ
る特許請求の範囲第１項に記載のキャッシュメモリ装置
。［３］キャッシュメモリ（２）は、論理アドレスのビッ
ト上位部が記憶されるアドレスタグ欄（２０）と、デー
タの有効性を判別する為の管理情報欄（２１）と、主記
憶装置内のデータが記憶されるデータ欄（２２）とによ
って構成した多数の記憶ブロック（２３）を具え、各記
憶ブロック（２３）は論理アドレスのビット下位部によ
って参照し、更新手段によって前記管理情報欄（２１）
がクリアされることによりキャッシュメモリ（２）が無
効化される特許請求の範囲第１項又は第２項に記載のキ
ャッシュメモリ装置。［４］監視メモリ（４）は各データ格納場所（４０）が
１ビットで構成され、識別データは該ビットの２値状態
によって規定される特許請求の範囲第１項乃至第３項の
何れかに記載のキャッシュメモリ装置。