JPH01279342A - キャッシュ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 キャッシュメモリ制御方式、特に、ＣＰＵと主記憶との
間にキャッシュメモリを介在させ、該ＣＰＵ以外の他の
デバイスによって該主記憶の任意のアドレスに対応の内
容を書き替えた時に該キャッシュメモリ内の対応するア
ドレスを無効化するよう制御する技術に関し、 ＣＰＵの性能、ひいてはンステム全体としての性能を低
下させずに、キャッシュメモリの内容と主記憶の内容と
の一致を保証し、これを容易に実現することを目的とし
、 第１のバスに接続され、複数のブロックからなる第１の
キャッシュメモリを有するＣＰＵと、第２のバスに接続
された主記憶と、第１のバスと第２のバスの間に介在さ
れ、複数のブロックを有し、該ブロック毎に第１の制御
情報を有する第２のキャッシュメモリとを具備し、ＣＰ
Ｕがデータ取り込みの際に第１のバスにアドレス情報と
第２の制御情報を出力し、第２のキャッシュメモリが、
第１の制御情報とＣＰＵからのアドレス情報および第２
の制御情報とに基づき、第１のキャッシュメモリにどの
アドレスのブロックが有るかを管理し、さらに第２のバ
ス上の書込みアドレスを調べてＣＰＵ側に無効化アドレ
スを通知する必要があるか否かを判定し、必要な場合だ
け第１のバスを使用するよう制御するように構成する。

〔産業上の利用分野〕

本発明は、キャッシュメモリ制御方式に関し、特に、中
央処理装置（ＣＰＵ）と主記憶（装置）との間にキャッ
シュ（メモリ）を介在させ、該ＣＰＵ以外の他のデバイ
スによって該主記憶の任意のアドレスに対応の内容を書
き替えた時に該キャッシュメモリ内の対応するアドレス
を無効化するよう制御する技術に関する。

〔従来の技術〕

情報処理システムにおいては高速処理を行うＣＰＵと低
速動作を行う主記憶との間の動作速度上のギャップをう
めるために、高速のキャッシュメモリを介在させること
が従来から行われている。

マイクロプロセッサの分野でも同様であり、集積度の向
上に伴い小容量のキャッシュメモリを内蔵したチップも
ある。第１５図にその一構成例が示される。このキャッ
シュメモリ内蔵型のチップ、すなわちＣＰＵ１は、■キ
ャッシュメモリ２の動作が外部の主記憶３よりも高速で
ある、■アクセスしたアドレスのデータがキャッシュメ
モリ２ｋあル間はシステムバス４にアクセスする必要が
ないので、チップがバス４を占有する時間を短縮する事
ができ、ダイレクト・メモリ・アクセス（ＤＭＡ）コン
トローラ５がシステムハス４を使って主犯１．α３にア
クセスする時にＣＰＵと競合する確率が少なくなるので
、高速処理に適している。

ところが技術的な制限から、チップ内部にはトランジス
タ等の素子を多（設けることは出来ず、それ故充分な容
量のキャッシュメモリを設けることができないので、キ
ャッシュメモリのヒツト率が低くなる。ここでヒツト率
とは、アクセスしたアドレスのデータがキャッシュメモ
リ内に有るか否かを表す割合を示し、「有る」という割
合が高いほどヒツト率は高い。このような不都合に対処
するため、チップの外部にもキャッシュメモリ（外部キ
ャッシュメモリ）を設け、それによって性能の向上を図
るようにしたシステムが提案されている。

第１６図には外部キャッシュメモリを設けたー構成例が
示される。この構成では、システム全体としての性能を
向上させるために、Ｃ，ＰＵチップ１および外部キャッ
シュメモリ６を接続するＣＰＵバス７と、外部キャッシ
ュメモリ６および主記憶３を接続する主記憶バス８　（
第１５図のシステムバス４に相当）とを分離し、必要な
時だけＣＰＵバスと主記憶バスとの間で情報を転送する
ようにするのが望ましい。

ところで、キャッシュメモリを備えた情報処理システム
においては、キャッシュメモリの内容と主記憶の内容は
一致していなければならない。従って、ＣＰＵ以外のも
の、例えばＤＭＡコントローラが主記憶の内容を書き替
えた時は、通常、キャッシュメモリ内の対応するアドレ
スのブロック（通常１６バイトまたは３２バイト単位の
メモリ領域）を無効化することが行われる。このため、
ＣＰＵには、外部の主記憶バス上のアドレス情報を取す
込んで該アドレスに対応するキャッシュメモリ内のプロ
７りを無効化する機能を持たせる必要がある。

〔発明が解決しようとする課題〕

上述した外部キャッシュメモリを設ける方式では、ＣＰ
Ｕの性能、ひいてはシステムの性能を向上させる目的で
ＣＰＵバスおよび主記憶ハスの分離を行うと、ＤＭＡコ
ントローラ等の他のデバイスからの書込みアドレスがＣ
ＰＵに転送されないので、ＣＰＵ内部のキャッシュメモ
リの対応するアドレスを無効化できないという問題が生
じる。

一方、書込み時に常にＣＰＵバスにアドレスを転送して
おくようにすれば無効化は可能となるが、逆に、ＣＰＵ
バスの占有率が上がって、システムの性能は低下すると
いう問題が生じる。

本発明は、上述した従来技術における問題点に鑑み創作
されたもので、ＣＰＵの性能、ひいてはシステム全体と
しての性能を低下させずに、キャッシュメモリの内容と
主記憶の内容との一致を保証し、これを容易に実現する
ことができるキャッシュメモリ制御方式を提供すること
を目的としている。

〔課題を解決するための手段〕

上述した従来技術における問題点は、外部キャッシュメ
モリ側で、内部キャッシュメモリにどのアドレスのブロ
ックが有るかを管理し、さらに主記憶バス上の書込みア
ドレスを調べてＣＰＵ側に無効化アドレスを通知する必
要があるか否かを判定し、必要な場合だけＣＰＵバスを
使用するよう制御することにより、解決され得る。

従って、本発明によれば、第１図の原理ブロック図に示
されるように、第１のバス１１に接続され、メモリ領域
が複数個のブロックに分割され更に該ブロック毎に複数
個のウェイに分割された第１のキャッシュメモリ１２を
有し、外部からのアドレス情報ＡＤＩと特定の制御信号
ＣＯに応答して該アドレスに対応のブロックが無効化さ
れるようになっている中央処理装置１３と、 第２のバス１４に接続された主記憶装置１５と、前記第
１のバスと第２のバスの間に介在され、前記第１のキャ
ッシュメモリの各ブロック８ｍに対し２ｋ倍の個数のブ
ロックを有し、該ブロック毎に前記第１のキャッシュメ
モリ内のいずれのブロックにデータが取り込まれている
かを指示する第１の制御情報Ｃ１を有する第２のキャッ
シュメモリ１６とを具備し、 前記中央処理装置は、前記第１のキャッシュメモリにデ
ータを取り込む際に、前記第１のバスにアドレス情報Ａ
Ｄ２　と共に該第１のキャッシュメモリ内のいずれかの
ブロックを特定する第２の制御情報Ｃ２を出力し、 前記第２のキャッシュメモリは、前記第１の制御情報Ｃ
１と前記中央処理装置からのアドレス情報ＡＤ２および
第２の制御情報Ｃ１とに基づいて前記第１のキャッシュ
メモリに取り込まれているデータに対応のブロック８１
が自己のメモリ内に右いていずれのブロックに対応して
いるかを該ブロックのアドレス情報によって管理し、前
記第２のバスを介して他のデバイスにより前記主記憶装
置に書込みが行われた際に該書込みのアドレス情報ＡＤ
Ｉが前記管理されているアドレス情報と一致した時に該
第２のバス１４を前記第１のバス１１に接続し、該アド
レス情報ＡＤＩを伝達すると共に前記特定の制御信号Ｃ
Ｏを出力するようにしたことを特徴とするキャッシュメ
モリ制御方式が提供される。

〔作　用〕

上述した構成によれば、第２のキャッシュメモリ１６は
、自己が保有する制御情報Ｃ１と共に、中央処理装置１
３からのアドレス情報ＡＤ２と第１のキャッシュメモリ
１２内のいずれかのブロックを特定する第２の制御情報
Ｃ２とに基づいて、第１のキャッシュメモリ１２ｋ取り
込まれているデータに対応のアドレス情報を管理するよ
うになっている。

この場合、キャッシュメモリの一つの形態としてよく知
られているセットアソシアティブ方式のキャッシュメモ
リが考えられる。これはアドレス情報の一部分であるセ
ットアドレスで指定されるｍ個のセットと、さらにウェ
イ番号で指定されるｎ個のウェイによって特定されるｍ
ｘｎ個のブロックで構成されるキャッシュメモリである
。ある一つのセットに対応するデータがどこのウェイに
登録されるかは、登録する時点のキャッシュメモリの状
態によって決まり、アドレス等によって一意に決まるも
のではない。また、第２の制御情報の１つの形態として
、後述するように、第１０キヤツジコメモリ内の複数の
ウェイのいずれのウェイにデータを取り込むかを指示す
る情報（取り込みウェイ情報）が考えられる。以下、第
１図の構成に基づきセットアソシアティブ方式のキャッ
シュメモリにおいてこの取り込みウェイ情報を用いてキ
ャッシュメモリ制御を行う場合の一例について、第２図
（ａ）〜（」）を参照しながら説明する。

な右、以下の記述において、第１のキャッシュメモリは
中央処理装置（ＣＰＵ）の内部に有るという意味で「内
部キャッシュメモリ」、第２のキャッシュメモリはＣＰ
Ｕの外部に有るという意味で「外部キャッシュメモリ」
と称する。

第２図において、（ａ）〜（ｅ）は内部キャッシュメモ
リのメモリ構成を概念的に示し、（ｆ）〜（ｊ）は外部
キャッシュメモリのメモリ構成を概念的に示す。また、
説明の簡単化のため、外部キャッシュメモリのセット数
は内部キャッシュメモリのセット数の４倍としウェイは
２つ（ＷＯ，Ｗｌ）　とする。

今仮に、Ａ、　Ｂ、　Ｃというデータを内部キャッシュ
メモリに取り込む場合を考える。八、　Ｂ、　Ｃのアド
レスは異っているが、内部キャッシュメモリのセットア
ドレスは同一であるとする。

まず、ＣＰＵ１３はデータＡをウェイＷＯに取り込み（
第２図（ａ）参照）、その旨を取り込みウェイ情報Ｃ２
として外部キャッシュメモリ１６に知らせる。

これを受けて外部キャッシュメモリ１６は、該データＡ
をアドレス情報とウェイ情報（この場合にはＷ０）　　
と共に管理、すなわち記憶する（第２図（［）参照）。

次に、ＣＰＵ１３はデータＢをウェイＷ１に取り込み（
第２図（ｂ）参照）、その旨を取り込みウェイ情報Ｃ２
として外部キャッシュメモリ１６に知らせる。

これを受けて外部キャッシュメモリ１６は、該データＢ
をアドレス情報とウェイ情報（この場合には１１１１）
　　と共に記憶する（第２図（ｇ）参照）。

次に、ＣＰＵ１３はデータＣをウェイ１１１１に取り込
み（第２図（Ｃ）参照）、その旨を取り込みウェイ情報
Ｃ２として外部キャッシュメモリ１６に知らせる。

この時、データＢが内部キャッシュメモリ１２から消さ
れる。第２図（ｅ）、　（ｊ）の斜線部に示すように、
内部キャッシュメモリの１つのセットに対応する外部キ
ャッシュメモリのセットは４ケ所だけなので、この４ケ
所を検索する事により、外部キャッシュメモリ１６は、
データＢが内部キャッシュメモリに取り込まれていたこ
とを（ＢＪ１）の情報によって知っているので、取り込
みウェイ情報Ｃ２を受けた時に、データＢがウェイＷｌ
から消され、その代わりにデータＣがウェイＷｌに取り
込まれたことを記憶する（第２図（ｈ）参照）。

続いてＣＰ　Ｕ１３はデータＢをウェイ１す０に取り込
み（第２図（ｄ）参照）、その旨を取り込みウェイ情報
Ｃ２として外部キャッシュメモリ１６に知らせる。

この時、データＡが内部キャッシュメモリ１２から消さ
れる。外部キャッシュメモリ１６は、データ八が内部キ
ャッシュに取り込まれていたことを（Ａ。

Ｗ０）の情報によって知っているので、取り込みウェイ
情報Ｃ２を受けた時に、データＡがウェイＷＯから消さ
れ、その代わりにデータＢがウェイＷＯに取り込まれた
ことを記憶する（第２図（ｉ）参照）。

このようにして外部キャッシュメモリ１６は、内部キャ
ッシュメモリ１２ｋ取り込まれているデータに対応のブ
ロックが自己のメモリ内においてどのブロックに対応し
ているかを該ブロックのアドレス情報によって管理する
ことができる。また、内部キャッシュメモリに有るデー
タは必ず外部キャッシュメモリにも有るので、主記憶装
置が接続された第２のバス上のアドレスを監視し、該ア
ドレスが内部キャッシュにも有るということが分かった
時だけ第１および第２のバスを接続し、ＣＰＵ１３に特
定の制御信号ＣＯを与えて該アドレスの無効化を行うこ
とにより、主記憶の内容と内部キャッシュメモリの内容
との一致を保証することができる。

なお、本発明の他の構成上の特徴および作用の詳細につ
いては、添付図面を参照しつつ以下に記述する実施例を
用いて説明する。

〔実施例〕

第３図には本発明によるキャッシュメモリ制御方式を実
現するためのシステム構成の一例がブロック的に示され
る。

第３図において、１００はチップの形態を持つマイクロ
プロセッサ（ＣＰＵ）を示し、該ＣＰＵは、内部キャッ
シュメモリ１０１　と、該内部キャッシュメモリに成る
処理を実行させるための制御信号やアドレスを出力し、
ＣＰＵ内の処理を制御する命令制御部１０２と、該命令
制御部からの制御の下で命令を実行する命令実行部１０
３　とを有している。

内部キャッシュメモリ１０１　は、後で詳述するように
、内部キャッシュメモリ内の複数のブロックの各個に対
応して付されたタグ（アドレス）に基づきキャッシュメ
モリを管理するためのタグ用ＲＡＭ１１０と、データを
管理し記憶するためのデータ用ＲＡＭ　１２０と、内部
キャッシュメモリ内の制御を行うための制御部１３０と
を備えている。

２００は外部キャッシュメモリであって、１組の制御ラ
イン、アドレスバスおよびデータバスを介してＣＰ　Ｕ
ｌｏｏと接続される一方で、別の１組の制御ライン、ア
ドレスバスおよびデータバスを介してシステムバスに接
続されている。このシステムバスには主記憶装置Ｍ　Ｓ
ＤＭＡコントローラ（図示せず）等の周知のデバイスが
接続されている。外部キャッシュメモリ２００　は、内
部キャソシニメモ１月旧と同じ構成、すなわちタグ用Ｒ
ＡＭ　２１０、データ用ＲＡＭ　２２０　、および制御
部２３０を有しており、メモリ容量としては内部キャッ
シュメモリの４倍の容量（後述）をもっている。

第４図には本発明によるキャッシュメモリ制御方式を実
現するためのシステム構成の他の例がブロック的に示さ
れる。

第４図の構成が第３図の構成と異なる点は、■外部キャ
ッシュメモ！ｊ　２０Ｏａ内にタグ用１１ＡＭ２２４０
が付加され、該タグ用ＲＡＭ２ｋ内部キャッシュメモリ
１０１内のタグ用ＲＡＭ　１１０の情報がコピーされて
いること、■それに伴いタグ用ＲＡＭ　２１０ａのメモ
リ構成が第３図のタグ用ＲＡＭ　２１０と一部異なって
いること、である。他の構成については同じであり、そ
の具体的な構成および作用の詳細については後で詳述す
る。

次に、第３図および第４図におけるキャッシュメモリの
ＲＡＭの構成について、第５図（ａ）〜（ｅ）を参照し
ながら説明する。なお、本実施例ではアドレス情報は３
２ピツ）　（Ａ３１〜０）で構成され、キャッシュメモ
リ内の各ブロックは１６バイト単位で構成されている。

また、説明の簡単化のため、キャッシュメモリ内のウェ
イの数は２つ（ｉ’１ＯＪ１）　　とする。

内部キャッシュメモリのタグ用ＲＡＭ　（第５図（ａ）
参照）において、Ａ３１〜１１はキャッシュメモリ内の
各ブロックを指定するためのアドレス情報、Ｉは制御情
報を示し、内部キャッシュメモリのブロックにデータが
取り込まれている（＋＝１）か否（１＝０）かを指示す
る。いは内部キャッシュメモリのウェイＷＯまたはＷｌ
のいずれにデータを取り込むかを決定するためのしＲＵ
（Ｌｅａｓｔ　Ｒｅｃｅｎｔｌｙ　Ｌｌｓｅｄ）制御用
情報である。例えば、Ｌ１＝０の時は内部キャッシュメ
モリのウェイｗＯにデータを取り込むものとし、Ｌ１＝
１の時は内部キャッシュメモリのウェイＷ１にデータを
取り込むものとする。ＡＩＯ〜４はセットアドレス情報
であって、該セットアドレスの指定に基づき各ウェイの
ブロック、すなわち図示の例では２ブロツクが選択され
るようになっている。

それ故、制御情報Ｌｉはセットアドレス毎に１ビツトず
つ設けられる。

従って、任意の１つのブロックを選択するためには、ま
ずセットアドレス情報へ１０〜４によって各ウェイのブ
ロックを全て選択し、次いで本来のアドレス情報へ３１
〜１１によっていずれか１つのブロックを選択する必要
がある。内部キャッシュメモリのタグ用ＲＡＭは、ブロ
ックの数としては２５６ブロツク　（２７ブロツク×２
ウエイ）を有し、容量としては４にバイト　（１６バイ
ト×２５６ブロツク）を有している。

外部キャッシュメモリのタグ用ＲＡＭ　（第５図（Ｃ）
参照）においても同様に、Ａ３１〜１３はキヤッンニメ
モリ内の各ブロックを指定するためのアドレス情報、ε
、１．Ｗはそれぞれ制御情報を示し、制御情報εは外部
キャッシュメモリのブロックにデータが取り込まれてい
る（ε−１）か否（ト判）かを指示し、制御部％）Ｗは
内部キャッシュメモリのどちらのウェイに取り込まれて
いるかを指示し、ウェイ１１１０に取り込まれている場
合にはＷ＝０、ウェイｌ１１１に取り込まれている場合
にはＷ＝１、で表わされる。

制御情報Ｉは内部キャッシュメモリの場合と同様である
。また、Ｌｅは外部キャッシュメモリのウェイＷＯまた
はＷｌのいずれにデータを取り込むかを決定するための
ＬＲＵ制御用情報、八１２〜４はセットアドレス情報を
示す。ここで、しｅ−０の時は外部キャッシュのウェイ
ＷＯにデータを取り込むものとし、Ｌｅ＝１の時は外部
キャッシュメモリのウェイＷｌにデータを取り込むもの
とする。

従って、外部キャッシュメモリのタグ用ＲＡＭは、ブロ
ックの数としては１０２４ブロツク（２９ブロツク×２
ウエイ）を有し、容量としては１６にバイト（１６バイ
トＸ１０２４ブロツク）、つまり内部キャッシュメモリ
の４倍の容量を有している。

同様に、内部キャッシュメモリのデータ用ＲＡＭ（第５
図（ｂ）　参照）においてＡＩＯ〜２はキャッシュメモ
リ内の各１／４データブロツクを指定するためのアドレ
ス情報を示し、外部キャソシュメモリのデータ用ＲＡＩ
Ｊ　（第５図（ｄ）参照）においてＡ１２〜２はキャッ
シュメモリ内の各１／４データブロツクを指定するため
のアドレス情報を示す。また、第４図の外部キャッシュ
メモリ２００ａにおいて付加されるタグ用ＲＡＭ２２４
０　（第５図（ｅ）　参照）は、内部キャッシュメモリ
内のタグ用ＲＡＭと同じメモリ構成を有している。ただ
しこの場合には、ＬＲＩＪ制御を行うための制御情報Ｌ
１は不要となり、さらに、タグ用ＲＡＭ　２１０ａにお
いて制御情報１．Ｗも不要となる。

次に、第３図および第４図に示される内部キャッシュメ
モリおよび外部キャッシュメモリの具体的な回路構成例
について、第６図〜第１０図を参照しながら説明する。

第６図の例示は、ＣＰ　Ｕｌｏｏから外部キャッシュメ
モリ２００または２００ａに対し制御情報として、内部
キャッシュメモリのどちらのウェイ　（ＷＯまたはＷｌ
）にデータを取り込むかを指示する情報（取り込みウェ
イ情報）を出力する場合（以下、ケース１とする）の、
内部キャッシュメモリの構成例を示す。

第６図において、１１０はタグ用ＲＡＭ　、１２０はデ
ータ用ＲＡＭに対応する。タグ用ＲＡＭ　１１０におい
て、１１１．１１２はそれぞれウェイ０、ウェイ１に対
応するＲＡＭであって、内部アドレスバスを介して供給
されるアドレス情報Ａ３１〜１１と制御部１３０から供
給される制御情報Ｉを一時記憶するためのものである。

ＲＡＭ　１１１，１１２はそれぞれ、制御部１３０から
の制御信号と内部アドレスバスを介して供給されるセッ
トアドレス情報ＡＩＯ〜４とに応答し、該セットアドレ
ス情報によって指定されるブロックに対応のアドレス情
報Ａ３１〜１１を制御情報Ｉと共に出力する。この出力
された情報は、それぞれ対応の比較器１１３．１１４に
人力され、そこで、内部アドレスバスを介して供給され
るアドレス情報Ａ３１〜１１と比較される。この比較結
果に基づく情報は、制御部１３０、および、データ用Ｒ
ＡＭ　１２０における対応の制御ゲート１２３．１２４
に供給される。

１１５はＬＲＵ制御用のＲＡＭであって、制御部１３０
からの制御情報Ｌｉ、すなわち内部キャッシュメモリの
ウェイＷＯまたはＷｌのいずれにデータを取り込むかを
指示する情報を一時記憶するためのものである。ＬＲＵ
制御用のＲＡＭ　１１５は、制御部１３０からの制御信
号と内部アドレスバスを介して供給されるセットアドレ
ス情報ＡＩＯ〜４とに応答して制御情報いを出力する。

この出力された情報は、制御部１３０に供給される一方
で、取り込みウェイ情報として外部キャッシュメモリ側
に転送される。

一方、データ用ＲＡＭ　１２０において、１２１，１２
２はそれぞれウェイ０、ウェイｌに対応するＲＡＭであ
って、内部データバスを介して供給されるデータ情報０
３１〜０を一時記憶するためのものである。

ＲＡＭ　１２１．１２２はそれぞれ、制御部１３０から
の制御信号とセレクタ１２５から供給されるアドレス指
令とに応答し、該アドレス指令によって指示される１／
４ブロツクに対応のデータ情報を出力する。この出力さ
れたデータ情報は、それぞれ対応の制御ゲー）　１２３
．１２４に人力され、前述した比較器１１３゜１１４の
出力が「一致」を指示している時に該ゲートを通過し、
内部データバスに出力される。

セレクタ１２５の出力はカウンタ１２６にも供給されて
おり、該カウンタ１２６　は、４ハイドのデータに相当
する分だけアドレスを更新する機能を有している。この
カウンタ１２６の出力はレジスタ１２７において一時的
にラッチされた後、セレクタ１２５の一方の入力端にフ
ィードバックされる。このセレクタ１２５の他方の入力
端には、内部アドレスバスを介してデータアクセス用の
アドレス情報耐Ｏ〜２が入力されるようになっている。

従って、データ用ＲＡＭ　１２０は、現在取り込んでい
るデータあるいは出力しているデータのアドレス情報、
すなわちＡ３１〜１１．およびＡＩＯ〜４が同じである
限り、１２５〜１２７の構成要素によってデータを４バ
イト単位で出力し、あるいは取り込むことができる。

次に、第７図の例示は、前述したケース１における外部
キャッシュメモリの構成例を示す。

第７図において、２１０または２１０ａはタグ用Ｒ矧、
２２０　はデータ用ＲＡＭに対応する。タグ用ＲＡ！、
＋　２１０（２１０ａ）において、２１１．２１２はそ
れぞれウェイＯ１ウェイ１に対応するＲＡＭであって、
内部アドレスバスを介して供給されるアドレス情報Ａ３
１〜１３と制御部２３０から供給される制御情報Ｉと内
部キャッシュメモリ側から転送されてくる取り込みウェ
イ情報とを一時記憶するためのものである。ＲＡＭ２１
１および２１２はそれぞれ、制御部２３０からの制御信
号と内部アドレスバスを介して供給されるセットアドレ
ス情報Ａ１２〜４とに応答し、該セットアドレス情報に
よって指定されるブロックに対応のアドレス情報Ａ３１
〜１３を制御情報Ｅと共にそれぞれ対応の比較器２１３
．２１５に出力する一方で、制御情報１．Ｗをそれぞれ
対応の比較器２１４．２１６に出力する。

ＲＡＭ　２１１および２１２から出力される情報のうち
前者は、それぞれ対応の比較器２１３．２１５において
、内部アドレスバスを介して供給されるアドレス情報Ａ
３１〜１３と比較される。この比較結果に基づく情報は
、制御部２３０、および、データ用ＲＡＭ　２２０にお
ける対応の制御ゲー）　２２３．２２４に供給される。

一方、ＲＡＭ　２１１および２１２から出力される情報
のうち後者は、それぞれ対応の比較器２１４．２１６に
おいて、内部キャッシュメモリ側から転送されてくる取
り込みウェイ情報と比較される。この比較結果に基づ（
情報は、制御部２３０に供給される。

２１７はＬＲＵ制御用のＲＡＭであって、制御部２３０
から制御情報Ｌｅ、つまり外部キャッシュメモリのウェ
イＷＯまたは１１１のいずれにデータを取り込むかを指
示する情報を一時記憶するためのものである。

ＬＲＩＪ制御用のＲＡＭ　２１７は、制御部２３０から
の制御信号と内部アドレスバスを介して供給されるセッ
トアドレス情報Ａ１２〜４とに応答して制御情報Ｌｅを
該制御部２３０に供給する。２１８はカウンタであって
、内部アドレスバス上のセットアドレスＡ１２〜４に対
し２ｋバイト単位でアドレスを更新する機能を有してお
り、該カウンタ２１８の出力は、レジスタ２１９におい
て一時的にラッチされた後、内部アドレスバスに出力さ
れる。

なお、データ用ＲＡＭ　２２０（構成要素２２１〜２２
７）は、内部キャッシュメモリにおけるデータ用ＲＡＭ
　１２０（構成要素１２１〜１２７）と同じ構成および
作用を有しているので、その説明は省略する。

第８図の例示は、ＣＰＵ１００から外部キャッシュメモ
リ２００または２００ａに対し制御情報として、内部キ
ャッシュメモリ内のいずれかのブロックに対応のアドレ
スを追い出していることを指示する情報（追い出しアド
レス情報）を出力する場合（以下、ケース２とする）の
、内部キャッシュメモリの構成例を示す。

第５図（ａ）　において説明したように、セットアドレ
ス情報ＡＩＯ〜４によって選択され得るブロックは各ウ
ェイのブロック、すなわち２ブロツクであるが、もし、
同じセットアドレスに対応のブロックのすべてにデータ
が取り込まれている状態で、次にその同じセットアドレ
スでデータを取り込む場合には、いずれか一方のウェイ
に対応のデータは必然的に追い出されることになる。こ
の時、その追い出されるデータに対応のブロックのアド
レスを出力することにより、前述のケース１の場合と同
じ効果を奏することができる。

第８図の回路構成が第６図の回路構成と異なる点は、タ
グ用ＲＡＭ　１１０’にセレクタ１１６およびレジスタ
１１７が付加されていることとＬＲＵ制御用のＲＡＭ　
１１５からの出力が外部キャッシュメモリ側に転送され
ない事である。この場合、セレクタ１１６の一方の入力
端にはＲＡＭ　１１１の出力が供給され、他方の入力端
にはＲＡＭ　１１２の出力が供給されており、該セレク
タは制御部１３０からの制御信号に応答していずれか一
方のＲＡＭの出力、すなわちアドレス情報Ａ３１〜１１
を選択する機能を有している。

セレクタの出力は、レジスタ１１７において一時的にラ
ッチされた後、内部アドレスバスを介して外部キャッシ
ュメモリ側に転送される。他の回路構成については第６
図の場合と同じであるので、その説明は省略する。

次に、第９図の例示は、前述したケース２ｋおける外部
キャッシュメモリの構成例を示す。

第９図の回路構成が第７図の回路構成と異なる点は、取
り込みウェイ情報（ケース１）の代わりに追い出しアド
レス情報を利用していることに起因して、■ＲＡＭ　２
１１°および２１２°において制御情報Ｗが不要になっ
ていること、■比較器２１４および２１６が不要になっ
ていること、■ＲＡＭ　２１１’および２１２′のそれ
ぞれの一方の出力が制御部２３０に直接人力されている
こと、である。他の回路構成については第７図の場合と
同じであるので、その説明は省略する。

第１０図の例示は、第４図におけるタグ用ＲＡＭ２の構
成例を示す。

第１０図の回路構成は第６図に示される内部キャッシュ
メモリのタグ用ＲＡＭ　１１０（但し、ＬＲ［Ｉ制御用
のＲＡＭ　１１５は除く）と同じであるので、その説明
は省略する。ただし、タグ用ＲＡＭ２を備えた外部キャ
ッシュメモ１Ｊ２００ａの場合には、第７図および第９
図に示されるタグ用ＲＡＭ　２１０ａ、２１０ａ’にお
いて制御情報１．Ｗとそれに関する信号線は不要となる
。

次に、第３図または第４図の構成に基づくキャッシュメ
モリ制御について第１１図〜第１４図の信号タイミング
図を参照しながら説明する。

第１１図の例示は、第３図の構成（具体的には第６図お
よび第７図の構成）に基づき前述のケース■　（取り込
みウェイ情報を出力する場合）を実施した時の信号タイ
ミングを示す。なお、基準クロックの周波数は約２０１
ＡＨｚ　とする。

まず、ＣＰ　Ｕｌｏｏから外部キャッシュメモリ２００
にデータを取り込むためのアドレス情報（番地ｎ）を通
知すると、外部キャッシュメモリからはそのアドレス情
報に応じて４バイト単位で合計１６バイト、つまり１ブ
ロック分のデータが送られてくる。

この時、ＣＰＵから、そのデータを内部キャッシュメモ
リ内に取り込むことを指示する制御信号と、どちらのウ
ェイ　（１ｖＯまたはＷｌ）　　に該データを取り込ん
だかを指示する制御信号（取り込みウェイ情報）とが外
部キャッシュメモリに送られる。今仮に、ウェイＷＯに
データを取り込むものとし、ウェイＷＯには未だデータ
が取り込まれていなかったものとする。

外部キャッシュメモリ側では、要求されているアドレス
情報（番地ｎ）に対応のセットアドレスｎ１２〜４がＲ
ＡＭ　２１１および２１２ｋ取り込まれ、さらに制御部
２３０からの制御に基づいて該ＲＡＭ内の対応するアド
レス情報Ａ３１〜１３が比較器２１３および２１５に出
力される。比較器ではＲＡＭ　２１１および２１２から
出力されたアドレス情報と内部アドレスバスを介して今
人力されたアドレス情報ｎ３１〜１３とが比較される。

この結果、仮に両者が一致（ヒツト）したものとする。

これによって、外部キャッシュメモリは、内部キャッシ
ュメモリのウェイＷＯにデータが取り込まれたことを知
り、自己のタグ用ＲＡＭ内の対応するブロックの１つに
！＝１を書込み、同時に制御情報Ｗとしてこの場合には
袈二〇を書込む。

この場合、内部キャッシュメモリの１つのブロックに対
応する外部キャッシュメモリのブロックは８箇所存在（
第５図参照）するので、仮にタグ用ＲＡＭ内のブロック
の１つにＩ＝１．Ｗ＝０を書込んだとしても、対応する
他のブロックに、ウェイＷＯに取り込まれているデータ
がないかどうかを検索する必要がある。これを行うため
に、外部キャッシュメモリのタグ用ＲＡＭ内のカウンタ
２１８およびレジスタ２１９が機能する。この結果、セ
ットアドレスｎ１２〜４が２ｋバイト単位で順次更新さ
れ、更新される毎に、セットアドレスｎ１２〜４がＲＡ
Ｍ２１１および２１２ｋ取り込まれ、さらに制御部２３
０からの制御に基づいて制御情報１．Ｗが比較器２１４
゜２１６に出力される。比較器２１４．２１６は、ＲＡ
Ｍ　２１１゜２１２から出力された制御情報と（、Ｐ　
Ｕから送られてきた取り込みウェイ情報とを比較する。

前述したように、内部キャッシュメモリのウェイＷＯに
はデータは取り込まれていないので、制御情報１．Ｗの
比較をいくら行なっても、Ｗ＝０に対してはヒツトせず
、「ミス」が続く　（第１１図において、取り込まれた
ウェイが無い場合に相当）。

逆に、Ｉ＝１．Ｗ＝Ｏを書込んだブロックに対応する他
のブロックに、ウェイＷＯに取り込まれているデータが
ないかどうかを検索中に、もし見つかれば、そのブロッ
クはウェイＷＯから追い出されたはずなので、制御情報
１．Ｗの比較において「ヒツト」になった時点で当該ブ
ロックに［−〇を書込む（第１１図において、取り込ま
れたウェイが有る場合に相当）。

このようにして外部キャッシュメモリでは、内部キャッ
シュメモリに取り込まれているデータに対応のブロック
が自己のメモリ内においてどのブロックに対応している
かを管理することができる。

従って、主記憶バス上のアドレスを監視し、該アドレス
が内部キャッシュメモリにも有るということが分かった
時だけＣＰＵバスと主記憶バスを接続し、ＣＰＵに対し
て該アドレスの無効化を要求すれば、簡単に主記憶の内
容と内部キャッシュメモリの内容とを一致させることが
できる。

第１２図の例示は、第３図の構成（具体的には第８図お
よび第９図の構成）に基づき前述のケース２　（追い出
しアドレス情報を出力する場合）を実施した時の信号タ
イミングを示す。

第１２図の例示は、ウェイ１１１０．　Ｗｌ共にデータ
が取り込まれている状態で更に、いずれかのウェイに対
応のブロックに新しいデータが取り込まれることにより
必然的に該ブロックに対応の旧いデータが追い出される
場合に相当している。基本的な動作については第１１図
の場合と同じであるので、相違点についてのみ説明する
。

ＣＰ　Ｕｌｏｏは、外部キャッシュメモリ２００に取り
込みアドレス情報（番地ｎ）を通知した後、続けて、追
い出しの必要なブロックの追い出しアドレス情報（番地
ｍ）を通知すると共に、追い出しを行ったことを指示す
る制御信号を出力する。従って、外部キャッシュメモリ
では、制御情報Ｗは不要であり、ただ、追い出しが生じ
た時に該追い出しをひき起こした新しいデータが内部キ
ャッシュメモリに取り込まれたことを記憶し、ｍ番地に
対応するブロックの制御情報を１−０とすればよい。

第１３図の例示は、第４図の構成（具体的には第６図お
よび第７図および第１Ｏ図の構成）に基づき前述のケー
ス１　（取り込みウェイ情報を出力する場合）を実施し
た時の信号タイミングを示し、第１４図の例示は、第４
図の構成（具体的には第８図および第９図および第１０
図の構成）に基づき前述のケース２　（追い出しアドレ
ス情報を出力する場合）を実施した時の信号タイミング
を示す。両者の場合、タグ用ＲＡＭ２を検索し、成るセ
ットアドレスに対して両方のウェイｗｏ、　ｗｔの制御
情報ｌが共に１＝１（ヒツト）であれば、内部キャッジ
コメモリからの追い出しが発生する。もし１つ以上の空
きがあれば、例えば若番のウェイに登録するようにすれ
ばよい。いずれの場合にもそれぞれ第１１図、第１２図
のキャッシュメモリ制御方式から類推され得るので、そ
の説明については省略する。

〔発明の効果〕

以上説明したように本発明によるキャッシュメモリ制御
方式によれば、ＣＰＵの性能、ひいてはシステム全体と
しての性能を低下させずに、キャッシュメモリの内容と
主記憶の内容との一致を保証し、これを容易に実現する
ことができる。

【図面の簡単な説明】

第１図は本発明によるキャッシュメモリ制御方式の原理
図、 第２図（ａ）〜（］）は第１図の構成に基づくキャッシ
ュメモリ制御の一例を説明するための図、第３図は本発
明によるキャッシュメモリ制御方式を実現するためのシ
ステム構成の一例を示すブロック図、 第４図は本発明によるキャッシュメモリ制御方式を実現
するためのシステム構成の他の例を示すブロック図、 第５図（ａ）〜（ｅ）は第３図および第４図におけるキ
ャッシュメモリのＲＡＭの構成を概念的に示す図、 第６図は第３図および第４図における内部キャッシュメ
モリの具体的な一構成例を示す回路図、第７図は第３図
および第４図における外部キャッシュメモリの具体的な
一構成例を示す回路図、第８図は第３図および第４図に
おける内部キャッシュメモリの具体的な他の構成例を示
す回路図、第９図は第３図および第４図における外部キ
ャッシュメモリの具体的な他の構成例を示す回路図、第
１Ｏ図は第４図におけるタグ用ｉｔ　Ａ　Ｍ　２の具体
的な一構成例を示す回路図、 第１１図は第３図の構成に基づくキャソシュメモリ制御
の一例を説明するための信号タイミング図、第１２図は
第３図の構成に基づくキャッシュメモリ制御の他の例を
説明するための信号タイミング図、 第１３図は第４図の構成に基づくキャッシュメモリ制御
の一例を説明するための信号タイミング図、第１４図は
第４図の構成に基づくキャッシュメモリ制御の他の例を
説明するための信号タイミング図、 第１５図はキャッシュメモリを備えたシステム構成の一
例を示すブロック図、 第１６図はキャッシュメモリを備えたシステム構成の他
の例を示すブロック図、 である。 （符号の説明） １１・・・第１のバス（ＣＰ　Ｕバス）、１２・・・第
１のキャッシュメモリ　（内部キャッシュメモリ）、 １３・・・中央処理装置（ＣＰＵ）、 １４・・・第２のバス（主記憶バス）、１５・・・主記
憶装置、 １６・・・第２のキャッシュメモリ　（外部キャッシュ
メモリ）、 ＡＤＩ、　ＡＤ２・・・アドレス情報、ＢＬ・・・ブロ
ック、ＣＯ・・・制御信号、　　　　　　Ｃ１，Ｃ２・
・・制御情報、ＷＯ，Ｗｌ　・・・ウェイ。

Claims (1)

1. 【特許請求の範囲】 １、第１のバス（１１）に接続され、メモリ領域が複数
   個のブロックに分割され更に該ブロック毎に複数個のウ
   ェイに分割された第１のキャッシュメモリ（１２）を有
   し、外部からのアドレス情報（ＡＤ１）と特定の制御信
   号（Ｃ０）に応答して該アドレスに対応のブロックが無
   効化されるようになっている中央処理装置（１３）と、 第２のバス（１４）に接続された主記憶装置（１５）と
   、前記第１のバスと第２のバスの間に介在され、前記第
   １のキャッシュメモリの各ブロック（ＢＬ）に対し２＾
   ｋ倍の個数のブロックを有し、該ブロック毎に前記第１
   のキャッシュメモリ内のいずれのブロックにデータが取
   り込まれているかを指示する第１の制御情報（Ｃ１）を
   有する第２のキャッシュメモリ（１６）とを具備し、 前記中央処理装置は、前記第１のキャッシュメモリにデ
   ータを取り込む際に、前記第１のバスにアドレス情報（
   ＡＤ２）と共に該第１のキャッシュメモリ内のいずれか
   のブロックを特定する第２の制御情報（Ｃ２）を出力し
   、 前記第２のキャッシュメモリは、前記第１の制御情報（
   Ｃ１）と前記中央処理装置からのアドレス情報（ＡＤ２
   ）および第２の制御情報（Ｃ１）とに基づいて前記第１
   のキャッシュメモリに取り込まれているデータに対応の
   ブロック（ＢＬ）が自己のメモリ内においていずれのブ
   ロックに対応しているかを該ブロックのアドレス情報に
   よって管理し、前記第２のバスを介して他のデバイスに
   より前記主記憶装置に書込みが行われた際に該書込みの
   アドレス情報（ＡＤ１）が前記管理されているアドレス
   情報と一致した時に該第２のバス（１４）を前記第１の
   バス（１１）に接続し、該アドレス情報（ＡＤ１）を伝
   達すると共に前記特定の制御信号（Ｃ０）を出力するよ
   うにしたことを特徴とするキャッシュ制御方式。 ２、前記第２のキャッシュメモリは、前記第１の制御情
   報として、前記第１のキャッシュメモリの各ブロックに
   データが取り込まれているか否かを指示する第３の情報
   および該第３の情報に対応して前記複数のウェイのいず
   れか１つを指示する第４の情報を有し、 前記中央処理装置は、前記第１のキャッシュメモリにデ
   ータを取り込む際に、前記第１のバスに前記アドレス情
   報として取り込みアドレス情報を出力し且つ前記第２の
   制御情報として前記複数のウェイのいずれのウェイに取
   り込むかを指示する第５の情報を出力し、 前記第２のキャッシュメモリは、前記第３および第４の
   情報と前記中央処理装置からのアドレス情報および第５
   の情報とに基づき前記第１のキャッシュメモリに取り込
   まれているデータに対応のアドレス情報を管理し、前記
   第２のバスに現れるアドレス情報に応じて該第２のバス
   の前記第１のバスへの接続および前記特定の制御信号の
   出力を行うようになっている、請求項１記載のキャッシ
   ュ制御方式。 ３、前記第２のキャッシュメモリは、前記第１の制御情
   報として前記第１のキャッシュメモリの各ブロックにデ
   ータが取り込まれているか否かを指示する第３の情報を
   有し、 前記中央処理装置は、前記第１のキャッシュメモリにデ
   ータを取り込む際に、該データの取り込みによっていず
   れかのブロックに既に取り込まれているデータが追い出
   される場合は、前記第１のバスに前記アドレス情報とし
   て追い出しアドレス情報を出力し且つ前記第２の制御情
   報として該追い出しを指示する第６の情報を出力し、 前記第２のキャッシュメモリは、前記第３の情報と前記
   中央処理装置からのアドレス情報および第６の情報とに
   基づき前記第１のキャッシュメモリに取り込まれている
   データに対応のアドレス情報を管理し、前記第２のバス
   に現れるアドレス情報に応じて該第２のバスの前記第１
   のバスへの接続および前記特定の制御信号の出力を行う
   ようになっている、請求項１記載のキャッシュ制御方式
   。 ４、前記第２のキャッシュメモリは前記第１のキャッシ
   ュメモリにおける情報のコピーを有する第２のメモリを
   更に具備し、前記第３の情報は該第２のメモリに格納さ
   れている、請求項２記載のキャッシュ制御方式。 ５、前記第２のキャッシュメモリは前記第１のキャッシ
   ュメモリにおける情報のコピーを有する第２のメモリを
   更に具備し、前記第３の情報は該第２のメモリに格納さ
   れている、請求項３記載のキャッシュ制御方式。