JPH06208508A - キャッシュタグメモリ - Google Patents

キャッシュタグメモリ

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JPH06208508A
JPH06208508A JP5274530A JP27453093A JPH06208508A JP H06208508 A JPH06208508 A JP H06208508A JP 5274530 A JP5274530 A JP 5274530A JP 27453093 A JP27453093 A JP 27453093A JP H06208508 A JPH06208508 A JP H06208508A
Authority
JP
Japan
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memory
cache
port
memory array
entry
Prior art date
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Pending
Application number
JP5274530A
Other languages
English (en)
Inventor
David Charles Mcclure
シー． マククルーア デイビッド
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics lnc USA
Original Assignee
SGS Thomson Microelectronics Inc
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Filing date
Publication date
Application filed by SGS Thomson Microelectronics Inc filed Critical SGS Thomson Microelectronics Inc
Publication of JPH06208508A publication Critical patent/JPH06208508A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815—Cache consistency protocols
    • G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
    • G—PHYSICS
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
    • G06F12/0853—Cache with multiport tag or data arrays

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  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

(57)【要約】 （修正有） 【目的】 キャッシュメモリの一貫性を維持すると共に
専用面積を減少させる。 【構成】 ローカルプロセサによってアクセスされる第
一ポートがそれと対応する単一ポートメモリアレイ４０
及びデュアルポートメモリアレイ４８から読取りを行な
い及びそれに対して書込みを行なうことが可能である。
グローバルシステムバスを介してアクセスされる第二ポ
ートもそれに対応する第二単一ポートメモリアレイ４４
及びデュアルポートメモリアレイ４８から読取りを行な
い及びそれに対して書込みを行なうことが可能である。
両方のポートは互いに非同期的に動作する。第一及び第
二単一ポートメモリアレイにおけるエントリのステータ
スを表わすステータスビットがデュアルポートメモリア
レイ内に格納されており、且つローカルプロセサがその
動作を行なっている間にグローバルシステムによって変
更することが可能である。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、大略、デジタルコンピ
ュータシステムに関するものであって、更に詳細には、
キャッシュメモリに関するものである。
【０００２】
【従来の技術】システム性能を改善するために多くのコ
ンピュータシステムにおいてキャッシュメモリが使用さ
れている。キャッシュメモリは、中央プロセサとメイン
システムメモリとの間に存在する比較的小型で高速のメ
モリである。該プロセサがキャッシュメモリ内に格納さ
れているメモリ位置の内容を読取る場合には、このよう
な位置へアクセスするのに必要な時間が著しく減少され
る。良好なキャッシュ技術は、９０％をはるかに超える
「ヒット率」を与えることが可能であり、そのことは、
９０％を超える読取動作に対してメインメモリのアクセ
スが必要とはされないことを意味している。キャッシュ
内に格納されているデータのアクセスは、３倍乃至１０
倍アクセス時間を改善することが可能である。
【０００３】キャッシュは、二つの異なったタイプのメ
モリを必要とする機能を行なう。第一のタイプはデータ
メモリであり、その中にデータが実際に格納される。第
二のタイプはタグメモリ又はタグＲＡＭとして知られて
いるものであり、それはキャッシュ内にどのメモリ位置
が実際に格納されるかを決定するために使用される。一
般的に、キャッシュタグＲＡＭはデータキャッシュのエ
ントリに対応する複数個のエントリを有している。各エ
ントリは中央プロセサによって発生されるアドレスのあ
る数の最小桁ビットによってインデックスされ、タグエ
ントリ自身は対応するデータキャッシュエントリ内に格
納されているメモリ位置の最大桁ビットを有している。
キャッシュタグ内に格納されている最大桁ビットが現在
発生されているアドレスの最大桁ビットと一致する場合
には、このアドレスの最小桁ビットがタグＲＡＭに対す
るインデックスとして作用し、キャッシュ「ヒット」が
発生し且つ読取られるべきデータを対応するデータキャ
ッシュエントリから取ることが可能である。所望のアド
レスに対応するデータがデータキャッシュ内に位置され
ていない場合には、タグエントリはそのアドレスの最大
桁ビットと一致せず、従って「ミス」が発生する。この
ことは、データがメインシステムメモリから検索され且
つデータキャッシュ内に配置されねばならないことを表
わしている。この時に、キャッシュタグエントリの現在
の内容が新たに検索されたアドレスの最大桁ビットによ
って上書きされる。
【０００４】マルチプロセサシステムにおいては、シス
テム内の各プロセサにそれ自身のキャッシュメモリを設
けることが可能である。各ローカルプロセサは可能であ
る場合にはいつでもそれ自身のキャッシュにアクセス
し、且つ必要である場合のみシステムバスを介してメイ
ンシステムメモリへアクセスする。
【０００５】この状態は「キャッシュ一貫性問題（ｃａ
ｃｈｅ ｃｏｈｅｒｅｎｃｙ ｐｒｏｂｌｅｍ）」とし
て知られる重要な問題を導入する。この問題は、メイン
システムメモリ内の共用変数がシステム内の二つ以上の
プロセサによってアクセスすることが可能である場合に
発生する。これらのプロセサはローカルな中央処理装置
であるか又はバスへ取りつけられた入力／出力装置とす
ることが可能である。このキャッシュ一貫性問題は、単
一のメモリ位置が二つ以上のローカルキャッシュによっ
てキャッシュされる場合に発生する。これらのプロセサ
のうちの一つは新たな値をそのメモリ位置へ書込む場合
には、それは他のキャッシュにおいて現在キャッシュさ
れている同一の変数又はメインメモリ位置の値と不一致
である。非キャッシュ装置が別の装置によってキャッシ
ュされているシステムメモリ内の位置へ書込みを行なう
場合にもこのキャッシュ一貫性問題が発生する。
【０００６】キャッシュ一貫性問題を取扱う場合に使用
する一つの技術は、キャッシュを有する全てのローカル
プロセサをして常にメインシステムバスをモニタ即ち
「スヌープ（偵察）」させることである。別のプロセサ
又は装置がローカルキャッシュ内に現在格納されている
メモリ位置へデータを書込む場合には、ローカルキャッ
シュエントリは無効化される。その位置が後にローカル
プロセサによってアクセスされる場合には、アップデー
トされたデータがメインシステムメモリから検索され
る。
【０００７】然しながら、このような態様でデュアルポ
ートメモリアレイを使用することによって、タグＲＡＭ
チップ上において面積に関するペナルティが発生する。
何故ならば、単一ポートメモリアレイと比較して、デュ
アルポートメモリは、２．５乃至３．５倍又はそれ以上
長いものとなる場合があるからである。
【０００８】
【発明が解決しようとする課題】従って、本発明は、キ
ャッシュメモリの一貫性を維持しながら空間を節約する
ことの可能なキャッシュタグメモリを提供することを目
的とする。
【０００９】
【課題を解決するための手段】本発明によれば、第一単
一ポートメモリアレイと、第二単一ポートメモリアレイ
と、デュアルポートメモリアレイとを有するメモリアレ
イを具備するキャッシュタグメモリ装置が提供される。
ローカルプロセサによってアクセスされる第一ポート
は、それに対応する単一ポートメモリアレイ及びデュア
ルポートメモリアレイから読取りを行なうことが可能で
あり且つそれに対して書込みを行なうことが可能であ
る。グローバルシステムバスを介してアクセスされる第
二ポートも、それの対応する第二単一ポートメモリアレ
イ及びデュアルポートメモリアレイから読取りを行なう
ことが可能であり且つそれに対して書込みを行なうこと
が可能である。両方のポートは互いに非同期的に動作す
る。第一及び第二単一ポートメモリアレイにおけるエン
トリのステータスを表わすステータスビットはデュアル
ポートメモリアレイ内に格納され、且つローカルプロセ
サがその動作を実行している間にグローバルシステムに
よって変更させることが可能である。
【００１０】
【実施例】図１を参照すると、マルチプロセサコンピュ
ータシステムが示されており、それは大略参照番号１０
で示してある。ローカルプロセサ１２，１４，１６の各
々はローカルキャッシュメモリ１８，２０，２２が設け
られている。プロセサ１２，１４，１６は、システムバ
ス２６を介して、相互に通信を行なうと共にメインシス
テムメモリ２４と通信を行なう。複数個の入力／出力装
置２８，３０もシステムバス２６へ取付けられている。
入力／出力装置２８，３０は、典型的には、ローカルキ
ャッシュメモリを有するものではない。
【００１１】種々のローカルキャッシュメモリ１８，２
０，２２内に格納されている共用変数間の一貫性を維持
することの問題はいくつかの態様で発生する場合があ
る。例えば、その一つの態様においては、ローカルキャ
ッシュメモリ１８及び２０が各々メインシステムメモリ
２４から共用変数のコピーを有する場合がある。ローカ
ルプロセサ１４が共用変数の値をアップデートすると、
ローカルキャッシュメモリ２０はメインシステムメモリ
２４と同様にアップデートされる。キャッシュメモリ１
８のコヒーランシィ即ち一貫性を確保するために、１９
９０年１月３１日付で出願した「デュアルポートキャッ
シュタグメモリ（ＤＵＡＬ−ＰＯＲＴ ＣＡＣＨＥ Ｔ
ＡＧ ＭＥＭＯＲＹ）」という名称の米国特許出願第０
７／４７３２３９号に開示されるような技術を使用し
て、キャッシュメモリ１８内に格納されているそのよう
な局所的変数に対して時代遅れとなった値が無効なもの
としてマークが付けられることを確保する。入力／出力
装置２８がメインメモリ２４へ値を書込む場合に同様の
状態が発生する場合がある。このようなメモリ位置が前
にローカルキャッシュメモリ１８内においてキャッシュ
されている場合には、ローカルキャッシュメモリ１８内
のデータ及び現在のメモリデータは同一のものではな
い。
【００１２】図２を参照すると、本発明に基づいてキャ
ッシュタグメモリを使用するキャッシュメモリを示した
高レベルブロック線図が図示されている。単一又はマル
チプロセサシステムにおいてキャッシュのコヒーランシ
ィ即ち一貫性を確保するための好適なシステムも示され
ている。データキャッシュ３２及びキャッシュタグＲＡ
Ｍ３４はシステムバス２６及びローカルプロセサ３６と
通信を行なう。キャッシュコントローラ３８は単一プロ
セサシステムの場合に使用するのに適したキャッシュに
おいて見出される通常のキャッシュ制御機能を実施す
る。
【００１３】データキャッシュ３２はキャッシュコント
ローラ３８の制御下においてローカルプロセサ３６及び
システムバス２６とデータの交換を行なう。種々の制御
信号がローカルプロセサ３６及びキャッシュコントロー
ラ３８によって交換され且つキャッシュコントローラ３
８及びシステムバス２６との間において交換される。ア
ドレス及び制御信号がローカルプロセサ３６からキャッ
シュタグＲＡＭ３４へ通信される。アドレス及び制御信
号は、更に、キャシュタグＲＡＭ３４とシステムバス２
６との間において通信される。
【００１４】あるキャッシュメモリフォーマットにおい
ては、制御信号ＳＷがシステムバス２６からキャッシュ
タグＲＡＭ３４へ通信されて、スヌープ（偵察）書込み
として言及される書込動作がシステムバス２６上におい
て発生していることを表わす。スヌープ書込み動作期間
中にシステムバスアドレスがキャッシュタグＲＡＭ３４
におけるエントリと一致する場合には、制御信号ＭＴＣ
ＨB がシステムバス２６へ帰還される。信号ＭＴＣＨB
はキャッシュ制御機能の実施においてシステムによって
所望により使用することが可能である。
【００１５】キャッシュタグＲＡＭ３４は、更に、信号
ＭＴＣＨA をキュッシュコントローラ３８へパスする。
ＭＴＣＨA 信号は、現在ローカルプロセサ３６によって
アドレスされているメモリ位置がデータキャッシュ３２
内に存在していることを表わすと共に、そのエントリが
現在有効であることを表わす。従って、キャッシュコン
トローラ３８は、ローカルプロセサ３６によってアクセ
スされている位置をしてデータキャッシュ３２から直接
的に読みとらせる。信号ＭＴＣＨA がミスを表わす場合
には、キャッシュコントローラ３８は、アドレス位置の
内容をシステムバス２６を介してメインメモリからアク
セスさせる。
【００１６】図３は大略参照番号３４によって示した好
適なキャッシュタグメモリを示したブロック図である。
キャッシュタグメモリ３４は対応する行デコーダ４２を
具備する第一単一ポートメモリアレイ４０を有してい
る。好適実施例においては、この第一単一ポートメモリ
アレイ４０はローカルプロセサに対して専用のものであ
る。第二単一ポートメモリアレイ４４及び対応する行デ
コーダ４６は、好適には、システム乃至はメインメモリ
に対して専用のものである。最後に、デュアルポートメ
モリアレイ４８が、キャッシュメモリに関する情報即ち
ステータスビットを格納するために使用される。デュア
ルポートメモリアレイ４８内に格納されるステータスビ
ットは、第一及び第二単一ポートメモリアレイ４０，４
４の両方によって共用される。ステータスビットの例
は、スヌープ有効ビット、パリティビット、又はＭＯＥ
ＳＩプロトコルのために必要なビットなどがある。ＭＯ
ＥＳＩは、修正され（Ｍｏｄｉｆｉｅｄ）、所有され
（Ｏｗｎｅｄ）、排他的で（Ｅｘｃｌｕｓｉｖｅ）、共
用され（Ｓｈａｒｅｄ）、且つ無効な（Ｉｎｖａｌｉ
ｄ）状態を表わしており、キャッシュ状態を表示するた
めに使用される。基本的には、ローカルプロセサがその
動作を実行中にシステムポートによって変更することの
可能な任意のビットがデュアルポートメモリアレイ４８
内に格納される。
【００１７】デュアルポートメモリアレイと単一ポート
メモリアレイとの間の寸法差は、２．５乃至３．５倍大
きいか又はそれ以上大きなものとすることが可能であ
る。従って、二個の単一ポートメモリアレイと一個の小
型のデュアルポートメモリアレイとを有するキャッシュ
タグメモリを設けることによって、チップ上の空間を節
約することが可能である。例えば、全てがデュアルポー
トキャッシュタグメモリである場合と本発明のこの好適
なキャッシュタグメモリとの間の所要面積の差は、１６
ビット幅＋２ステータスビット（全部で１８ビット幅）
であるタグを使用するキャッシュタグメモリに対して以
下に計算してある。
【００１８】全てがデュアルポート： １８ビット×Ｒ 好適なキャッシュタグ： （２ビット×Ｒ）（１６ビッ
ト×２） 単一ポートメモリアレイの寸法に対するデュアルポート
の寸法の比は変数Ｒで示してある。Ｒ＝２．５である場
合には、全デュアルポートキャッシュタグメモリは好適
なキャッシュタグメモリよりも２２％大きい。Ｒ＝３．
０である場合には、全デュアルポートキャッシュタグメ
モリは４２％大きなものである。最後に、Ｒ＝３．５で
ある場合には全デュアルポートキャッシュタグメモリは
好適なキャッシュタグメモリアレイよりも６２％大きな
ものである。
【００１９】図４を参照すると、好適なキャッシュタグ
ＲＡＭ３４のブロック図が示されている。キャッシュタ
グＲＡＭ３４はローカルプロセサに対して専用の第一単
一ポートメモリアレイ４０と、システム乃至はメインメ
モリに対して専用の第二単一ポートメモリアレイ４４
と、デュアルポートメモリアレイ４８とを有している。
上述した如く、デュアルポートメモリアレイ４８は、キ
ャッシュメモリに関する情報乃至はステータスビットを
格納し、且つそのエントリは二個の単一ポートメモリ４
０，４４によって共用される。
【００２０】第一単一ポートメモリアレイ４０は、ロー
カルプロセサからのアドレスの最小桁ビット（ＬＳＢ）
によってアドレスされる。ローカルアドレスの最大桁ビ
ット（ＭＳＢ）は比較器５０へ入力され、そこで、それ
らの最大桁ビットはライン５２上で得られるローカルア
ドレスＬＳＢによって現在選択されている第一単一ポー
トメモリアレイ４０のエントリと比較される。その選択
されたエントリがローカルアドレスの最大桁ビット即ち
ＭＳＢと一致する場合には論理１が比較器５０から出力
され、且つＡＮＤビット５４の一方の入力端へ供給され
る。対応するアドレスからのスヌープ有効ビット５６も
ＡＮＤゲート５４への入力として供給され、且つＡＮＤ
ゲート５４の出力は信号ＭＴＣＨA を定義する。従っ
て、ローカルアドレスの最小桁ビット即ちＬＳＢによっ
てインデックスされる第一単一ポートメモリアレイ４０
がローカルアドレスのＭＳＢと一致する場合にのみ信号
ＭＳＣＨA は論理１であってキャッシュヒットが発生し
たことを表わし、且つそのエントリに対する対応するス
ヌープ有効ビット５６は論理１である。
【００２１】第二単一ポートメモリアレイ４４はシステ
ムアドレスの最小桁ビット即ちＯＳＢによってアドレス
される。アレイ内のこのような位置に対応するエントリ
はデータライン５８上に出力され且つ比較器６０へ供給
される。比較器６０は、ライン５８上に存在するエント
リをシステムアドレスの最大桁ビット即ちＭＳＢと比較
し、それらが一致する場合には論理１を発生する。比較
器６０の出力はＡＮＤゲート６２，６４の両方の一方の
入力端へ供給される。システムアドレスの最小桁ビット
即ちＬＳＢによってインデックスされるエントリのスヌ
ープ有効ビット５６はＡＮＤゲート６２へ供給される。
信号ＭＴＣＨB はその選択されたエントリがシステムア
ドレスの最大桁ビット即ちＬＳＢと一致する場合のみ、
論理１であり、且つスヌープ有効ビット５６は論理１の
値を有している。然しながら、あるキャッシュシステム
はこのような態様でスヌープ有効ビット５６がモニタさ
れることを必要とするものではなく、従って選択された
エントリがシステムアドレスの最大桁ビット即ちＭＳＢ
と一致する場合には、信号ＭＴＣＨB は論理１である。
【００２２】あるキャッシュフォーマットにおいては、
スヌープ書込信号（ＳＷ）をＡＮＤゲート６４の第二入
力端へ供給することが望ましい。システムバス上のアド
レスＭＳＢがシステムアドレスＬＳＢによってインデッ
クスされる第二単一ポートメモリアレイ４４におけるエ
ントリと一致する場合にのみＡＮＤゲート６４の出力は
論理１であり、且つ書込動作がシステムバス上において
実行される。このような場合には、このようなエントリ
に対するデータキャッシュにおいて格納されている値は
もはや時代遅れのものであり、無効なものとしてマーク
が付けられねばならない。ＡＮＤゲート６４の出力が論
理１である場合には、現在のシステムアドレスのＬＳＢ
によってインデックスされるエントリのスヌープ有効ビ
ットは論理０へリセットされる。このことは、ローカル
プロセサによるこのエントリの爾後のアクセスをミスと
して表示させる。何故ならば、このようなエントリに対
するＡＮＤゲート５４の出力は現在のところ論理０だか
らである。
【００２３】データキャッシュが再ロードされている場
合には、キャッシュタグＲＡＭ３４に対する書込みを行
なうことを必要とし、所望のアドレスがローカルバス及
びシステムバスの両方の上に表われる。アドレスタグは
第一単一ポートメモリアレイ４０内に書込まれ、且つ第
二単一ポートメモリアレイ４４における対応するセル内
に書込まれる。この時に、ステータスビットもデュアル
ポートメモリアレイ４８内に書込まれる。図３に関して
説明した如くスヌープ（偵察）動作が行なわれ、従って
スヌープヒットが登録される場合にエントリが無効化さ
れ即ちステータスビットが変更される。ステータスビッ
トセルのデュアルポートの特性によってシステムによっ
てステータスビットが変更されるので、ローカルプロセ
サは中断されることは必要ではない。
【００２４】上述した如く、本発明によれば、ＲＡＭチ
ップ上の空間を著しく節約することが可能である。単一
ポートメモリアレイとデュアルポートメモリアレイの両
方を有するキャッシュタグメモリアレイを使用すること
によって、空間を著しく節約することが可能である。こ
のことは、デュアルポートメモリアレイは単一ポートメ
モリアレイよりも２．５乃至３．５倍又はそれ以上大き
なものとなる場合があるからである。
【００２５】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 マルチプロセサコンピュータシステムを示し
た高レベルブロック図。
【図２】 本発明に基づくキャッシュタグメモリを使用
したキャッシュメモリを示した高レベルブロック図。
【図３】 好適なキャッシュタグメモリを示したブロッ
ク図。
【図４】 好適なキャッシュタグメモリの更に詳細な構
成を示したブロック図。
【符号の説明】
１０ マルチプロセサコンピュータシステム １２，１４，１６ ローカルプロセサ １８，２０，２２ ローカルキャッシュメモリ ２４ メインシステムメモリ ２６ システムバス ２８，３０ 入力／出力装置 ３２ データキャッシュ ３４ キャッシュタグＲＡＭ ３６ ローカルプロセサ ３８ キャッシュコントローラ

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 キャッシュタグメモリにおいて、 複数個のエントリを持った第一単一ポートメモリアレ
    イ、 前記第一単一ポートメモリアレイにおける複数個のエン
    トリに対応する複数個のエントリを持ったデュアルポー
    トメモリアレイ、 前記第一単一ポートメモリアレイ及び前記デュアルポー
    トメモリアレイにおける前記複数個のエントリに対応す
    る複数個のエントリを持った第二単一ポートメモリアレ
    イ、 前記第一単一ポートメモリアレイ及び前記デュアルポー
    トメモリアレイへのエントリを書込むことが可能であり
    且つ前記第一単一ポートメモリアレイ及び前記デュアル
    ポートメモリアレイからエントリを読取ることが可能な
    第一メモリポート、 前記第二単一ポートメモリアレイ及び前記デュアルポー
    トメモリアレイからエントリを読取ることが可能であり
    且つ前記デュアルポートメモリアレイへエントリを書込
    むことが可能な第二メモリポート、 前記第一ポートへ接続されておりローカルアドレスの第
    一部分によって選択されるアレイエントリを前記ローカ
    ルアドレスの第二部分と比較し且つ一致を表わす信号を
    発生する第一比較器、 前記第二ポートへ接続されておりグローバルアドレスの
    第一部分によって選択されるアレイエントリを前記グロ
    ーバルアドレスの第二部分と比較し且つ一致を表わす信
    号を発生する第二比較器、を有することを特徴とするキ
    ャッシュタグメモリ。
  2. 【請求項２】 請求項１において、前記第一メモリポー
    トが前記第二単一ポートメモリアレイ内へのエントリを
    書込むことが可能であることを特徴とするキャッシュタ
    グメモリ。
  3. 【請求項３】 請求項１において、前記第二メモリポー
    トが前記第二単一ポートメモリアレイ内へのエントリを
    書込むことが可能であることを特徴とするキャッシュタ
    グメモリ。
  4. 【請求項４】 請求項１において、前記第一及び第二単
    一ポートメモリアレイ内に格納されているエントリの有
    効性を表わすために前記デュアルポートメモリアレイ内
    に一個又は複数個のビットから構成される有効状態が格
    納されていることを特徴とするキャッシュタグメモリ。
  5. 【請求項５】 請求項４において、前記エントリに対応
    する前記有効状態が、新たな値が前記エントリへ書込ま
    れる場合に第一値へ設定されることを特徴とするキャッ
    シュタグメモリ。
  6. 【請求項６】 請求項５において、更に、グローバルシ
    ステムアドレスの第一部分によってインデックスされる
    前記エントリの値が前記グローバルシステムアドレスの
    第二部分と同一であって、その際に一致を画定するか否
    かを決定する比較論理と、グローバルシステム書込動作
    期間中に一致が発生する場合にこのようにインデックス
    されたエントリに対応する前記第一有効状態を第二値へ
    設定する論理手段、を有することを特徴とするキャッシ
    ュタグメモリ。
  7. 【請求項７】 請求項６において、更に、グローバルシ
    ステム読取動作期間中に一致が発生する場合にはこのよ
    うなインデックスされたエントリに対応する前記第一有
    効状態を前記第二値へ設定する論理手段を有することを
    特徴とするキャッシュタグメモリ。
  8. 【請求項８】 請求項６において、前記比較論理が、前
    記第一比較器の出力及び前記有効状態と論理的に結合さ
    れた論理ゲートを有することを特徴とするキャッシュタ
    グメモリ。
  9. 【請求項９】 請求項８において、前記比較論理が、前
    記第二比較器の出力及び前記有効状態と論理的に結合さ
    れた論理ゲートを有することを特徴とするキャッシュタ
    グメモリ。
  10. 【請求項１０】 請求項６において、前記論理手段が、
    前記第二比較器の出力及びスヌープ書込信号と論理的に
    結合された論理ゲートを有することを特徴とするキャッ
    シュタグメモリ。
  11. 【請求項１１】 請求項１において、更に、前記第一及
    び第二単一ポートメモリアレイ内へ書込むための制御回
    路を有することを特徴とするキャッシュタグメモリ。
  12. 【請求項１２】 請求項１において、前記デュアルポー
    トメモリアレイ内の少なくとも一つのビット位置がパリ
    ティビットを有することを特徴とするキャッシュタグメ
    モリ。
  13. 【請求項１３】 キャッシュメモリにおいて、 少なくとも一個のローカルプロセサ、 第一単一ポートメモリアレイ部分、第二単一ポートメモ
    リアレイ部分、デュアルポートメモリアレイ部分を具備
    するキャッシュタグメモリ、 複数個のエントリを格納するデータキャッシュ、 前記ローカルプロセサとシステムバスとの間でデータ又
    は制御信号の交換を制御するキャッシュコントローラ、 前記ローカルプロセサによってアドレスされるメモリ位
    置が前記データキャッシュ内に存在することを表わすた
    めに第一一致信号を発生する手段、 前記ローカルプロセサによってアドレスされるメモリ位
    置が有効であることを表わす有効信号発生手段、 システムバスによってアドレスされるメモリ位置が前記
    キャッシュタグメモリ内のエントリと一致することを表
    わす第二一致信号を発生する手段、を有することを特徴
    とするキャッシュメモリ。
  14. 【請求項１４】 請求項１３において、更に、システム
    バス上で書込動作が発生することを表わすシステムバス
    からのキャッシュタグメモリへ通信すべき制御信号を発
    生する手段を有することを特徴とするキャッシュメモ
    リ。
  15. 【請求項１５】 請求項１３において、更に、エントリ
    がグローバルにアクセスされる場合に前記キャッシュタ
    グ内のエントリを無効化させる手段を有することを特徴
    とするキャッシュメモリ。
  16. 【請求項１６】 請求項１３において、システムバスに
    よってアドレスされるメモリ位置が前記キャッシュタグ
    メモリ内のエントリと一致することを表わす第二一致信
    号を発生する前記手段が、書込動作がシステムバス上で
    発生している場合に発生することを特徴とするキャッシ
    ュメモリ。
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