JPH11272558A - Ｈｒ状態を含むキャッシュ・コヒ―レンシ・プロトコル - Google Patents

Abstract

(57)【要約】 【課題】データ処理システムにおいてキャッシュ・コヒ
ーレンシを維持するための改良されたキャッシュ及び方
法を提供する。 【解決手段】データ処理システムは、相互接続線に結合
されたシステム・メモリ、複数のプロセッサ、及び複数
のキャッシュを含む。この方法によれば、第１データ項
目が、その第１データ項目のアドレスを表すアドレス・
タグと関連して前記キャッシュのうちの第１キャッシュ
に記憶される。アドレス・タグが有効であること及び第
１データ項目が無効であることを表す第１状態に、第１
キャッシュにおけるコヒーレンシ・インディケータがセ
ットされる。コヒーレンシ・インディケータが第１状態
にセットされている間、第１キャッシュがアドレス・タ
グによって表されたアドレスと関連したその相互接続線
上のデータ転送（そのデータ転送は、システム・メモリ
における対応するデータ項目に関して変更された第２デ
ータ項目を含む）を検出する場合、第２データ項目がそ
のアドレス・タグと関連して第１キャッシュに記憶され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、概していえば、デ
ータ処理するための方法及びシステムに関するものであ
り、詳しくいえば、マルチプロセッサ・データ処理シス
テムにおいてキャッシュ・コヒーレンシ（一貫性）を維
持するための方法及びシステムに関するものである。更
に詳しくいえば、本発明は、無効データを表すけれど
も、データが介入によってソース化される他の状態に遷
移し得る少なくとも1つの状態を含むマルチプロセッサ
・データ処理システムのための改良されたキャッシュ・
コヒーレンシ・プロトコルに関するものである。

【０００２】

【従来の技術】通常の対称マルチプロセッサ（ＳＭＰ）
データ処理システムでは、すべてのプロセッサが大体に
おいて同じである。即ち、すべてのプロセッサが共通の
命令セット及び通信プロトコルを利用し、同じハードウ
エア・アーキテクチャを有し、一般的に、同じメモリ・
ハイアラーキを備えている。例えば、通常のＳＭＰデー
タ処理システムは、システム・メモリと、各々が１つの
プロセッサ及び１つ又は複数のレベルのキャッシュ・メ
モリを含む複数の処理エレメントと、それらの処理エレ
メントを相互に及びシステム・メモリに結合するシステ
ム・バスとを含み得るものである。ＳＭＰデータ処理シ
ステムにおいて有効な実行結果を得るためには、コヒー
レント・メモリ・ハイアラーキを維持すること、即ち、
すべてのプロセッサにメモリの内容に関して単一の視野
を与えることが重要である。

【０００３】コヒーレント・メモリ・ハイアラーキは、
ＭＥＳＩプロトコルのような選択されたメモリ・コヒー
レンシ・プロトコルの使用を通して維持される。ＭＥＳ
Ｉプロトコルでは、コヒーレンシ状態の表示が少なくと
もすべての上位レベル（キャッシュ）メモリの各コヒー
レンシ・グラニュール（粒度）（例えば、キャッシュ・
ライン又はセクタ）と関連して記憶される。各コヒーレ
ンシ・グラニュールは４つの状態、即ち、変更状態
（Ｍ，Ｍｏｄｉｆｉｅｄ）、排他的状態（Ｅ，Ｅｘｃｌ
ｕｓｉｖｅ）、共用状態（Ｓ，Ｓｈａｒｅｄ）、及び無
効状態（Ｉ，Ｉｎｖａｌｉｄ）のうちの１つを持つこと
ができ、それはキャッシュ・ディレクトリにおける２つ
のビットによって表される。変更状態は、コヒーレンシ
・グラニュールがその変更されたコヒーレンシ・グラニ
ュールを記憶するキャッシュにおいてのみ有効であるこ
と、及びその変更されたコヒーレンシ・グラニュールの
値がシステム・メモリに書き込まれていないことを表
す。コヒーレンシ・グラニュールが排他的状態として表
される時、そのコヒーレンシ・グラニュールは、そのレ
ベルのメモリ・ハイアラーキにおけるすべてのキャッシ
ュのうちの、排他的状態におけるコヒーレンシ・グラニ
ュールを持ったキャッシュにのみに存在する。しかし、
排他的状態におけるデータはシステム・メモリと整合し
ている。コヒーレンシ・グラニュールがキャッシュ・デ
ィレクトリにおいて共用状態としてマークされる場合、
そのコヒーレンシ・グラニュールは、関連するキャッシ
ュ及び同じレベルのメモリ・ハイアラーキにおける少な
くとも１つの他のキャッシュに存在する。なお、そのコ
ヒーレンシ・グラニュールのすべてのコピーがシステム
・メモリと整合している。最後に、無効状態は、コヒー
レンシ・グラニュールと関連したデータ及びアドレスが
両方とも無効であることを表す。

【０００４】各コヒーレンシ・グラニュール（例えば、
キャッシュ・ライン）がセットされる状態は、キャッシ
ュ・ラインの前の状態と、リクエスト・プロセッサによ
って求められたメモリ・アクセスのタイプとの両方に依
存する。従って、マルチプロセッサ・データ処理システ
ムにおいてメモリ・コヒーレンシを維持することは、プ
ロセッサがメモり・ロケーションを読み取る又は書き込
むというそれらの意図を表すメッセージをそのシステム
・バスを通してコミュニケートすることを必要とする。
例えば、プロセッサがメモり・ロケーションにデータを
書き込むことを望む時、プロセッサは、先ず、メモリ・
ロケーションにデータを書き込むというそれの意図を他
のすべての処理エレメントに知らせ、その書込オペレー
ションを実行するための許可を他のすべての処理エレメ
ントから受けなければならない。リクエスト・プロセッ
サが受け取る許可メッセージは、メモリ・ロケーション
の内容の他のすべてのキャッシュされたコピーが無効に
されてしまったことを表し、それによって、他のプロセ
ッサが陳腐なローカル・データをアクセスしないことを
保証する。このメッセージ交換は相互無効化（ｃｒｏｓ
ｓ−ｉｎｖａｌｉｄａｔｉｏｎ、即ち、ＸＩ）として知
られている。

【０００５】本発明は、キャッシュ・エントリの相互無
効化がＳＭＰデータ処理システムにおけるメモリ・コヒ
ーレンシを維持するように働いている間、リモート・プ
ロセッサによるキャッシュ・エントリの無効化が、ロー
カル・キャッシュにおけるヒット率を下げることによっ
てデータ処理システムのパフォーマンスに悪影響を与え
るという認識を含む。従って、たとえ大きなローカル・
キャッシュを備えていても、処理エレメントは、一旦ロ
ーカル・キャッシュに存在したデータを別の処理エレメ
ントにおけるリモート・キャッシュから又はシステム・
メモリから検索する時、長いアクセス待ち時間をまねく
ことがある。従って、明らかなように、キャッシュ・エ
ントリの相互無効化の結果としてパフォーマンス・ペナ
ルティを少なくすると共に、ＳＭＰデータ処理システム
においてメモリ・コヒーレンシを維持するための方法及
びシステムを提供することは望ましいことであろう。

【０００６】本発明は、通常のＭＥＳＩプロトコルが、
リモート・キャッシュに記憶されたデータの効率的な検
索をサポートしないという認識も含んでいる。或既知の
マルチプロセッサ・データ処理システムは、変更状態に
おけるデータを記憶しているリモート・キャッシュが読
取リクエストに応答してその変更されたデータを供給す
ることを可能にする所謂変更介入をサポートするけれど
も、ＭＥＳＩプロトコルは、リクエストされたデータが
共用状態にある時、データをソース化する責任を他の処
理エレメントに割り振ることはしない。従って、リクエ
ストされたデータは比較的少ないアクセス待ち時間で複
数のリモート・キャッシュに記憶されることがあるけれ
ども、通常のマルチプロセッサ・データ処理システムで
は、共用データはいつもシステム・メモリから検索され
なければならない。従って、共用介入をサポートする改
良されたキャッシュ・コヒーレンシ・プロトコルを提供
することが望ましいであろう。

【０００７】変更介入をサポートする通常のマルチプロ
セッサ・データ処理システムでは、変更されたデータ
は、それが共用バスにまたがる他のキャッシュに対して
ソース化される度にシステム・メモリに書き戻される。
本発明は、この手順がシステム・メモリとキャッシュ・
メモリとの間のコヒーレンシを維持している間、不要で
あるかもしれない書込オペレーションを遂行するため
に、それがシステム・メモリの制限された帯域幅の一部
分を消費するという認識を含んでいる。例えば、変更さ
れたキャッシュ・ラインが読取リクエストに応答して第
１キャッシュによって第２キャッシュに対してソース化
される場合、その第２キャッシュにおけるデータが再び
変更されることが多く、従って、システム・メモリにも
う一度書込みを必要とすることが多い。第２キャッシュ
の読取リクエストの時間とキャッシュ・ラインのその後
の変更との間でそのキャッシュ・ラインに対してそれ以
上のリクエストが発生されない場合、第１キャッシュに
よる変更介入に付随するシステム・メモリへの書込みは
余分なことである。

【０００８】システム・メモリへの不必要な書き戻しを
減少させるための１つの可能な方法は、たとえリクエス
トしたキャッシュしか読取リクエストを行わなかったと
しても、データを、ソーシング・キャッシュでは無効な
ものとして及びそのリクエストしたキャッシュでは変更
されたものとしてマークすることであろう。この方法で
は、リクエストされたデータは、変更介入と関連してシ
ステム・メモリに書き戻される必要がない。しかし、キ
ャッシュ・コヒーレンシを維持するというこの方法は、
変更されたデータをプロセッサ相互間で共用することを
可能にするものではなく、データがキャッシュ相互間で
送られる時、更なるバス・トラフィックを作るであろ
う。従って、変更されたデータがキャッシュ相互間で共
用されることを可能にしながら、システム・メモリへの
データの効率的な書き戻しをサポートする改良されたキ
ャッシュ・コヒーレンシ・プロトコルを提供することが
望ましいであろう。

【０００９】

【発明が解決しようとする課題】従って、本発明の目的
は、データ処理するための改良された方法及びシステム
を提供することにある。

【００１０】本発明のもう１つの目的は、マルチプロセ
ッサ・データ処理システムにおいてキャッシュ・コヒー
レンシを維持するための改良された方法及びシステムを
提供することにある。

【００１１】本発明の更にもう１つの目的は、無効デー
タを表すけれども、データが介入によってソース化され
得る別の状態に遷移することを可能にする少なくとも１
つの状態を含むマルチプレクサ・データ処理システムの
ためのキャッシュ・コヒーレンシ・プロトコルを提供す
ることにある。

【００１２】

【課題を解決するための手段】上記の目的は、次に説明
するようにして達成される。相互接続線に結合されたシ
ステム・メモリ、複数のプロセッサ、及び複数のキャッ
シュを含むデータ処理システムが設けられる。本発明の
方法によれば、第１データ項目が、その第１データ項目
のアドレスを表すアドレス・タグと関連して前記キャッ
シュのうちの第１キャッシュに記憶される。アドレス・
タグが有効であること及び第１データ項目が無効である
ことを表す第１状態に、第１キャッシュにおけるコヒー
レンシ・インディケータがセットされる。コヒーレンシ
・インディケータが第１状態にセットされている間に、
第１キャッシュがアドレス・タグによって表されたアド
レスと関連したその相互接続線上のデータ転送（そのデ
ータ転送は、システム・メモリにおける対応するデータ
項目に関して変更された第２データ項目を含む）を検出
する場合、第２データ項目がそのアドレス・タグと関連
して第１キャッシュに記憶される。更に、コヒーレンシ
・インディケータは、第２データ項目が有効であること
及び第１キャッシュがリクエストに応答して第２データ
項目を供給し得ることを表す第２状態に更新される。

【００１３】本発明の上記及び更なる目的、特徴、及び
利点は、以下の詳細に示された説明において明らかにな
るであろう。

【００１４】

【発明の実施の形態】図面、特に、図１を参照すると、
本発明によるマルチプロセッサ・データ処理システムの
高レベル・ブロック図が示される。図示のように、デー
タ処理システム８は複数のプロセッサ１０ａ−１０ｎを
含み、それらのプロセッサの各々は、インターナショナ
ル・ビジネス・マシーンズ・コーポレーションから入手
可能なＰｏｗｅｒＰＣ（商標）ラインのプロセッサの１
つを含むことが望ましい。プロセッサ１０ａ−１０ｎの
各々は、プログラム命令を実行するために利用される通
常のレジスタ、命令フロー・ロジック、及び実行ユニッ
トに加えて、搭載レベル１（Ｌ１）キャッシュ１２ａ−
１２ｎのうちの関連したキャッシュも含んでいる。その
キャッシュは、関連のプロセッサによってアクセスされ
そうな命令及びデータを一時的に記憶する。Ｌ１キャッ
シュ１２ａ−１２ｎは、図１では、命令及びデータの両
方（以下では、両方を単にデータと呼ぶ）を記憶する一
体化されたキャッシュとして示されるけれども、別の方
法として、Ｌ１キャッシュ１２ａ−１２ｎの各々が命令
キャッシュ及びデータ・キャッシュに分けられて実施さ
れてもよいことは当業者には明らかであろう。

【００１５】アクセス待ち時間を最小にするために、デ
ータ処理システム８は、レベル２（Ｌ２）キャッシュ１
４ａ−１４ｎのような１つ又は複数の更なるレベルのキ
ャッシュ・メモリも含んでいる。それらのキャッシュ１
４ａ−１４ｎはＬ１キャッシュ１２ａ−１２ｎに対する
データをステージ化するために利用される。換言すれ
ば、Ｌ２キャッシュ１４ａ−１４ｎは、システム・メモ
リ１８とＬ１キャッシュ１２ａ−１２ｎとの間の中間記
憶装置として機能し、一般には、Ｌ１キャッシュ１２ａ
−１２ｎよりもずっと大きい量のデータを記憶すること
ができるが、長いアクセス待ち時間のものである。例え
ば、Ｌ２キャッシュ１４ａ−１４ｎは２５６又は５１２
キロバイトの記憶容量を持ち得るし、一方、Ｌ１キャッ
シュ１２ａ−１２ｎは６４又は１２８キロバイトの記憶
容量を持ち得る。更に、プロセッサ１０ａはルックアサ
イドＬ３キャッシュ１５ａによってサポートされる。Ｌ
３キャッシュ１５ａはＬ２キャッシュ１４ａと並列に相
互接続線１６に接続され、Ｌ２キャッシュ１４ａに等し
いか又はそれよりも大きい記憶容量を有することが望ま
しい。

【００１６】図示のように、データ処理システム８は、
更に、Ｉ／Ｏ装置２０、システム・メモリ１８、及び不
揮発性記憶装置２２を含む。それらの各々は相互接続線
１６に結合される。Ｉ／Ｏ装置２０は、ディスプレイ装
置、キーボード、及びグラフィカル・ポインタのような
通常の周辺装置を含み、通常のアダプタを介して相互接
続線１６にインターフェースされる。不揮発性記憶装置
２２は、オペレーティング・システム及び他のソフトウ
エアを記憶する。それらは、データ処理システム８がパ
ワー・オンされることに応答して揮発性システム・メモ
リ１８にロードされる。勿論、データ処理システム８
が、ネットワーク又は付加装置に接続するための直列及
び並列ポート、システム・メモリ１８へのアクセスを調
整するメモリ・コントローラ等のような図１に示されて
ない多くの更なるコンポーネントを含み得ることは当業
者には明らかであろう。

【００１７】１つ又は複数のバス又はクロスポイント・
スイッチを含み得る相互接続線１６は、Ｌ２キャッシュ
１４ａ−１４ｎ、Ｌ３キャッシュ１５ａ、システム・メ
モリ１８、入出力（Ｉ／Ｏ）装置２０、及び不揮発性記
憶装置２２の間の通信トランザクションのためのコンジ
ットとして働く。相互接続線１６を介した代表的な通信
トランザクションは、そのトランザクションのソース、
そのトランザクションの意図された受信側を指定する宛
先タグ、アドレス、及び／又はデータを含む。相互接続
線１６に結合された各装置は、相互接続線１６を介した
すべての通信トランザクションをスヌープすることが望
ましい。

【００１８】次に図２を参照すると、本発明に従って、
Ｌ２キャッシュ１４（１４ａ−１４ｎの１つ）の実施例
の更に詳細なブロック図が示される。その実施例では、
Ｌ２キャッシュ１４は、３２ビット・アドレスを利用す
る４ウェイ・セット連想キャッシュである。従って、Ｌ
２キャッシュ１４のデータ・アレイ３４は、各々がキャ
ッシュ・ラインを記憶するための８つのウェイを含む。
通常のセット連想キャッシュでは、システム・メモリ１
８におけるメモリ・ロケーションは、そのメモリ・ロケ
ーションのアドレスにおけるインデックス・ビット（例
えば、３２ビット・アドレスのビット２０−２６）を利
用してデータ・アレイ３４における特定の適合（ｃｏｎ
ｇｒｕｅｎｃｅ）クラスにマップされる。

【００１９】データ・アレイ３４内に記憶されたキャッ
シュ・ラインは、キャッシュ・ディレクトリ３２にレコ
ードされる。キャッシュ・ディレクトリ３２は、データ
・アレイ３４における各ウェイに対して１つのディレク
トリ・エントリを含む。各ディレクトリ・エントリは、
タグ・フィールド４０、コヒーレンシ・ステータス・フ
ィールド４２、ＬＲＵフィールド４４、及びインクルー
ド（Ｉ）フィールド４６を含む。タグ・フィールド４０
は、キャッシュ・ラインのシステム・メモリ・アドレス
のタグ・ビット（例えば、ビット０−１９）を記憶する
ことによって、どのキャッシュ・ラインがデータ・アレ
イ３４の対応するウェイに記憶されるかを指定する。図
３を参照して以下で詳しく説明するように、コヒーレン
シ・ステータス・フィールド４２は、事前定義されたビ
ットの組合せを利用してデータ・アレイ３４の対応する
ウェイに記憶されたデータのコヒーレンシ・ステータス
を表す。ＬＲＵフィールド４４は、データ・アレイ３４
の対応するウェイがそれの適合クラスの他のウェイに関
してどのくらい最近アクセスされたかを表し、それによ
って、どのキャッシュ・ラインがキャッシュ・ミスに応
答して適合クラスから放出されるべきかを表す。最後
に、インクルード・フィールド４６は、データ・アレイ
３４の対応するウェイに記憶されたキャッシュ・ライン
が関連のＬ１キャッシュ１２にも記憶されるか否かを表
す。

【００２０】更に図２を参照すると、Ｌ２キャッシュ１
４はキャッシュ・コントローラ３６を更に含む。キャッ
シュ・コントローラ３６はデータ・アレイ３４における
データの記憶及び検索を管理し、関連のＬ１キャッシュ
１２から受け取った信号及び相互接続線１６を介してス
ヌープされたトランザクションに応答して、キャッシュ
・ディレクトリ３２に対する更新を管理する。図示のよ
うに、キャッシュ・コントローラ３６は読取キュー５０
及び書込キュー５２を含み、キャッシュ・コントローラ
３６は、それらのキューから、キャッシュ・ディレクト
リ３２に対する更新及びデータ・アレイ３４に対するア
クセスを遂行する。例えば、関連のＬ１キャッシュ１２
から読取リクエストを受け取ったことに応答して、キャ
ッシュ・コントローラ３６は読取キュー５０におけるエ
ントリに読取リクエストを入れる。キャッシュ・コント
ローラ３６は、リクエストされたデータを関連のＬ１キ
ャッシュ１２に供給することによって読取リクエストを
サービスし、しかる後、その読取リクエストを読取キュ
ー５０から除去する。

【００２１】別の例として、キャッシュ・コントローラ
３６は、リモート・プロセッサ１０が１つの指定された
キャッシュ・ラインのそれのローカル・コピーを修正す
ることを意図するということをＬ２キャッシュ１４ａ−
１４ｎの別のキャッシュが表すことによって開始された
トランザクションをスヌープすることがある。このトラ
ンザクションをスヌープすることに応答して、キャッシ
ュ・コントローラ３６は、指定されたキャッシュ・ライ
ンがデータ・アレイ３４に存在するかどうかを決定する
ために、キャッシュ・ディレクトリ３２を読み取るとい
うリクエストを読取キュー５０に入れる。そのキャッシ
ュ・ラインがデータ・アレイに存在する場合、キャッシ
ュ・コントローラ３６は相互接続線１６上に適正な応答
を入れ、必要な場合には、書込キュー５２にディレクト
リ書込リクエストを挿入する。ディレクトリ書込リクエ
ストは、サービスされる時、指定されたキャッシュ・ラ
インと関連したコヒーレンシ・ステータス・フィールド
を更新する。図２は、１つの読取キュー及び１つの書込
キューしか利用しない実施例を示すけれども、キャッシ
ュ・コントローラ３６によって使用されるキューの数は
選択上の問題であること、及びキャッシュ・コントロー
ラ３６はキャッシュ・ディレクトリ・アクセス及びデー
タ・アレイ・アクセスに対して別々のキューを使用し得
ることは勿論である。

【００２２】Ｌ３キャッシュ１５ａは、わずかな例外は
あるが、図２に示されたＬ２キャッシュ１４のように構
成される。更に詳しく云えば、Ｌ３キャッシュ１５ａの
キャッシュ・コントローラは、キャッシュ間接続線によ
ってＬ２キャッシュ１４ａに接続されるのではなく、前
述のように、Ｌ２キャッシュ１４ａによって相互接続線
１６上に発生されたすべてのトランザクションをＬ３キ
ャッシュ１５ａのキャッシュ・コントローラがスヌープ
するように、Ｌ２キャッシュ１４ａと並列に相互接続線
１６に接続される。

【００２３】次に、図３を参照すると、本発明によるＨ
Ｒ−ＭＥＳＩキャッシュ・コヒーレンシ・プロトコルの
実施例が示される。図示のＨＲ−ＭＥＳＩプロトコル
は、メモリ・ハイアラーキにおけるイン・ライン・キャ
ッシュの最低レベル（即ち、Ｌ２キャッシュ１４ａ−１
４ｎ）及び、わずかな相違点はあるが、任意の低レベル
・ルックアサイド・キャッシュ（即ち、Ｌ３キャッシュ
１５ａ）によって実施されることが望ましい。高レベル
・キャッシュは、通常のＭＥＳＩプロトコル、米国特許
出願番号０９/０２４,６１０号に開示されたＨ−ＭＥＳ
Ｉプロトコル、又は米国特許出願番号０８/８３９,５４
８号に開示されたＲ−ＭＥＳＩプロトコルのようなプロ
トコル・サブセットを実施することが望ましい。しか
し、データ処理システム８の別の実施例において、付加
的なキャッシュ間の通信トラフィックを犠牲にしてメモ
リ・ハイアラーキにおける各レベルのキャッシュにおい
てＨＲ−ＭＥＳＩプロトコルを実施することができるは
勿論である。

【００２４】図３に示されるように、ＨＲ−ＭＥＳＩキ
ャッシュ・コヒーレンシ・プロトコルは、ＭＥＳＩプロ
トコルの通常の変更（Ｍ）状態、排他的（Ｅ）状態、共
用（Ｓ）状態、及び無効（Ｉ）状態を含んでおり、それ
らの状態は、それぞれ、参照番号８０、８２、８４、及
び８６によって識別される。更に、本発明のＨＲ−ＭＥ
ＳＩキャッシュ・コヒーレンシ・プロトコルには、関連
のタグ・フィールド４０に記憶されたアドレス・タグは
有効であるが、データ・アレイ３４の対応するウェイに
記憶されたデータ項目（例えば、キャッシュ・ライン又
はキャッシュ・セクタ）は無効であることを表すホバー
リング（Ｈ，Ｈｏｖｅｒｉｎｇ）状態９０と、データ項
目のコピーを記憶する複数のキャッシュのうちのどのキ
ャッシュが相互接続線１６上のトランザクションを介し
て共用データを最近受け取ったかを表すＲ状態９２とが
含まれる。

【００２５】本発明の望ましい実施例では、各Ｌ２キャ
ッシュ・ディレクトリ３２の各エントリのコヒーレンシ
・ステータス・フィールド４２は、パワー・オン時にＩ
状態８６に初期設定され、タグ・フィールド４０及びデ
ータ・アレイ３４の対応するウェイに記憶されたデータ
の両方とも無効であることを表す。Ｌ１及びＬ３キャッ
シュ・ディレクトリ・エントリも同様に無効状態に初期
設定される。しかる後、無効状態８６におけるＬ２キャ
ッシュ１４ａ−１４ｎの１つ又はＬ３キャッシュ１５ａ
に記憶されたキャッシュ・ライン（又は、キャッシュ・
セクタ）のコヒーレンシ・ステータスは、プロセッサ１
０ａ−１０ｎによって行われたメモリ・リクエストのタ
イプ及びそれらのリクエストに対するメモリ・ハイアラ
ーキの応答の両方に従って、Ｍ状態８０、Ｅ状態８２、
又はＲ状態９２の１つに更新可能である。

【００２６】例えば、プロセッサ１０ａがロード命令に
応答して読取リクエストを行う場合、Ｌ１キャッシュ１
２ａは、先ず、そのリクエストされたデータがＬ１キャ
ッシュ１２ａに存在するか否かの決定を行う。Ｌ１キャ
ッシュ１２ａにおけるヒットに応答して、Ｌ１キャッシ
ュ１２ａは単にそのリクエストされたデータをプロセッ
サ１０ａに供給するだけである。しかし、Ｌ１キャッシ
ュ１２ａにおけるミスに応答して、Ｌ１キャッシュ１２
ａはキャッシュ間の接続線を介してＬ２キャッシュ１４
ａに読取リクエストを送る。Ｌ２キャッシュ１４ａにお
けるヒットに応答して、そのリクエストされたデータは
Ｌ２キャッシュ１４ａによってＬ１キャッシュ１２ａに
供給される。Ｌ１キャッシュ１２ａは、そのリクエスト
されたデータを適正なコヒーレンシ・ステータスと関連
して記憶し且つそのデータをプロセッサ１０ａに送る。

【００２７】しかし、読取リクエストがＬ１キャッシュ
１２ａ及びＬ２キャッシュ１４ａの両方においてミスす
る場合、Ｌ２キャッシュ１４ａのキャッシュ・コントロ
ーラ３６は、相互接続線１６上にトランザクションとし
て読取リクエストを供給する。それは、Ｌ２キャッシュ
１４ｂ−１４ｎの各々及びＬ３キャッシュ１５ａによっ
てスヌープされる。相互接続線１６における読取リクエ
ストをスヌープすることに応答して、Ｌ２キャッシュ１
４ｂ−１４ｎの各々におけるキャッシュ・コントローラ
３６は、リクエストされたデータがそれのデータ・アレ
イ３４に存在するか又はＬ１キャッシュ１２ｂ−１２ｎ
のうちの関連するキャッシュに存在するかを決定する。
Ｌ３キャッシュ１５ａのキャッシュ・コントローラは、
同様に、その読取リクエストがＬ３キャッシュ・ディレ
クトリにおいてヒットするかどうかを決定する。Ｌ２キ
ャッシュ１４ｂ−１４ｎ、Ｌ１キャッシュ１２ｂ−１２
ｎ、及びＬ３キャッシュ１５ａのいずれもそのリクエス
トされたデータを記憶してない場合、Ｌ２キャッシュ１
４ａ−１４ｎの各々及びＬ３キャッシュ１５ａはヌル応
答をＬ２キャッシュ１４ａに戻し、しかる後、Ｌ２キャ
ッシュ１４ａはシステム・メモリ１８にそのデータをリ
クエストする。

【００２８】リクエストされたデータがシステム・メモ
リ１８からＬ２キャッシュ１４ａに戻される時、キャッ
シュ・コントローラ３６は、Ｌ１キャッシュ１２ａにそ
のリクエストされたデータを送り、それのデータ・アレ
イ３４にそのリクエストされたデータを記憶し、そのリ
クエストされたデータを記憶するウェイに関連したコヒ
ーレンシ・ステータス・フィールド４２を、参照番号１
００によって表されるように、Ｉ状態８６からＥ状態８
２に更新する。通常のＭＥＳＩプロトコルにおけるよう
に、Ｅ状態８２は、関連のキャッシュ・ラインが有効で
あって、メモリ・ハイアラーキの第２レベルにおける他
のいずれのキャッシュにも存在しないことを表す。Ｌ３
キャッシュ１５ａは、同様に、そのリクエストされたデ
ータをＥ状態８２で記憶する。

【００２９】プロセッサ１０ａによってリクエストされ
たデータがＬ１キャッシュ１２ａ、Ｌ２キャッシュ１４
ａ、及びＬ３キャッシュ１５ａに存在せず、例えば、Ｌ
１キャッシュ１２ｎにＭ状態８０で記憶されている場
合、Ｌ２キャッシュ１４ｎのキャッシュ・コントローラ
３６は変更応答でもってその読取リクエストに応答し、
そのリクエストされたデータをＬ２キャッシュ１４ｎに
押し込むようにＬ１キャッシュ１２ｎに信号を与える。
しかる後、Ｌ２キャッシュ１４ｎは相互接続線１６上の
そのリクエストされたデータをソース化する。読取リク
エストに応答して、Ｌ１キャッシュ１２ｎ及びＬ２キャ
ッシュ１４ｎにおけるそのリクエストされたデータのコ
ヒーレンシ・ステータスが、参照番号１０２によって表
されるように、Ｓ状態８４に更新される。

【００３０】本発明によれば、そのリクエストされたデ
ータがＬ２キャッシュ１４ａに記憶されるウェイのコヒ
ーレンシ・ステータスは、参照番号１０４によって表さ
れるように、Ｉ状態８６からＲ状態９２への遷移を行
う。前述のように、Ｒ状態９２は、関連のデータがＬ２
キャッシュ１４ａによって最近参照されたこと、及びＬ
２キャッシュ１４ａが、相互接続線１６を介してそのデ
ータに対するリクエストをスヌープすることに応答し
て、そのデータをソース化することを表す。Ｌ３キャッ
シュ１５ａがシステム・メモリ１８からのリクエストさ
れたデータの戻りをスヌープする時、Ｌ３キャッシュ１
５ａはそのリクエストされたデータをサンプルし、その
データをＳ状態８４で記憶する。参照番号１０５で示さ
れたＩ状態８６及びＳ状態８４の間の遷移は、この遷移
がＬ３キャッシュ１５ａにだけ適用可能であることを表
すために破線を使って表される。変更介入をサポートし
ない本発明の別の実施例においても同じ状態遷移が行わ
れることは、上記の例から当業者には明らかであろう。
しかし、それらの別の実施例では、リクエストされたデ
ータは、追加のアクセス待ち時間を犠牲にしてシステム
・メモリ１８から得られる。

【００３１】Ｌ２キャッシュ１４ａは、それの読取リク
エストに対する共用介入応答又は共用応答を受け取った
ことに応答して、Ｉ状態８６からＲ状態９２への遷移を
同様に行う。Ｌ２キャッシュ１４ｂ−１４ｎの１つ、例
えば、Ｌ２キャッシュ１４ｎがそのリクエストされたデ
ータをＲ状態９２又はＥ状態８２で記憶している場合、
Ｌ２キャッシュ１４ａは共用介入応答（及び、リクエス
トされたデータ）を受け取る。読取リクエストに応答し
て、Ｌ２キャッシュ１４ｎのキャッシュ・コントローラ
３６は、リクエストされたデータのそれのコピーのコヒ
ーレンシ・ステータスを、参照番号１０６によって表さ
れるようにＲ状態９２からＳ状態８４に更新する。Ｌ２
キャッシュ１４ｂ−１４ｎのどれもリクエストされたデ
ータをＲ状態９２で記憶してないが、少なくとも１つが
そのリクエストされたデータをＳ状態８４で記憶してい
る場合、そのリクエストされたデータをＳ状態８４で記
憶しているＬ２キャッシュ１４は共用応答でもってその
読取リクエストに応答し、そのリクエストされたデータ
のそれのコピーをＳ状態８４のままにする。共用応答の
みの受取りに応答して、Ｌ２キャッシュ１４ａはそのリ
クエストされたデータをシステム・メモリ１８から検索
し、そのリクエストされたデータをＲ状態９２で記憶す
る。両方の場合とも、Ｌ３キャッシュ１５ａはリクエス
トされたデータをサンプルし、そのデータをＳ状態８４
で記憶する。

【００３２】プロセッサ１０ａが変更する目的でメモリ
・ロケーションの排他的使用を得ることを望んでいるこ
とを表す「変更する意図を持って読み取る」というリク
エストをＬ２キャッシュ１４ａが相互接続線１６上に発
生する場合、そのリクエストされたデータは、上記のよ
うに、Ｌ３キャッシュ１５ａ、リモートＬ２キャッシュ
１４、又はシステム・メモリ１８から得られる。しか
し、そのリクエストされたキャッシュ・ラインが得られ
る時、Ｌ１キャッシュ１２ａ及びＬ２キャッシュ１４ａ
はそのリクエストされたキャッシュ・ラインを、参照番
号１０７で示されるように、Ｍ状態８０で記憶する。更
に、リクエストされたキャッシュ・ラインの他のコピー
が陳腐になることを「変更する意図を持って読み取る」
というトランザクションが表すので、Ｌ３キャッシュ１
５ａ及びリモートＬ１及びＬ２キャッシュは、そのリク
エストされたキャッシュ・ラインのそれらのコピーが無
効であることを表さなければならない。Ｌ１キャッシュ
１２ｂ−１２ｎでは、そのリクエストされたキャッシュ
・ラインの如何なるコピーも、単に、無効としてマーク
されるだけである。しかし、Ｌ３キャッシュ１５ａ及び
Ｌ２キャッシュ１４ｂ−１４ｎに記憶されたそのリクエ
ストされたキャッシュ・ラインのコピーのコヒーレンシ
・ステータスは、相互無効化（ＸＩ）を利用する通常の
マルチプロセッサ・データ処理システムにおけるように
Ｉ状態８６に更新されない。

【００３３】その代わり、本発明の重要な局面によれ
ば、リクエストされたキャッシュ・ラインのコピーを記
憶するＬ２キャッシュ１４ｂ−１４ｎの各々及びＬ３キ
ャッシュ１５ａは、参照番号１０８、１１０、１１２、
及び１１４によって表されるように、それのコピーと関
連したコヒーレンシ・ステータス・フィールド４２を、
それぞれ、Ｒ状態９２、Ｓ状態８４、Ｍ状態８０、又は
Ｅ状態８２の何れかからＨ状態９０に更新する。上記の
ように、Ｈ状態９０では、タグ・フィールド４０に記憶
されたタグは有効のままであるが、データ・アレイ３４
における関連のキャッシュ・ラインは無効であることが
表される。Ｌ２及びＬ３キャッシュ・ディレクトリにお
けるエントリは、データが無効にされることを必要とす
る他のスヌープされたトランザクションに応答して、同
様に、Ｈ状態９０に更新される。そのスヌープされたト
ランザクションは、キル（ｋｉｌｌ、即ち、指定された
データ・ブロックを明示的に無効にするトランザクショ
ン）、フラッシュ（ｆｌｕｓｈ、即ち、指定されたデー
タ・ブロックを無効にし、すべての変更されたデータを
システム・メモリにコピーするトランザクション）、ｄ
ｃｌａｉｍ（即ち、リモート・キャッシュにおいて共用
としてマークされたキャッシュ・ラインのコピーを、そ
のキャッシュ・ラインのローカル・コピーがストアに応
答して変更されたことに応答して、無効にするトランザ
クション）等を含む。

【００３４】参照番号１１６及び１１８によって表され
るように、キャッシュ・ディレクトリ・エントリは、キ
ャッシュが受け取るトランザクションのタイプに従っ
て、Ｈ状態９０から、それぞれ、Ｅ状態８２又はＭ状態
８０に遷移を行うことができる。例えば、Ｈ状態９０に
あるＬ２キャッシュ１４ａのディレクトリ・エントリ
は、（Ｌ１キャッシュ１２ａ及びＬ２キャッシュ１４ａ
の両方においてミスした後）Ｌ３キャッシュ１５ａ及び
Ｌ２キャッシュ１４ｂ−１４ｎからヌル応答を受ける読
取リクエストをプロセッサ１０ａが行うことに応答し
て、Ｅ状態８２への遷移を行う。Ｅ状態８２は、システ
ム・メモリ１８から検索されたデータが、すべてのＬ２
キャッシュ１４ａ−１４ｎのうちのＬ２キャッシュ１４
ａのみに記憶されることを意味する。一方、プロセッサ
１０ａが、Ｈ状態９０にあるＬ１キャッシュ１２ａのウ
ェイに対してデータを記憶する意図を表す場合、Ｌ１キ
ャッシュ１２ａはＬ２キャッシュ１４ａに対してその意
図を表し、次に、Ｌ２キャッシュ１４ａは相互接続線１
６上に「変更する意図を持って読み取る」というトラン
ザクションを発生する。

【００３５】上記のように、Ｌ３キャッシュ１５ａ及び
Ｌ２キャッシュ１４ｂ−１４ｎに記憶されたそのリクエ
ストされたキャッシュ・ラインのコピーは、「変更する
意図を持って読み取る」というトランザクションをスヌ
ープすることに応答してＨ状態９０に更新され、Ｌ１キ
ャッシュ１２ｂ−１２ｎに記憶されたそのリクエストさ
れたキャッシュ・ラインのコピーは無効としてマークさ
れる。一旦、リクエストされたキャッシュ・ラインが得
られると、Ｌ２キャッシュ１４ａ及びＬ１キャッシュ１
２ａにおけるそのキャッシュ・ラインのコヒーレンシ・
ステータスは、そのキャッシュ・ラインは有効であるが
システム・メモリ１８とコヒーレントではないことを意
味するように、Ｍ状態８０にセットされる。

【００３６】Ｈ状態９０におけるキャッシュ・ディレク
トリ・エントリは、参照番号１２０で示されるように、
Ｓ状態８４にも更新可能である。前述のように、Ｌ２キ
ャッシュ１４ａ−１４ｎの各々は、相互接続線１６上に
発生されたすべてのトランザクションをスヌープする。
Ｌ２キャッシュ１４ａ−１４ｎの１つ、例えば、Ｌ２キ
ャッシュ１４ａが、Ｈ状態９０でＬ２キャッシュ１４ａ
に記憶されたデータの更新された（即ち、有効な）コピ
ーを含むＬ２キャッシュ１４ｂ−１４ｎのうちの他のキ
ャッシュによって発生されたトランザクションをスヌー
プする場合、Ｌ２キャッシュ１４ａのキャッシュ・コン
トローラ３６は、相互接続線１６からデータをサンプル
し、そのスヌープされたデータをデータ・アレイ３４に
記憶し、関連のコヒーレンシ・ステータス・フィールド
４２をＨ状態９０からＳ状態８４に更新する。

【００３７】このように、本発明は、関連のプロセッサ
１０がデータ・リクエストを行うことなく、又はキャッ
シュが相互接続線１６を介したトランザクションを開始
することなく、Ｈ状態９０におけるキャッシュ・ディレ
クトリ・エントリがＳ状態８４に更新されることを可能
にする。勿論、上記のシナリオでは、Ｌ２キャッシュ１
４ａは、応答がコヒーレンシを維持することを要求され
る場合、スヌープされたトランザクションにも応答を与
える。例えば、スヌープされたトランザクションが読取
リクエストである場合、Ｌ２キャッシュ１４ａは、リク
エストしたＬ２キャッシュがそのリクエストされたデー
タをＥ状態８２ではなくＲ状態９２で記憶するように、
そのリクエストされたデータをサンプルするという意図
を表す共用応答を与えなければならない。有効アドレス
・タグと関連した無効データをリフレッシュするために
この方法でスヌープ可能である相互接続線１６上のトラ
ンザクションは、読取トランザクション、書込トランザ
クション、キャッシュ・ライン・キャストアウトによる
システム・メモリ１８へのデータ書戻し等を含む。

【００３８】Ｈ状態９０におけるキャッシュ・ディレク
トリ・エントリは、多くの種々なリクエスト／応答シナ
リオに応答してＲ状態９２にも更新可能である。例え
ば、プロセッサ１０ａがＬ１キャッシュ１２ａにおいて
ミスし、Ｌ２キャッシュ１４ａにおいてタグ・ヒットを
生じるという読取リクエストを行う場合、及び一致した
タグと関連のコヒーレンシ・ステータス・フィールド４
２がＨ状態９０にある場合、Ｌ２キャッシュ１４ａのキ
ャッシュ・コントローラ３６は相互接続線１６上に読取
トランザクションを発生する。Ｌ３キャッシュ１５ａ及
びＬ２キャッシュ１４ｂ−１４ｎからのその読取トラン
ザクションに対する共用介入応答、共用応答、又は変更
応答の受取りに応答して、Ｌ２キャッシュ１４ａのキャ
ッシュ・コントローラ３６は、リクエストされたデータ
と関連したコヒーレンシ・ステータス・フィールド４２
を、参照番号１２２で示されるように、Ｈ状態９０から
Ｒ状態９２に更新する。

【００３９】更に重要なこととして、Ｈ状態９０におけ
るキャッシュ・ディレクトリ・エントリは、関連のプロ
セッサがデータをリクエストすることなく、Ｒ状態９２
に更新可能である。例えば、Ｌ３キャッシュ１５ａ及び
Ｌ２キャッシュ１４ｂ−１４ｎにおけるキャッシュ・ラ
インのすべてのコピーのコヒーレンシ・ステータスがＨ
状態９０にセットされている間は、プロセッサ１０ａに
よる「変更する意図をもって読み取る」というリクエス
トに続いて、Ｌ１キャッシュ１２ａ及びＬ２キャッシュ
１４ａはリクエストされたデータをＭ状態８０で記憶す
る。Ｌ３キャッシュ１５ａ及びＬ２キャッシュ１４ｂ−
１４ｎにおけるキャッシュ・ラインのすべてのコピーの
コヒーレンシ・ステータスがＨ状態９０にセットされて
いる間は、リクエストされたデータが、その後、例え
ば、読取ミスに応答してＬ２キャッシュ１４ａから置換
のために選択される場合、Ｌ２キャッシュ１４ａのキャ
ッシュ・コントローラ３６は、システム・メモリ１８に
そのリクエストされたデータを記憶するために相互接続
線１６上に書込トランザクションを発生する。この書込
トランザクションをスヌープすることに応答して、Ｌ３
キャッシュ１５ａのキャッシュ・コントローラはそのデ
ータをサンプルし、それのＬ３データ・アレイにそのデ
ータを記憶し、そして、Ｌ３キャッシュ１５ａが、その
後、読取リクエスト又は「変更する意図をもって読み取
る」というリクエストに応答してそのデータをソース化
し得るように関連のコヒーレンシ・ステータス・フィー
ルドを更新する。

【００４０】図３に示されたＨＲ−ＭＥＳＩメモリ・コ
ヒーレンシ・プロトコルの実施例において行われる状態
遷移が下記の表１及びその続きの表２において要約され
る。

【表１】

【００４１】

【表２】

【００４２】本発明によれば、上記のＨＲ−ＭＥＳＩキ
ャッシュ・コヒーレンシ・プロトコルは、更なる機能性
をサポートする更なる状態を含むように拡張可能であ
る。例えば、図４を参照すると、ＨＲＴ−ＭＥＳＩキャ
ッシュ・コヒーレンシ・プロトコルの実施例の状態図が
示される。ＨＲＴ−ＭＥＳＩプロトコルは、それが実施
される場合、メモリ・ハイアラーキにおける最低レベル
のインライン・キャッシュ（図１の実施例では、Ｌ２キ
ャッシュ１４ａ−１４ｎを含む）によって利用されるこ
とが望ましい。Ｌ３キャッシュ１５ａのような何れの低
レベル・ルックアサイド・キャッシュもＨＲ−ＭＥＳＩ
プロトコルを実施することが望ましく、一方、高レベル
・キャッシュはＨＲ−ＭＥＳＩプロトコルのサブセット
・プロトコル、例えば、Ｈ−ＭＥＳＩ、Ｒ−ＭＥＳＩ、
又はＭＥＳＩプロトコルの１つを使用することが望まし
い。上述のＨＲ−ＭＥＳＩプロトコルにおける状態に加
えて、図４に示されたＨＲＴ−ＭＥＳＩキャッシュ・コ
ヒーレンシ・プロトコルはタグ付き（Ｔ）状態９４を含
む。米国特許出願番号２４,３９３の米国特許出願に詳
細に記述されているように、Ｔ状態９４は、関連のキャ
ッシュ・ラインがローカル・プロセッサ以外のプロセッ
サによって変更されているがシステム・メモリには書き
戻されていないことを表す。そのように、Ｔ状態９４自
体はＳ状態８４のようにローカル・プロセッサによって
処理され、相互接続線におけるスヌープに関してはＭ状
態８０のように処理される。

【００４３】図４において参照番号１３０及び１３４で
示されるように、読取リクエストが変更応答を受けるこ
とに応答して、キャッシュ・ラインがＩ状態８６又はＨ
状態９０からＴ状態９４に遷移を行うことができる。例
えば、Ｌ２キャッシュ１４ａがＬ２キャッシュ１４ｎに
よってＭ状態８０で記憶されたキャッシュ・ラインに対
する読取リクエストを行う場合、Ｌ２キャッシュ１４ｎ
はＬ２キャッシュ１４ａに対するそのリクエストされた
キャッシュ・ラインを、上述のように変更介入を介して
ソース化する。前のように、Ｌ２キャッシュ１４ｎにお
けるリクエストされたキャッシュ・ラインのコピーは、
参照番号１３１において示されるように、Ｓ状態８４に
更新される。

【００４４】一方、Ｌ２キャッシュ１４ａはリクエスト
されたキャッシュ・ラインをＴ状態９４で記憶する。し
かる後、Ｌ２キャッシュ１４ｂによる変更されたキャッ
シュ・ラインに対する読取リクエストに応答して、Ｌ２
キャッシュ１４ａは変更介入によってそのリクエストさ
れたキャッシュ・ラインをソース化し、参照番号１３２
で示されるように、変更されたキャッシュ・ラインのそ
れのコピーのコヒーレンシ・ステータスをＳ状態８４に
更新する。このプロセスは、変更されたキャッシュ・ラ
インをもっとも最近アクセスしたＬ２キャッシュ１４が
そのキャッシュ・ラインをＴ状態９４で記憶し、一方、
Ｌ２キャッシュ１４ａ−１４ｎのうちの他のキャッシュ
がその修正されたキャッシュ・ラインをＳ状態８４で記
憶するように、更に何回も反復される。このように、Ｌ
２キャッシュ１４ａ−１４ｎのうちの１つは、それが一
時的に変更介入によってキャッシュ・ラインを他のキャ
ッシュにソース化する責任があること及びキャッシュ・
ラインをシステム・メモリ１８に書き戻す責任があるこ
とを表すために「タグ」される。

【００４５】重要なこととして、キャッシュ・ラインを
Ｔ状態９４で記憶するＬ２キャッシュ１４が変更介入に
よって相互接続線１６におけるデータをソース化する
時、システム・メモリ１８のスヌープ機構（例えば、メ
モリ・コントローラ）は変更されたデータをサンプルす
ること及び記憶することをせず、その代わりに、トラン
ザクションを無視してシステム・メモリ帯域幅を自由に
する。従って、Ｔ状態９４における変更されたキャッシ
ュ・ラインは、必要な時だけ、例えば、Ｌ２キャッシュ
・ライン・キャストアウトに応答して、又はその変更さ
れたキャッシュ・ラインがシステム・メモリ１８に押し
込まれることを必要とするスヌープしたトランザクショ
ンに応答して、システム・メモリ１８に書き戻される。
勿論、Ｔ状態９４における変更されたキャッシュ・ライ
ンがシステム・メモリ１８に書き戻されないようにする
ことも可能である。例えば、プロセッサ１０ａが「変更
する意図を持って読み取る」というリクエストを発生し
て、Ｌ２キャッシュによりＴ状態９４で記憶されたキャ
ッシュ・ラインを指定するというシナリオを考察してみ
よう。その「変更する意図を持って読み取る」というリ
クエストに応答して、Ｌ２キャッシュ１４ｎ及び指定さ
れたキャッシュ・ラインをＳ状態８４で記憶する他のＬ
２キャッシュ１４は、それぞれ参照番号１３６及び１１
０で表されるように、すべてその指定されたキャッシュ
・ラインのそれらのコピーをＨ状態９０に更新する。キ
ャッシュ・ライン・データはＨ状態９０への遷移によっ
て無効化されるので、指定されたキャッシュ・ラインを
システム・メモリ１８に書き戻す必要は除かれる。

【００４６】参照番号１３８で表されるように、Ｔ状態
９４におけるキャッシュ・ラインは、ローカル・プロセ
ッサが「変更する意図を持って読み取る」というリクエ
ストを行うことに応答して、Ｍ状態８０への遷移を行う
こともできる。ローカルＬ２キャッシュ１４はそのリク
エストされたキャッシュ・ラインを記憶しているので、
そのデータに対するリクエスト・トランザクションは相
互接続線１６上に発生されない。その代わり、ローカル
Ｌ２キャッシュ１４は相互接続線１６上にｄｃｌａｉｍ
トランザクションを発生する。そのトランザクションは
関連のコヒーレンシ・ステータスをＨ状態９０に更新す
ることによってそれらのリクエストされたキャッシュ・
ラインのコピーを無効にするように、他のＬ２キャッシ
ュ１４に命令する。

【００４７】図４に示されたＨＲＴ−ＭＥＳＩキャッシ
ュ・コヒーレンシ・プロトコルの実施例において行われ
る状態遷移が下記の表３及びそれに続く表４において要
約される。

【表３】

【００４８】

【表４】

【００４９】Ｈ状態９０を含むキャッシュ・コヒーレン
シ・プロトコルに施され得る更なる機能強化は、コヒー
レンシ・ステータス履歴情報を表す１つ又は複数の派生
的Ｈ状態の追加である。例えば、上記のＨＲＴ−ＭＥＳ
Ｉ及びＨＲ−ＭＥＳＩキャッシュ・コヒーレンシ・プロ
トコルは、Ｈ_R 状態を含むように変更可能である。Ｈ状
態９０のように、Ｈ_R 状態は、関連のキャッシュ・ライ
ンが無効であること及び関連のアドレス・タグが有効で
あることを意味する。更に、Ｈ_R 状態は、それのデータ
の無効化の前に、関連のキャッシュ・ラインが排他的に
（例えば、Ｍ状態８０又はＥ状態８２で）、或いは介入
データをソース化できるコヒーレンシ状態で（例えば、
Ｒ状態９２又はＴ状態９４で）記憶されたことを表す。

【００５０】例えば、Ｌ２キャッシュ１４ａがキャッシ
ュ・ラインをＭ状態８０、Ｅ状態８２、Ｒ状態９２、又
はＴ状態９４の１つで記憶するというシナリオを考察し
てみよう。Ｌ２キャッシュ１４ｎが相互接続線１６を介
して「変更する意図を持って読み取る」というリクエス
トをキャッシュ・ラインに対して発生する場合、Ｌ２キ
ャッシュ１４ａは適切な応答を発生し、そのキャッシュ
・ラインのコヒーレンシ・ステータスをＨ_R 状態（Ｈ状
態９０ではない）に更新する。しかる後、キャッシュ・
ラインをシステム・メモリ１８に記憶する書き戻しトラ
ンザクション（例えば、キャッシュ・ライン割振り解除
又はスヌープ・プッシュ）をＬ２キャッシュ１４ｎが相
互接続線１６上に発生したことに応答して、Ｌ２キャッ
シュ１４ａはキャッシュ・ライン・データをサンプル及
び記憶し、そのキャッシュ・ラインのコヒーレンシ・ス
テータスをＲ状態９２に更新する。従って、Ｈ_R 状態の
使用は、変更されたキャッシュ・ラインの割振り解除に
続いて共用介入が維持されることを可能にし、従って、
データ・アクセス待ち時間を減少させる。

【００５１】次に、Ｌ２キャッシュ１４ａがキャッシュ
・ラインのコピーをＨ_R 状態で記憶し、Ｌ２キャッシュ
１４ｎが同じキャッシュ・ラインのコピーを、Ｌ２キャ
ッシュ１４ｎが介入データをソース化し得る状態で記憶
するものと仮定する。Ｌ２キャッシュ１４ｂがキャッシ
ュ・ラインに対する「変更する意図を持って読み取る」
というリクエストを相互接続線１６を介して発生する場
合、Ｌ２キャッシュ１４ｎは適切な応答を発生し、リク
エストされたキャッシュ・ラインを介入によってソース
化し、しかる後、リクエストされたキャッシュ・ライン
のそれのコピーのコヒーレンシ・ステータスをＨ_R 状態
に更新する。更新されたキャッシュ・ラインを含む介入
応答をスヌープすることに応答して、Ｌ２キャッシュ１
４ａはそのキャッシュ・ラインのそれのコピーのコヒー
レンシ・ステータスをＨ_R 状態からＨ状態９０に更新す
る。

【００５２】別の方法として、図５に示されるように、
最高レベルの派生状態Ｈ_R1及びＨ状態９０の間に１つ又
は複数の追加の派生状態（Ｈ_R2、Ｈ_R3等）を挿入するこ
とによって、追加のレベルの履歴情報を保持することが
可能である。従って、Ｌ２キャッシュ１４ｎによって発
生された介入応答をスヌープすることに応答してＨ状態
９０に遷移する代わりに、Ｌ２キャッシュ１４ａはＨ_R1
状態からＨ_R2状態に遷移するであろう。しかる後、関連
のキャッシュ・ラインを含む書き戻しトランザクション
をスヌープすることに応答して、Ｌ２キャッシュ１４ａ
は、キャッシュ・ラインのそれのコピーのコヒーレンシ
・ステータスをＨ_R1状態に更新するであろう。このよう
に、少なくとも１つのキャッシュが１つのリクエストさ
れたキャッシュ・ラインを介入によってソース化するこ
とができる可能性を増加させるために、Ｎレベルのコヒ
ーレンシ・ステータス履歴情報が設定可能である。

【００５３】図５において破線により表されるように、
Ｎレベルのコヒーレンシ・ステータス履歴情報を含むキ
ャッシュ・コヒーレンシ・プロトコルの別の変形が可能
である。更に詳しくいえば、キャッシュ・ラインを最高
のレベルＨ_R1で記憶するキャッシュは共用介入によって
そのキャッシュ・ラインをＲ状態９２からソース化する
ことができるので、低レベル履歴ステータス（Ｈ_R2、Ｈ
_R3、・・・Ｈ_RN）のうちの選択されたもの又はすべつの
ものが、関連のキャッシュ・ラインの書き戻しをスヌー
プすることに応答してＳ状態８４に直接に更新される。

【００５４】上述のように、本発明は、マルチプロセッ
サ・データ処理システムにおいてキャッシュ・コヒーレ
ンシを維持するための改良された方法及びシステム提供
する。本発明によって提供される改良されたキャッシュ
・コヒーレンシ・プロトコルは、ローカル・プロセッサ
が明示的な読取リクエスト又は書込リクエストを発生す
ることなく、有効アドレス・タグと関連してキャッシュ
により記憶される無効データ項目が有効データ項目でも
って自動的に更新されることを可能にする。このよう
に、リモート・プロセッサの活動によって無効にされた
データは、そのデータがローカル・プロセッサによって
アクセスされる前にリフレッシュされ得るし、それによ
って、リモート・キャッシュ又はシステム・メモリから
データを検索する必要をなくすることによりデータ・ア
クセス待ち時間を大幅に減少させる。

【００５５】又、共用状態で記憶されたデータをシステ
ム・メモリよりもむしろリモート・キャッシュから供給
する共用介入のサポートを通しても、本発明のキャッシ
ュ・コヒーレンシ・プロトコルによりデータ・アクセス
待ち時間が大幅に減少される。本発明の別の局面によれ
ば、キャッシュ・コヒーレンシ・プロトコルは、変更さ
れたデータを書き戻す責任をシステム・メモリに割り振
ることによってシステム・メモリ帯域幅の効率的な利用
を促進するタグ付き（Ｔ）状態を含むように拡張可能で
ある。本発明によるキャッシュ・コヒーレンシ・プロト
コルは、１つ又は複数の派生状態を含むことによってコ
ヒーレンシ・ステータス履歴情報を維持することもでき
る。そのような派生状態は、介入によりデータをソース
化する責任が、そのデータを含むキャッシュ・ラインを
第１キャッシュによって割振り解除することに応答し
て、第１キャッシュから第２キャッシュに移されること
を可能にする。

【００５６】本発明を実施例に関して詳しく図示し、説
明したけれども、本発明の精神及び技術的範囲から逸脱
することなく、形式及び詳細における種々の変更を行い
得ることは当業者には明らかであろう。例えば、ＨＲ−
ＭＥＳＩ及びＨＲＴ−ＭＥＳＩキャッシュ・コヒーレン
シ・プロトコルは、その状態がパワー・オン時にディレ
クトリ・エントリを初期設定するために利用されるだけ
であって、他の状態から再入されることはないので、Ｉ
状態８６を除去するように修正可能であろう。Ｉ状態８
６が除去された場合、各Ｌ２ディレクトリ・エントリの
コヒーレンシ・ステータス・フィールドは、パワー・オ
ン時にＨ状態９０に初期設定されるであろうし、各Ｌ２
ディレクトリ・エントリのタグ・フィールドは、少なく
とも同じ適合クラス内では独特のタグ値に初期設定され
るであろう。

【００５７】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００５８】（１）相互接続線に結合されたシステム・
メモリ、複数のプロセッサ、及び複数のキャッシュを含
むデータ処理システムにおいてキャッシュ・コヒーレン
シを維持する方法にして、前記複数のキャッシュのうち
の第１キャッシュにおいて、第１データ項目を、該第１
データ項目のアドレスを表すアドレス・タグと関連して
記憶するステップと、前記第１キャッシュにおけるコヒ
ーレンシ・インディケータを、前記アドレス・タグが有
効であること及び前記第１データ項目が前記第１キャッ
シュにおいて無効であることを表す第１状態にセットす
るステップと、前記コヒーレンシ・インディケータが前
記第１状態にセットされている間、記アドレス・タグに
よって表された前記アドレスと関連した前記相互接続線
におけるデータ転送であって前記システム・メモリにお
ける対応するデータ項目に関して変更された第２データ
項目を含むデータ転送を前前記第１キャッシュが検出す
る場合、前記アドレス・タグと関連して前記第２データ
項目を前記第１キャッシュに記憶し、前記第２データ項
目が有効であること及び前記第１キャッシュがリクエス
トに応答して前記第２データ項目を供給し得ることを表
す第２状態に前記コヒーレンシ・インディケータを更新
するステップと、を含む方法。 （２）更に、前記第２データ項目を前記第１キャッシュ
から前記システム・メモリに書き込むステップを含む上
記（１）に記載の方法。 （３）前記第２データ項目を前記第１キャッシュから前
記システム・メモリに書き込むステップは、前記第２デ
ータ項目を含むキャッシュ・ラインの前記第１キャッシ
ュによる割振り解除に応答して遂行される上記（２）に
記載の方法。 （４）前記第２データ項目を前記第１キャッシュから前
記システム・メモリに書き込むステップは、前記第２デ
ータ項目が前記システム・メモリに書き込まれることを
必要とする前記相互接続線におけるトランザクションを
前記第１キャッシュが検出したことに応答して遂行され
る上記（２）に記載の方法。 （５）前記コヒーレンシ・インディケータを第１状態に
セットするステップは、前記複数のプロセッサの１つが
前記アドレス・タグにより表された前記アドレスに記憶
する意図を表すことに応答して、前記コヒーレンシ・イ
ンディケータを前記第１状態にセットするステップを含
む上記（１）に記載の方法。 （６）前記複数のキャッシュは第２キャッシュを含み、
前記コヒーレンシ・インディケータが前記第２状態にセ
ットされている間、前記第２キャッシュによる前記第２
データ項目に対するリクエストを前記第１キャッシュに
おいて受け取ることに応答して、前記相互接続線上に前
記第２データ項目を出力し、前記第２データ項目が共用
されることを表す第３状態に前記第１キャッシュにおけ
る前記第２データ項目を更新するステップと、前記第２
状態にセットされたコヒーレンシ・インディケータと関
して前記第２キャッシュにおける前記第２データ項目を
記憶するステップと、を含む上記（１）に記載の方法。 （７）前記第１キャッシュは前記複数のプロセッサのう
ちの第１プロセッサと関連づけられ、前記コヒーレンシ
・インディケータが前記第１状態にセットされている
間、前記アドレスと関連した前記相互接続線におけるデ
ータ転送であって前記複数のプロセッサのうちの第２プ
ロセッサによって開始されるデータ転送を前記第１キャ
ッシュが検出した場合、前記アドレス・タグが有効であ
ること、前記第１データ項目が無効であること、及び前
記第１キャッシュがリクエストに応答して前記アドレス
と関連したデータ項目を供給し得る第４状態に前記コヒ
ーレンシ・インディケータが更新され得ることを表す第
３状態に前記コヒーレンシ・インディケータを更新する
ステップを含む上記（１）に記載の方法。 （８）更に、前記コヒーレンシ・インディケータを前記
第１状態に更新した後のみ前記コヒーレンシ・インディ
ケータを前記第４状態に更新するステップを含む上記
（７）に記載の方法。 （９）相互接続線に結合されたシステム・メモリ、複数
のプロセッサ、及び複数のキャッシュを含むデータ処理
システムにおいてキャッシュ・コヒーレンシをサポート
するためのキャッシュにして、データ記憶装置と、前記
データ記憶装置に含まれた第１データ項目のアドレスを
表すアドレス・タグを記憶するタグ記憶装置と、少なく
とも第１状態及び第２状態を有し、前記第１状態は前記
アドレス・タグが有効であること及び前記第１データ項
目が無効であることを表す、コヒーレンシ・インディケ
ータと、前記アドレス・タグによって表された前記アド
レスと関連した前記相互接続線におけるデータ転送を検
出するために前記相互接続線をスヌープするための手段
であって、前記データ転送は前記複数のキャッシュのう
ちの他のキャッシュによって開始され、前記システム・
メモリにおける対応するデータ項目に関して変更される
第２データ項目を含む、手段と、前記コヒーレンシ・イ
ンディケータが前記第１状態にセットされている間、前
記相互接続線における前記データ転送を検出したことに
応答して、前記アドレス・タグと関連して前記第２デー
タ項目を前記キャッシュに記憶し、前記第２データ項目
が有効であること及び前記キャッシュがリクエストに応
答して前記第２データ項目を供給し得ることを表す第２
状態に前記コヒーレンシ・インディケータを更新するた
めの手段と、を含むキャッシュ。 （１０）更に、前記第２データ項目を前記キャッシュか
ら前記システム・メモリに書き込むための手段を含む上
記（９）に記載のキャッシュ。 （１１）前記第２データ項目を前記キャッシュから前記
システム・メモリに書き込むための手段は、前記前記第
２データ項目を含むキャッシュ・ラインを前記キャッシ
ュが割振り解除したことに応答して、前記第２データ項
目を前記キャッシュから前記システム・メモリに書き込
むための手段を含む上記（１０）に記載のキャッシュ。 （１２）前記第２データ項目を前記キャッシュから前記
システム・メモリに書き込むための手段は、前記第２デ
ータ項目が前記システム・メモリに書き込まれることを
必要とする前記相互接続線におけるトランザクションを
前記キャッシュが検出したことに応答して、前記第２デ
ータ項目を前記キャッシュから前記システム・メモリに
書き込むための手段を含む上記（１０）に記載のキャッ
シュ。 （１３）前記コヒーレンシ・インディケータを第１状態
にセットするための手段は、前記複数のプロセッサの１
つが前記アドレス・タグにより表された前記アドレスに
記憶する意図を表すことに応答して、前記コヒーレンシ
・インディケータを前記第１状態にセットするための手
段を含む上記（９）に記載の方法。 （１４）更に、前記コヒーレンシ・インディケータが前
記第２状態にセットされている間、前記複数のキャッシ
ュのうちの他のキャッシュによる前記第２データ項目に
対するリクエストを前記キャッシュにおいて受け取った
ことに応答して、前記相互接続線上に前記第２データ項
目を出力し、前記第２データ項目が共用されることを表
す第３状態に前記キャッシュにおける前記コヒーレンシ
・インディケータを更新するための手段を含む上記
（９）に記載のキャッシュ。 （１５）前記キャッシュは前記複数のプロセッサのうち
の第１プロセッサと関連づけられ、前記コヒーレンシ・
インディケータが前記第１状態にセットされている間、
前記アドレスと関連した前記相互接続線におけるデータ
転送であって前記複数のプロセッサのうちの第２プロセ
ッサによって開始されるデータ転送の検出に応答して、
前記アドレス・タグが有効であること、前記第１データ
項目が無効であること、及び、その後、前記キャッシュ
がリクエストに応答して前記アドレスと関連したデータ
項目を供給し得る第４状態に前記コヒーレンシ・インデ
ィケータが更新され得ることを表す第３状態に前記コヒ
ーレンシ・インディケータを更新するための手段を含む
上記（９）に記載のキャッシュ。 （１６）更に、前記コヒーレンシ・インディケータを前
記第１状態に更新した後のみ前記コヒーレンシ・インデ
ィケータを前記第４状態に更新するための手段を含む上
記（１５）に記載のキャッシュ。 （１７）相互接続線と、複数のプロセッサと、前記複数
のプロセッサ及び前記相互接続線に結合された複数のキ
ャッシュと、を含み、前記複数のキャッシュのうちの第
１キャッシュは、データ記憶装置と、前記データ記憶装
置に含まれた第１データのアドレスを表すアドレス・タ
グを記憶するタグ記憶装置と、少なくとも第１状態及び
第２状態を有し、前記第１状態は前記アドレス・タグが
有効であること及び前記第１データ・タグが無効である
ことを表す、コヒーレンシ・インディケータと、前記ア
ドレス・タグによって表された前記アドレスと関連した
前記相互接続線におけるデータ転送であって、前記複数
のキャッシュのうちの他のキャッシュによって開始さ
れ、前記システム・メモリにおける対応するデータ項目
に関して変更される第２データ項目を含むデータ転送を
検出するために前記相互接続線をスヌープするための手
段と、前記コヒーレンシ・インディケータが前記第１状
態にセットされている間、前記相互接続線における前記
データ転送を検出したことに応答して、前記アドレス・
タグと関連して前記第２データ項目を前記第１キャッシ
ュに記憶し、前記第２データ項目が有効であること及び
前記第１キャッシュがリクエストに応答して前記第２デ
ータ項目を供給し得ることを表す第２状態に前記コヒー
レンシ・インディケータを更新するためにの手段と、を
含むデータ処理システム。 （１８）前記第１キャッシュは、更に、前記第２データ
項目を前記第１キャッシュから前記システム・メモリに
書き込むための手段を含む上記（１７）に記載のデータ
処理システム。 （１９）前記第２データ項目を前記第１キャッシュから
前記システム・メモリに書き込むための手段は、前記第
２データ項目を含むキャッシュ・ラインを前記第１キャ
ッシュが割振り解除したことに応答して、前記第２デー
タ項目を前記第１キャッシュから前記システム・メモリ
に書き込むための手段を含む上記（１８）に記載のデー
タ処理システム。 （２０）前記第２データ項目を前記第１キャッシュから
前記システム・メモリに書き込むための手段は、前記第
２データ項目が前記システム・メモリに書き込まれるこ
とを必要とする前記相互接続線におけるトランザクショ
ンを前記第１キャッシュが検出したことに応答して、前
記第２データ項目を前記第１キャッシュから前記システ
ム・メモリに書き込むための手段を含む上記（１８）に
記載のデータ処理システム。 （２１）前記コヒーレンシ・インディケータを第１状態
にセットするための手段は、前記複数のプロセッサの１
つが前記アドレス・タグにより表された前記アドレスに
記憶する意図を表すことに応答して、前記コヒーレンシ
・インディケータを前記第１状態にセットするための手
段を含む上記（１７）に記載のデータ処理システム。 （２２）前記第１キャッシュは、更に、前記コヒーレン
シ・インディケータが前記第２状態にセットされている
間、前記複数のキャッシュのうちの他のキャッシュによ
る前記第２データ項目に対するリクエストを前記第１キ
ャッシュにおいて受け取ったことに応答して、前記第２
データ項目を前記相互接続線上に出力し、前記第２デー
タ項目が共用されることを表す第３状態に前記第１キャ
ッシュにおける前記コヒーレンシ・インディケータを更
新するための手段を含む上記（１７）に記載のデータ処
理システム。 （２３）前記第１キャッシュは前記複数のプロセッサの
うちの第１プロセッサと関連づけられ、前記第１キャッ
シュは、更に、前記コヒーレンシ・インディケータが前
記第１状態にセットされている間、前記アドレスと関連
した前記相互接続線におけるデータ転送であって前記複
数のプロセッサのうちの第２プロセッサによって開始さ
れるデータ転送の検出に応答して、前記アドレス・タグ
が有効であること、前記第１データ項目が無効であるこ
と、及び、その後、前記キャッシュがリクエストに応答
して前記アドレスと関連したデータ項目を供給し得る第
４状態に前記コヒーレンシ・インディケータが更新され
得ることを表す第３状態に前記コヒーレンシ・インディ
ケータを更新するための手段を含む上記（２２）に記載
のデータ処理システム。 （２４）更に、前記コヒーレンシ・インディケータを前
記第１状態に更新した後のみ前記コヒーレンシ・インデ
ィケータを前記第４状態に更新するための手段を含む上
記（２３）に記載のデータ処理システム。

【図面の簡単な説明】

【図１】本発明によるマルチプロセッサ・データ処理シ
ステムの実施例を示す。

【図２】本発明によるキャッシュの実施例を示すブロッ
ク図である。

【図３】ＨＲ−ＭＥＳＩキャッシュ・コヒーレンシ・プ
ロトコルの実施例を示す状態図である。

【図４】ＨＲＴ−ＭＥＳＩキャッシュ・コヒーレンシ・
プロトコルの実施例を示す状態図である。

【図５】Ｎ個のレベルのキャッシュ・コヒーレンシ履歴
情報を維持するために派生的Ｈ状態の利用を示す状態図
である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・スティーブン・ドットソン アメリカ合衆国78660、テキサス州フルゲ ールヴィッレ、ベル・ロック・サークル 1205 (72)発明者 ジェリー・ダン・ルイス アメリカ合衆国78681、テキサス州ラウン ド・ロック、アロウヘッド・サークル 3409

Claims (24)

【特許請求の範囲】
1. 【請求項１】相互接続線に結合されたシステム・メモ
   リ、複数のプロセッサ、及び複数のキャッシュを含むデ
   ータ処理システムにおいてキャッシュ・コヒーレンシを
   維持する方法にして、 前記複数のキャッシュのうちの第１キャッシュにおい
   て、第１データ項目を、該第１データ項目のアドレスを
   表すアドレス・タグと関連して記憶するステップと、 前記第１キャッシュにおけるコヒーレンシ・インディケ
   ータを、前記アドレス・タグが有効であること及び前記
   第１データ項目が前記第１キャッシュにおいて無効であ
   ることを表す第１状態にセットするステップと、 前記コヒーレンシ・インディケータが前記第１状態にセ
   ットされている間、記アドレス・タグによって表された
   前記アドレスと関連した前記相互接続線におけるデータ
   転送であって前記システム・メモリにおける対応するデ
   ータ項目に関して変更された第２データ項目を含むデー
   タ転送を前前記第１キャッシュが検出する場合、前記ア
   ドレス・タグと関連して前記第２データ項目を前記第１
   キャッシュに記憶し、前記第２データ項目が有効である
   こと及び前記第１キャッシュがリクエストに応答して前
   記第２データ項目を供給し得ることを表す第２状態に前
   記コヒーレンシ・インディケータを更新するステップ
   と、 を含む方法。
2. 【請求項２】更に、前記第２データ項目を前記第１キャ
   ッシュから前記システム・メモリに書き込むステップを
   含む請求項１に記載の方法。
3. 【請求項３】前記第２データ項目を前記第１キャッシュ
   から前記システム・メモリに書き込むステップは、前記
   第２データ項目を含むキャッシュ・ラインの前記第１キ
   ャッシュによる割振り解除に応答して遂行される請求項
   ２に記載の方法。
4. 【請求項４】前記第２データ項目を前記第１キャッシュ
   から前記システム・メモリに書き込むステップは、前記
   第２データ項目が前記システム・メモリに書き込まれる
   ことを必要とする前記相互接続線におけるトランザクシ
   ョンを前記第１キャッシュが検出したことに応答して遂
   行される請求項２に記載の方法。
5. 【請求項５】前記コヒーレンシ・インディケータを第１
   状態にセットするステップは、前記複数のプロセッサの
   １つが前記アドレス・タグにより表された前記アドレス
   に記憶する意図を表すことに応答して、前記コヒーレン
   シ・インディケータを前記第１状態にセットするステッ
   プを含む請求項１に記載の方法。
6. 【請求項６】前記複数のキャッシュは第２キャッシュを
   含み、 前記コヒーレンシ・インディケータが前記第２状態にセ
   ットされている間、前記第２キャッシュによる前記第２
   データ項目に対するリクエストを前記第１キャッシュに
   おいて受け取ることに応答して、前記相互接続線上に前
   記第２データ項目を出力し、前記第２データ項目が共用
   されることを表す第３状態に前記第１キャッシュにおけ
   る前記第２データ項目を更新するステップと、 前記第２状態にセットされたコヒーレンシ・インディケ
   ータと関して前記第２キャッシュにおける前記第２デー
   タ項目を記憶するステップと、 を含む請求項１に記載の方法。
7. 【請求項７】前記第１キャッシュは前記複数のプロセッ
   サのうちの第１プロセッサと関連づけられ、 前記コヒーレンシ・インディケータが前記第１状態にセ
   ットされている間、前記アドレスと関連した前記相互接
   続線におけるデータ転送であって前記複数のプロセッサ
   のうちの第２プロセッサによって開始されるデータ転送
   を前記第１キャッシュが検出した場合、前記アドレス・
   タグが有効であること、前記第１データ項目が無効であ
   ること、及び前記第１キャッシュがリクエストに応答し
   て前記アドレスと関連したデータ項目を供給し得る第４
   状態に前記コヒーレンシ・インディケータが更新され得
   ることを表す第３状態に前記コヒーレンシ・インディケ
   ータを更新するステップを含む請求項１に記載の方法。
8. 【請求項８】更に、前記コヒーレンシ・インディケータ
   を前記第１状態に更新した後のみ前記コヒーレンシ・イ
   ンディケータを前記第４状態に更新するステップを含む
   請求項７に記載の方法。
9. 【請求項９】相互接続線に結合されたシステム・メモ
   リ、複数のプロセッサ、及び複数のキャッシュを含むデ
   ータ処理システムにおいてキャッシュ・コヒーレンシを
   サポートするためのキャッシュにして、 データ記憶装置と、 前記データ記憶装置に含まれた第１データ項目のアドレ
   スを表すアドレス・タグを記憶するタグ記憶装置と、 少なくとも第１状態及び第２状態を有し、前記第１状態
   は前記アドレス・タグが有効であること及び前記第１デ
   ータ項目が無効であることを表す、コヒーレンシ・イン
   ディケータと、 前記アドレス・タグによって表された前記アドレスと関
   連した前記相互接続線におけるデータ転送を検出するた
   めに前記相互接続線をスヌープするための手段であっ
   て、前記データ転送は前記複数のキャッシュのうちの他
   のキャッシュによって開始され、前記システム・メモリ
   における対応するデータ項目に関して変更される第２デ
   ータ項目を含む、手段と、 前記コヒーレンシ・インディケータが前記第１状態にセ
   ットされている間、前記相互接続線における前記データ
   転送を検出したことに応答して、前記アドレス・タグと
   関連して前記第２データ項目を前記キャッシュに記憶
   し、前記第２データ項目が有効であること及び前記キャ
   ッシュがリクエストに応答して前記第２データ項目を供
   給し得ることを表す第２状態に前記コヒーレンシ・イン
   ディケータを更新するための手段と、 を含むキャッシュ。
10. 【請求項１０】更に、前記第２データ項目を前記キャッ
    シュから前記システム・メモリに書き込むための手段を
    含む請求項９に記載のキャッシュ。
11. 【請求項１１】前記第２データ項目を前記キャッシュか
    ら前記システム・メモリに書き込むための手段は、前記
    前記第２データ項目を含むキャッシュ・ラインを前記キ
    ャッシュが割振り解除したことに応答して、前記第２デ
    ータ項目を前記キャッシュから前記システム・メモリに
    書き込むための手段を含む請求項１０に記載のキャッシ
    ュ。
12. 【請求項１２】前記第２データ項目を前記キャッシュか
    ら前記システム・メモリに書き込むための手段は、前記
    第２データ項目が前記システム・メモリに書き込まれる
    ことを必要とする前記相互接続線におけるトランザクシ
    ョンを前記キャッシュが検出したことに応答して、前記
    第２データ項目を前記キャッシュから前記システム・メ
    モリに書き込むための手段を含む請求項１０に記載のキ
    ャッシュ。
13. 【請求項１３】前記コヒーレンシ・インディケータを第
    １状態にセットするための手段は、前記複数のプロセッ
    サの１つが前記アドレス・タグにより表された前記アド
    レスに記憶する意図を表すことに応答して、前記コヒー
    レンシ・インディケータを前記第１状態にセットするた
    めの手段を含む請求項９に記載の方法。
14. 【請求項１４】更に、前記コヒーレンシ・インディケー
    タが前記第２状態にセットされている間、前記複数のキ
    ャッシュのうちの他のキャッシュによる前記第２データ
    項目に対するリクエストを前記キャッシュにおいて受け
    取ったことに応答して、前記相互接続線上に前記第２デ
    ータ項目を出力し、前記第２データ項目が共用されるこ
    とを表す第３状態に前記キャッシュにおける前記コヒー
    レンシ・インディケータを更新するための手段を含む請
    求項９に記載のキャッシュ。
15. 【請求項１５】前記キャッシュは前記複数のプロセッサ
    のうちの第１プロセッサと関連づけられ、 前記コヒーレンシ・インディケータが前記第１状態にセ
    ットされている間、前記アドレスと関連した前記相互接
    続線におけるデータ転送であって前記複数のプロセッサ
    のうちの第２プロセッサによって開始されるデータ転送
    の検出に応答して、前記アドレス・タグが有効であるこ
    と、前記第１データ項目が無効であること、及び、その
    後、前記キャッシュがリクエストに応答して前記アドレ
    スと関連したデータ項目を供給し得る第４状態に前記コ
    ヒーレンシ・インディケータが更新され得ることを表す
    第３状態に前記コヒーレンシ・インディケータを更新す
    るための手段を含む請求項９に記載のキャッシュ。
16. 【請求項１６】更に、前記コヒーレンシ・インディケー
    タを前記第１状態に更新した後のみ前記コヒーレンシ・
    インディケータを前記第４状態に更新するための手段を
    含む請求項１５に記載のキャッシュ。
17. 【請求項１７】相互接続線と、 複数のプロセッサと、 前記複数のプロセッサ及び前記相互接続線に結合された
    複数のキャッシュと、 を含み、 前記複数のキャッシュのうちの第１キャッシュは、 データ記憶装置と、 前記データ記憶装置に含まれた第１データのアドレスを
    表すアドレス・タグを記憶するタグ記憶装置と、 少なくとも第１状態及び第２状態を有し、前記第１状態
    は前記アドレス・タグが有効であること及び前記第１デ
    ータ・タグが無効であることを表す、コヒーレンシ・イ
    ンディケータと、 前記アドレス・タグによって表された前記アドレスと関
    連した前記相互接続線におけるデータ転送であって、前
    記複数のキャッシュのうちの他のキャッシュによって開
    始され、前記システム・メモリにおける対応するデータ
    項目に関して変更される第２データ項目を含むデータ転
    送を検出するために前記相互接続線をスヌープするため
    の手段と、 前記コヒーレンシ・インディケータが前記第１状態にセ
    ットされている間、前記相互接続線における前記データ
    転送を検出したことに応答して、前記アドレス・タグと
    関連して前記第２データ項目を前記第１キャッシュに記
    憶し、前記第２データ項目が有効であること及び前記第
    １キャッシュがリクエストに応答して前記第２データ項
    目を供給し得ることを表す第２状態に前記コヒーレンシ
    ・インディケータを更新するためにの手段と、 を含むデータ処理システム。
18. 【請求項１８】前記第１キャッシュは、更に、前記第２
    データ項目を前記第１キャッシュから前記システム・メ
    モリに書き込むための手段を含む請求項１７に記載のデ
    ータ処理システム。
19. 【請求項１９】前記第２データ項目を前記第１キャッシ
    ュから前記システム・メモリに書き込むための手段は、
    前記第２データ項目を含むキャッシュ・ラインを前記第
    １キャッシュが割振り解除したことに応答して、前記第
    ２データ項目を前記第１キャッシュから前記システム・
    メモリに書き込むための手段を含む請求項１８に記載の
    データ処理システム。
20. 【請求項２０】前記第２データ項目を前記第１キャッシ
    ュから前記システム・メモリに書き込むための手段は、
    前記第２データ項目が前記システム・メモリに書き込ま
    れることを必要とする前記相互接続線におけるトランザ
    クションを前記第１キャッシュが検出したことに応答し
    て、前記第２データ項目を前記第１キャッシュから前記
    システム・メモリに書き込むための手段を含む請求項１
    ８に記載のデータ処理システム。
21. 【請求項２１】前記コヒーレンシ・インディケータを第
    １状態にセットするための手段は、前記複数のプロセッ
    サの１つが前記アドレス・タグにより表された前記アド
    レスに記憶する意図を表すことに応答して、前記コヒー
    レンシ・インディケータを前記第１状態にセットするた
    めの手段を含む請求項１７に記載のデータ処理システ
    ム。
22. 【請求項２２】前記第１キャッシュは、更に、前記コヒ
    ーレンシ・インディケータが前記第２状態にセットされ
    ている間、前記複数のキャッシュのうちの他のキャッシ
    ュによる前記第２データ項目に対するリクエストを前記
    第１キャッシュにおいて受け取ったことに応答して、前
    記第２データ項目を前記相互接続線上に出力し、前記第
    ２データ項目が共用されることを表す第３状態に前記第
    １キャッシュにおける前記コヒーレンシ・インディケー
    タを更新するための手段を含む請求項１７に記載のデー
    タ処理システム。
23. 【請求項２３】前記第１キャッシュは前記複数のプロセ
    ッサのうちの第１プロセッサと関連づけられ、 前記第１キャッシュは、更に、前記コヒーレンシ・イン
    ディケータが前記第１状態にセットされている間、前記
    アドレスと関連した前記相互接続線におけるデータ転送
    であって前記複数のプロセッサのうちの第２プロセッサ
    によって開始されるデータ転送の検出に応答して、前記
    アドレス・タグが有効であること、前記第１データ項目
    が無効であること、及び、その後、前記キャッシュがリ
    クエストに応答して前記アドレスと関連したデータ項目
    を供給し得る第４状態に前記コヒーレンシ・インディケ
    ータが更新され得ることを表す第３状態に前記コヒーレ
    ンシ・インディケータを更新するための手段を含む請求
    項２２に記載のデータ処理システム。
24. 【請求項２４】更に、前記コヒーレンシ・インディケー
    タを前記第１状態に更新した後のみ前記コヒーレンシ・
    インディケータを前記第４状態に更新するための手段を
    含む請求項２３に記載のデータ処理システム。