JPH03219345A - 多ポートキャッシュメモリ制御装置 - Google Patents

多ポートキャッシュメモリ制御装置

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JPH03219345A
JPH03219345A JP2013536A JP1353690A JPH03219345A JP H03219345 A JPH03219345 A JP H03219345A JP 2013536 A JP2013536 A JP 2013536A JP 1353690 A JP1353690 A JP 1353690A JP H03219345 A JPH03219345 A JP H03219345A
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JP
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cache memory
port
memory
cpu
data
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JP2013536A
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Noriyuki Ikumi
幾見　宣之
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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    • G06F12/0853—Cache with multiport tag or data arrays
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    • G06F12/02—Addressing or allocation; Relocation
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    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815—Cache consistency protocols
    • G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、多ポートキャッシュメモリ制御装置に関す
る。
（従来の技術） 一般に密結合型のマルチプロセッサシステムは、第３図
に示すように並列に動作する複数のＣＰＵＩがシステム
バス２を介して共通の主記憶装置３をアクセスすること
ができ、この主記憶装置３を通して他の要素と通信でき
るようになっている。そして通常、主記憶装置３は大容
量であるためにＤＲＡＭのような遅いデバイスで構成さ
れており、処理の高速化のために、主記憶装置３の記憶
データのコピー持つ高速のキャッシュメモリ４が備える
ようにしている。
従来、このようなキャッシュメモリに対する制御装置は
第４図に示すような構成となっている。
つまり、キャッシュメモリ４１とＣＰＵＩとの間は、プ
ロセッサ側バス４２とプロセッサ側バスインターフェー
ス（Ｉ／Ｆ）４３とを介してデータ、アドレス、コント
ロールそれぞれの信号のやり取りを行ない、他方、他の
ＣＰＵＩやデバイス、主記憶装置２との間は、システム
バス２とシステムバスインターフェース（１／Ｆ）４４
とを介してデータのやり取りを行なうようになっている
。
そこでＣＰＵＩからのリード／ライト要求が入ると、そ
のアドレス信号がＴＡＧメモリ４５の内容と比較され、
一致しているならば（つまり、キャッシュメモリ４１内
に格納されているデータのアドレスと一致する（アドレ
スヒツトという）ならば）、そこに相当するキャッシュ
メモリ４１の内容がリード／ライトされる。もしアドレ
スヒツトしなければ（これをキャッシュミスという）、
システムバス２から主記憶装置３ヘアクセスしくこれを
トラフィックという）、新たに主記憶装置３から必要な
データをキャッシュメモリ４１の空きエリアに取込んで
きて格納し、同時にセレクタ（ＳＥＬ）４６をシステム
バス側に切り換えてそのデータのアドレスを取り込み、
新たに格納されるデータのアドレスを記憶していく。
なお、これらのキャッシュメモリ４１に対する種々の動
作処理はコントロール回路４７によリコントロールする
のである。
ところで、このようなマルチプロセッサシステムでは、
各キャッシュメモリ４１のコントロール回路４６は他の
キャッシュメモリ４１の行なうシステムバス２上でのデ
ータのやり取りを監視しくスヌーズという）、いずれか
のキャッシュメモリ４１から主記憶装置３に対するトラ
フィックが発生すると、自分のキャッシュメモリ４１に
格納されているデータは旧いままなのに、主記憶装置３
側では該当するアドレスのデータが他のマルチプロセッ
サ１の演算結果から新しく書き替えられてしまっている
のにそのデータにアクセスしたり、あるいは逆に、自分
のキャッシュメモリ４１に格納しであるデータは自分の
マルチプロセッサ１の演算結果から新しくなったものの
、まだ主記憶装置３側の該当するアドレスのデータは書
き替えられおらず、旧いままであるのにその旧いデータ
に他のキャッシュメモリのコントロール回路４７からア
クセスされたりするならば、データの一貫性（コンシス
チンシー）が保てなくなってしまう。
そこでこれを避けるべく、いずれのキャッシュメモリ４
１のコントロール回路４７からシスムバス２上にトラフ
ィックが発生すると、他のキャッシュメモリ４１のコン
トロール回路４７はシステムバス２上のデータのやり取
りを監視し、データの一貫性が失われそうになったなら
トラフィックを起こしたキャッシュメモリ４１のコント
ロール回路４７へ他のキャッシュメモリ４１のコントロ
ール回路４７から割り込みを掛け、主記憶装置３の内容
を更新した後にシステムバス２を先のトラフィックをか
けたコントロール回路４７に返すように制御するように
している。
（発明が解決しようとする課題） しかしながら、このような従来のマルチプロセッサにお
けるキャッシュメモリのコントロールでは、いずれかの
キャッシュメモリのコントロール回路からシステムバス
上にトラフィックが発生すると、このシステムバスをス
ヌーズしている他のすべてのキャッシュメモリのコント
ロール回路が上位のＣＰＵに一時停止指令を掛け、ＣＰ
Ｕの処理を停止させてしまうことになる。
ところが、マルチプロセッサシステムの場合には、ある
キャッシュメモリのコントロール回路がらシステムバス
にトラフィックが掛かったとしても、そのコントロール
回路から主記憶装置にアクセスする特定のアドレスのデ
ータは必ずしもすべてのキャッシュメモリが共通して保
持しているデータでない場合も多くあり、このような場
合には実際には主記憶装置の特定のアドレスのデータが
書き替えられたとしても、それを共通に保持していない
キャッシュメモリにとっては関係のないことであり、引
き続き上位のＣＰＵが自分のキャッシュメモリのデータ
を基にして演算処理を続行してもデータの一貫性が損な
われることはなく、かえって無駄に停止していることに
なり、その時間分、全体としては演算処理時間をロスし
ていることになり、自分に関係のないトラフィックに対
してはＣＰＵの演算処理を停止しない場合よりもスルー
プットを落としてしまっているという問題点があった。
さらに、上位のＣＰＵがＲＩ　ＳＣタイプのもので、１
クロツクで１命令を実行するとき、プロセッサ側バスの
データバスは１系統でも間に合うが、複数の演算器を有
し、１クロツクで同時に幾つかの命令を実行できるよう
なタイプのもの、例えばＶＬ　ＩＷやスーパースカラー
型のプロセッサであると、複数の演算器から同時にキャ
ッシュメモリにアクセスが来るとアービトレイション（
調停）が起こり、−度に１つの演算器しかアクセスでき
ないので、他の演算器は待され、やはり処理は停止する
ことになり、これもスルーブツトを低下させる原因とな
っていた。
この発明は、このような従来の問題点に鑑みてなされた
もので、マルチプロセッサシステムにおけるパススヌー
プの時にもＣＰＵを停止させることがなく、かつ多数の
演算器を有するＣＰＵがら同時にキャッシュメモリにア
クセスすることができるようにした多ポートキャッシュ
メモリ制御装置を提供することを目的とする。
［発明の構成コ （課題を解決するための手段） この発明の多ポートキャッシュメモリ制御装置は、整数
ｎ個のポートを備えた多ポートキャッシュメモリと、ｎ
＋１個のポートを備えたＴＡＧメモリと、前記ＴＡＧメ
モリの１ポートに外部バスからのアドレス信号を入力し
てアドレスヒツトを調べ、アドレスヒツトがあった時に
中央処理装置（ＣＰＵ）の動作を停止するように制御し
、前記キャッシュメモリの特定のポートを前記外部バス
に接続するコントロール回路とを備えたものである。
（作用） この発明の多ポートキャッンユメモリ制御装置では、ｎ
ポートの多ポートキャッシュメモリとｎ＋１ポートのＴ
ＡＧメモリとを設け、コントロール回路は、通常はｎポ
ートを用いてＣＰＵの演算器とデータのやり取りを行な
い、ＴＡＧメモリの余分の１ポートはシステムバスにト
ラフィックが発生した時にアドレスの比較を行ない、モ
ジアドレスヒツトがあった時にはこのポートを介してＣ
ＰＵを停止させ、キャッシュメモリの１ポートを空けさ
せる。そしてこのキャッシュメモリの空けさせられた１
ポートを用いてシステムバスとのデータのやり取りを行
なうようにしている。
このようにして、ＣＰＵ内の複数の演算器での同時並行
演算を可能とすると共に、システムバス上のトラフィッ
クとのアドレスヒツトがない限り、システムバス上にト
ラフィックが発生していてもＣＰＵを停止させることな
くその演算処理動作を続行させるのである。
（実施例） 以下、この発明の実施例を図に基づいて詳説する。
第１図はこの発明の一実施例の回路ブロック図を示して
いる。中央演算処理装置１　（ＣＰＵ）　１１にはｎ個
の演算器ＡＬＵ　１〜ＡＬＵｎが備えられている。多ポ
ートキャッシュメモリ１２はＣＰＵ１１に対応してｎ個
のポートＰ１〜Ｐｎを備えている。ＴＡＧメそり１３は
アドレス信号用のｎ個のアドレスポートＡＤＩ〜ＡＤｎ
に加えてさらに、システムバススヌープ用の１個のアド
レスポートＳＡＤを備え、全部でｎ＋１個のポートを備
えている。
コントロール回路１４はこれらの多ポートキャッシュメ
モリ１２とＴＡＧメモリ１３の動作制御を行なう回路で
ある。
多ポートキャッシュメモリ１２とＴＡＧメモリ１３はＣ
ＰＵＩＩに対してプロセッサ側バス１５とプロセッサ側
バスインターフェース（１／Ｆ）１６を介して接続され
、ＣＰＵＩＩの各演算器ＡＬＵＩ〜ＡＬＵｎがそれぞれ
独立に発生するデータアドレスを多ポートキャッシュメ
モリ１２のｎ個のポートＰ１〜ＰｎおよびＴＡＧメモリ
１３のｎ個のポートＡＤＩ〜ＡＤｎとやり取りできるよ
うにしである。
また多ポートキャッシュメモリ１２とＴＡＧメモリ１３
はシステムバス１７およびシステムバスインターフェー
ス（１／Ｆ）１８を介して主記憶袋［１９およびその他
の多ポートキャッシュメモリなどのデバイスと接続され
ている。
次に、上記の構成の多ポートキャッシュメモリ制御装置
の動作について説明する。
通常は多ポートキャッシュメモリ１２のｎ個のポートＰ
１〜Ｐｎにそれぞれ独立にｎ個の演算器ＡＬＬＴＩ〜Ａ
ＬＵｎがアクセスし、キャッシュメモリ１２に格納した
データに対してリード／ライトしている。
ここでいま、他の多ポートキャッシュメモリのコントロ
ール回路１４がキャッシュミスのためにシステムバス１
７上にトラフィックを発生させたとすると、第１図に示
すＴＡＧメモリ１３はそのシステムバススヌーブ用のア
ドレスポートＳＡＤを通じてそのデータのアドレスを取
り込み、自分のキャッシュメモリ１２に格納されている
データのアドレスと比較する。そしてもし、そのトラフ
ィックが自分のキャッシュメモリ１２内にアドレスの一
致するものがあると判明すれば、ＣＰＵ１１にウェイト
（ｗａｉｔ）をかけ、すべてのポートＰ１〜Ｐｎの処理
を停止し、ｎポートの内の１ポート、ここではポートＰ
１の入力をプロセッサ側バスからシステムバス１７側に
切り換え、そのポートＰ１からアクセスを行ない、該当
するアドレスに新たなデータをライトし、あるいはこの
アドレスのデータをリードしてシステムバス１７から主
記憶装置１９の該当するアドレスに書き込む。
なおこのような一連の制御は、コントロール回路１４に
より制御される。
第２図は多ポートキャッシュメモリ１２とＴＡＧメモリ
１３とのさらに詳しい回路構成を示しており、２０は多
ポートキャッシュメモリ１２内のセルアレーであり、そ
のＲｏｗ方向はワード、Ｃｏ　ｌ　ｕｍｎ方向はビット
を表わしている。２１はセレクタ（Ｓ　Ｅ　Ｌ）であり
、ポートＰ１と対応するアドレスボー）ＡＤＩのＴＡＧ
ヒツトによるワード線とスヌープアドレスポートＳＡＤ
のＴＡＧヒツトによるワード線との切り換え選択を行な
う。
２２もセレクタ（Ｓ　Ｅ　Ｌ）であり、あらかじめ設定
されているポートＰ１において、プロセッサ側のデータ
とシステムバス側のデータとの入力を切り換え選択する
ものであり、スヌープヒットした時にはシステムバス側
の入力データを選択し、それ以外ではプロセッサ側の入
力データを選択する動作を行なう。
さらに２４もセレクタ（Ｓ　Ｅ　Ｌ）であり、このセレ
クタ２４は、ＴＡＧメモリ１３からシステムバス１７へ
は一度に１つのデータしか出力することができないので
、複数のポートで同時にキャッシュミスが起きた場合に
コントロール回路１４でスケジューリングしていずれか
１つのポートをシステムバス１７に接続する働きをする
。
このような構成の多ポートキャッシュメモリ制御装置で
は、セレクタ２１がＡＤＩ側を選択していて、ＴＡＧメ
モ９１３のアドレスポートＡＤＩ〜ＡＤｎが、キャッシ
ュメモリ１２の各ポートＰ１〜ＰｎとＣＰＵＩＩの各演
算器ＡＬＵ１〜ＡＬＵｎとの間でのデータのリード／ラ
イトのアドレス管理を行ない、同時にＴＡＧメそり１３
はシステムバス１７をスヌープしている。
そしてＴＡＧメモリ１３にスヌープヒットがあると、セ
レクタ２１はスヌープアドレスポートＳＡＤ側に切り換
わり、スヌープヒットしたアドレスデータをシステムバ
ス１７から取り込み、キャッシュメモリ１２に入力する
。一方、セレクタ２２はポートＰ１をプロセッサ側バス
１５からシステムバス１７側に接続を切り換え、システ
ムバス１７を介して該当するアドレスのデータを主記憶
装置１９から呼び出して自分のキャッシュメモリ１２の
該当するアドレスに入力し格納する。そしてこの時には
、コントロール回路１４は自分のＣＰＵＩＩの動作を一
時停止させる。
また他のキャッシュメモリにおいてキャッシュミスが発
生した時にそのデータのアドレスに対して、自分のとこ
ろのＴＡＧメモリ１３にスヌープヒットした場合には、
セレクタ２３はキャッシュメモリ１２のポートＰ１〜Ｐ
ｎの内の１つを選択してそのポートからスヌーブヒット
のあったアドレスのデータをシステムバス１７側に出力
し、主記憶装置１９の該当するアドレスのデータを最新
のものに更新する。
このようにしてこの実施例では、自分のキャッシュメモ
リに格納されているデータについてスヌーブヒットがあ
った場合にのみＣＰＵの動作を停止させ、他のキャッシ
ュメモリ間で処理できて、自分のキャッシュメモリの格
納データには同等影響が及ばない場合にはＣＰＵの動作
を停止しないで続行させるようにしているので、次に説
明するように、従来のキャッシュメモリ制御装置に対し
てスルーブツトを向上させることができるのである。
いまＣＰＵがｒ個あり、その各々のデータキャッシュア
クセスの割合をα（０＜αく１）、アクセスしたときの
キャッシュのヒツト率をβ（０＜βく１）、さらに命令
の実行を１としたときのシステムバスのアクセスタイム
をｍと仮定すると、従来例のシステムでは、他のＣＰＵ
が主記憶装置にアクセスし、ＣＰＵを停止しなければな
らない時間Ｗは、１サイクルに対して、 ｗ　ｗ”　ａ・　（１−β）・ｑ・　（ｒ−１）となる
。
そこで、ｒ−４，α−屹　２．β−０，９８゜ｍｍ　５
とすると、 ｗ−０，０６（６％） となる。そしてヒツト率βが０．９に下がると、Ｗ−０
，３（３０％） となる。
この値は、スルーブツトなどが起こるとさらに低下する
。
ところがこの発明によれば、他のＣＰＵが自分のキャッ
シュメモリのデータとは無関係なアドレスのデータをア
クセスしている場合にはスヌーブヒットせずに処理を継
続するようにしているためにＣＰＵを停止させなければ
ならない時間を短くすることができ、その分、スルーブ
ツトの向上が図れるのである。
さらに、■ＬＩＷ型やスーパースカラー型のマルチプロ
セッサのように複数の演算器を持ち、複数の命令を同時
に実行できるようなシステムに対してこの発明の技術を
利用すれば、データキャッシュが多ポートであるために
１ポートの場合に生じていた同時アクセスに対するアー
ビトレイションのための損失をなくすことができ、さら
に性能の向上が図れることになる。
［発明の効果］ 以上のようにこの発明によれば、ｎ個のポートを持つ多
ポートキャッシュメモリに対してｎ＋１個のポートを持
つＴＡＧメモリを用い、スヌーブヒットがあった時にの
み余分の１個のアドレスポートを用いてスヌーブヒット
のあったアドレスを入力し、該当するアドレスに対して
キャッシュメモリの任意の１つのポートによりシステム
バスとの間でデータのやり取りを行なうようにしている
ので、従来のようにシステムバスにトラフィックが発生
すると必ずすべてのＣＰＵを停止させるものと比べて各
ＣＰＵの停止時間を少なくすることができ、スループッ
トの向上が図れる。また、多ポートキャッシュメモリで
あるために、特にマルチプロセッサシステムで複数の演
算器を備えたＣＰＵに接続して使用する場合、複数の演
算器から同時にキャッシュメモリにアクセスがあっても
従来のようにアービトレイションを行なわなくても済み
、さらに演算時間の向上が図れる。
【図面の簡単な説明】
第１図はこの発明の一実施例回路ブロック図、第２図は
上記の実施例のキャッシュメモリ、ＴＡＧメモリ部分の
さらに詳しい回路構成を示す回路ブロック図、第３図は
一般的なマルチプロセッサシステムを示すブロック図、
第４図は従来例の回路ブロック図である。 １１・・・ＣＰＵ １２・・・多ポートキャッシュメモリ １３・・・ＴＡＧメモリ １４・・・コントロール回路 １５・・・プロセッサ側バス １６・・・プロセッサ側バスインターフェース１７・・
・システムバス １８・・・システムバスインターフェース１９・・・主
記憶装置

Claims (1)

  1. 【特許請求の範囲】 整数ｎ個のポートを備えた多ポートキャッシュメモリと
    、 ｎ＋１個のポートを備えたＴＡＧメモリと、前記ＴＡＧ
    メモリの１ポートに外部バスからのアドレス信号を入力
    してアドレスヒットを調べ、アドレスヒットがあった時
    に中央処理装置（ＣＰＵ）の動作を停止するように制御
    し、前記キャッシュメモリの特定のポートを前記外部バ
    スに接続するコントロール回路とを備えて成る多ポート
    キャッシュメモリ制御装置。
JP2013536A 1990-01-25 1990-01-25 多ポートキャッシュメモリ制御装置 Pending JPH03219345A (ja)

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