JPH03163640A - マルチプロセッサシステムおよびそれに用いるキャッシュメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複数のプロセッサおよび主記憶装置を有するマ
ルチプロセッサシステムおよびそれに用いられるキャッ
シュメモリに関する。

〔従来の技術〕

キャッシュメモリについては二一・シー・エム，コンピ
ューティング・サーベイ第１４巻３号４７３一５３０ペ
ージ（ＡＣＭ，　　ＣｏｍｐｕｉｎｇＳｕｒｖｅｙｓ，
Ｖｏｎ．１４，Ｎα３．ｐｐ．４７３−５３０）で詳し
く論じている。

キャッシュメモリとは、主記憶に比べ、容量は小さいが
、高速のアクセス（読み出し／書き込み）が可能なメモ
リであり、プロセッサのアクセスを高速に行なう目的で
プロセッサのごく近くに置かれる。

主記憶装置とプロセッサの間のデータの転送時間はプロ
セッサの内部処理時間の数倍になるため，データを命令
の実行のつど読み出していたのでは、処理の高速化は望
めない．一方プロセッサは主記憶の全体をアクセスの対
象としているが、ごく短時間の間にはそのうちのごく一
部分にアクセスは集中している。そこで主記憶装置の情
報の一部をキャッシュメモリにコピーし，プロセッサの
アクセスのほとんどをキャッシュメモリとの間で実行す
れば、平均的にアクセス時間を短縮することが可能とな
る。

キャッシュメモリは記憶をブロックという適当な大きさ
を単位にして管理する。各ブロックはそれぞれ主記憶の
ある箇所と対応し，その箇所のデータの写しを保持して
いる。この記憶をデータアレイ−と呼ぶ。加えて各ブロ
ックが主記憶のどの箇所に対応しているかはもちろん動
的に変化することが可能であり，そのアドレスの情報も
キャッシュメモリに保持されている。この記憶部分をア
ドレスアレイと言う６ プロセッサのアクセスのほとんどをキャッシュメモリと
の間で行なうようにするためには、最近に頻繁にアクセ
スされたデータはキャッシュ内に置かれるべきであるし
，その反対に最近に全くアクセスされていないデータは
必ずしもキャッシュ内に置かれるべきではない。キャッ
シュメモリは上に述べた要求を満たすような制御を行な
う。その制御を読み出し時を例に取って説明すると次の
ようになる。

キャッシュ内のデータをアクセスしたときにはそのデー
タの属するブロックを保持し続け、キャッシュ内にない
データをアクセスしたときには、主記憶上でそのデータ
を含む１ブロックをキャッシュ内に転送し、その代わり
に、キャッシュ内で最近使われていない１ブロックを追
い出す。なお、アクセスされたデータがキャッシュ内に
有ることをヒット、キャッシュ内に無いことをミスと言
う。

上記の文献二一・シー・エム，コンピューティング・サ
ーベイ第１４巻３号４７３−５３０ページ（ＡＣＭ，　
Ｃｏｍｐｕｔｉｎｇ　Ｓｕｒｖｅｙｓ，　Ｖｏｆｌ　．
　１　４　，　Ｎｃｉ　３　，ｐｐ．４７３−５３０）
に述べられているように、キャッシュへのストア方式と
して，ライト・スル一方式とコピー・バック方式とがあ
る。

前者のライト・スル一方式は、プロセッサが書き込みを
行なう場合にキャッシュにヒットすれば、内側のキャッ
シュと外側の主記憶の両者に書き込みを行ない、常に両
者の内容を一致させる方式である。

これに対して，後者のコピー・バック方式は，プロセッ
サが書き込みを行なう場合にキャッシュにヒットすれば
、外側の主記憶には書き込みを行なわず，内側のキャッ
シュにのみ書き込みを行なう方式である。

この二つの方式を比較すると、コピー・バック方式はラ
イト・スル一方式に比べ制御が複雑であり、その制御の
ためにたくさんのハードウェア量が必要となる。これは
とくに、共有メモリ型のマルチプロセッサシステムにお
ける各キャッシュの内容の一貫性を保つための制御で顕
著となる。

しかしながら、性能面から見るとコピー・バック方式は
キャッシュにヒットした時に、主記憶に書き込みを行な
わないため、主記憶に対する書き込みを省略することが
でき、ライト・スル一方式よりもメリットがある。また
，主記憶に対する書き込み時間の省酩により、主記憶に
対するトラフィックが軽減されるメリットもある。マル
チプロセッサシステムでは，この主記憶のトラフィック
低減が、トータルのシステム性能を向上させる上で重要
なポイントである。

このように、マルチプロセッサシステムにおいては、複
数のプロセッサが主記憶装置を共有する一方、各プロセ
ッサは各々別のキャッシュ記憶を持っている。従って、
プロセッサからの書き込み要求もしくは読み出し要求が
有ると、キャッシュ記憶がミスの場合、この書き込み要
求もしくは読み出し要求はミスのキャッシュ記憶を介し
て主記憶に伝達される。従って、ミスのキャッシュ記憶
が主記憶を共有して主記憶を書き込んだり読み出したり
すると見做すこともできる。

またキャッシュ記憶以外にも主記憶バス上に結合され、
主記憶を直接に書き込んだり読み出したりできる装置が
存在する。例を挙げると画像コントローラや仮想記憶を
サポートするＤＭＡ（Ｄｉｒｅｃｔ　Ｍｅｍｏｒｙ　Ａ
ｃｃｅｓｓ）コントローラなどである。

本発明ではそれら，主記憶装置を直接に読み書きする装
置を総称して入出力装置と呼ぶ。

以上で説明したマルチプロセッサシステムにおいては、
主記憶装置を読み出したり書き込んだりする装置が複数
（詳しくいえば複数のプロセッサと複数の入出力装置な
ど）、存在する。そのとき、１つの装置から他の装置へ
データが転送できることはプロセッサシステムとして当
然の要件である。

しかしながら、複数のキャッシュ記憶を含むシステムに
おいてはこのデータ転送後のキャッシュ記憶の記憶内容
は必ずしも正しいとは限らない。その理由は、キャッシ
ュ記憶を含むシステムにおいてはある番地に対応したキ
ャッシュ記憶部が複数存在するが、それらのキャッシュ
記憶部の内容の間に不一致が起こる可能性があるからで
ある。

その例を２つ挙げよう。その第１は主記憶装置に書き込
みが行われた場合，主記憶装置の内容は最新であるが、
その書き込み以前の写しを保持するキャッシュがある場
合、そのキャッシュの記憶内容は更新されておらず、デ
ータの一致は保たれない。この場合をデータ不一致の第
１の問題と呼ぶ， 第２の場合はデータをプロセッサから４ヤッシュ記憶に
コピーバック法で書き込んだときの問題である。既に説
明したように、キャッシュ内でのプロセッサの書き込み
アクセスの処理方法には大別してコピーバック法とライ
トスルー法がある。

ライトスルー法は常に主記憶に書き、キャッシュにはヒ
ットしたときのみ書き込む。コピーパック法は、キャッ
シュにヒットした場合にはキャッシュにのみ書き込み、
ミスした場合にはブロックを置換した後にキャッシュに
のみ書き込む。このように、コピーバック法においては
，データをキャッシュにのみ書き込むので、自らのキャ
ッシュの記憶内容は最新であるが主記憶装置の内容およ
び他のキャッシュの内容は更新されておらずデータの一
致は保たれない。この場合をデータ不一致の第２の問題
と呼ぶ。

前記データ不一致の第１の問題は無効化の考えに基づい
た方法によって解決可能である。これは主記憶への書き
込みの度に、書き込みアドレスを含むブロックがもし他
のキャッシュに存在するならば，他のキャッシュの該ブ
ロックを消去・無効化する制御を行い、第１の問題で述
べたデータの不一致を発生させなくする。単一の主記憶
バスを共有するシステムにおいてはこれは容易である。

すなわち、主記憶上のあるバスマスタが主記憶バスを書
き込みのために使用するときには、他のすべてのキャッ
シュは主記憶のアドレスを監視し、もし書き込み番地を
含むブロックが自キャッシュ内に存在するならば、その
ブロックを無効化すればよい。この無効化は、例えば各
ブロック毎に設けられたそのブロックが有効であること
を示す１ビットの有効性フラグ（以下、Ｖビットと呼ぶ
）を論理ｒｅ　１　ｔｔから論理ＩＩ　Ｏ　１１にする
ことにより実行される。

さて、第２の問題に対しては従来から様々な解決策が考
えられている。その代表的な方広は１９７ｌ年８月２５
日の米国特許出願第１７４，８２４号を優先権主張の基
礎とした特公昭５２−１４０６４号に記載されている。

この例においてはコピーパック法を用いながらデータの
一致を保つ。この例の概酩図を第１０図に示す。２０１
，２０２はプロセッサ、２０３，２０４はキャッシュメ
モリ、２０５は主記憶装置、２０６は主記憶バスである
。キャッシュ２０３，２０４の各ブロックは同じ写しを
他のキャッシュに存在しているか否かの情報をＭＣビッ
ト（マルチコピービット：写しが複数あることを示す）
として有する。

そして，コピーパック法であるので、書き込み時にはキ
ャッシュにのみ書き込むことになる。この書き込みに際
して，もし同じ写しが他のキャッシュ中にあるときには
キャッシュ間に配線された放送バス２０７にアドレスを
送り、無効化処理を行う．もし同じ写しがないときには
放送バス２０７にアドレスを送ることは省略される。さ
らにキャッシュの各ブロックにＵビット（更新ビット，
キャッシュ内のみでデータを更新したことを示す）をも
ち、コピーパック法のキャッシュへのみの書き込みの際
にＵビットを論理“１”にする。Ｕ＝１のブロックは主
記憶とデータの一致がとれていないので、ブロック置換
に伴って追い出されるブロックのＶビット及びＵビット
が“１”ならば、該ブロックのデータを主記憶に書き戻
す。

また、ＶビットおよびＵビットが゛１１′″であるブロ
ック内のデータを他のバスマスタが主記憶から転送する
とき、主記憶の該当ブロックのデータは最新でないので
，主記憶の古いデータにアクセスさせないように制御す
る。具体的には該アクセスを中断させ、不一致が問題と
なった１ブロックを主記憶に書き出し、主記憶の内容を
最新とする．以上の制御を可能とするためキャッシュ間
には、他のキャッシュのＭＣビットを操作するための信
号線２０８を有することに注意されたい．一方、二一・
シー・エム，トランザクションズオン　コンピューティ
ング　システムズ，ボリューム１４，ナンバー４，ノー
ベンバー　１９８６の第２７３頁乃至第２９８頁（ＡＣ
Ｍ　Ｔｒｔａｎｓａｃｔｉｏｎｓｏｎ　Ｃｏｍｐｕｔｅ
ｒ　Ｓｙｓｔｅｎｖ，　Ｖｏ　Ｑ　．　４　，　Ｎｏ．
　４　，Ｎｏｖｅｍｂｅｒ，　１　９　８　６，　Ｐａ
ｇｅｓ　２　７　３−２　９　８）には、共有バス・マ
ルチプロセッサシステム中のコピー・バック法による書
き込みを実行する複数のキャッシュ間の記憶内容の一致
を取るための種々の手法（キャッシュ・コヒーレンス・
プロトコール）が開示されている． その一つの手法はシナップス（Ｓｙｎａｐｓｅ）と呼ば
れる手法であり、主記憶がブロックのミスに応答すべき
か否かを示すシングル・ビット・タグを各キャッシュ・
ブロックに関して主記憶に含むことに大きな特徴を有し
ている。キャッシュがブロックの更新されたコピーを持
っている場合は、このビットは主記憶に応答が不必要で
ある旨を通知する。また、マルチプロセッサシステム中
のキャッシュ・ブロックは無効（Ｉｎｖａｌｉｄ）　，
有効（Ｖａｌｉｄ　：未更新、共有されている可能性有
り），更新（Ｄｉｒｔｙ　：更新済み、他にコピー無し
）のいずれひとつの状態に在る。

このシナップスのマルチプロセッサシステムにおいて，
第一のプロセッサからの書き込みアクセスが−そのプロ
セッサに関係した第一のキャッシュにヒ）トする場合を
想定する。このライト・ヒットに際して，第一のキャッ
シュは有効の状態から更新の状態に遷移する。また、無
効化信号が存在しないので，第一のキャッシュの処理は
下記に説明するライト・ミスと同一となる． 一方、このシナップスのマルチプロセッサシステムにお
いて、第一のプロセッサからの書き込みアクセスがその
プロセッサに関係した第一のキャッシュにヒットしない
場合を想定する．このライト・ミスに際して，リード・
ミスと同様にブロックのデータが主記憶から第一のキャ
ッシュに転送される。この転送の際に、共有バスに結合
された他のキャッシュに有効なブロック・コピーを有す
る場合は、この他のキャッシュは無効な状態とされる．
また、このライトの動作によって、第一のキャッシュに
ブロックがロードされ，その状態は更新（Ｄｉｒｔｙ）
となる。さらに、主記憶中のブロック・タグがセットさ
れ、その結果主記憶はその後の該当ブロックに対する要
求を無視するようになる。以上の手法により、シナップ
スのマルチプロセッサシステムにおけるキャッシュの記
憶内容の一致が得られることができる。

その一つの手法はバークレー（Ｂｅｒｋｅｌｅｙ）と呼
ばれる手法であり、ブロックがキャッシュ間で共有され
る場合はキャッシューキャッシュ間の直接転送を使用し
，更新されたブロックがキャッシュ間で共有される場合
は，更新されたブロックが主記憶に書き戻されないこと
に大きな特徴を有している．この手法は、無効（Ｉｎｖ
ａｌｉｄ）　，有効（Ｖａｌｉｄ　：未更新，共有され
ている可能性有り），更新（Ｄｉｒｔｙ　：更新済み、
他にコピー無し）のキャッシュ・ブロックの三状態に加
えて，共有・更新（Ｓｈａｒｅｄ　−　Ｄｉｒｔｙ　：
更新済み，共有されている可能性有り）の追加的な一つ
の状態を必要とする。

このバークレーのマルチプロセッサシステムにおいて、
第一のプロセッサからの書き込みアクセスがそのプロセ
ッサに関係した第一のキャッシュにヒットする場合を想
定する。このライ１−・ヒットに際して、第一のキャッ
シュは有効の状態から更新の状態に遷移する。またこの
際に、共有バスに結合された他のキャッシュは無効化信
号によって無効な状態とされる。

一方、このバークレーのマルチプロセッサシステムにお
いて、第一のプロセッサからの書き込みアクセスがその
プロセッサに関係した第一のキャッシュにヒットしない
場合を想定する。このライト・ミスに際して、主記憶も
しくは更新（Ｄｉｒｔｙ）の状態の他のキャッシュから
該当ブロックが第一のキャッシュに直接に転送される。

この転送に際して、該当コピーを有する第三のキャッシ
ュは無効化される。また、このライトの動作によって、
第一のキャッシュにブロックがロードされ，その状態は
更新（Ｄｉｒｔｙ）となる。以上の手法により、バーク
レーのマルチプロセッサシステムにおけるキャッシュの
記憶内容の一致が得られることができる。

〔発明が解決しようとする課題〕

以上に述べた従来技術による手法によって，マルチプロ
セッサシステムのキャッシュのデーター致の問題は解決
できるが、それでもなお、従来技術の考えに従い実際に
マルチプロセッサシステムを構成すると次に述べる如き
種々の問題を生じることが本願発明者等の検討により明
らかとなった。

その問題点の第１番目は，特公昭５２−１４０６４号に
開示されているように、キャッシュの各ブロックが同じ
写しを他のキャッシュに存在するか否かの情報を保持さ
せることは、複数なハードウェアを必要とすることであ
る。例えば、あるブロックをまず第１のキャッシュが主
記憶からリード転送し、次いで第２のキャッシュが主記
憶からリード転送した場合を考える。この場合，第２の
キャッシュがリード転送した時点で、写しが複数になっ
たので、第１のキャッシュと第２のキャッシュの両方の
ＭＣビット（マルチコビービット）を′″１″にしなけ
ればならない。第１のキャッシュにおいては主記憶バス
上の読み出しアクセスを監視していればＭＣビットを″
１”にできるが、第２のキャッシュは自分自身ではＭＣ
ビットの値を決定できず、なんらかの情報伝達手段、例
えば第２図においてはＭＣビット操作線２０８を用いて
第１のキャッシュから情報を受けて、ＭＣビットを操作
しなければならない。このために余計なハードウェアが
必要である。またこの操作は信号がキャッシュ間の信号
線２０８を往復するため遅れを生じる．そのため、キャ
ッシュ内部ではバスサイクルの開始から一定時間遅れた
独自のタイミングでＭＣビットの書き込みを行わなけれ
ばならない。しかし、この独自のタイミングは、主記憶
から読み出したデータを格納するタイミングとも同じに
なるとは限らない。このことは高速なシステムを設計す
ることを難しくし、また仮りに設計してもそのタイミン
グを管理する複雑な論理を必要とする。

第２の問題点は、公知のシナップスのマルチプロセッサ
システムにおいて、第一のキャッシュにライト・ヒット
した場合に、ヒットしているが故に主記憶から第一のキ
ャッシュに転送が本来は不必要なブロックが主記憶から
第一のキャッシュに転送されることである。このデータ
転送のためには、主記憶がリード・アクセスされる必要
が有る。

しかし、大記憶容量の主記憶のアクセス時間は一般に長
くなるので、このデータ転送は高速化が困難である。

第３の問題点は、公知のシナップスのマルチプロセッサ
システムにおいて、主記憶がブロックのミスに応答すべ
きか否かを示すシングル・ビット・タグを各キャッシュ
・ブロックに関して主記憶中に含ませる必要があるだけ
でなく、キャッシュの状態の遷移に応答してこの主記憶
中のシングル・ビット・タグを制御しなければならず煩
雑で有ると言うものである。

第４の問題点は、公知のバークレーのマルチプロセッサ
システムにおいて、キャッシュの状態が四つと多いので
、キャッシュの状態をプロセッサからのアクセスおよび
共有主記憶バスからのアドレスに応答して制御するため
のキャッシュ状態制御部のハードウェアが大型化すると
ともにその論理も複雑化すると言う問題である。

第５の問題点は、公知のバークレーのマルチプロセッサ
システムにおいて、マルチプロセッサの数とそれに対応
するキャッシュの数が多くなると、更新（Ｄｉｒｔｙ）
の状態のキャッシュ中の更新の状態のデータを他のキャ
ッシュに次々に転送しなければならず、この転送の間に
更新の状態のデータを格納した更新（Ｄｉｒｔｙ）の状
態のキャッシュに対する該当のプロセッサからのアクセ
スが停止されてしまうと言う問題である。例えば、第一
のプロセッサからのリード・アクセスが第一のキャッシ
ュにヒットしない場合、更新（Ｄｉｒｔｙ）の状態の第
二のキャッシュから該当ブロックが第一のキャッシュに
直接に転送される。その結果、第一のキャッシュは無効
から有効の状態に遷移し、第二のキャッシュは更新から
共有・更新（Ｓｈａｒｅｄ　−　Ｄｉｒｔｙ）の状態に
遷移する．次に、第三のプロセッサからのリード・アク
セスが第三のキャッシュにヒットしない場合、共有・更
新の状態の第二のキャッシュから該当ブロックが第三の
キャッシュに直接に転送される．その結果、第三のキャ
ッシュは無効から有効の状態に遷移し、第二のキャッシ
ュは共有・更新の状態を保持する。さらに、第Ｎ番目の
プロセッサからのリード・アクセスが第Ｎ番目のキャッ
シュにヒットしない場合も、上記と同様となりこれらの
連続した直接転送中は第二のプロセッサから第二のキャ
ッシュへのアクセスは連続して中断されると言う問題で
ある。

その他の問題点はデータ一致と関係のあるブロック転送
の間に、他のバスマスタ（例えば、他のキャッシュもし
くは入出力装置）がバスの使用を要求する場合，主記憶
使用待ち時間の増大をもたらすことである。このことは
主記憶上でのバス使用権の移動を柔軟に行うことの妨げ
になり，入出力装置のパス割込み使用を困難とする。例
えば、特公昭５２−１４０６４号において、ライト・ア
クセスが第一のキャッシュにミスしたときには、まず、
ライト・アクセスのアドレスに該当するデータが他のキ
ャッシュの１ブロックに所属していれば，この該当デー
タを無効化する．次いで該１ブロックを主記憶から第一
のキャッシュに転送（ブロック転送）した後、第一のキ
ャッシュはブロック転送されたデータ上にライト・アク
セスのデータを書き込む。一方、ブロック転送される１
ブロックは複数χ例えば４個）のワードからなっている
ので、この主記憶から第一のキャッシュへの１ブロック
の転送は複数のバス・アクセスを要する．従って、第一
のキャッシュはブロック転送された最初のワードのデー
タ上にライト・アクセスのデータを書き込む。一方、も
しこのブロック転送時の複数回のバス・アクセスの間に
さらに別のバスマスタであるところの第二のキャッシュ
もしくは入出力装置が主記憶へのアクセスを試みても、
この第二のキャッシュからのアクセスは受入れられない
場合がある．なぜならば、第一のキャッシュがちょうど
主記憶からブロック転送しているブロックのデータを別
のバスマスタが要求した可能性があるからである。しか
し，ライト・ミスを生じていた第一のキャッシュへのブ
ロック転送の１ブロックの第一のワードの転送の後、こ
の第一のキャッシュの状態は無効から更新の状態に既に
遷移している．従って、この更新の状態に遷移済みの第
一のキャッシュ中には主記憶からブロック転送されるべ
きブロックのデータがすべて揃っていないため、完全な
ワードのｌブロックを第一のキャッシュから主記憶へ書
き戻す処理を行うことはできない。よって、ライト・ミ
スを生じた第一のキャッシュがブロック転送を行ってい
る最中に第一のキャッシュ内で更新状態にあるいずれか
のブロックのデータを他のバスマスタがアクセスした場
合には、常に主記憶から第一のキャッシュへのブロック
転送の完了時まで別のバスマスタの該当ブロックへのア
クセスは待たされることになる。このように本発明の以
前に公知の従来技術においてはブロック転送の複数回の
主記憶バスアクセスの間に別のバスマスタに主記憶バス
のバス使用権を譲渡し、なおかつ上に記載した主記憶使
用待ち時間の増大をもたらさないような機構を設けたも
のはなかった。

本発明は上記の如き本発明者による検討結果を基にして
なされたものであり、その総括的な技術目標は上述した
従来技術の有する問題点の少なくともいくつかを解消す
ることの可能なマルチプロセッサシステムを提供するこ
とにある。

本発明の目的のひとつは、複数のキュッシュ間で同じコ
ピーのデータが格納されていること示す特殊なビット情
報を各キャッシュ内に含ませることの不必要なマルチプ
ロセッサシステムを提供することにある。

本発明の目的の他のひとつは、キャッシュの有効・未更
新のブロックへのライト・ヒット時に、主記憶からこの
キャッシュへヒット・ブロックのデータ転送の不必要な
マルチプロセッサシステムを提供することにある。

本発明の目的の他のひとつは，ブロックのミスに主記憶
が応答すべきか否かを示す特殊なビット情報を主記憶内
に含ませることの不必要なマルチプロセッサシステムを
提供することにある。

本発明の目的の他のひとつは、キャッシュの状態数をマ
ルチプロセッサ中のキャッシュ・コヒーレンスに必要な
最小限の値に留めるとともに，このキャッシュの状態を
制御する制御部のハードウェアの大型化を回避すること
の可能なマルチプロセッサシステムを提供することにあ
る。

本発明の目的の他のひとつは、プロセッサおよびキャッ
シュの数が増大された場合も、更新（Ｄｉｒｔｙ）の状
態のキャッシュから他の複数のキャッシュへ次々にデー
タ転送の要求に応答することが無く、該当のプロセッサ
からのアクセス要求に速やかに応答することの可能なマ
ルチプロセッサシステムを提供することにある。

本発明の好適な一実施形態によれば、キャッシュのミス
に際しての主記憶から該キャッシュへのブロック転送の
複数回の主記憶バスアクセスの間に，他のバスマスタに
共有・主記憶バスのバス使用権を譲渡し、かつ主記憶使
用待ち時間を小さく抑えることも可能となる。

〔課題を解決するための手段〕

上記の種々の目的の少なくともいくつかを達或すること
を可能とするごとく、本発明の代表的な実施例によるマ
ルチプロセッサシステムは：アドレスを発生する第１の
プロセッサ（１００１）と， 上記第１のプロセッサ（１００１）からの上記アドレス
に従ってアクセスされる第１のキャッシュメモリ　（１
００：＃１）と， アドレスを発生する第２のプロセッサ（１００２）と， 上記第２のプロセッサ（１　０　０　２）からの上記ア
トレスに従ってアクセスされる第２のキャッシュメモリ
（１００：＃２）と， 上記第１のキャッシュメモリ（１００：＃１）を介して
伝達される上記第１のプロセッサ（１００１）からの上
記アドレスおよび上記第２のキャッシュメモリ（１００
：＃２）を介して伝達される上記第２のプロセッサ（１
　０　０　２）からの上記アドレスが伝達されるアドレ
スバス（１　２　３）と、上記第１のキャッシュメモリ
（１００：＃１）を介して上記第１のプロセッサ（１０
０１）に接続され、上記第２のキャッシュメモリ（１０
０：＃２）（２２）を介して上記第２のプロセッサ（１
　０　０　２）に接続されたデータバス（１　２　６）
と、 上記第１のキャッシュメモリ（１００：＃１）と上記第
２のキャッシュメモリ（ｔｏｏ：＃２）とに接続された
無効化信号線（ＰＵＲＧＥ　二１　３　１）と、 上記アドレスバス（１２３）および上記データバス（１
２６）に接続された記憶手段（１００４）とを具備して
なり、 上記第１のキャッシュメモリ（１００：８１）および上
記第２のキャッシュメモリ（１００：＃２）は少なくと
もコピー・バック法で動作し、上記第１のキャッシュメ
モリ（１００：＃１）のデータの状態は、該キャッシュ
メモリ内の該当データが無効であることに対応する第１
の状態と、該キャッシュメモリ内の該当データが有効で
ありかつ未更新であることに対応する第２の状態と、該
キャッシュメモリ内の該当データが有効でありかつ更新
済みであることに対応する第３の状態とのみから本質的
になる群から選ばれたひとつの状態に存在し， 上記第２のキャッシュメモリ（１００：＃２）のデータ
の状態は、上記群から選ばれたひとつの状態に存在し， 上記第１のプロセッサ（１００１）からのライト・アク
セスが上記第１のキャッシュメモリ（１００：＃１）に
ヒットした際に、上記第１のキャッシュメモリ（１００
：＃１）のデータの状態は上記の有効・未更新の第２の
状態から上記の有効・更新済みの第３の状態に遷移する
一方、さらに上記第１のキャッシュメモリ（１００：＃
１）は上記ライト・ヒットのアドレスと無効化信号とを
上記アドレスバス（１　２　３）と上記無効化信号線（
ＰＵＲＧ．Ｅ　：　１　３　１）にそれぞれ出力し、上
記第２のプロセッサ（１　０　０　２）からのライト・
アクセスが上記第２のキャッシュメモリ（１００：＃２
）にヒットした際に、上記第２のキャッシュメモリ（１
００：＃２）のデータの状態は上記の有効・未更新の第
２の状態から上記の有効・更新済みの第３の状態に遷移
する一方、さらに上記第２のキャッシュメモリ（１００
：＃２）は上記ライト・ヒットのアドレスと無効化信号
とを上記アドレスバス（１　２　３）と上記無効化信号
線（ＰＵＲＧＥ　：　１　３１）にそれぞれ出力し，上
記第１のプロセッサ（１００１）からのライト・アクセ
スが上記第１のキャッシュメモリ（１００：＃１）にミ
スした際に、上記第１のキャッシュメモリ（１００：＄
１）は上記ライト・ミスのアドレスを上記アドレスバス
（１２３）に出力することによって上記記憶手段（１０
０４）からエブロックのデータをブロック・リードする
一方、無効化信号を上記無効化信号線（ＰＵＲＧＥ：ｌ
３１）に出力し、その後にこのブロック・リードされた
上記１ブロックへの上記ライト・ミスに関係したデータ
の書き込みを上記第１のキャッシュメモリ（１００：＃
１）が実行し、上記第２のプロセッサ（１００２）から
のライト・アクセスが上記第２のキャッシュメモリ（１
００：＃２）にミスした際に，上記第２のキャッシュメ
モリ（１００：＃２）は上記ライト・ミスのアドレスを
上記アドレスバス（１　２　３）に出力することによっ
て上記記憶手段（１００４）から１ブロックのデータを
ブロック・リードする一方、無効化信号を上記無効化信
号線（ＰＵＲＧＥ：１３１）に出力し、その後にこのブ
ロック・リードされた上記１ブロックへの上記ライト・
ミスに関係したデータの書き込みを上記第２のキャッシ
ュメモリ（１００：＃２）が実行し、上記アドレスバス
（１２３）にリードおよびライトのいずれかに関係する
アクセス要求のアドレスが供給されている際に、上記第
１のキャッシュメモリ（１００：＃１）および上記第２
のキャッシュメモリ（１００：＃２）の一方のキャッシ
ュが該アドレスに関係した有効・更新済みの第３の状態
のデータを保持している場合、該キャッシュは該データ
を上記記憶手段（１００４）に書き戻す一方、上記アド
レスに関係した上記データを上記第３の状態から有効・
未更新の第２の状態に遷移せしめる。

〔作用〕

上記の構或によるマルチプロセッサシステムは、キャッ
シュ・コヒーレンスに関係する動作を下記のように実行
する。

まずマルチプロセッサにおいて、同一のアドレスに関係
して有効・未更新の第２の状態のデータと有効・更新済
みの第３の状態のデータとが第１のキャッシュと第２の
キャッシュにそれぞれ同時に存在するとキャッシュ・コ
ヒーレンスが破られ，これに対して第１のキャッシュと
第２のキャッシュの一方のキャッシュが有効・更新済み
の第３の状態になる場合に他方のキャッシュを無効の第
１の状態とすることによりキャッシュ・コヒーレンスが
保たれることができる． 従って、第１のプロセッサ（１００１）からのライト・
アクセスが第１のキャッシュメモリ（１００：＃１）に
ヒットした際に、第１のキャッシュメモリ（１００：＃
１）のデータの状態は有効・未更新の第２の状態から有
効・更新済みの第３の状態に遷移する一方、さらに第１
のキャッシュメモリ（１００：＃１）はライト・ヒット
のアドレスと無効化信号とを上記アｌ・レスバス（１　
２　３）と無効化信号線（ＰＵＲＧＥ：↓３１）にそれ
ぞれ出力する。従って，第２のキャッシュメモリ（１０
０：＃２）中にこのアドレスに関係した有効・未更新の
第２の状態のデータを保持している場合、この第２の状
態のデータは無効の第１の状態とされるのでキャッシュ
・コヒーレンスが保たれる。また、第２のプロセッサ（
１　０　０　２）からのライト・アクセスが第２のキャ
ッシュメモリ　（１００：＃２）にヒットした際も、上
記と同様にして，キャッシュ・コヒーレンスが保たれる
。

従って、キャッシュへのライト・ヒット時には，共有・
記憶バスにはライト・ヒットのアドレスと無効化信号と
が出力されるが、このライト・ヒット時は記憶手段（１
００４）からのブロック転送が行われることが無い。

また、第１のプロセッサ（１００１）からのライト・ア
クセスが第１のキャッシュメモリ（１００：＃１）にミ
スした際に、第１のキャッシュメモリ（１００：＃１）
はライト・ミスのアドレスをアドレスバス（１　２　３
）に出力することによって記憶手段（１００４）から１
ブロックのデータをブロック・リードする一方、無効化
信号を無効化信号線（ＰＵＲＧＥ　：　１　３　１）に
出力し，その後にこのブロック・リードされた上記ｌブ
ロックへのライト・ミスに関係したデータの書き込みを
上記第１のキャッシュメモリ（↓ＯＯ：＃１）が実行す
る。従って、ライト・ミスに関係したデータの書き込み
に際して、第１のキャッシュメモリ（↓００：＃１）が
無効の第１の状態から有効・更新済みの第３の状態に遷
移する一方、第２のキャッシュメモリ（１００：＃２）
は有効・未更新の第２の状態から無効の第１の状態に遷
移するのでキャッシュ・コヒーレンスが保たれる。また
、第２のプロセッサ（Ｌ　Ｏ　Ｏ　２）からのライト・
アクセスが第２のキャッシュメモリ（↓ＯＯ：＃２）に
ミスした際も、上記と同様にして、キャッシュ・コヒー
レンスが保たれる。

さらに，アドレスバス（１２３）にリードおよびライト
のいずれかに関係するアクセス要求のアドレスが供給さ
れている際に、第１のキャッシュメモリ（１００：＃１
）および第２のキャッシュメモリ（１００：＃２）の一
方のキャッシュ（ただしキャッシュメモリ自身がアクセ
ス要求を発行している時は、そのアクセス要求を発行し
ているキャッシュメモリを除く）が該アドレスに関係し
た有効・更新済みの第３の状態のデータを保持している
場合、該キャッシュは該データを記憶手段（１００４）
に書き戻すので、第１のキャッシュメモリ（１００：＃
１）および第２のキャッシュメモリ　（１００：＃２）
はコピー・バック法における有効・更新済みの第３の状
態のデータの記憶手段（１００４）へのコピー・バック
を実現できる。

また、キャッシュメモリのデータが無効である第１の状
態と、有効・未更新の第２の状態と、有効・更新済の第
３の状態とのキャッシュ内部での識別は無効・有効を示
す有効性ビット（Ｖビット）と未更新・更新済みを示す
更新ビット（Ｕビット）とを用いることで十分であり、
複数のキャノシュ間で同じコピーのデータが格納されて
いることを示す特殊なビット情報を各キャッシュ内に含
ませることは不必要となる。さらに，キャッシュの状態
数をマルチプロセッサシステムのキャッシュ・コヒーレ
ンスに必要な最小限の値である３に留めることが可能と
なる。

さらに、キャッシュのリード・ミスに際して、他のキャ
ッシュから有効・更新済みの第３の状態のブロックが記
憶手段（１００４）へ転送された後、記憶手段（１００
４）から該リード・ミスを生じたキャッシュへブロック
転送が行われる。

方、キャッシュのライト・ミスに際して、他のキャッシ
ュから有効・更新済みの第３の状態のブロックが記憶手
段（１００４）へ転送された後、記憶手段（１００４）
から該ライト・ミスを生じたキャッシュへブロック転送
が行われる。従って、ブロックのキャッシュのミスに記
憶手段（１００４）が応答すべきか否かを示す特殊なビ
ット情報を記憶手段（１００４）内に含ませることは不
必要となる。

また、プロセッサおよびキャッシュの数が増大された場
合も、有効・更新済みの第３の状態のキャッシュのブロ
ックがアクセス要求された場合，この第３の状態のキャ
ッシュのブロックは該当キャッシュから記憶手段（１０
０４）へ書き戻され、また該当キャッシュは第３の状態
から有効・未更新の第２の状態に遷移する。従って、当
初には有効・更新済みの第３の状態であったキャッシュ
が有効の第２の状態に遷移した後は他の複数のキャッシ
ュからの次々のデータ転送の要求に応答することが無く
、その応答を記憶手段（１００４）が代行する。かくし
て、当初は有効・更新済みの第３の状態であったキャッ
シュは、該当のプロセッサからのアクセス要求に速やか
に応答することが可能となる。

本発明のその他の目的と他の特徴は、以下の実施例の説
明から明らかとなろう。

〔実施例〕

マルチプロセッサシステムの　　の 第１図は本発明の一実施例によるマルチプロセッサシス
テムの全体図を示す。

１００１．１００２はマイクロプロセッサ（Ｍｉｃｒｏ
ｐｒｏｃｅｓｓｏｒ　Ｕｎｉｔ）であり、それぞれ個別
にキャッシュメモリ１００　（＃１，＃２）を有する。

第一のプロセッサ１００１と第一のキャッシュ１００　
（＄１）とはプロセッサアドレス線１２１，プロセッサ
データ線１２４を介して結合され、同様に第二のプロセ
ッサ１００２と第二のキャッシュ１００　（＃２）とは
プロセッサアドレス１２１，プロセッサデータ線１２４
を介して結合されている。

１００３は入出力装置、１００４は主記憶装置、１００
５は特殊応答制御回路、１００６はパスアビターである
。マイクロプロセッサ１００１．１００２もしくは入出
力装置１００３から主記憶装置１００４へのアクセスは
すべて主記憶バスを介して行われる。

この主記憶バスは、アドレス線１２３，データ線１２６
、無効化信号線１３１（ＰＵＲＧＥ信号），メインメモ
リ・ウェイト信号線（ＭＷＡＩＴ−Ｎ信号）１３２、ブ
ロック転送信号１　３　３　（ＢＬＯＣＫ信号）、デー
タ転送終了信号１３４（ＤＣ信号），リード・ライト識
別信号１３５（Ｒ／Ｗ信号）、その他通常のバス制御信
号（バス・リクエスト信号線１３６、バス・アクノリッ
ジ信号線１３７）を含んでいる． 主記憶装置１００４はライト・アクセス（Ｒ／Ｗ信号１
３５＝ライト）かつ無効化サイクル（ＰＵＲＧＥ信号１
３１＝１）以外の条件のときアクセスされ，主記憶素子
のアクセス速度に合わせてＤＣ信号１３４を返す。ライ
ト・アクセス（Ｒ／Ｗ信号１３５＝ライト）かつ無効化
サイクル（ＰＵＲＧＥ信号１３１＝１）の時には、特殊
応答制御装置１００５がＤＣ信号１３４を返す。

この場合、ＤＣを返すまでの時間はキャッシュメモリに
おいて無効化が行われるに十分な時間あればよく、主記
憶素子のアクセス時間より早く、アクセスを完了させる
ことが可能である。

各キャッシュ１００（＃１，＃２）のＭＷＡ　Ｉ　Ｔ−
Ｎ信号１３２はオープンドレインタイプの出力回路によ
って構成され、さらに抵抗器１００６を介して、正の電
源端子＋Ｖｃｃに接続されている。

オープンドレイン出力端子を複数接続した場合，オープ
ンドレイン出力端子のいずれかの出力がＬ（ロー）レベ
ルならばメインメモリ・ウェイト信号線１３２はＬレベ
ルになる。以上の結果，各キャッシュ１００　（＃１，
＃２）と入出力装置１００３のＭＷＡＩＴ−Ｎ信号１３
２は、すべてのキャッシュのＭＷＡＩＴ−Ｎ信号１３２
の負論理の論理和となる． また、第１のキャッシュメモリ（１００：＃１）および
第２のキャッシュメモリ（１００：＃２）は少なくとも
コピー・バック法で動作する。また，高信頼性を要求さ
れる特殊なデータに関しては、第１のキャッシュメモリ
（１００：＃１）および第２のキャッシュメモリ（１０
０：＃２）はライト・スルー法で動作する。この結果，
高信頼性を要求される特殊なデータはキャッシュだけで
なく一般にＦＣＣ　（エラー修正コード）の付加された
主記憶１００４にも常に書き込まれるので、万一キャッ
シュにソフト・エラー等の誤動作が生じても上記特殊デ
ータの破壊が主記憶１００４では回避されることができ
る。

また，第１のキャッシュメモリ（１００：＄１）のデー
タの状態は、該キャッシュメモリ内の該当データが無効
であることに対応する第１の状態と、該キャッシュメモ
リ内の該当データが有効でありかつ未更新であるあるこ
とに対応する第２の状態と、該キャッシュメモリ内の該
当データが有効でありかつ更新済みであるあることに対
応する第３の状態とのみから本質的になる群から選ばれ
たひとつの状態に存在する。さらに、第１のキャッシュ
メモリ（１００：８１）と第２のキャッシュメモリ（１
００：＃２）とはその内部構或および内部動作が全く同
一となっているため、第２のキャッシュメモリ　（１０
０：＃２）のデータの状態の数は、第１のキャッシュメ
モリ（１００：＃１）のデータの状態の数と同一である
。

第１のプロセッサ（１　０　０　１）からのライト・ア
クセスが第１のキャッシュメモリ（１００：＃１）にヒ
ットした際に、もし第１のキャノシュメモリ（１００：
＃１）のデータの状態が有効・未更新の第２の状態であ
るならば、ヒット後には有効・更新済みの第３の状態に
遷移する一方、さらに第１のキャッシュメモリ（１００
：＃１）はライト・ヒットのアドレスと無効化信号とを
アドレスバス（１２３）と無効化信号線（ＰＵＲＧＥ：
１３１）にそれぞれ出力する。

第２のプロセッサ（工ｏ　Ｏ　２）からのライト・アク
セスが第２のキャッシュメモリ（１００：＃２）にヒン
トした際に、もし第２のキャッシュメモリ（１００：＃
２）のデータの状態が有効・未更新の第２の状態である
ならば、ヒット後には有効・更新済みの第３の状態に遷
移する一方、さらに第２のキャッシュメモリ　（１００
：＃２）はライト・ヒットのアドレスと無効化信号とを
アドレスバス（１　２　３）と無効化信号線（ＰＵＲＧ
Ｅ：ｌ３１）にそれぞれ出力する。

第１のプロセッサ（１００１）からのライト・アクセス
が第１のキャッシュメモリ（１００：＃１）にミスした
際に、第１のキャッシュメモリ（１００：＃１）はライ
１〜・ミスのアドレスをアドレスバス（１２３）に出力
することによって主記憶（１００４）から■ブロックの
データをブロック・リードする一方，無効化信号を無効
化信号線（ＰＵＲＧＥ　：　１　３　１）に出力し、そ
の後にこのブロック・リードされた１ブロックへのライ
ト・ミスに関係したデータの書き込みを第１のキャッシ
ュメモリ（１００：３１）が実行する。

第２のプロセッサ（１　０　０　２）からのライト・ア
クセスが第２のキャッシュメモリ（１００：＃２）にミ
スした際に、第２のキャッシュメモリ（１００：＄２）
はライト・ミスのアドレスをアドレスバス（１２３）に
出力することによって主記憶（１００４）からエブロッ
クのデータをブロック・リードする一方、無効化信号を
無効化信号線（ＰＵＲＧＥ　：　１　３　１）に出力し
、その後にこのブロック・リードされた１ブロックへの
ライト・ミスに関係したデータの書き込みを上記第２の
キャッシュメモリ（１００：＄２）が実行する。

アドレスバス（１２３）にリードおよびライトのいずれ
かに関係するアクセス要求のアドレスが供給されている
際に，第１のキャッシュメモリ（１００：＃１）および
第２のキャッシュメモリ（１００：＃２）の一方のキャ
ッシュが該アドレスに関係した有効・更新済みの第３の
状態のデータを保持している場合、該キャッシュは該デ
ータを主記憶（１００４）に書き戻す一方、アクセス要
求のアドレスに関係したデータを第３の状態から有効・
未更新の第２の状態に遷移せしめる。

キャッシュメモリの　　　　の 第２図に、第１図のマルチプロセッサシステムに使用さ
れるキャッシュ１００　（＃１，＃２）の内部構或を示
す。

このキャッシュの破線１００の内部の回路は、半導体Ｖ
ＬＳ　Ｉとしてひとつの半導体チップ上に集積化されて
いる。

キャッシュ１００（＃１，＃２）はプロセッサ・アドレ
ス線１２１とプロセッサ・データ線１２４とを介してプ
ロセッサ１００１または１００２と、さらに、主記憶・
アドレス線１２３，主記憶・データ線１２６，無効化信
号線１３１　（ＰＵＲＧＥ信号），メインメモリ・ウェ
イト信号線（ＭｌｉｌＡＩＴ一Ｎ信号）１３２，ブロッ
ク転送信号１３３（ＢＬＯＣＫ信号），データ転送終了
信号１３４（ＤＣ信号），リード・ライト識別信号１３
５（Ｒ／Ｗ信号），バス・リクエスト信号線１３６（Ｂ
Ｒ信号），バス・アクノリッジ信号線１３７（ＢＡ信号
）を介して主記憶バス，他のキャッシュ，入出力装置１
００３，主記憶１００４，特殊応答制御装置１００５に
結合されることができるゆまた、キャッシュ１００はア
ドレスアレイ１０１　，データアレイ１０２，プロック
バッファ１０３，ストアバッファ１０４，キャッシュ制
御回路１０５，ブロック転送アドレスレジスタ１０６，
主記憶監視アドレスレジスタ１０７，アドレス線のスイ
ッチ回路１１１，１１２，データ線のスイッチ回路１１
３，１１４，１１５，１１６内部アドレス線１２２、内
部データ線１２５等から構威されている． また、キャッシュ１００は，プロセッサからの３２ビッ
トのアドレスと３２ビットのデータとを処理することが
可能である．アドレス線１２１，１２２，１２３は上位
アドレスの３０ビットを与える３０ビット幅のアドレス
線と、下位アドレスの２ビットをデコード済みの形で与
える４ビット幅のバイトコントロール線によって構威さ
れ、デ−１ｖＡ１２４−１２６は３２ビット幅である．
尚、データバス１２７を介してプロックバッファ１０３
からデータアレイ１０２へ、１度にｌ６バイトのデータ
を転送することができる。

アドレスアレイ１０１は、キャッシュに格納されたデー
タに対応するアドレス情報とこの格納データの有効性お
よび更新等に関する情報を格納するものである．一方、
データアレイ１０２は，このアドレスアレイ１０１に格
納されたアドレス情報に対応するデータを格納するもの
である．尚、本実施例においては、アドレスアレイ１０
１、データアレイ１０２はマッピング４ウエイのセット
・アソシアティブをとる。

アドレスアレイ１０１の アドレスアレイ１０１の内部構戊を第３図に示す。アド
レスアレイ１０１の１列はタグ（データがどの位置の写
しであるかを示すための、上位アドレスの記憶部），お
よびデータが有効であることを示す有効性ビット（Ｖビ
ット）、データがキャッシュ内でのみ更新されたことを
示す更新ビット（Ｕビット）、データをキャッシュと主
記憶装置との間でブロック転送中であることを示すブロ
ック転送ビット（ＢＴビット）の３つのビットからなる
。そして下位アドレスによってその列のうち４列が選択
される。

第２図に示したように、アドレスアレイ１０１は２ボー
トのＲＡＭによって構或されている。従って、アドレス
アレイ１０１のタグ・アドレス，Ｖビット，Ｕビット，
ＢＴビットは、プロセッサからのアクセスによる内部ア
ドレス１２２と主記憶バスへのアクセスによる主記憶ア
ドレス１２３の２つの入力に対して同時に検索されるこ
とが可能である． 既に説明したように本発明のキャッシュ１００のデータ
の状態は、無効の第１の状態（Ｖ＝′″Ｏ″）、有効・
未更新の第２の状態（Ｖ＝”１”かつＵ＝１４　Ｑ　Ｉ
１　）、有効・更新済みの第３の状態（Ｖ＝“ｌ”かつ
Ｕ＝“１”）、合計３つの状態で実現できる．そして、
ブロック転送中のブロックのＢＴビットは、“ｌ”とさ
れる．つまり、ブロック転送の開始時にＢＴ＝“１　ｕ
とし、ブロック転送の完了時にＢＴ＝”Ｏ”とする． プロセッサがキャッシュにデータを要求した時、この要
求されたデータが該キャッシュ内に存在することをヒッ
ト，一方存在しないことをミスと一般に呼ばれている．
ヒット、ミスの判定はアドレスアレイ１０１にアクセス
・アドレスを与え、アドレスアレイ１０１を検索して行
う．検索アドレスの下位ビットに従ってアドレスアレイ
１０１から読み出された４列の情報のうちいずれかｌ列
で、タグ・アドレス（上位アドレス）が検索アドレスの
上位アドレスと一致し、かつＶビットが１１　１　Ｑと
いう２つの条件を満たせばヒントである６そしてアドレ
スアレイ１０１はプロセッサからのアクセスによる内部
アドレス１２２の検索に対し、いずれか１列を選択し、
その列のＶビット、Ｕビットの値を信号線１４１，１４
２にそれぞれ出力する。この１列は、アクセスがヒット
した時にはヒットした列となり、アクセスがミスしたと
きにはブロック置換のために追い出される列（すなわち
、検索アドレスの下位アドレスとは一致するが、検索ア
ドレスの上位アドレスとは一致しなかった列）となる。

そして選択したブロックの状態を制御回路１０５内で判
定して、状態処理部１５１に与える。ゲート１５２の記
号はインバータであり、入力信号の反転値を出力する．
ゲート１５３の記号はＡＮＤゲートであり、入力値の論
理積を出力する。よって、信号線１４５は、プロセッサ
からアクセスされたブロックが無効の第１の状態（ｖ＝
”ｏ’”）にあることを示す。信号線１４６は、プロセ
ッサからアクセスされたブロックが有効・未更新の第２
の状態（Ｖ＝”１’″かつＵ＝　”Ｏ”　）Ｌ．：．あ
ルコとを示す。信号線１４７は，プロセッサからアクセ
スされたブロックが第３の状態（Ｖ＝”１”かつＵ＝”
１”）にあることを示す。信号線１４５，１４６，１４
７を状態処理部↓５ｌに送るので，この状態処理部１５
１はヒット時にはヒッ１〜したブロックの状態、ミス時
にはブロック置換用に追い出すブロックの状態を知りう
る。

内部アドレス１２２でなく、主記憶へのアクセス・アド
レス１２３による検索に対しても，以上に述べたプロセ
ッサからのアクセス・アドレスによる検索と同様な動作
が行われる。すなわち、主記憶へのアクセス・アドレス
１２３による検索に従って選択されたＶビット，Ｕビノ
トが信号線１４３，１４４にそれぞれ出力される。従っ
て、制御回路１０５内のインバータおよびＡＮＤゲート
が信号線１４３，１４４のＶビット，Ｕビットに応答し
て無効の第１の状態、有効・未更新の第２の状態、有効
・更新済みの第３の状態の検出信号をそれぞれ信号線１
４８，１４９，１５０を介して状態処理部１５１に送る
。

プロ・・クバ・ファ１０３の プロックバソファ１０３は、主記憶からキャッシュメモ
リへのブロック転送に際して１ブロック分（４ワード）
のブロック転送データを一時的に保持する能力を持って
いる。また、ブロックバソファ↓０３は２ボートのＲＡ
Ｍによって構Ｉ戊されていて、主記憶からデータを受け
ると同時に、それとは異なるアドレスのデータをプロセ
ッサに供給することが可能である。

一方，プロセッサからキャッシュもしくは主記憶へのラ
イト・アクセスに際して、このプロツクバッファ１０３
はこのアクセスに一切関与することは無い。

ストアバッファ１０４の　並 ストアバッファ１０４は、プロセッサからキャッシュも
しくは主記憶へのライト・アクセスに際して、プロセッ
サからの書き込みアドレス（１２１）とバイトコン１一
ロールとを先入れ先出し（Ｆｉｒｓｔｉｎ　ｆｉｓｔ　
ｏｕｔ）の順序に従ってバツファリングするとともに、
プロセッサからの書き込みデータを先入れ先出し（Ｆｉ
ｒｓｔ　ｉｎ　ｆｉｓｔ　ｏｕｔ）の順序に従ってバッ
ファリングする。

しかし、プロセッサがストアバツファ１　０　４内のい
ずれかのデータのリードを要求した時には、先入れ先出
しの順序と関係なくストアバッファ１０４からデータを
プロセッサに速やかに供給することができる。またプロ
セッサがストアバッファ１０４内のいずれかのアドレス
と同じアドレスのデータのライトを要求した時には、先
入れ先出しの順序と関係なくストアバッファ１０４内の
同じアドレスの存在する箇所にデータを速やかに書き込
むことができる。

以上説明したようにプロセッサからの書き込みによるア
ドレス（１２↓）およびデータ（１２４）はストアバッ
ファ１０４に一旦バッファリングされて，その後ストア
バノファ１０４から読み出されるようになっている。

ただし，特別な場合（例えばメモリマツプド（Ｍｅｍｏ
ｒｙ　Ｍａｐｐｅｄ　：主記憶のアドレス空間の番地に
割当てられた）の入出力装置の記憶機構（コントロール
レジスタ、ステータスレジスタ等の入出力装置の動作に
関係した情報を記憶する機構）をアクセスする時、また
主記憶のリード・モデファイ・ライトをサポートするプ
ロセッサープロセッサ間通信のためのデータをアクセス
する時、またプロセッサへの割込み要求信号に起因した
アクセスがキャッシュに転送された時），その時点でス
トアバッファ１０４にバッファリングされている全デー
タをアドレスアレイ１０１，データアレイ１０２もしく
は主記憶に吐き出すと言う処理をすべて完了させる。そ
の後に、キャッシュメモリを通過させた状態で，すなわ
ち、スイッチ回路１１１，１１２，１１３　　（もしく
は１１４），１１５　（もしくはｌ１６）を論理的に導
通状態とし、プロセッサから主記憶バスに（もしくは主
記憶バスからプロセッサへ）データを伝達する。

以上のようにストアバッファ１０４はデータをバッファ
リングする目的でごく一時的にデータを保有する点が、
アドレスアレイ１０１，データアレイ１０２と異なる．
ストアバッファ１０４にアドレスおよびデータをバクフ
ァリングすることによってプロセッサの書き込みアクセ
スとキャッシュ内部の処理およびキャッシュと主記憶と
の間の処理とは並列して実行されるので，キャッシュへ
の書き込みアクセスの待機・遅延は非常に小さくてすむ
。なお、ストアバッファ１０４にたまっているデータは
、データの一致制御の対象から除外される．なぜならス
トアバッファ１０４は一時的にアドレスおよびデータを
蓄えるだけであり、プロセッサープロセッサ間でデータ
の送信・受信を行うためには、プロセッサープロセッサ
間でデータの送信・受信が実行される旨の通信を必ず行
い、この通信の時点でそれ以前の書き込みのアドレスお
よびデータはすべてストアバッファ１０４からアドレス
アレイ１０１，データアレイ１０２もしくは主記憶に吐
き出されて（書き戻されて）いるからである． その逆にプロックバッファ１０３にたまっているデータ
は，主記憶バスのアクセスに際してのデータの一致制御
の対象に含める必要がある。このためにはプロソクバッ
ファ１０３のデータを必要に応じて無効化する必要があ
るが、プロックバツファ１０３のアドレスのタグ部が常
にアドレスアレイ１０１のアドレスのタグ部となってい
るので、アドレスアレイ１０３のタグに該当するＶビツ
１・をＩｔ　Ｏ　Ｉ＋とする無効化処理によって実現で
きる。

キャッシュ制御　　１０５の キャッシュ制御回路１０５は，キャッシュメモリ内の制
御手順を管理するものである。

制御回路１０５と主記憶バスの間には、無効化信号ｇｉ
３ｉ　（ＰＵＲＧＥ信号），メインメモリ・ウェイト信
号線１３２　（ＭＷＡＩＴ−Ｎ信号），ブロック転送信
号線１３３　（ＢＬＯＣＫ信号），バスサイクル完了信
号線１３４（ＤＣ信号），リード・ライト信号線１３５
（Ｒ／Ｗ信号），バス・リクエスト信号線１３６（ＢＲ
信号），バス・アクノリッジ信号線１３７（ＢＡ信号）
等が設けられている． 他のキャッシュを無効化すべき時に、制御回路１０５は
ＰＵＲＧＥ信号１３１を“１”のレベルに７サー卜する
。すなわち、プロセッサからキャッシュへのアクセスが
ライト・ヒットもしくはライト゜ミスの場合に、このキ
ャッシュはＰＵＲＧＥ信号１３１を４１　１　Ｉ１のレ
ベルにアサー卜する．逆に、他のキャッシュから７サー
卜されたＰＵＲＧＥ信号１３１を受けた時には，主記憶
バスのアドレス１２３がアドレスアレイ１０１にヒット
した際に該当する列のＶビットを′゛Ｏ゜“とする無効
化動作の準備を制御回路１０５が開始する． ＭＷＡＩＴ−Ｎ信号１３２は主記憶と他のキャッシュと
の間のデータ転送を中断するために設けられる負論理信
号アサートの割み込信号であり、逆にＭＷＡＩＴ−Ｎ信
号１３２が他のバスマスタによってアサー卜されたなら
ばその時点でＭＩＩＡＩＴ一Ｎ信号１３２を受けたキャ
ッシュの主記憶へのアクセスは中断される。ただし、負
論理信号のアサートとは電気信号のＬ（低）レベルに相
当する．例えば、リード・ミスもしくはライト・ミスの
際に第一のキャッシュは主記憶にブロック転送のリード
・アクセスを要求する。このリード・アクセスのアドレ
スに関係して有効・更新済みの第３の状態のブロックを
第二のキュッシュが保有しいている場合は、この第二の
キャッシュはＭＷＡ　Ｉ　Ｔ一Ｎ信号１３２をアサー卜
することによって第一のキャッシュの主記憶へのアクセ
スをウェイトさせる．このウェイトの間に、第二のキャ
ッシュは有効・更新済みの第３の状態のブロックを主記
憶にブロック転送によって書き戻す。このブロック転送
の終了の後に、第二のキャッシュはＭＷＡＩＴ　−Ｎ信
号１３２をネゲートすることによって第一のキャッシュ
の主記憶へのアクセス・ウェイトを解除する．このよう
にして、第一のキャッシュは第二のキャッシュの更新デ
ータを主記憶を介して獲得することができる。

ＢＬＯＣＫ信号１３３は１ブロック分のデータを連続し
てキャッシュから主記憶もしくは主記憶からキャッシュ
へ転送する時に、該転送を要求するキャッシュによって
アサー卜される。第二のキャッシュが主記憶との間でブ
ロック転送していることの事実は、このＢＬＯＣＫ信号
１３３のレベルを監視することによって第一のキャッシ
ュにより把握されることができる。

ＤＣ信号１３４は，他のバスマスタによるメモリバスサ
イクルの完了時にキャッシュに通知され，通知を受けた
キャッシュは主記憶へのアクセスが可能となったことを
知ることができる。

Ｒ／Ｗ信号１３５は、キャッシュを介してのプロセッサ
から主記憶へのアクセスがリード・アクセスであるかラ
イト・アクセスであるかを識別をする信号である。さら
に、他のバスマスタによる主記憶へアクセスがリード・
アクセスであるかライト・アクセスであるかをキャッシ
ュが知ることができる。

ＢＲ信号１３６は、主記憶バスのバス使用権を獲得する
ため、バスマスタからバス・アビターに送られるバス・
リクエスト信号である。

ＢＡ信号１３７は、バス・アビターがバス・リクエスト
信号１３６（ＢＲ信号）を発生したバスマスタにバス使
用権を付与する際に、バス・アビターによツてアサー卜
されるバス・アクノリッジ信号である。

キャッシュ制御回路１０５においては，後に詳細に説明
する無効化専用バスサイクルの発行（キャッシュへのラ
イト・ヒット時の該キャッシュから主記憶バスへのライ
ト・ヒットのアドレスと無効化信号の出力）を行うか行
わないか選択することが可能である．その設定は、制御
回路１０５内のエビットのレジスタ１０８で行う。レジ
スタ１０８の値が“１″のときを無効化専用バスサイク
ル選択モードとし、そのときは無効化専用バスサイクル
を行うが、レジスタ１０８の値がＩｔ　Ｏ　ＩＩのとき
には無効化専用バスサイクルをすべて省略する．すなわ
ち、コピー・バック法によるキャッシュ記憶を行う番地
に他のバスマスタがアクセスすることのないシステム（
例えば、コピー・バック法で書き込みを行う二つのキャ
ッシュのアクセス領域が互いに異なったシステム）なら
ば、無効化専用バスサイクルを省いてもデータの一致に
関し何ら支障はなく，無効化専用バスサイクルを行わな
い分、処理効率を高めることが可能である。

また、キャッシュ制御回路１０５においては、本実施例
において、後の第６図の動作フローで詳細に説明するフ
ル書き込み化処理を主記憶装置に行うか行わないかを選
択することが可能である。

その設定は制御回路１０５内の１ビットのレジスタ１０
９で行う。レジスタ１０９の値が″↓”の時をフル書き
込み化処理モードとし，フル書き込みを行う。なお、両
レジスタエ０８，↓０９の値は、プロセッサから設定可
能なフラグである。

このキャッシュ制御回路１０５は、プロセッサからのア
クセスおよび主記憶バスからのアクセスに応答して以下
に説明するように種々の動作を実行する。

讐　　　　バスサイクル まず、第１のプロセッサ（１　０　０　１）からのライ
ト・アクセスが第１のキャッシュメモリ（１００：＃１
）にヒソトした際に、もし第１のキャッシュメモリ（１
００：＃１）のデータの状態が有効・未更新の第２の状
態であるならば、ヒット後は有効・更新済みの第３の状
態に遷移する一方、さらに第１のキャッシュメモリ（１
００：８１）はライト・ヒットのアドレスと無効化信号
とを上記アドレスバス（１　２　３）と無効化信号線（
ＰＵＲＧＥ：１３１）にそれぞれ出力する．従って、第
２のキャッシュメモリ（１００：＃２）中にこのアドレ
スに関係した有効・未更新の第２の状態のデータを保持
している場合，この第２の状態のデータは無効の第１の
状態とされるのでキャッシュ・コヒーレンスが保たれる
。また，第２のプロセッサ（１００２）からのライト・
アクセスが第２のキャッシュメモリ（１００：＃２）に
ヒットした際も，上記と同様にして、キャッシュ・コヒ
ーレンスが保たれる．従って、キャッシュへのライト・
ヒット時には、共有・記憶バスにはライト・ヒットのア
ドレスと無効化信号とが出力されるが、このライト・ヒ
ット時は主記憶（１００４）からのブロック転送が行わ
れることが無い． この際のライト・ヒットのキャッシュから主記憶バスへ
のライト・ヒットのアドレスと無効化信号との出力を，
以下では無効化専用バスサイクルと呼ぶ． この無効化専用バスサイクルでは，ライト・ヒットのキ
ャッシュはＰＵＲＧＥ信号１３１＝“１″かつＲ／Ｗ信
号１３５＝“ライトかを出力する。

プロ　ク　み　し　俺　　バスサイクルまた，第１のプ
ロセッサ（１　０　０　１）からのライト・アクセスが
第１のキャッシュメモリ（１００：＃１）にミスした際
に．第１のキャッシュメモリ（１００：＃１）はライト
・ミスのアドレスをアドレスバス（１２３）に出力する
ことによって主記憶（１００４）から１ブロックのデー
タをブロック・リードする一方，無効化信号を無効化信
号線（ＰＵＲＧＥ　：　１　３　１）に出力し、その後
にこのブロック・リードされた上記１ブロックへのライ
ト・ミスに関係したデータの書き込みを第１のキャッシ
ュメモリ（１００：＃１）が実行する．従って、ライト
・ミスに関係したデータの書き込みに際して、第１のプ
ロセッサ（１　０　０　１）が無効の第１の状態から有
効・更新済みの第３の状態に遷移する一方、第２のキャ
ッシュメモリ（１００：＃２）は有効・未更新の第２の
状態から無効の第１の状態に遷移するのでキャッシュ・
コヒーレンスが保たれる．また、第２のプロセッサ（１
００２）からのライト・アクセスが第２のキャッシュメ
モリ（１００１２）にミスした際も、上記と同様にして
、キャッシュ・コヒーレンスが保たれる．この際のライ
ト・ミスのキャッシュから主記憶バスへのブロック・リ
ードのためのアドレスと無効化信号との出力を、以下で
はブロック読み出し兼無効化バスサイクルと呼ぶ。

この無効化専用バスサイクルにおいては，ライト・ミス
のキャッシュはＰＵＲＧＥ信号１３ｌ＝゛′１”かつＲ
／Ｗ信号１　３　５　＝　”リード′″を出力する。

−　バスの監 さらに、主記憶アドレスバス（１２３）にリードおよび
ライトのいずれかに関係するアクセス要求のアドレスが
供給されている際に，キャッシュ（１００　：　＃１，
＃２）が該アドレスに関係した有効・更新済みの第３の
状態のデータを保持している場合、該キャッシュは該デ
ータを主記憶にブロック転送によって書き戻すので，該
キャッシュはコピー・バック法における有効・更新済み
の第３の状態のデータの主記憶へのコピー・バックを実
現セきる。

また，有する他のバスマスタ（例えば、入出力装置）が
完全な４ワードの１ブロックのデータを主記憶に書き込
む際に、ＢＬＯＣＫ信号１３３とＲ／Ｗ信号１３５＝ラ
イトが他のバスマスタによって出力される．この際に、
キャッシュが他のバスマスタからのアドレスに関係して
有効・更新済みの第３の状態のデータを保持している場
合を考察する．この場合、該キャッシュは該データを主
記憶にブロック転送によって書き戻したとしても、その
後他のバスマスタから上記完全な４ワードの１ブロック
のデータが主記憶に書き込れることとなり，上記のキャ
ッシュから主記憶八のブロック転送は全く意味が無かっ
たことになる。本実施例においては、この際にはキャッ
シュから主記憶への有効・更新済みの第３の状態のデー
タのブロック転送が省鴫され、かつキャッシュの該当ブ
ロックが無効化される様に、キャッシュ制御回路１０５
がＢＬＯＣＫ信号１３３とＲ／Ｗ信号工３５＝ライトの
信号に応答する。

コピーバック゛とラストスルー′の双　の既に説明した
ように、キャッシュ１００　（＃１，＃２）は通常のデ
ータのコピーパック法によるライト動作と高信頼性の要
求される特殊なデータのラストスルー法によるライト動
作の双方の動作が可能であり，その識別は書き込みアド
レスの領域によって行うものとする。よって、ストアバ
ッファ１０４からの吐き出し処理の１回毎に書き込みア
ドレスを判定し、コピーバンク法と、ライトスルー法の
いずれかを使用するかを決定する。このため、キャッシ
ュはストアバソファＩ○４からの吐き出されたアドレス
をコピーパック法のアドレス領域か、もしくはライトス
ルー法のアドレス領域かを判定するアドレス判定回路（
図示せず）を有し、このアドレス判定回路の判定結果の
出力に従ってキャッシュ制御回路１０５が制御される。

ブ０　・・ク　゛　のバス　　　の 本実施例によれば、キャッシュと主記憶との間のブロッ
ク転送の途中に主記憶バスのバス使用権に関して高い優
先度を有するバスマスタ（例えば入出力装置）又は等し
いバス使用権を有するバスマスタ（例えば他のキャッシ
ュ）にバス使用権を譲渡することができる。

このため、キャッシュの各ブロックが現在ブロック転送
中であるか否かが識別され、主記憶アドレスバスの監視
時に、その識別結果に従ってキャッシュの不一致解消の
ための手順が下記のように決定される。

手順上． 第一のプロセッサの書き込みアクセスが第一のキャッシ
ュにミスしたこと起因して、第一のキャッシュは主記憶
からのブロック転送の最初のアクセスを上述したように
読み出し兼無効化パスアクセスで行い，同時にブロック
を前記第３の状態に前もって変化させる。このブロック
読み出し転送中において該ブロック転送のひとつのワー
ドと後続の他のひとつのワードとの間のバス非使用期間
に他のバスマスタが主記憶へのアクセスする可能性が有
る． この際に、主記憶から第一のキャッシュへブロック転送
されるブロックと他のバスマスタがアクセスしたブロッ
クとが異なっている可能性が有る。

その場合に他のバスマスタがアクセスしたアドレスに対
応するブロックが第一のキャッシュ中で有効・更新済み
の第３の状態にあり、主記憶から第一のキャッシュへの
ブロック転送中のバス非使用期間である時は、他のバス
マスタがアクセスした第３の状態のブロックが第一のキ
ャッシュから主記憶装置に書き戻される。この書き戻し
の後、他のバスマスタから主記憶へのアクセスが実行さ
れる。さらに、第一のプロセッサの書き込みアクセスが
第一のキャッシュにミスしたこと起因する主記憶と第一
のキャッシュとの間のブロック転送の残り部分を完了す
る。

一方，第一のプロセッサの書き込みアクセスが第一のキ
ャッシュにミスしたこと起因する主記憶から第一のキャ
ッシュへブロック転送中のブロックが、他のバスマスタ
からアクセスされたブロックと同じである可能性が有る
。この時，他のバスマスタがアクセスしたアドレスに対
応するブロックが、第一のキャッシュ中で当然有効・更
新済みの第３の状態となっている。まず第一のキャッシ
ュのミスに起因した主記憶から第一のキャッシュへ転送
中のブロック転送の残り部分を完了し、主記憶から第一
のキャッシュに格納されたブロックデー夕に第一のプロ
セッサの書き込みデータを書き込むと言うライト動作を
先行して実行する。その後，他のバスマスタがアクセス
した有効・更新済みの第３の状態のブロックを主記憶装
置に書き戻した後、他のバスマスタはバス使用権を確保
する、この理由は、下記の事実に基づくものである。

すなわち、もし他のバスマスタが主記憶から第一のキャ
ッシュへ転送中のブロックと同じプロツクを要求した場
合に、即座に要求されたブロックを第一のキャッシュか
ら主記憶へ書き戻し、第一のキャッシュの該当ブロック
が有効・更新済みの第３の状態から無効の第１の状態に
遷移したと仮定する．一方、第一のキャッシュのライト
・ミス時の最終的なキャッシュ・ライト動作は，主記憶
から４ワードの１ブロックのデータが転送された後に、
初めて可能となるものである．しかし、第１のキャッシ
ュのブロックはすでに無効の第１の状態とされているの
で、第一のキャッシュは有効データのライト動作を実行
することができない。

すなわち、第一のプロセッサから第一のキャッシュのラ
イト動作時のデータが第一のキャッシュから消失すると
言う問題が発生する．この問題を回避するため、本実施
例においては上記の手順を採用したものである。

手順２． 一方、第一のプロセッサからの読み出し及び書き込みの
アクセスが第一のキャッシュにミスした際、ブロック置
換を実行するが、そのとき、ブロック置換に伴って第一
のキャッシュから追い出される１つのブロックが有効・
更新済み第３の状態であった時には、該ブロックを第一
のキャッシュから主記憶へ書き戻す。

この際に、第一のキャッシュから主記憶へのブロック転
送により書き戻されるブロックと高い優先度のバス使用
権を有する他のバスマスタ又は等しいバス使用権を有す
る他のバスマスタがアクセスしたブロックとが異なって
いる可能性が有る．その場合に他のバスマスタがアクセ
スしたアドレスに対応するブロックが第一のキャッシュ
中で有効・更新済みの第３の状態にあり，第一のキャッ
シュから主記憶へのブロック転送中のバス非使用期間で
ある時は、他のバスマスタがアクセスした第３の状態の
ブロックが第一のキャッシュから主記憶装置に書き戻さ
れる．この書き戻しの後、他のバスマスタから主記憶へ
のアクセスが実行される。さらに、第一のプロセッサの
書き込みアクセスが第一のキャッシュにミスしたこと起
因する第一のキャッシュから主記憶への書き戻しのため
のブロック転送の残り部分を完了する。

一方、第一のプロセッサの書き込みもしくは読み出しの
アクセスが第一のキャッシュにミスしたこと起因する第
一のキャッシュから主記憶へのブロック転送中の置換ブ
ロックが，他のバスマスタからライト・アクセスされた
ブロックと同じである可能性が有る。この時、他のバス
マスタがアクセスしたアドレスに対応するブロックが当
然、第一のキャッシュ中で有効・更新済みの第３の状態
となっている。まず第一のキャッシュのミスに起因した
第一のキャッシュから主記憶へのブロック転送の残りの
部分の転送を完了する。その後，他のバスマスタが要求
した該当ブロックの第一のキャッシュから主記憶へのブ
ロック転送を再実行し，第一のキャッシュの該当ブロッ
クを有効・更新済みの第３の状態から無効の第１の状態
に遷移させる。さらにその後、他のバスマスタはバス使
用権を確保する。この理由は、下記の事実に基づくもの
である。

すなわち、第一のキャッシュから主記憶へ転送中のブロ
ックと同じブロックをもし他のバスマスタが要求した場
合に，即座に要求されたブロックを第一のキャッシュが
主記憶へ書き戻し、第一のキャッシュの該当ブロックが
有効・更新済みの第３の状態から無効の第１の状態に遷
移したと仮定する。その後，他のバスマスタから主記憶
へライト・アクセスが実行され、主記憶上の置換ブロッ
クに他のバスマスタのライトによるデータが書き込まれ
る。しかし、このデータ書き込みの後、第一のキャッシ
ュのミスに起因した第一のキャッシュから主記憶への置
換転送中のブロック転送の残り部分（無効データ）が主
記憶上の置換ブロック上に書き込まれてしまう。従って
，他のバスマスタによるライトのデータの一部が、主記
憶から消失すると言う問題が発生する。この問題を回避
するため、本実施例においては上記の手順を採用したも
のである。

キャッシュメモ１の　　フロー 以下にキャッシュメモリの動作フローを示す。

なお，第４図乃至第９図においてフローチャートの四角
の箱の中身はデータの転送を主に表す。

ＭＰＵはプロセッサ、ＭＭは主記憶、ＡＡはアドレスア
レイ１０１、ＤＡはデータアレイ１０２、ＢＢはプロツ
クバッファ１０３、ＳＢはストアバッファ１０４を示す
。

プロセッサからリードアクセスが発生した時の，キャッ
シュの動作フローを第４図に示す。

スタート：該リードアクセスによってキャッシュの動作
がスタートして、処理４０１へ動作が移る。

処理４０ｌ：ストアバッファ１０４中のアドレスとプロ
セッサからのリード要求アドレスを比較し、一致すれば
（図ではＳＢヒットと称する）処理４０２へ動作が移る
。そうでなければ（図ではＳＢミスと称する）、処理４
０４へ動作が移る。

処理４０２：ストアバッファ１０４中のアドレスの一致
した部分のバイトコントロールとリード要求のバイトコ
ントロールを比較し，後者が前者に含まれていれば（図
ではＳＢＢＣヒットと称する）処理４０３へ。そうでな
ければ（図ではＳＢＢＣミスと称する）、ストアバッフ
ァ１０４からプロセッサにデータを供給できないので、
ストアバツファ１０４からのアドレスとデータの吐き出
しの処理を終了した後、処理４０４に動作が移る。

処理４０３：ストアバツファ１０４からプロセッサにデ
ータを供給して、動作を終了する。

処理４０４：プロセッサからのリード・アクセスのアド
レスに従って、アトレスアレイ１０１を検索する。ヒッ
トすれば、処理４０５へ動作が移る。ミスすれば、処理
４０６へ動作が移る。

処理４０５：データアレイ１０２から、プロセッサに要
求データを転送し、動作を終了する。

処理４０６：これ以降、ブロックの置換をする。

キャッシュ制御回路１０５の状態処理部１５１は、追い
出すブロックの状態を判定する。もしこの追い出すべき
ブロックが有効・更新済みの第３の状態（信号線１４７
＝”１”、すなわちＶ＝Ｕ＝“１”）なら処理４０７へ
動作が移る。もし、これが無効の第１の状態（信号線１
　４　５　＝　”　１　”すなわちｖ＝”ｏ”）、又は
有効・未更新の第２の状態（信号線１４６＝　”１”　
，Ｖ＝　”１”　，Ｕ＝″０′″）なら処理４０８へ動
作が移る。

処理４０７：追い出すアドレスを、アドレスレジスタ１
０６にセットする。アドレスレジスタ↓０６をカウンタ
動作させ、追い出すべき１ブロック分のデータをデータ
アレイ１０２から主記憶に転送する。ここでその第１の
転送と同時にアドレスアレイ１０１−のブロック転送ビ
ット（ＢＴビット）を１に書き換える。その後、処理４
０８へ動作が移る。

処理４０８：リード要求アドレスをアドレスレジスタ１
０６にセットする。アドレスレジスタ１０６をカウンタ
動作させ、要求されたｌブロック分のデータを主記憶か
らプロックバッファ１０３に転送する。ここでその第１
の転送と同時にアドレスアレイ１０１のタグ（上位アド
レス）をリード要求アドレスの上位アドレスに書きかえ
、アドレスアレイ１０１のＶビットを“１″′に，Ｕビ
ットを＃　０　１７に、ＢＴビットを１１　１　１＋に
書き換える。

また第１のデータ転送と同時にプロセッサ側データ線１
２４と主記憶側データ線とに接続されたゲート１１４，
１１６をデータ転送可能状態として、プロセッサにも主
記憶からデータを転送する。第２転送以降ではアドレス
レジスタ１０６の出力を主記憶バスアドレス線１２３に
のみ与え、内部アドレス１１１２２，内部データ線１２
５を使用しない。この間にリード要求，ストアバッファ
吐き出し要求が発生したらそれぞれ限定リード処理、限
定ストアバソファ吐き出し処理をスタートさせる。

その後、処理４０９へ動作が移る。

処理４０９：アドレスレジスタ１．　０　６をカウンタ
動作させ、ブロックバッファ１０３からデータアレイ１
　０　．２に内部バス｛２７を介して１回に工６バイト
ずつデータを転送する。その第１転送（４バイトの第エ
ワードの転送）と同時にアドレスアレイ１０１のＢＴビ
ットをＩＩ　Ｏ　Ｉ＋にする。その後、処理を終了する
。

プロセッサのライトアクセスが発生したときの処理フロ
ーを第５図および第６図に示す。

第５図は、プロセノサからストアバッフ７ｌ０４への書
き込み時の処理を示している。

スタート：該ライトアクセスによってキャッシュの動作
がスタートして、処理５０１へ動作が移る。

処理５０１：ストアバッファ１０４中のアドレスとプロ
セッサの書き込みアドレスを比較する。

一致していれば処理５０２へ動作が移る。そうでなけれ
ば処理５０３Ａ．動作が移る。

処理５０２：ストアバッファ１０４の一致したレベルに
アドレスおよびデータを書き込み、プロセッサからスト
アバッファ１０４への書き込みの動作を終了する． 処理５０３：ストアバッファ１０４が満杯ならば１サイ
クル待った後、再び処理５０３の入り口へ戻る。そうで
なければ（ストアバッファ１０４に空きが有れば）処理
５０４へ動作が移る。

処理５０４＝ストアバッファ１０４に新しいレベル（空
き）ができているので、そこにアドレスおよびデータを
書き込んで動作を終了する．ストアバッファ１０４に少
なくとも１つの要素（すなわち一組のアドレスおよびデ
ータ）が格納された時の処理を、第６図に示す。

スタート：ストアバッファ１０４の一番先頭レベルのア
ドレスとデータを読み出して処理６０１へ動作が移る。

処理６０１：ストアバッファ１０４から読み出されたア
ドレスを判定し、このアドレスがコピーパック適用領域
内ならば処理６０２へ動作が移る。

そうでなければ（ライトスルー適用領域内ならば）、処
理６１６へ動作が移る。

処理６０２：ストアバッファ１０４から読み出されたア
ドレスを用いて，アドレスアレイ１０１を検索する。該
アドレスがアドレスアレイ１０１にヒットすれば、処理
６０３へ動作が移る，ミスすれば，処理６１１へ動作が
移る。

処理６０３：状態処理部１５１はヒットしたキャッシュ
のブロックの状態を判定する。ヒットしたブロックは無
効の第１の状態とはなりえない。

従って，ヒットしたブロックがもし有効・未更新の第２
の状態（信号１＠　１　４　６　＝　”　１　”すなわ
ちＶ＝“ｌ″１，Ｕ＝“Ｏ”）なら処理６０４へ動作が
移り、有効・更新済みの第３の状態（信号線１４７＝“
１”すなわちＶ＝Ｕ＝“１”）なら処理６１０へ動作が
移る。

処理６０４：レジスタ１０８によって無効化専用バスサ
イクル指示モードを指定している時は，処理６０５へ動
作が移る。そうでなければ、処理６０８へ動作が移る６ 処理６０５：バス調停機構（パスアビター）によって、
キャッシュは主記憶のバス使用権を取得する６バ，不使
用権の取得の後，処理６０６へ動作が移る。

処理６０６：再びアドレスアレイ１０１を検索する。こ
のアドレスアレイ１０１の検索は、バス使用権の取得ま
での間に他のキャッシュのデータが有効・更新済みの第
３の状態に遷移することによって処理６０３でヒットし
ていたブロックが無効化されていることを考慮したもの
である。このブロックの無効化によって処理６０６でミ
スすれば処理６０９の例外的なライトスルー法による書
き込みへ動作が移る。一方、処理６０６でヒットすれば
，無効化専用バスサイクルの処理６０７へ動作が移る。

処理６０７：無効化信号１３１　（ＰｔＪＲＧＥ信号）
＝１、リードライト信号１３５（Ｒ／Ｗ信号）＝ライト
とし、主記憶バス上に無効化専用バスサイクルを発行す
る。その後、処理６０８へ動作が移る． 処理６０８：ストアバッファ１０４のデータをデータア
レイ１０２に書き込み、対応するアドレスアレイ１０１
の更新ビット（Ｕビット）を１にし、ライト・ヒットし
たブロックを有効・更新済みの第３の状態にする。その
後、ストアバッファ１０４のポインタを１つ進めて、処
理を終了する。

処理６０９：この例外的なライトスルー法によるライト
・ミス時の書き込み動作に際して、ストアバッファ１０
４のデータは主記憶には書き込まれるがデータアレイ１
０２には書き込まれない。

その後，ストアバッファ１０４のポインタを１つ進めて
、処理を終了する， 処理６１０：ライト・ヒット時のブロックが有効・更新
済みの第３の状態である時は、このライト・ヒット時の
アドレスに該当する他のキャッシュは既に無効化されて
いる。従って、この時のキャッシュの書き込み動作とし
ては、ストアバツファ１０４のデータをデータアレイ１
０２に書き込むだけで十分である。その後、ストアバツ
ファ１０４のポインタを工つ進めて、処理を終了する。

処理６１１：ライト・ミスに伴い、キャッシュのブロッ
クの置換をする。キャッシュ制御回路１５０の状態処理
部１５１は、ブロック置換によって追い出されるブロッ
クの状態を判定する。もし追い出されるべきブロックが
有効・更新済みの第３の状態（信号線１４７＝　”１”
　，Ｖ＝Ｕ＝ＬＬ　Ｉ　Ｉ！　）なら処理６１２へ。も
し、これが無効の第１の状態（信号線１４５＝″ｌ　Ｉ
　ＩＩ　．　Ｖ　＝：　ＩＩ　Ｏ　Ｉ＋　）、又は有効
・未更新の第２の状態（信号線１４６＝“１”，Ｖ＝”
１”，Ｕ＝“Ｏ″）なら処理６１３へ 処理６１２：追い出されるべきブロックのアドレスを、
アドレスレジスタ１０６にセットする。

アドレスレジスタ１０６をカウンタ動作させ、追い出さ
れるへきエブロック分のデータをアレイ１０２から主記
憶に転送する。ここで↓ブロックの最初のワードの第１
の転送と同時に、アドレスアレイ１０１のブロック転送
ビット（ＢＴビット）をＩＩ　Ｉ　Ｉ＋に書き換える。

処理６１２の後，処理６１３へ動作が移る。

処理６ｌ３：ストアバッファ↓０４のアドレスを、アド
レスレジスタ１０６にセットする。アドレスレジスタ１
０６をカウンタ動作させ，要求された１ブロック分のデ
ータを主記憶からプロノクバッファ１０３に転送する。

ただしその第１転送は、リードライト信号（Ｒ／Ｗ信号
１３５）＝リード、無効化信号（ＰＵＲＧＥ信号１３１
）＝゛′↓″とじて、読み出し兼無効化バスサイクルで
行う。また第１の転送と同時にアトレスアレイ↓０１の
タグをストアバッファ１０４の上位アトレスに書き換え
、またアドレスアレイ１０１のＶビットをＮ　Ｉ　Ｉ＋
に、ＵビットをＩＩ　Ｉ　Ｉ＋に、ＢＴビノトをＬＬ　
Ｉ　Ｉ１に書き換える。第２転送以降ではアドレスレジ
スタ１０６の出力を主記憶バスアドレスｉＡ１２３にの
み与え、内部アドレス線↓２２、内部データ線１２５を
使用しない。第２転送から最終転送の間にリード要求が
発生したら限定リード処理をスタートさせる。処理６１
３の後、処理６１４へ動作が移る。

処理６１４：アドレスレジスタ１０６をカウンタ動作さ
せ、プロックバッファ１０３からデータアレイ１０２に
１回に１６バイトずつデータを転送する。その第１転送
と同時にアドレスアレイ１０１のＢＴビットをｒｒ　Ｏ
　ｎにする。その後、処理６王５へ動作が移る。

処理６ｌ５：ストアバッファ↓０４のデータをデータア
レイ１０２に書き込む。ストアバソファ１０４のポイン
タを１つ進める。処理終了。

処理６１６：この処理６１６は、ライト・スルー法によ
るデータ書き込みを処理するものである。

このライト・スルー法によるデータ書き込みに際して、
プロセッサから非フル書き込みの要求が生じた場合、下
記の問題が生じる可能性がある。

まず、フル書き込みとは、４バイトからなる１ワードの
完全なデータの書き込みを意味する。

方、非フル書き込みとは，有効データが４バイトより少
ないデータの書き込みを意味する。この非フル書き込み
に際して，１ワードのうち各バイトが有効か無効かは、
プロセッサからのバイトコントロール信号のレベルがＩ
Ｉ　１　１８かＩＩ　Ｏ　Ｉ＋かにより指示される。従
って、プロセッサからの４ビットのバイトコントロール
信号かオールＩＩ　Ｉ　Ｉ＋である場合は、フル書き込
みが要求されていることとなる。

すなわち，プロセッサから非フル書き込みの要求に応答
して、キュッシュがライト・スルー法による書き込み（
すなわち、ライト・ヒット時のキャッシュと主記憶との
書き込み）を実行することを想定する。この際、データ
のエラー修正が主記憶にて一般に行われるが、このため
にはライト・スルー法の書き込み前の主記憶のデータと
該データに対応するエラー修正情報とを適切な格納手段
に退避する。その後、バイトコントロール信号によって
指定された非フル書き込みの有効データと該バイトコン
トロール信号による指定外の格納手段中の有効データと
を連結し、この連結データとこれに対応するエラー修正
情報とを主記憶に書き戻す必要がある。このように、デ
ータが主記憶と格納手段との間を往復しなければならず
，書き込み処理に必要な時間が増大すると言う欠点を生
じる。

この欠点を回避するため，本実施例ではバイトコントロ
ール信号の制御によってプロセッサからキャッシュへ非
フル書き込みをキャッシュに実行した後，該キャッシュ
に書き込まれた４バイトからなる完全な１ワードのデー
タを該キャッシュから主記憶に転送する。この処理は、
後述する処理６１７乃至６２２で実行され，非フル書き
込みデータのフル書き込み化処理と呼ぶ。

まず，処理６１６でプロセッサからのライト・アクセス
がキャッシュのアドレスアレス１０１にヒットするか否
かが判定される。すなわち、ストアバッファ１０４のア
ドレスを用いて、アドレスアレイ１０１を検索する。ラ
イト・スルー法のライト・アクセス時のミスにおいては
，書き込みデータを主記憶にのみ書き込めばよいので、
処理６２３へ動作が移る。ヒットすれば書き込みデータ
をキャッシュと主記憶とに書き込む必要があるので，処
理６１７へ動作が移る。

処理６１７：この処理６１７は、非フル書き込みデータ
のフル書き込み化処理が要求されているモードか否かを
判定するものである。

従って、キャッシュ制御回路１０５中のレジスタ１０９
によってフル書き込みモードが指定されていなければ、
通常のライト・スルー法の書き込み（プロセッサからキ
ャッシュおよび主記憶へデータを実質的に同時に転送す
ること）を実行する処理６１８へ動作が移る。

処理６１８：ストアバッファ１０４のデータを通常のラ
イトスルー法によりデータアレイ１０２および主記憶に
書き込むと言う動作を実行する．尚、主記憶への書き込
みに際しては、キャッシュはバス使用権を当然取得して
いるものである。書き込み実効後、ストアバッファ１０
４のポインタをｌつ進め、処理を終了する。

一方、レジスタ１０９によってフル書き込みモードが指
定されていれば、バス使用権の取得の処理６１９および
アドレス検索の処理６２０へ動作が移る。

この処理６１９および処理６２０への動作の移行の必要
性は、下記の通りである。

今、第一と第二のプロセッサからのライト・アクセスが
それぞれのキャッシュヘヒットするとともに，そのアク
セスが互いに異なった有効バイトに関して非フル書き込
みを要求することを想定する。さらに、第二のプロセッ
サの第二のキャッシュへの非フル書き込みのアクセスが
第一のプロセッサの第一のキャッシュへの非フル書き込
みのアクセスから若干遅れて発行され，かつ両プロセッ
サから非フル書き込みデータのフル書き込み化処理が要
求されている場合を想定する。

この場合、第一のプロセッサからのバイトコントロール
信号によって指定された第一の部分に関して第一のキャ
ッシュへのデータが部分的に書き込まれ、この第一の部
分の部分書き込み後の４バイトからなる完全な１ワード
のデータが第一のキャッシュから主記憶に転送される。

一方、第一のキャッシュから主記憶へのこのデータ転送
時のアドレスによって第二のキャッシュの該当データが
無効化されるため、第二のプロセッサから第二のキャッ
シュへのライト・アクセスはそのアクセスの初期では当
然ヒットしていたものが上記無効化によってミスとなる
。従って、この無効化された第二のキャッシュのデータ
中に第二のプロセッサからのバイトコントロール信号に
よって指定された第二の部分に関して第二のキャッシュ
へのデータが部分的に書き込まれる。その後、この第二
の部分の部分書き込み後の４バイトからなる１ワードの
データが第二のキャッシュから主記憶に転送される。し
かし、この時の第二のキャッシュから主記憶へ転送され
るデータにおいては、第二のプロセッサからのバイトコ
ントロール信号によって指定された第二の部分のデータ
以外のデータは第二のプロセッサから第二のキャッシュ
へのライト・アクセス以前の古い無効なデータである。

従って、この古い無効なデータも第二のキャッシュから
主記憶へ転送されるので、以前に第一のキャッシュから
主記憶に転送された第一のプロセッサから指定された第
一の部分の有効なデータが古い無効なデータによって主
記憶上で置換されてしまうと言う問題が生じてしまう。

本実施例による処理６１９および処理６２０は、下記に
詳細に説明する理由によってこの問題の発生を解消する
。

すなわち、第一のプロセッサの第一のキャッシュへの非
フル書き込みのアクセスによるバス使用権の取得と第二
のプロセッサの第二のキャッシュへの非フル書き込みの
アクセスとによるバス使用権の取得とのタイミングによ
って処理が異なる。

この処理６１９および処理６２０の内容は、下記の通り
である。

処理６工９：キャッシュはバス調停機構（バス・アビタ
ー）によって主記憶のバス使用権を取得した後、処理６
２０へ動作が移る。

処理６２０：再びアドレスアレイ１０１を検索する。ヒ
ットすれば処理６２王へ動作が移り、一方ミスすれば処
理６２３へ動作が移る。

例えば、第一のプロセッサの第一のキャッシュへの非フ
ル書き込みのアクセスによるバス使用権の取得が第二の
プロセッサの第二のキャッシュへの非フル書き込みのア
クセスとによるバス使用権の取得より早ければ第一と第
二のキャッシュの動作は下記の通りとなる。

すなわち、早い方の第一のキャッシュのバス使用権取得
時点では第一のキャッシュは主記憶バスを介しての第二
のキャッシュのライト・アクセスのアドレスによって未
だに無効化されていないので，第一のプロセッサからの
ライト・アクセスのアドレスは第一のキャッシュにヒッ
トする。従って、第一のキャッシュの動作は処理６２０
から処理６２１及び処理６２２のフル書き込み化処理に
移る。

この第一のキャッシュの処理６２１及び処理６２２のフ
ル書き込み化処理は，下記の通りとなる。

処理６２１：第一のキャッシュでは、第一のプロセッサ
からのバイトコントロール信号によって指定された第一
の部分に関するストアバッフ７１０４のデータが、デー
タアレイ１０２に部分的に書き込まれた後、処理６２２
へ動作が移る。

処理６２２二この第一の部分の部分書き込み後の４バイ
トからなる１ワードのデータが，第一のキャッシュから
主記憶に転送される。すなわち，第一のキャッシュのデ
ータアレイ１０２の１回のバスアクセス幅のデータを主
記憶に書き込む。その後、ストアバッファ１０４のポイ
ンタを１つ進めて、処理を終了する。

一方、遅い方の第二のキャッシュのバス使用権取得時点
では第二のキャッシュは主記憶バスを介しての第一のキ
ャッシュのライト・アクセスのアドレスによってすでに
無効化されているので、第二のプロセッサからのライト
・アクセスのアドレスは第二のキャッシュにミスとなる
。従って、第二のキャッシュの動作は処理６２０から処
理６２３の主記憶への非フル書き込みに動作が移る。

この第二のキャッシュの処理６２３の主記憶への非フル
書き込みは、下記の通りとなる。

処理６２３：第二のプロセッサからのバイトコントロー
ル信号によって指定された第二の部分に関して、第二の
キャッシュのストアバッファ１０５のデータを主記憶に
書き込む。その後ストアバッファ１０４のポインタを↓
つ進めて、処理を終了する。

従って、これらの処理６２１，６２２，６２３の後の主
記憶においては、第一のプロセノサから指定された第一
の部分に関して第一のプロセッサからの有効データが部
分的に書き込まれ，第二のプロセッサから指定された第
二の部分に関して第二のプロセッサからの有効データが
部分的に書き込まれるので、上述した問題の発生が解消
されることができる。

第７図は、第４図のリード・ミス時のブロック置換のた
めの主記憶からプロックバツファ１０３へのブロック転
送の処理４０８もしくは第６図のライト・ミス時のブロ
ック置換のための主記憶からプロックバッファ１０３へ
のブロック転送の処理６１３のメモリアクセスと並行し
て行われることのできるキャッシュの処理（プロセッサ
からストアバッファ１０４へ別のリード要求が有った場
合の限定リード処理）の処理フローを示すものである。

スタート：リード要求によって処理がスタートして、処
理７０１へ動作が移る。

処理７０１：ストアバッファ１０４中のアドレスとリー
ド要求アドレスを比較し、一致すれば（ヒットすれば）
、処理７０２へ動作が移る。そうでなければ，処理７０
４へ動作が移る。

処理７０２：ストアバッファ１０４の一致した部分のバ
イトコントロールとリード要求のバイトコントロールを
比較し，後者が前者に含まれていれば処理７０３へ動作
が移る．そうでむければデータをストアバッファ１０４
からプロセッサに供給できないので、ストアバッファ１
０４からのアドレスおよびデータの吐き出しの終了後に
、処理７０４のアドレスアレイ１０１の検索に動作が移
る。

処理７０３：ストアバソファ１０４から、プロセッサに
データを供給して処理を終了する．処理７０４：アドレ
スアレイ１０１を検索する．ヒットすれば処理７０５へ
。そうでなければ（ミスすれば），主記憶バスを使用す
る必要があるとともにデータアレイ１０２からプロセッ
サにデータを供給できないので、主記憶からプロックバ
ッファ１０３ヘブロック転送の終了後に動作は第４図の
スタートに移る。

処理７０５：アドレスアレイ１０１の検索結果のＢＴビ
ットが１１　０　＋ｔならば（ブロック置換のための主
記憶からプロックバッファ１０３へのブロック転送中の
ブロックと異なるブロックがリード要求を受けているな
らば），処理７０６へ動作が移る。

上記ＢＴビットが“Ｉ　Ｉ＋ならば（ブロック置換のた
めの主記憶からプロックバッファ１０３へのブロック転
送中のブロックと同じブロックがリード要求を受けてい
るならば）、処理７０７へ動作が移る。

処理７０６：データアレイ１０２からプロセッサにデー
タを転送して，処理を終了する。

処理７０７：リードの要求データがプロックバッファ１
０３の中にすでに転送されていれば，処理７０８へ動作
が移る。そうでなければ、１サイクル待った後、処理７
０７へ動作が移る。

処理７０８：プロックバッファ１０３からプロセッサに
データを転送して、処理を終了する。

第８図は、第４図のリード・ミス時のブロック置換のた
めの主記憶からプロックバッファ１０３へのブロック転
送の処理４０８時の主記憶アクセスと並列して行われる
ことができるところのプロセッサからのライト・アクセ
スに伴ったストアバッファ１０４からのアドレスおよび
データ吐き出し処理（限定ストアバッファ吐き出し処理
）の処理フローを示している。

スタート：ストアバツファ１０４の一番先頭のレベルの
アドレスとデータを読み出して、処理８０１へ動作が移
る。

処理８０１：アドレスを判定し、コピーパック適用領域
内ならば処理８０２へ動作が移る．そうでなければ（ラ
イトスルー適用領域内ならば）、主記憶バスを使用する
必要が有るので，取敢えず動作を終了した後、第６図の
スタートに動作が移る。

処理８０２：ストアバッファ１０４のアドレスを用いて
アドレスを用いてアドレスアレイ１０１を検索する．ヒ
ットすれば処理８０３へ動作が移る。ミスすれば、主記
憶バスを使用する必要が有るので、取敢えず動作を終了
した後、第６図のスタートに動作が移る。

処理８０３：アドレスアレイ１０１の検索結果ＢＴビッ
トがｉｔ　Ｏ　ｔ＋ならば（ブロック置換のための主記
憶からプロックバッファ１０３へのブロック転送中のブ
ロックと異なるブロックがライト要求を受けているなら
ば）、処理８０４へ動作が移る。一方、上記ＢＴビット
がｕ　１″′ならば（ブロック置換のための主記憶から
プロックバッファ１０３へのブロック転送中のブロック
と同じブロックがライト要求を受けているならば）、取
敢えず動作を終了した後、第６図のスタートに動作が移
る． 処理８０４：キャッシュ制御回路１５０の状態処理部↓
５１は、ヒットしたブロックの状態を判定する。ヒット
したブロックは無効の第１の状態とはなりえない。もし
、ヒットしたブロックが有効・更新済みの第３の状態（
信号線Ｌ４７＝”１”Ｖ＝Ｕ＝”１”）なら処理８ｏ５
へ動作が移る。

一方、ヒットしたブロックが有効・未更新の第２の状態
（信号線１４６＝　”１”　，Ｖ＝　”１”　，Ｕ＝“
Ｏ”）ならば、ライト・ヒットに際して主記憶バスに無
効化専用バスサイクルを発行する必要が有るので，取敢
えず動作を終了した後，第６図のスタートに動作が移る
。

処理８０５：ヒットしたブロノクが有効・更新済みの第
３の状態にあるので、無効化専用パスサイクルを発行す
る必要はない。従って、この時のキャッシュのライト動
作としては、ストアバッファ１０４のデータをデータア
レイ１０２に書き込むだけで十分である。その後、スト
アバッファ１０４のポインタを１つ進め，処理を終了す
る。

キャッシュの主記憶バスの監視処理の動作フローを、第
９図に示す。

スタート：主記憶上でバスサイクルが行われると、キャ
ッシュの動作がスタートして、処理９０１へ動作が移る
。

処理９０１：主記憶上のＲ／Ｗ信号１３５がリードを示
す時には、処理９０２へ動作が移る。Ｒ／Ｗ信号１３５
がライトを示す時には、処理９０５へ動作が移る。

処理９０２：主記憶上のＰＵＲＧＥ信号１３１がＩｔ　
Ｏ　Ｉ１の時には、処理９０３へ動作が移る。

ＰＵＲＧＥ信号↓３↓がＩＩ　Ｉ　Ｉ１の時には、処理
９０５へ動作が移る。

処理９０３：主記憶バスのアドレスによってアドレスア
レイ１０１が倹索される。ヒットしたならば処理９０４
へ動作が移る。そうでない時には（ミスの時には）、キ
ャッシュは主記憶上のリードアクセスと無関係であるの
で、処理を終了する．処理９０４：ヒットしたならば，
キャノシュは主記憶上のリードアクセスと関係する可能
性があるので、キャッシュ制御回路１５０の状態処理部
１５１はヒットしたブロックの状態を判定する。

ヒットしたブロックは無効の第１の状態とはなりえない
。もしヒットしたブロックが有効・更新済みの第３の状
態（信号線１５０＝　”１”　，Ｖ＝Ｕ＝　ｔｌ　Ｉ　
Ｉ＋　）なら処理９０８へ動作が移る。ヒットしたブロ
ックが有効・未更新の第２の状態（信号線１４９＝　”
１”　，Ｖ＝　”１”　，Ｕ＝　”Ｏ”　）ならば、主
記憶バス上のリード要求にキャッシュが応答する必要が
無いので，処理を終了する。

処理９０５：主記憶バス上でライトアクセスが存在する
かもしくはリードアクセスと無効化信号とが存在する場
合は、主記憶バスのアドレスでアドレスアレイ１０１を
検索する。ヒットしたならば処理９０６へ動作が移る。

そうでない時は、処理を終了する。

処理９０６：状態処理部１５１はヒットしたブロックの
状態を判定する。ヒットしたブロックは無効の第上の状
態とはなりえない。もし，ヒットしたブロックが有効・
更新済の第３の状態（信号線１５０＝“１”，Ｖ＝Ｕ＝
“１′”）なら処理９０７へ動作が移り、有効・未更新
の第２の状態（信号線１　４　９＝　”１”　，Ｖ＝　
”１”　，Ｕ＝　”０”　）ならば、無効化のための処
理９１４へ動作が直接移る。

この処理９０６から処理９１４への直接遷移は、主記憶
のライトもしくはリード兼無効化の要求のアドレスにヒ
ットしたキャッシュの有効・未更新の第２のデータを無
効の第１の状態とする熊効化動作を示している。

処理９０７：主記憶バス上のリード・ライト信号１３５
（Ｒ／Ｗ信号）＝ライトであり、かつそのライ１・・ア
クセスを要求したバスマスタが■ブロック（４ワード）
のブロック転送を要求したことを示すＢＬＯＣＫ信号１
３３が“１″ならば、無効化のための処理９１４八動作
が移る。

一方、それ以外の条件ならば、処理９０８へ動作が移る
。

処理９０７を介しての処理９０６から処理９１４への間
接遷移は，他のバスマスタ（例えば、入出力装置）が完
全な４ワードの１ブロックのデータを主記憶に書き込む
際にヒットしたキャッシュの有効・更新済みの第３のデ
ータを該キャッシュから主記憶に転送しないで（主記憶
バスの監視動作における有効・更新済みの第３のデータ
のキャッシュから主記憶へのブロック転送の省略）、該
有効・更新済みの第３のデータをキャッシュにおいて無
効化することに対応している。

一方，バスマスタは先に説明したブロック読み出し兼無
効化専用バスサイクルを発行することがある。この動作
に際して、バスマスタは、ＰＵＲＧＥ信号１３１とＢＬ
ＯＣＫ信号１３３とＲ／Ｗ信号＝リードとを主記憶バス
に出力する．このブロック・リード兼ライトの動作のア
ドレスにキャッシュの有効・更新済みの第３のデータが
ヒットする場合、該第３のデータをキャッシュから主記
憶に書き戻す必要があるので，処理９０１，９０２，９
０５，９０６，９０７を経由して処理９０８へ動作を移
す． また、バスマスタによる主記憶へのリード・アクセス要
求のアドレスにキャッシュの有効・更新済みの第３のデ
ータがヒットする場合、該第３のデータをキャッシュか
ら主記憶に書き戻す必要があるので、処理９０１，９０
２，９０３，９０４を経由して処理９０８へ動作を移す
。

処理９０８：キャッシュの有効・更新済みの第３のデー
タを主記憶に書き戻すために、他のキャッシュによる主
記憶へのアクセスを中断する必要がある。このため、メ
インメモリ・ウェイト信号１　３　２　（ＭＷＡ　Ｉ　
Ｔ−Ｎ信号：電気信号値が低レベルの負論理信号）をア
サートする。一方、後の処理９１２の書き戻しを実行す
るため、主記憶バスのアドレスを主記憶監視用アドレス
レジスタ１０７にセットし、処理９０９へ動作が移る。

処理９０９：第４図の処理４０７（リード・ミス時のキ
ャッシュから主記憶への有効・更新済みの第３の状態の
データのブロック転送）の第１転送未完了の段階ならば
、処理４０７を先に完了する。第６図の処理６１２（ラ
イト・ミス時のキャッシュから主記憶への有効・更新済
みの第３の状態のデータのブロック転送：ＤＡ→Ｍ　Ｍ
　）　（７）　ｍ　１転送未完了の段階ならば、処理６
１２を先に完了する。

または、第６図の処理６１４（ライト・ミス時の主記憶
からキャッシュへのデータ格納処理：ＢＢ→ＤＡ）の実
行途中ならば処理６１４を先に完了する。または、第６
図の処理６ｌ５（ライト・ミス時のプロセッサからキャ
ッシュへのデータ格納処理：ＳＢ−＋ＤＡ）の実行途中
ならば，処理６１５を先に完了する。その後、処理９１
０へ動作が移る。

処理９１０：アドレスアレイ１０１の検索結果、ブロッ
ク転送ビット（ＢＴビット）の値がＩＩ　Ｏ　Ｉ＋なら
ば（プロセッサからキャッシュへのリード・ミスもしく
はライト・ミスに伴ってキャッシュと主記憶との間で転
送されるブロックと異なるブロックが主記憶バスのバス
マスタにより要求されている場合）、先に説明した手順
１もしくは手順２に関係した中断の処理９１２へ動作が
移る．一方．ＢＴビットの値が“１″ならば（プロセッ
サからキャッシュへのリード・ミスもしくはライト・ミ
スに伴ってキャッシュと主記憶との間で転送されるブロ
ックと同じブロックが主記憶バスのバスマスタにより要
求されている場合），手順ｌもしくは手順２に関係した
非中断の処理９１１へ動作が移る。

処理９１１：処理４０７，処理６１２（ＤＡ→ＭＭ）の
うち第１転送完了済の段階、または処理６１３（ＭＭ→
ＢＢ）の実行途中ならば、処理４０７，処理６１２，処
理６１３の残りの処理を先に完了する．処理９１２へ。

処理９１２：処理４０１−８０５のうち実行中のものが
あれば、すべて中断する。その後，主記憶監視用アドレ
スレジスタ１０７をカウンタ動作させ，ｌブロック分の
データをデータアレイ１０２から主記憶に転送し，記憶
内容の不一致を解消する。該ブロックの更新ビット（Ｕ
ビット）をＩＩ　Ｏ　ｕにし，処理９１３へ動作が移る
。

処理９１３：他のキャッシュによる主記憶へのアクセス
中断を解消するため、ＭＷＡＩＴ−Ｎ信号１３２をネゲ
ート（電気信号値　Ｈ：高）とする。それと同時に処理
４０１−８０５のうち、中断された実行を再開させ、処
理を終了する。

処理９１４：処理９０６もしくは９０７で説明した無効
化を実行するため、キャッシュのアドレスアレイ１０１
のヒットした個所のＶビットをＩＩ　Ｏ　Ｉ１にして、
処理を終了する。

本発明は上記実施例に限定されるものでは無く、その技
術思想の範囲内で種々の変形が可能であることは言うま
でも無い。

例えば、主記憶バスに接続されるプロセッサおよびキャ
ッシュの組が３組以上のマルチプロセノサシステムにも
，本発明が適用されることができる． また、マイクロプロセッサ１００１．１００２内部に命
令キャッシュおよびデータキャッシュを配置すれば、さ
らに命令およびデータのをアクセスを高速化することが
できる。

キャッシュ（１００：＃１、＃２）はマイクロプロセッ
サ１００１、１００２内部のＣＰＵから発生される論理
アドレスによってアクセスされることもできるし、該論
理アドレスをＭＭＵ（Ｍｅｍｏｒｙ　Ｍａｎａｇｅｍｅ
ｎｔ　Ｕｎｉｔ）等のアドレス変換機構（アドレス・ト
ランスレーション・ルソクアサイド・バッファ等）によ
って変換した物理アトレスによってアクセスされること
もできる。

また、記憶装置１００４を複数のマイクロプロセソサ１
００１．１００２によってアクセスされる共有キャノシ
ュとすることも可能である。このような階層キャッシュ
のシステムにおいては、下層の共有キャッシュ１００４
のさらに下層に主記憶が接続される。

〔発明の効果〕

本発明によれば、複数のキュッシュ間で同じコピーのデ
ータが格納されていること示す特殊なビソト情報を各キ
ャッシュ内に含ませることが不必要となる。

本発明によれば、キャッシュの有効・未更新のブロック
へのライト・ヒット時に、主記憶からこのキャッシュへ
のヒット・ブロックのデータ転送を不必要とすることが
できる。

本発明によれば、ブロックのミスに主記憶が応答すべき
か否かを示す特殊なビット情報を主記憶内に含ませるこ
とが不必要となる。

本発明によれば、キャッシュの状態数をマルチプロセッ
サ中のキャッシュ・コヒーレンスに必要な最小限の値に
留めるとともに、このキャッシュの状態を制御する制御
部のハードウェアの大型化を回避することができる。

本発明によれば、プロセッサおよびキャッシュの数が増
大された場合も、更新（Ｄｉｒｔｙ）の状態のキャッシ
ュが他の複数のキャッシュからのデータ転送の要求に連
続して応答することが無く、当初は更新（Ｄｉｒｔｙ）
の状態であったキャッシュは該当のプロセッサからのア
クセス要求に速やかに応答することができる。

【図面の簡単な説明】

第１図は本発明の一実施例によるマルチプロセッサシス
テムの全体図を示し、第２図は第１図のマルチプロセッ
サシステムに使用されるキャノシュメモリの内部構成図
を示し、第３図は第２図のキャッシュメモリ中のアドレ
スアレイ１０１の内部構或図を示し，第４図はプロセソ
サからリートアクセスが発生した時の第２図のキャノシ
ュメモリの動作フローを示す図であり、第５図および第
６図はプロセッサからライトアクセスが発生した時の第
２図のキャッシュメモリの動作フローを示す図であり、
第７図は第２図のキャッシュメモリの限定リードの処理
の動作フローを示す図であり，第８図は第２図のキャッ
シュメモリの限定ストアバソファ吐き出しの処理の動作
フローを示す図であり、第９図は第２図のキャッシュメ
モリの主記憶バスの監視処理の動作フローを示す図であ
り、第１０図は従来より公知のマルチプロセッサシステ
ムの構戊図を示す図である。 ６ ！ 纜 葛 ４ 口 ノー　トーメ之２Ｃ 早 ダ 区 ラ４｝スリ１ ７−￥アハ゜７フ７ 第乙 区 ν ρ ７ 潜 ７＆売り−｝失痒 ？■つ 第８名 ７ツｊ乙スト了ハ゜ツファ ロニミはニし冫’＜Ｊコ【 ↓ ぶ：　！２／−９　２クー／へ 第 ヲ 国 Ｃ宜つ

Claims (1)

1. 【特許請求の範囲】 １、マルチプロセッサシステムであって： アドレスを発生する第１のプロセッサと、 上記第１のプロセッサからの上記アドレスに従ってアク
   セスされる第１のキャッシュメモリと、 アドレスを発生する第２のプロセッサと、 上記第２のプロセッサからの上記アドレスに従ってアク
   セスされる第２のキャッシュメモリと、 上記第１のキャッシュメモリを介して伝達される上記第
   １のプロセッサからの上記アドレスおよび上記第２のキ
   ャッシュメモリを介して伝達される上記第２のプロセッ
   サからの上記アドレスが伝達されるアドレスバスと、 上記第１のキャッシュメモリを介して上記第１のプロセ
   ッサに接続され、上記第２のキャッシュメモリを介して
   上記第２のプロセッサに接続されたデータバスと、 上記第１のキャッシュメモリと上記第２のキャッシュメ
   モリとに接続された無効化信号線と、上記アドレスバス
   および上記データバスに接続された記憶手段とを具備し
   、 上記第１のキャッシュメモリおよび上記第２のキャッシ
   ュメモリは少なくともコピー・バック法で動作し、 上記第１のキャッシュメモリのデータの状態は、該キャ
   ッシュメモリ内の該当データが無効であることに対応す
   る第１の状態と、該キャッシュメモリ内の該当データが
   有効でありかつ未更新であることに対応する第２の状態
   と、該キャッシュメモリ内の該当データが有効でありか
   つ更新済みであることに対応する第３の状態とのみから
   本質的になる群から選ばれたひとつの状態に存在し、 上記第２のキャッシュメモリのデータの状態は、上記群
   から選ばれたひとつの状態に存在し、上記第１のプロセ
   ッサからのライト・アクセスが上記第１のキャッシュメ
   モリにヒットした際に、上記第１のキャッシュメモリの
   データの状態は上記の有効・未更新の第２の状態から上
   記の有効・更新済みの第３の状態に遷移する一方、さら
   に上記第１のキャッシュメモリは上記ライト・ヒットの
   アドレスと無効化信号とを上記アドレスバスと上記無効
   化信号線にそれぞれ出力し、 上記第２のプロセッサからのライト・アクセスが上記第
   ２のキャッシュメモリにヒットした際に、上記第２のキ
   ャッシュメモリのデータの状態は上記の有効・未更新の
   第２の状態から上記の有効・更新済みの第３の状態に遷
   移する一方、さらに上記第２のキャッシュメモリは上記
   ライト・ヒットのアドレスと無効化信号とを上記アドレ
   スバスと上記無効化信号線にそれぞれ出力し、 上記第１のプロセッサからのライト・アクセスが上記第
   １のキャッシュメモリにミスした際に、上記第１のキャ
   ッシュメモリは上記ライト・ミスのアドレスを上記アド
   レスバスに出力することによって上記記憶手段から１ブ
   ロックのデータをブロック・リードする一方、無効化信
   号を上記無効化信号線に出力し、その後にこのブロック
   ・リードされた上記１ブロックへの上記ライト・ミスに
   関係したデータの書き込みを上記第１のキャッシュメモ
   リが実行し、 上記第２のプロセッサからのライト・アクセスが上記第
   ２のキャッシュメモリにミスした際に、上記第２のキャ
   ッシュメモリは上記ライト・ミスのアドレスを上記アド
   レスバスに出力することによって上記記憶手段から１ブ
   ロックのデータをブロック・リードする一方、無効化信
   号を上記無効化信号線に出力し、その後にこのブロック
   ・リードされた上記１ブロックへの上記ライト・ミスに
   関係したデータの書き込みを上記第２のキャッシュメモ
   リが実行し、 上記アドレスバスにリードおよびライトのいずれかに関
   係するアクセス要求のアドレスが供給されている際に、
   上記第１のキャッシュメモリおよび上記第２のキャッシ
   ュメモリの一方のキャッシュが該アドレスに関係した有
   効・更新済みの第３の状態のデータを保持している場合
   、該キャッシュは該データを上記記憶手段に書き戻す一
   方、上記アドレスに関係した上記データを上記第３の状
   態から有効・未更新の第２の状態に遷移せしめることを
   特徴とするマルチプロセッサシステム。 ２、上記記憶手段は主記憶であることを特徴とする請求
   項１記載のマルチプロセッサシステム。 ３、上記アドレスバスおよび上記データバスに接続され
   た入出力装置をさらに具備してなり、上記第１のプロセ
   ッサの上記第１のキャッシュへのアクセスのミスに起因
   して上記第１のキャッシュと上記記憶手段との間の複数
   のワードからなる１ブロックが転送され、該転送のワー
   ド・ワード間のバス非使用期間に該１ブロックと異なる
   ブロックに関して上記第２のキャッシュおよび上記入出
   力装置の一方が上記アドレスバスをアクセスした際に、
   該一方が上記アドレスバスおよび上記データバスを介し
   て上記記憶手段をアクセスを実行した後、上記ミスに起
   因した上記転送の残りを完了する如く上記第１のキャッ
   シュが上記一方のアクセスに応答することを特徴とする
   請求項１記載のマルチプロセッサシステム。４、上記ミ
   スに起因した上記転送のワード・ワード間のバス非使用
   期間に該１ブロックと同じブロックに関して上記第２の
   キャッシュおよび上記入出力装置の一方が上記アドレス
   バスをアクセスした際に、上記ミスに起因した上記転送
   の残りを完了した後、該一方が上記アドレスバスおよび
   上記データバスを介して上記記憶手段をアクセスを実行
   する如く上記第１のキャッシュが上記一方のアクセスに
   応答することを特徴とする請求項３記載のマルチプロセ
   ッサシステム。 ５、上記アドレスバスおよび上記データバスに接続され
   た入出力装置をさらに具備し、 上記入出力装置が所定数のワードからなる１ブロックの
   データを上記記憶手段に書き込む際に、該書き込みのア
   ドレスに該当して有効でありかつ更新済みの第３の状態
   のデータを上記第１と第２のキャッシュの一方が保持し
   ている場合、該キャッシュは該第３の状態のデータの上
   記記憶手段への書き込みを省略する如く該キャッシュが
   上記記憶手段への上記書き込みに応答することを特徴と
   する請求項１記載のマルチプロセッサシステム。 ６、上記記憶手段は主記憶であることを特徴とする請求
   項５記載のマルチプロセッサシステム。 ７、上記記憶手段へ上記書き込みに応答して上記キャッ
   シュは上記データの状態を上記第３の状態から無効の第
   １の状態へ遷移せしめることを特徴とする請求項５記載
   のマルチプロセッサシステム。 ８、アドレスを発生する第１のプロセッサと、アドレス
   を発生する第２のプロセッサと、上記第１のプロセッサ
   からの上記アドレスおよび上記第２のプロセッサからの
   上記アドレスが伝達されるアドレスバスと、上記第１の
   プロセッサおよび上記第２のプロセッサとデータを転送
   するためのデータバスと、上記アドレスバスおよび上記
   データバスに接続された記憶手段とを有するマルチプロ
   セッサシステムに使用されるキャッシュメモリは： 上記第１のプロセッサからの上記アドレスに従ってアク
   セスされ、少なくともコピー・バック法で動作する第１
   のキャッシュメモリと、上記第２のプロセッサからの上
   記アドレスに従ってアクセスされ、少なくともコピー・
   バック法で動作する第２のキャッシュメモリとを具備し
   てなり、 上記第１のキャッシュメモリのデータの状態は、該キャ
   ッシュメモリ内の該当データが無効であることに対応す
   る第１の状態と、該キャッシュメモリ内の該当データが
   有効でありかつ未更新であることに対応する第２の状態
   と、該キャッシュメモリ内の該当データが有効でありか
   つ更新済みであることに対応する第３の状態とのみから
   本質的になる群から選ばれたひとつの状態に存在し、 上記第２のキャッシュメモリのデータの状態は、上記群
   から選ばれたひとつの状態に存在し、上記第１のキャッ
   シュメモリと上記第２のキャッシュメモリとは接続され
   た無効化信号線を介して接続され、 上記第１のプロセッサからのライト・アクセスが上記第
   １のキャッシュメモリにヒットした際に、上記第１のキ
   ャッシュメモリのデータの状態は上記の有効・未更新の
   第２の状態から上記の有効・更新済みの第３の状態に遷
   移する一方、さらに上記第１のキャッシュメモリは上記
   ライト・ヒットのアドレスと無効化信号とを上記アドレ
   スバスと上記無効化信号線にそれぞれ出力し、 上記第２のプロセッサからのライト・アクセスが上記第
   ２のキャッシュメモリにヒットした際に、上記第２のキ
   ャッシュメモリのデータの状態は上記の有効・未更新の
   第２の状態から上記の有効・更新済みの第３の状態に遷
   移する一方、さらに上記第２のキャッシュメモリは上記
   ライト・ヒットのアドレスと無効化信号とを上記アドレ
   スバスと上記無効化信号線にそれぞれ出力し、 上記第１のプロセッサからのライト・アクセスが上記第
   １のキャッシュメモリにミスした際に、上記第１のキャ
   ッシュメモリは上記ライト・ミスのアドレスを上記アド
   レスバスに出力することによって上記記憶手段から１ブ
   ロックのデータをブロック・リードする一方、無効化信
   号を上記無効化信号線に出力し、その後にこのブロック
   ・リードされた上記１ブロックへの上記ライト・ミスに
   関係したデータの書き込みを上記第１のキャッシュメモ
   リが実行し、 上記第２のプロセッサからのライト・アクセスが上記第
   ２のキャッシュメモリにミスした際に、上記第２のキャ
   ッシュメモリは上記ライト・ミスのアドレスを上記アド
   レスバスに出力することによって上記記憶手段から１ブ
   ロックのデータをブロック・リードする一方、無効化信
   号を上記無効化信号線に出力し、その後にこのブロック
   ・リードされた上記１ブロックへの上記ライト・ミスに
   関係したデータの書き込みを上記第２のキャッシュメモ
   リが実行し、 上記アドレスバスにリードおよびライトのいずれかに関
   係するアクセス要求のアドレスが供給されている際に、
   上記第１のキャッシュメモリおよび上記第２のキャッシ
   ュメモリの各キャッシュが該アドレスに関係した有効・
   更新済みの第３の状態のデータを保持している場合、該
   キャッシュは該データを上記記憶手段に書き戻す一方、
   上記アドレスに関係した上記データを上記第３の状態か
   ら有効・未更新の第２の状態に遷移せしめることを特徴
   とするキャッシュメモリ。 ９、上記第１と第２のキャッシュは上記マルチプロセッ
   サシステム中の主記憶である上記記憶手段のデータの写
   しを格納することを特徴とする請求項８記載のキャッシ
   ュメモリ。１０、上記マルチプロセッサシステムは上記
   アドレスバスおよび上記データバスに接続された入出力
   装置をさらに具備してなり、 上記第１のプロセッサの上記第１のキャッシュへのアク
   セスのミスに起因して上記第１のキャッシュと上記記憶
   手段との間で複数のワードからなる１ブロックが転送さ
   れ、該転送のワード・ワード間のバス非使用期間に該１
   ブロックと異なるブロックに関して上記第２のキャッシ
   ュおよび上記入出力装置の一方が上記アドレスバスをア
   クセスした際に、該一方が上記アドレスバスを介して上
   記記憶手段をアクセスを完了した後、上記ミスに起因し
   た上記転送の残りを完了する如く上記第１のキャッシュ
   が上記一方のアクセスに応答する請求項８記載のキャッ
   シュメモリ。 １１、上記ミスに起因した上記転送のワード・ワード間
   のバス非使用期間に該１ブロックと同じブロックに関し
   て上記第２のキャッシュおよび上記入出力装置の一方が
   上記アドレスバスをアクセスした際に、上記ミスに起因
   した上記転送の残りを完了した後、該一方が上記アドレ
   スバスおよび上記データバスを介して上記記憶手段をア
   クセスを実行する如く上記第１のキャッシュが上記一方
   のアクセスに応答することを特徴とする請求項１０記載
   のキャッシュメモリ。 １２、上記マルチプロセッサシステムは上記アドレスバ
   スおよび上記データバスに接続された入出力装置をさら
   に具備してなり、 上記入出力装置が所定数のワードからなる１ブロックの
   データを上記記憶手段に書き込む際に、該書き込みのア
   ドレスに該当して有効でありかつ更新済みの第３の状態
   のデータを上記第１と第２のキャッシュの一方が保持し
   ている場合、該キャッシュは該第３の状態のデータの上
   記記憶手段への書き込みを省略する如く該キャッシュが
   上記記憶手段への上記書き込みに応答する請求項８記載
   のキャッシュメモリ。 １３、上記第１と第２のキャッシュは上記マルチプロセ
   ッサシステム中の主記憶である上記記憶手段のデータの
   写しを格納することを特徴とする請求項１２記載のキャ
   ッシュメモリ。 １４、上記記憶手段へ上記書き込みに応答して上記キャ
   ッシュは上記データの状態を上記第３の状態から無効の
   第１の状態へ遷移せしめることを特徴とする請求項１２
   記載のキャッシュメモリ。