FR2430637A1 - Procede et dispositif pour garantir la coherence des informations entre des caches et d'autres memoires d'un systeme de traitement de l'information travaillant en multitraitement - Google Patents
Procede et dispositif pour garantir la coherence des informations entre des caches et d'autres memoires d'un systeme de traitement de l'information travaillant en multitraitementInfo
- Publication number
- FR2430637A1 FR2430637A1 FR7820206A FR7820206A FR2430637A1 FR 2430637 A1 FR2430637 A1 FR 2430637A1 FR 7820206 A FR7820206 A FR 7820206A FR 7820206 A FR7820206 A FR 7820206A FR 2430637 A1 FR2430637 A1 FR 2430637A1
- Authority
- FR
- France
- Prior art keywords
- information
- caches
- consistency
- processing system
- memories
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000010365 information processing Effects 0.000 title abstract 3
- 238000000034 method Methods 0.000 title abstract 3
- 238000012545 processing Methods 0.000 title 1
- 230000015654 memory Effects 0.000 abstract 5
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0815—Cache consistency protocols
- G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
- G06F12/0833—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means in combination with broadcast means (e.g. for invalidation or updating)
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Multi Processors (AREA)
- Memory System (AREA)
Abstract
L'invention concerne un procédé et un dispositif pour garantir la cohérence des informations entre des caches et d'autres mémoires d'un système de traitement de l'information travaillant en multitraitement. Soit un système de traitement de l'information comprenant une mémoire centrale MC, plusieurs caches C1 -Cn associés respectivement à plusieurs processeurs CPU1 ...CPUn . Pour assurer la cohérence des informations enregistrées dans l'ensemble mémoire du système, le procédé consiste, lorsqu'un des processeurs met à jour ou modifie une information, à stocker cette information mise à jour en un seul emplacement de l'ensemble mémoire, à invalider l'information initiale non mise à jour dans les caches où cette information peut être également présente, et à maintenir unique toute information mise à jour dans l'ensemble mémoire du système. L'invention s'applique notamment aux systèmes multiprocesseurs.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR7820206A FR2430637A1 (fr) | 1978-07-06 | 1978-07-06 | Procede et dispositif pour garantir la coherence des informations entre des caches et d'autres memoires d'un systeme de traitement de l'information travaillant en multitraitement |
GB7902485A GB2027237A (en) | 1978-07-06 | 1979-06-20 | Method and arrangement for guaranteeing the coherence of data between masks and other memories on a data-processing system which operates by multiprocessing |
DE19792927451 DE2927451A1 (de) | 1978-07-06 | 1979-07-06 | Verfahren und vorrichtung zur gewaehrleistung der informationskohaerenz zwischen den vorspeichern und weiteren speichern eines informationsverarbeitungssystems mit mehrfachverarbeitung |
JP8510979A JPS5510700A (en) | 1978-07-06 | 1979-07-06 | Method of guaranteeing data or information consistancy in data processor and automatic data processor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR7820206A FR2430637A1 (fr) | 1978-07-06 | 1978-07-06 | Procede et dispositif pour garantir la coherence des informations entre des caches et d'autres memoires d'un systeme de traitement de l'information travaillant en multitraitement |
Publications (2)
Publication Number | Publication Date |
---|---|
FR2430637A1 true FR2430637A1 (fr) | 1980-02-01 |
FR2430637B1 FR2430637B1 (fr) | 1980-12-26 |
Family
ID=9210417
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
FR7820206A Granted FR2430637A1 (fr) | 1978-07-06 | 1978-07-06 | Procede et dispositif pour garantir la coherence des informations entre des caches et d'autres memoires d'un systeme de traitement de l'information travaillant en multitraitement |
Country Status (4)
Country | Link |
---|---|
JP (1) | JPS5510700A (fr) |
DE (1) | DE2927451A1 (fr) |
FR (1) | FR2430637A1 (fr) |
GB (1) | GB2027237A (fr) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0412353A2 (fr) * | 1989-08-11 | 1991-02-13 | Hitachi, Ltd. | Système de multiprocesseur à antémémoire ayant trois états pour générer des signaux d'invalidation lors d'accès d'écriture |
US5283886A (en) * | 1989-08-11 | 1994-02-01 | Hitachi, Ltd. | Multiprocessor cache system having three states for generating invalidating signals upon write accesses |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5067071A (en) * | 1985-02-27 | 1991-11-19 | Encore Computer Corporation | Multiprocessor computer system employing a plurality of tightly coupled processors with interrupt vector bus |
JP2523499B2 (ja) * | 1986-05-28 | 1996-08-07 | 株式会社日立製作所 | アクセス制御方法 |
US4825360A (en) * | 1986-07-30 | 1989-04-25 | Symbolics, Inc. | System and method for parallel processing with mostly functional languages |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3618040A (en) * | 1968-09-18 | 1971-11-02 | Hitachi Ltd | Memory control apparatus in multiprocessor system |
US3735360A (en) * | 1971-08-25 | 1973-05-22 | Ibm | High speed buffer operation in a multi-processing system |
US3771137A (en) * | 1971-09-10 | 1973-11-06 | Ibm | Memory control in a multipurpose system utilizing a broadcast |
US4056844A (en) * | 1974-02-26 | 1977-11-01 | Hitachi, Ltd. | Memory control system using plural buffer address arrays |
-
1978
- 1978-07-06 FR FR7820206A patent/FR2430637A1/fr active Granted
-
1979
- 1979-06-20 GB GB7902485A patent/GB2027237A/en not_active Withdrawn
- 1979-07-06 DE DE19792927451 patent/DE2927451A1/de not_active Ceased
- 1979-07-06 JP JP8510979A patent/JPS5510700A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3618040A (en) * | 1968-09-18 | 1971-11-02 | Hitachi Ltd | Memory control apparatus in multiprocessor system |
US3735360A (en) * | 1971-08-25 | 1973-05-22 | Ibm | High speed buffer operation in a multi-processing system |
US3771137A (en) * | 1971-09-10 | 1973-11-06 | Ibm | Memory control in a multipurpose system utilizing a broadcast |
US4056844A (en) * | 1974-02-26 | 1977-11-01 | Hitachi, Ltd. | Memory control system using plural buffer address arrays |
Non-Patent Citations (1)
Title |
---|
NV700/73 * |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0412353A2 (fr) * | 1989-08-11 | 1991-02-13 | Hitachi, Ltd. | Système de multiprocesseur à antémémoire ayant trois états pour générer des signaux d'invalidation lors d'accès d'écriture |
EP0412353A3 (en) * | 1989-08-11 | 1992-05-27 | Hitachi, Ltd. | Multiprocessor cache system having three states for generating invalidating signals upon write accesses |
US5283886A (en) * | 1989-08-11 | 1994-02-01 | Hitachi, Ltd. | Multiprocessor cache system having three states for generating invalidating signals upon write accesses |
Also Published As
Publication number | Publication date |
---|---|
DE2927451A1 (de) | 1980-01-17 |
FR2430637B1 (fr) | 1980-12-26 |
JPS5510700A (en) | 1980-01-25 |
GB2027237A (en) | 1980-02-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
Archibald | A cache coherence approach for large multiprocessor systems | |
EP0358863A3 (fr) | Chargement/stockage avec intention d'écriture pour antémémoire à postmémorisation | |
EP0111840A3 (fr) | Méthode de commande d'accès pour systèmes multiprocesseurs | |
FR2474201B1 (fr) | Procede et dispositif pour gerer les conflits poses par des acces multiples a un meme cache d'un systeme de traitement numerique de l'information comprenant au moins deux processus possedant chacun un cache | |
TW343303B (en) | Cache flushing device and computer system applied with the same | |
FR2412888A1 (fr) | Interface privee antememoire-processeur central dans un ordinateur a bus | |
BE905688A (fr) | Systeme d'essai de diagnostic en ligne d'un processeur de secours hors ligne dans une configuration de processeur double. | |
ATE206219T1 (de) | Verteilte verriegelungsoperation zum exklusiven speicherzugang während nicht elementaren operationen | |
IT1227360B (it) | Sistema multiprocessore di elaborazione dati con replicazione di dati globali. | |
KR850002618A (ko) | 디지탈 컴퓨터 시스템의 다중 프로세서 시스템용 캐쉬 무효 장치 | |
HUP9802092A2 (hu) | Időbeli összetartozáson alapuló gyorsítótár-rendszer | |
FR2366626A1 (fr) | Appareil pour la detection multiple d'interference | |
GB1343375A (en) | Data processing systems | |
FR2471631B1 (fr) | Dispositif de synchronisation et d'affectation de processus entre plusieurs processeurs dans un systeme de traitement de l'information | |
IT8722666A0 (it) | Sistema multiprocessore di elaborazione con multiplazione di dati globali. | |
WO1995024678A3 (fr) | Architecture de bus a traitement pipeline plus efficace | |
FR2714747B1 (fr) | Dispositif de commande de l'accès partagé à une mémoire de données dans un système multiprocesseur. | |
FR2384302A1 (fr) | Dispositif de commande de memoire a priorite flottante dans un systeme de traitement de donnees a plusieurs processeurs | |
DE3854369D1 (de) | Zentralprozessoreinheit für digitale datenverarbeitungsanordnung mit cache-speicherverwaltungsvorrichtung. | |
FR2413718B1 (fr) | Procede de realisation de la coincidence de memoires tampon dans un systeme informatique multiprocesseur | |
FR2502361B1 (fr) | Processeur de traitement de donnees destine a etre utilise notamment dans des automobiles | |
FR2430637A1 (fr) | Procede et dispositif pour garantir la coherence des informations entre des caches et d'autres memoires d'un systeme de traitement de l'information travaillant en multitraitement | |
EP0385487A3 (fr) | Contrôleur d'interruptions pour système multiprocesseur | |
JPS6428756A (en) | Buffer control system | |
EP0388032A3 (fr) | Commande de mémoire dans des systèmes multiprocesseurs à antémémoires |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
ST | Notification of lapse |