KR910005160A - 라이트액세스시에 무효화신호를 발생하여 3가지 상태를 갖는 멀티프로세서 캐시시스템 - Google Patents
라이트액세스시에 무효화신호를 발생하여 3가지 상태를 갖는 멀티프로세서 캐시시스템 Download PDFInfo
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예에 의한 멀티프로세서시스템의 전체도.
제2도는 제1도의 멀티프로세서 시스템에 사용되는 캐시메모리의 내부구성도.
제3도는 제2도의 캐시메모리중의 어드레스어레이(101)의 내부구성도.
Claims (14)
- 어드레스를 발생하는 제1의 프로세서(1001), 상기 제1의 프로세서에서의 상기 어드레스에 따라서 액세스되는 제1의 캐시메모리(100:#1), 어드레스를 발생하는 제2의 프로세서(1002), 상기 제2의 프로세서에서의 상기 어드레스에 따라서 액세스되는 제2의 캐시메모리(100:#2), 상기 제1의 캐시메모리를 거쳐서 전달되는 상기 제1의 프로세서에서의 상기 어드레스 및 상기 제2의 캐시메모리를 거쳐서 전달되는 상기 제2의 프로세서에서의 상기 어드레스가 전달되는 어드레스버스(123), 상기 제1의 캐시모메모리를 거쳐서 상기 제1의 프로세서에 접속되고, 상기 제2의 캐시메모리를 거쳐서 상기 제2의 프로세서에 접속된 데이타버스(126), 상기 제1의 캐시메모리와 상기 제2의 캐시메모리에 접속된 무효화신호선(131) 및 상기 어드레스버스와 상기 데이타버스에 접속된 기억수단(1004)를 포함하고, 상기 제1의 캐시메모리와 상기 제2의 캐시메모리는 적어도 카피백법으로 동작하고, 상기 제1의 캐시메모리의 데이타의 상태는 상기 캐시메모리내의 해당 데이타가 무효인 것에 대응하는 제1의 상태와 상기 캐시메모리내의 해당 데이타가 유효이며 또한 미갱신인 것에 대응하는 제2의 상태와 상기 캐시메모리내의 해당데이타가 유효이며 또한 갱신이 끝난 것에 대응하는 제3의 상태만으로 본질적으로 되는 군에서 선택된 하나의 상태도 존재하며, 상기 제2의 캐시메모리의 데이타의 상태는 상기 군에서 선택된 하나의 상태로 존재하고, 상기 제1의 프로세서에서의 라이트액세스가 상기 제1의 캐시메모리에 히트했을 때 상기 제1의 캐시메모리의 데이타의 상태는 상기한 유효, 미갱신의 제2의 상태에서 상기한 유효, 갱신이 끝난 제3의 상태로 천이하는 한편, 또 상기 제1의 캐시메모리는 상기 라이트히트의 어드레스와 무효화신호를 상기 어드레스버스와 상기 무효화신호선에 각각 출력하며, 상기 제2의 프로세서에서의 라이트액세스가 상기 제2의 캐시메모리에 히트했을 때 상기 제2의 캐시메모리의 데이타의 상태는 상기한 유효, 미갱신의 제2의 상태에서 상기한 유효, 갱신이 끝난 제3의 상태로 천이하는 한편, 또 상기 제2의 캐시메모리는 상기 라이트 히트의 어드레스와 무효화신호를 상기 어드레스버스와 상기 무효화신호선에 각각 출력하고, 상기 제1의 프로세서에서의 라이트액세스가 상기 제1의 캐시메모리에 미스했을 때 상기 제1의 캐시메모리는 상기 라이트미스의 어드레스를 상기 어드레스버스에 출력하는 것에 의해 상기 기억수단에서 1블럭의 데이타를 블럭리드하는 한편, 무효화신호를 상기 무효화신호선에 출력하고, 그 후에 상기 블럭리드된 1블럭으로의 상기 라이트미스에 관계된 데이타의 라이트를 상기 제1의 캐시메모리가 실행하며, 상기 제2의 프로세서에서의 라이트액세스가 상기 제2의 캐시메모리에 미스했을 때 상기 제2의 캐시메모리는 상기 라이트미스의 어드레스를 상기 어드레스버스에 출력하는 것에 의해 상기 기억수단에서 1블럭의 데이타를 블럭 리드하는 한편, 무효화신호를 상기 무효화신호선에 출력하고, 그후에 상기 블럭리드된 1블럭으로의 상기 라이트 미스에 관계된 데이타의 라이트를 상기 제2의 캐시메모리가 실행하고, 상기 어드레스버스에 리드 및 라이트중 어느 하나에 관계되는 액세스 요구의 어드레스가 공급되어 있을 때 상기 제1의 캐시메모리 및 상기 제2의 캐시메모리중 한쪽의 캐시가 상기 어드레스에 관계된 유효, 갱신이 끝난 제3의 상태의 데이타를 유지하고 있는 경우 상기 캐시는 상기 데이타를 상기 기억수단에 리라이트하는 한편, 상기 어드레스에 관계된 상기 데이타를 상기 제3의 상태에서 유효, 미갱신의 제2의 상태로 천이시키는 멀티프로세서 시스템.
- 특허청구의 범위 제1항에 있어서, 상기 기억수단은 주기억인 멀티프로세서 시스템.
- 특허청구의 범위 제1항에 있어서, 또 상기 어드레스버스 및 상기 데이타버스에 접속된 입출력 장치(1003)을 포함하고, 상기 제1의 프로세서의 상기 제1의 캐시로의 액세스의 미스에 기인해서 상기 제1의 캐시와 상기 기억수단 사이의 여러개의 워드로 되는 1블럭이 전송되고, 상기 전송의 워드와 워드 사이의 버스비사용기간에 상기 1블럭과 다른 블럭에 관해서 상기 제2의 캐시 및 상기 입출력장치중 한쪽이 상기 어드레스버스를 액세스했을 때 상기 한쪽이 상기 어드레스버스 및 상기 데이타버스를 거쳐서 상기 기억수단이 액세스를 실행한 후 상기 미스에 기인한 상기 전송의 나머지를 완료하도록 상기 제1의 캐시가 상기 한쪽의 액세스에 응답하는 멀티프로세서 시스템.
- 특허 청구의 범위 제3항에 있어서, 상기 미스에 기인한 상기 전송의 워드와 워드 사이의 비사용기간에 상기 1블럭과 같은 블럭에 관해서 상기 제2의 캐시 및 상기 입출력장치중 한쪽이 상기 어드레스를 액세스했을 때 상기 미스에 기인한 상기 전송의 나머지를 완료한 후 상기 한쪽이 상기 어드레스버스 및 상기 데이타 버스를 거쳐서 상기 기억수단이 액세스를 실행하도록 상기 제1의 캐시가 상기 한쪽의 액세스에 응답하는 멀티프로세서 시스템.
- 특허 청구의 범위 제1항에 있어서, 또 상기 어드레스버스 및 상기 데이타버스에 접속된 입출력 장치를 포함하고, 상기 입출력장치가 소정수의 위드로 되는 1블럭의 데이타를 상기 기억수단에 라이트할 때 상기 라이트의 어드레스에 해당해서 유효이며 또한 갱신이 끝난 제3의 상태의 데이타를 상기 제1과 제2의 캐시중 한쪽이 유지하고 있는 경우 상기 캐시는 상기 제3의 상태의 데이타의 상기 기억수단으로의 라이트를 생략하도록 상기 캐시가 상기 기억수단으로의 라이트에 응답하는 멀티프로세서 시스템.
- 특허청구의 범위 제5항에 있어서, 상기 기억수단은 주기억인 멀티프로세서 시스템.
- 특허 청구의 범위 제5항에 있어서, 상기 기억수단으로의 상기 라이트에 응답해서 상기 캐시는 상기 데이타의 상태를 상기 제3의 상태에서 무효의 제1의 상태로 천이시키는 멀티프로세서시스템.
- 어드레스를 발생하는 제1의 프로세서, 어드레스를 발생하는 제2의 프로세서, 상기 제1의 프로세서에서의 상기 어드레스와 상기 제2의 프로세서에서의 상기 어드레스가 전달되는 어드레스버스, 상길 제1의 프로세서와 상기 제2의 프로세서의 데이타를 전송하기 위한 데이타버스 및 상기 어드레스버스와 상기 데이타버스에 접속된 기억수단을 갖는 멀티프로세서 시스템에 사용되는 캐시메모리에 있어서, 상기 제1의 프로세서에서의 상기 어드레스에 따라서 액세스되고, 적어도 카피백법으로 동작하는 제1의 캐시 메모리와 상기 제2의 프로세서에서의 상기 어드레스에 따라서 액세스되고, 적어도 카피백법으로 동작하는 제2의 캐시메모리를 포함하고, 상기 제1의 캐시메모리의 데이타의 상태는 상기 캐시 메모리내의 해당 데이타가 무효인 것에 대응하는 제1의 상태와 상기 캐시메모리내의 해당 데이타가 유효이며 또한 미갱신인 것에 대응하는 제2의 상태와 상기 캐시 메모리내의 해당 데이타가 유효이며 또한 갱신이 끝난 것에 대응하는 제3의 상태만으로 본질적으로 되는 군에서 선택된 하나의 상태로 존재하며, 상기 제2의 캐시메모리의 데이타의 상태는 상기 군에서 선택된 하나의 상태로 존재하고, 상기 제1의 캐시메모리와 상기 제2의 캐시메모리는 접속된 무효화 신호선을 거쳐서 접속되고, 상기 제1의 프로세서에서의 라이트액세스가 상기 제1의 캐시메모리에 히트했을 때 상기 제1의 캐시메모리의 데이타의 상태는 상기한 유효, 미갱신의 제2의 상태에서 상기한 유효, 갱신이 끝난 제3의 상태로 천이하는 한편, 또 상기 제1의 캐시메모리는 상기 라이트히트의 어드레스와 무효화신호를 상기 어드레스버스와 상기 무효화신호선에 각각 출력하며, 상기 제2의 프로세서에서의 라이트액세스가 상기 제2의 캐시메모리에 히트했을 때 상기 제2의 캐시메모리의 데이타의 상태는 상기한 유효, 미갱신의 제2의 상태에서 상기한 유효, 갱신이 끝난 제3의 상태로 천이하는 한편, 또 상기 제2의 캐시메모리는 상기 라이트히트의 어드레스와 무효화신호를 상기 어드레스버스와 상기 무효화신호선에 각각 출력하고, 상기 제1의 프로세서에서의 라이트액세스가 상기 제1의 캐시메모리에 미스했을 때 상기 제1의 캐시메모리는 상기라이트미스의 어드레스를 상기 어드레스버스에 출력하는 것에 의해 상기 기억수단에서 1블럭의 데이타를 블럭리드하는 한편, 무효화신호를 상기 무효화신호선에 출력하고, 그후 상기 블럭리드된 1블럭으로의 상기 라이트미스에 관계된 데이타의 라이트를 상기 제1의 캐시메모리가 실행하며, 상기 제2의 프로세서에서의 라이트액세스가 상기 제2의 캐시메모리에 미스했을 때 상기 제2의 캐시메모리는 상기 라이트미스의 어드레스를 상기 어드레스버스에 출력하는 것에 의해 상기 기억수단에서 1블럭으로의 데이타를 블럭리드하는 한편, 무효화신호를 상기 무효화 신호선에 출력하고, 그후에 상기 블럭리드된 1블럭으로의 상기 라이트미스에 관계된 데이타의 라이트를 상기 제2의 캐시메모리가 실행하고, 상기 어드레스버스에 리드 및 라이트중 어느 하나에 관계되는 액세스요구의 어드레스가 공급되어 있을 때 상기 제1의 캐시메모리 및 상기 제2의 캐시메모리의 각 캐시가 상기 어드레스에 관계된 유효, 갱신이 끝난 제3의 상태의 데이타를 유지하고 있는 경우 상기 캐시는 상기 데이타를 상기 기억수단으로 리라이트하는 한편, 상기 어드레스에 관계된 상기 데이타를 상기 제3의 상태에서 유효, 미갱신의 제2의 상태로 천이시키는 캐시메모리.
- 특허 청구의 범위 제 8항에 있어서, 상기 제1과 제2의 캐시는 상기 멀티프로세서 시스템중의 주기억인 상기 기억수단의 데이타의 복사를 저장하는 캐시메모리.
- 특허 청구의 범위 제8항에 있어서, 상기 멀티프로세서 시스템은 상기 어드레스버스와 상기 데이타버스에 접속된 입출력장치를 또 포함하고, 상기 제1의 프로세서의 상기 제1의 캐시로의 액세스의 미스에 기인해서 상기 제1의 캐시와 상기 기억수단 사이에서 여러개의 워드로 되는 1블럭이 전송되고, 상기 전송의 워드와 워드 사이의 버스비사용기간에 상기 1블럭과 다른 블럭에 관해서 상기 제2의 캐시 및 상기 입출력장치중 한쪽이 상기 어드레스버스를 거쳐서 상기 기억수단이 액세스를 완료한후 상기 미스에 기인한 상기 전송의 나머지를 완료하도록 실행하도록 상기 제1의 캐시가 상기 한쪽의 액세스에 응답하는 캐시메모리.
- 특허 청구의 범위 제10항에 있어서, 상기 미스에 기인한 상기 전송의 워드와 워드 사이의 버스비사용기간에 상기 1블럭과 같은 블럭에 관해서 상기 제2의 캐시 및 상기 입출력장치중 한쪽이 상기 어드레스 버스를 액세스했을 때 상기 미스에 기인한 상기 전송의 나머지를 완료한 후 상기 한쪽이 상기 어드레스버스 및 상기 데이타버스를 거쳐서 상기 기억수단이 액세스를 실행하도록 상기 제1의 캐시가 상기 한쪽의 액세스에 응답하는 캐시메모리.
- 특허 청구의 범위 제8항에 있어서, 상기 멀티프로세서 시스템은 상기 어드레스버스 및 상기 데이타버스에 접속된 입출력장치를 또 포함하고, 상기 입출력장치가 소정수의 워드로 되는 1블럭의 데이타를 상기 기억수단에 라이트할 때 상기 라이트의 어드레스에 해당해서 유효이며 또한 갱신이 끝난 제3의 상태의 데이타를 상기 제1과 제2의 캐시중 한쪽이 유지하고 있는 경우 상기 캐시는 상기 제3의 상태의 데이타의 상기 기억수단으로의 라이트를 생략하도록 상기 캐시가 상기 기억수단으로의 상기 라이트에 응답하는 캐시메모리.
- 특허 청구의 범위 제12항에 있어서, 상기 제1과 제2의 캐시는 상기 멀티프로세서 시스템 중의 주기억인 상기 기억수단의 데이타의 복사를 저장하는 캐시메모리.
- 특허 청구의 범위 제12항에 있어서, 상기 기억수단으로의 상기 라이트에 응답해서 상기 캐시는 상기 데이타의 상태를 상기 제3의 상태에서 무효의 제1의 상태로 천이시키는 캐시메모리.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20677389 | 1989-08-11 | ||
| JP1-206773 | 1989-08-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR910005160A true KR910005160A (ko) | 1991-03-30 |
Family
ID=16528851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019900011904A KR910005160A (ko) | 1989-08-11 | 1990-08-03 | 라이트액세스시에 무효화신호를 발생하여 3가지 상태를 갖는 멀티프로세서 캐시시스템 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0412353A3 (ko) |
| JP (1) | JPH03163640A (ko) |
| KR (1) | KR910005160A (ko) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2902976B2 (ja) * | 1995-06-19 | 1999-06-07 | 株式会社東芝 | キャッシュフラッシュ装置 |
| US7283061B1 (en) | 1998-08-28 | 2007-10-16 | Marathon Oil Company | Method and system for performing operations and for improving production in wells |
| US6393529B1 (en) | 1998-12-21 | 2002-05-21 | Advanced Micro Devices, Inc. | Conversation of distributed memory bandwidth in multiprocessor system with cache coherency by transmitting cancel subsequent to victim write |
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| US6490661B1 (en) | 1998-12-21 | 2002-12-03 | Advanced Micro Devices, Inc. | Maintaining cache coherency during a memory read operation in a multiprocessing computer system |
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| JP6367689B2 (ja) * | 2014-11-11 | 2018-08-01 | ファナック株式会社 | プログラマブルコントローラに適したマルチプロセッサシステム |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2430637A1 (fr) * | 1978-07-06 | 1980-02-01 | Cii Honeywell Bull | Procede et dispositif pour garantir la coherence des informations entre des caches et d'autres memoires d'un systeme de traitement de l'information travaillant en multitraitement |
| US4959777A (en) * | 1987-07-27 | 1990-09-25 | Motorola Computer X | Write-shared cache circuit for multiprocessor system |
-
1990
- 1990-07-24 EP EP19900114195 patent/EP0412353A3/en not_active Withdrawn
- 1990-08-03 KR KR1019900011904A patent/KR910005160A/ko not_active Application Discontinuation
- 1990-08-10 JP JP2210343A patent/JPH03163640A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0412353A3 (en) | 1992-05-27 |
| JPH03163640A (ja) | 1991-07-15 |
| EP0412353A2 (en) | 1991-02-13 |
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