JP3302905B2 - バスインタフェースアダプタおよびコンピュータシステム - Google Patents
バスインタフェースアダプタおよびコンピュータシステムInfo
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Description
【０００１】
【発明の属する技術分野】本発明は、バスインタフェー
スアダプタに関し、特に、ＤＭＡ転送時にマルチマイク
ロプロセッサのキャッシュメモリ、システムメインメモ
リとＩＯキャッシュとのデータ一致性を維持する機構に
有用なＩＯキャッシュ用のバスインタフェースアダプタ
およびそのバスインタフェースアダプタを持つコンピュ
ータシステムに関する。
スアダプタに関し、特に、ＤＭＡ転送時にマルチマイク
ロプロセッサのキャッシュメモリ、システムメインメモ
リとＩＯキャッシュとのデータ一致性を維持する機構に
有用なＩＯキャッシュ用のバスインタフェースアダプタ
およびそのバスインタフェースアダプタを持つコンピュ
ータシステムに関する。
【０００２】
【従来の技術】一般的にＤＭＡ転送（リード又はライ
ト）制御付きＩＯ装置は、以下の４つの傾向がある。第
一に、ＤＭＡ転送中は連続したアドレスが多いこと、第
二に、ＤＭＡ転送すべきブロックの最下位バイト又はワ
ードにアクセスした場合（以下ブロックラストアクセス
と称す）は、そのブロックに再度アクセスする率が低い
こと、第三に、ＤＭＡ転送における１回のＤＭＡ転送で
処理できるデータ転送能力がＤＭＡ転送制御可能バス装
置によって違うこと、第四に、ＤＭＡ転送時のデータ種
類として、データタイプとコマンド、またはステータス
タイプ（スクリプト言語、ＤＭＡ終了時の状態ブロック
等）の大きく二分化され、データタイプのＤＭＡ転送
は、ブロックラストアクセス時、そのブロックに再度ア
クセスする率が低く、コマンドまたはステータスタイプ
のＤＭＡ転送は、一度アクセスしたブロックに再度アク
セスする率が高いことが上げられる。
ト）制御付きＩＯ装置は、以下の４つの傾向がある。第
一に、ＤＭＡ転送中は連続したアドレスが多いこと、第
二に、ＤＭＡ転送すべきブロックの最下位バイト又はワ
ードにアクセスした場合（以下ブロックラストアクセス
と称す）は、そのブロックに再度アクセスする率が低い
こと、第三に、ＤＭＡ転送における１回のＤＭＡ転送で
処理できるデータ転送能力がＤＭＡ転送制御可能バス装
置によって違うこと、第四に、ＤＭＡ転送時のデータ種
類として、データタイプとコマンド、またはステータス
タイプ（スクリプト言語、ＤＭＡ終了時の状態ブロック
等）の大きく二分化され、データタイプのＤＭＡ転送
は、ブロックラストアクセス時、そのブロックに再度ア
クセスする率が低く、コマンドまたはステータスタイプ
のＤＭＡ転送は、一度アクセスしたブロックに再度アク
セスする率が高いことが上げられる。
【０００３】従来のデータ一致性を維持する機構を有す
るＩＯキャッシュ用バスインタフェースアダプタとして
は、たとえば、図４に示すようなバスインタフェースア
ダプタがある。図４を参照すると、この従来のバスイン
タフェースアダプタは、ＩＯキャッシュブロックサイズ
毎のＭ個のＩＯキャッシュブロックに対し、ＩＯキャッ
シュタグ部５０２内には、ＩＯキャッシュタグＳ（０）
＋Ａ（０）、Ｓ（１）＋Ａ（１）、・・・、Ｓ（Ｍ−
１）＋Ａ（Ｍ−１）を、ＩＯキャッシュデータバッファ
部５０３には、ＩＯキャッシュデータＤ（０）、Ｄ
（１）、・・・、Ｄ（Ｍ−１）を保持する。
るＩＯキャッシュ用バスインタフェースアダプタとして
は、たとえば、図４に示すようなバスインタフェースア
ダプタがある。図４を参照すると、この従来のバスイン
タフェースアダプタは、ＩＯキャッシュブロックサイズ
毎のＭ個のＩＯキャッシュブロックに対し、ＩＯキャッ
シュタグ部５０２内には、ＩＯキャッシュタグＳ（０）
＋Ａ（０）、Ｓ（１）＋Ａ（１）、・・・、Ｓ（Ｍ−
１）＋Ａ（Ｍ−１）を、ＩＯキャッシュデータバッファ
部５０３には、ＩＯキャッシュデータＤ（０）、Ｄ
（１）、・・・、Ｄ（Ｍ−１）を保持する。
【０００４】ＩＯキャッシュブロックＭ−１に対するＩ
ＯキャッシュステートＳ（０）〜Ｓ（Ｍ−１）は、イン
バリッド（Ｉｎｖａｌｉｄ）、シェアード（Ｓｈａｒｅ
ｄ）、クリーンイクスクルーシブ（ＣｌｅａｎＥｘｃｌ
ｕｓｉｖｅ）、ダーティーイクスクルーシブ（Ｄｉrｔ
ｙＥｘｃｌｕｓｉｖｅ）（以下、それぞれＩＶ、ＳＨ、
ＣＥ、ＤＥと称す）の状態を有し、そのＩＯキャッシュ
ステートによってストアインキャッシュ複数接続可能バ
ス５１０上におけるデータの一致性を保つリード要求に
対してブロックの現在の内容を供給する責任を持つ。各
キャッシュステートについて説明する。 （１）インバリッドとは、キャッシュブロックは有効な
情報を持たないことを示す。 （２）シェアードとは、キャッシュブロックは、有効な
情報を持ち、他のキャッシュにも存在し、また、キャッ
シュブロックの内容はシステムメモリと異なり、プロセ
ッサはオーナーでないことを示す。 （３）クリーンイクスクルーシブとは、キャッシュブロ
ックは、有効な情報を持ち、他のキャッシュには存在
し、また、キャッシュブロックの内容はシステムメモリ
と同一であり、プロセッサはオーナーでないことを示
す。 （４）ダーティーイクスクルーシブとは、キャッシュブ
ロックは、有効な情報を持ち、他のキャッシュには存在
せず、また、キャッシュブロックの内容はシステムメモ
リと同一であり、プロセッサはオーナーであることを示
す。
ＯキャッシュステートＳ（０）〜Ｓ（Ｍ−１）は、イン
バリッド（Ｉｎｖａｌｉｄ）、シェアード（Ｓｈａｒｅ
ｄ）、クリーンイクスクルーシブ（ＣｌｅａｎＥｘｃｌ
ｕｓｉｖｅ）、ダーティーイクスクルーシブ（Ｄｉrｔ
ｙＥｘｃｌｕｓｉｖｅ）（以下、それぞれＩＶ、ＳＨ、
ＣＥ、ＤＥと称す）の状態を有し、そのＩＯキャッシュ
ステートによってストアインキャッシュ複数接続可能バ
ス５１０上におけるデータの一致性を保つリード要求に
対してブロックの現在の内容を供給する責任を持つ。各
キャッシュステートについて説明する。 （１）インバリッドとは、キャッシュブロックは有効な
情報を持たないことを示す。 （２）シェアードとは、キャッシュブロックは、有効な
情報を持ち、他のキャッシュにも存在し、また、キャッ
シュブロックの内容はシステムメモリと異なり、プロセ
ッサはオーナーでないことを示す。 （３）クリーンイクスクルーシブとは、キャッシュブロ
ックは、有効な情報を持ち、他のキャッシュには存在
し、また、キャッシュブロックの内容はシステムメモリ
と同一であり、プロセッサはオーナーでないことを示
す。 （４）ダーティーイクスクルーシブとは、キャッシュブ
ロックは、有効な情報を持ち、他のキャッシュには存在
せず、また、キャッシュブロックの内容はシステムメモ
リと同一であり、プロセッサはオーナーであることを示
す。
【０００５】各キャッシュステートの遷移は、図５に示
す通りである。
す通りである。
【０００６】次に、上述の従来の技術の動作について、
図６を参照して説明する。図６は、図４の従来の技術の
動作を示すフローチャートである。ＩＯキャッシュアド
レスＡ（０）〜Ａ（Ｍ−１）は、ＩＯキャッシュブロッ
クの物理アドレスである。ＤＭＡ転送制御付きＩＯ装置
５０５、５０６がＤＭＡ転送制御付きＩＯ装置接続可能
ＩＯバス５２３上にＤＭＡ転送を行う時、ＤＭＡ転送制
御付きＩＯ装置５０５、５０６が接続されているＩＯバ
スインタフェース制御部５０４を介してＩＯキャッシュ
制御部５０１によってＩＯキャッシュタグ部５０２をチ
ェックする。ＤＭＡリード転送でＩＯキャッシュタグ部
５０２内のＩＯキャッシュタグＳ（Ｌ）＋Ａ（Ｌ）にヒ
ットした場合（図６Ａ１のＹＥＳ）、ヒットしたＩＯキ
ャッシュタグのＩＯキャッシュステートに基づいて、ス
トアインキャッシュ複数接続可能バス５１０に対してデ
ータの一致性を保つための処理を実行する（図６Ａ
２）。ＩＯキャッシュ制御部５０１によってＩＯキャッ
シュデータバッファ部５０３のＩＯキャッシュデータバ
ッファＤ（Ｌ）をＤＭＡリードレスポンスとしてＤＭＡ
転送制御付きＩＯ装置５０５、５０６が接続されている
ＤＭＡ転送制御付きＩＯ装置接続可能ＩＯバス５２３上
のＤＭＡ転送処理によりＤＭＡ転送制御付きＩＯ装置５
０５、５０６にデータを転送する（図６Ａ６）。
図６を参照して説明する。図６は、図４の従来の技術の
動作を示すフローチャートである。ＩＯキャッシュアド
レスＡ（０）〜Ａ（Ｍ−１）は、ＩＯキャッシュブロッ
クの物理アドレスである。ＤＭＡ転送制御付きＩＯ装置
５０５、５０６がＤＭＡ転送制御付きＩＯ装置接続可能
ＩＯバス５２３上にＤＭＡ転送を行う時、ＤＭＡ転送制
御付きＩＯ装置５０５、５０６が接続されているＩＯバ
スインタフェース制御部５０４を介してＩＯキャッシュ
制御部５０１によってＩＯキャッシュタグ部５０２をチ
ェックする。ＤＭＡリード転送でＩＯキャッシュタグ部
５０２内のＩＯキャッシュタグＳ（Ｌ）＋Ａ（Ｌ）にヒ
ットした場合（図６Ａ１のＹＥＳ）、ヒットしたＩＯキ
ャッシュタグのＩＯキャッシュステートに基づいて、ス
トアインキャッシュ複数接続可能バス５１０に対してデ
ータの一致性を保つための処理を実行する（図６Ａ
２）。ＩＯキャッシュ制御部５０１によってＩＯキャッ
シュデータバッファ部５０３のＩＯキャッシュデータバ
ッファＤ（Ｌ）をＤＭＡリードレスポンスとしてＤＭＡ
転送制御付きＩＯ装置５０５、５０６が接続されている
ＤＭＡ転送制御付きＩＯ装置接続可能ＩＯバス５２３上
のＤＭＡ転送処理によりＤＭＡ転送制御付きＩＯ装置５
０５、５０６にデータを転送する（図６Ａ６）。
【０００７】ＤＭＡリード転送でＩＯキャッシュタグ部
５０２内のＩＯキャッシュタグにヒットしない、つまり
ミスヒットした場合（図６Ａ１のＮＯ）、ストアインキ
ャッシュ複数接続可能バスインタフェース制御部５００
を介してストアインキャッシュ複数接続可能バス５１０
に対してデータの一致性を保つリードを発行し（図６Ａ
３）、リフィル（書き込みのことを以降リフィルと記
す）対象ＩＯキャッシュブロックポインタ５０９が示す
ＩＯキャッシュブロックＫに対するＩＯキャッシュデー
タバッファ部５０３内のＩＯキャッシュデータバッファ
Ｄ（Ｋ）のＩＯキャッシュステートＳ（Ｋ）がＤＥの時
は、そのＩＯキャッシュデータバッファＤ（Ｋ）の内容
をシステムメインメモリにライトバックした後、ブロッ
クＫにリフィルする（図６Ａ４）と同時にＩＯキャッシ
ュタグ部５０２内のＩＯキャッシュタグＳ（Ｋ）＋Ａ
（Ｋ）も更新し、かつリフィル対象ＩＯキャッシュブロ
ックポインタ５０９を更新（１加算）する（図６Ａ
５）。
５０２内のＩＯキャッシュタグにヒットしない、つまり
ミスヒットした場合（図６Ａ１のＮＯ）、ストアインキ
ャッシュ複数接続可能バスインタフェース制御部５００
を介してストアインキャッシュ複数接続可能バス５１０
に対してデータの一致性を保つリードを発行し（図６Ａ
３）、リフィル（書き込みのことを以降リフィルと記
す）対象ＩＯキャッシュブロックポインタ５０９が示す
ＩＯキャッシュブロックＫに対するＩＯキャッシュデー
タバッファ部５０３内のＩＯキャッシュデータバッファ
Ｄ（Ｋ）のＩＯキャッシュステートＳ（Ｋ）がＤＥの時
は、そのＩＯキャッシュデータバッファＤ（Ｋ）の内容
をシステムメインメモリにライトバックした後、ブロッ
クＫにリフィルする（図６Ａ４）と同時にＩＯキャッシ
ュタグ部５０２内のＩＯキャッシュタグＳ（Ｋ）＋Ａ
（Ｋ）も更新し、かつリフィル対象ＩＯキャッシュブロ
ックポインタ５０９を更新（１加算）する（図６Ａ
５）。
【０００８】リフィルしたＩＯキャッシュデータバッフ
ァＤ（Ｋ）をＤＭＡ転送制御付きＩＯ装置接続可能ＩＯ
バス５２３上のＤＭＡリードレスポンス処理によりＤＭ
Ａ転送制御付きＩＯ装置５０５、５０６に転送する（図
６Ａ６）。
ァＤ（Ｋ）をＤＭＡ転送制御付きＩＯ装置接続可能ＩＯ
バス５２３上のＤＭＡリードレスポンス処理によりＤＭ
Ａ転送制御付きＩＯ装置５０５、５０６に転送する（図
６Ａ６）。
【０００９】ＤＭＡライト転送でＩＯキャッシュタグ部
５０２内のＩＯキャッシュタグＳ（Ｌ）＋Ａ（Ｌ）にヒ
ットした場合、そのヒットしたＩＯキャッシュブロック
ＬのＩＯキャッシュステートＳ（Ｌ）がＣＥまたはＤＥ
の時、ＤＭＡライト転送のライトデータをＩＯキャッシ
ュデータバッファＤ（Ｌ）にモディファイ（部分変更）
すると同時にＩＯキャッシュステートＳ（Ｌ）をＤＥに
変更する。そのヒットしたＩＯキャッシュブロックＬの
ＩＯキャッシュステートＳ（Ｌ）がＳＨの時、ストアイ
ンキャッシュ複数接続可能バスインタフェース制御部５
００を介してストアインキャッシュ複数接続可能バス５
１０に対してデータ一致性を保つためのインバリデート
（無効化）を発行し、その発行が正常に完了するとＤＭ
Ａライト転送のライトデータをＩＯキャッシュデータバ
ッファＤ（Ｌ）にモディファイすると同時にＩＯキャッ
シュステートＳ（Ｌ）をＤＥに更新する。
５０２内のＩＯキャッシュタグＳ（Ｌ）＋Ａ（Ｌ）にヒ
ットした場合、そのヒットしたＩＯキャッシュブロック
ＬのＩＯキャッシュステートＳ（Ｌ）がＣＥまたはＤＥ
の時、ＤＭＡライト転送のライトデータをＩＯキャッシ
ュデータバッファＤ（Ｌ）にモディファイ（部分変更）
すると同時にＩＯキャッシュステートＳ（Ｌ）をＤＥに
変更する。そのヒットしたＩＯキャッシュブロックＬの
ＩＯキャッシュステートＳ（Ｌ）がＳＨの時、ストアイ
ンキャッシュ複数接続可能バスインタフェース制御部５
００を介してストアインキャッシュ複数接続可能バス５
１０に対してデータ一致性を保つためのインバリデート
（無効化）を発行し、その発行が正常に完了するとＤＭ
Ａライト転送のライトデータをＩＯキャッシュデータバ
ッファＤ（Ｌ）にモディファイすると同時にＩＯキャッ
シュステートＳ（Ｌ）をＤＥに更新する。
【００１０】ＤＭＡライト転送でＩＯキャッシュタグ部
５０２内のＩＯキャッシュタグにヒットしない、つまり
ミスヒットした場合、ストアインキャッシュ複数接続可
能バスインタフェース制御部５００を介してストアイン
キャッシュ複数接続可能バス５１０に対してデータ一致
性を保つためのリードイクスクルーシブ（Ｅｘｃｌｕｓ
ｉｖｅ）を発行し、リフィル対象ＩＯキャッシュポイン
タ５０９が示すＩＯキャッシュブロックＫに対するＩＯ
キャッシュデータバッファＤ（Ｋ）のＩＯキャッシュス
テートＳ（Ｋ）がＤＥの時は、そのＩＯキャッシュデー
タバッファＤ（Ｋ）の内容をシステムメインメモリにラ
イトバックした後、リードイクスクルーシブに対するレ
スポンスデータをＩＯキャッシュブロックＫにリフィル
すると同時にＩＯキャッシュタグ部５０２内のＩＯキャ
ッシュタグＳ（Ｋ）＋Ａ（Ｋ）も更新する。
５０２内のＩＯキャッシュタグにヒットしない、つまり
ミスヒットした場合、ストアインキャッシュ複数接続可
能バスインタフェース制御部５００を介してストアイン
キャッシュ複数接続可能バス５１０に対してデータ一致
性を保つためのリードイクスクルーシブ（Ｅｘｃｌｕｓ
ｉｖｅ）を発行し、リフィル対象ＩＯキャッシュポイン
タ５０９が示すＩＯキャッシュブロックＫに対するＩＯ
キャッシュデータバッファＤ（Ｋ）のＩＯキャッシュス
テートＳ（Ｋ）がＤＥの時は、そのＩＯキャッシュデー
タバッファＤ（Ｋ）の内容をシステムメインメモリにラ
イトバックした後、リードイクスクルーシブに対するレ
スポンスデータをＩＯキャッシュブロックＫにリフィル
すると同時にＩＯキャッシュタグ部５０２内のＩＯキャ
ッシュタグＳ（Ｋ）＋Ａ（Ｋ）も更新する。
【００１１】そしてＤＭＡライト転送のライトデータを
ＩＯキャッシュデータバッファＤ（Ｋ）にモディファイ
し、キャッシュステートＳ（Ｋ）をＤＥに更新する。
ＩＯキャッシュデータバッファＤ（Ｋ）にモディファイ
し、キャッシュステートＳ（Ｋ）をＤＥに更新する。
【００１２】ＩＯキャッシュ制御部５０１内には、ＤＭ
Ａ転送でＩＯキャッシュタグ部５０２内のＩＯキャッシ
ュタグにミスヒットした場合、ストアインキャッシュ複
数接続可能バス５１０上への一致性を保つためのリード
要求に対するレスポンスデータをリフィルする場合の置
換対象を示すリフィル対象ＩＯキャッシュブロックポイ
ンタ５０９を有し、その置換アルゴリズムとして、ラン
ダム置換アルゴリズムまたはＬＲＵアルゴリズムが使用
される。ランダム置換アルゴリズムはＤＭＡアクセス時
アクセスされるＩＯキャッシュブロックが発生する度に
増加するポインタを持ち、ＬＲＵアルゴリズムはレジス
タスタックを用いることによる最も最近アクセスされな
かったＩＯキャッシュブロックを示すポインタを持つ。
Ａ転送でＩＯキャッシュタグ部５０２内のＩＯキャッシ
ュタグにミスヒットした場合、ストアインキャッシュ複
数接続可能バス５１０上への一致性を保つためのリード
要求に対するレスポンスデータをリフィルする場合の置
換対象を示すリフィル対象ＩＯキャッシュブロックポイ
ンタ５０９を有し、その置換アルゴリズムとして、ラン
ダム置換アルゴリズムまたはＬＲＵアルゴリズムが使用
される。ランダム置換アルゴリズムはＤＭＡアクセス時
アクセスされるＩＯキャッシュブロックが発生する度に
増加するポインタを持ち、ＬＲＵアルゴリズムはレジス
タスタックを用いることによる最も最近アクセスされな
かったＩＯキャッシュブロックを示すポインタを持つ。
【００１３】
【発明が解決しようとする課題】上述した従来のデータ
の一致性を維持する機構を有するＩＯキャッシュ用バス
インタフェースアダプタによるＤＭＡ転送処理の問題点
は、その配下のＩＯバス上に接続されている多様なＤＭ
Ａ転送制御付きＩＯ装置が数回に分けて同じブロックに
対してＤＭＡ転送実行中に、そのブロックを無効にして
しまい、再びストアインキャッシュ複数接続可能バスに
データの一致性を維持する処理が必要となることであ
る。
の一致性を維持する機構を有するＩＯキャッシュ用バス
インタフェースアダプタによるＤＭＡ転送処理の問題点
は、その配下のＩＯバス上に接続されている多様なＤＭ
Ａ転送制御付きＩＯ装置が数回に分けて同じブロックに
対してＤＭＡ転送実行中に、そのブロックを無効にして
しまい、再びストアインキャッシュ複数接続可能バスに
データの一致性を維持する処理が必要となることであ
る。
【００１４】その理由は、ＤＭＡ転送でＩＯキャッシュ
にミスヒットした時、ストアインキャッシュ複数接続可
能バス上のレスポンスデータをリフィルする時、ストア
インキャッシュ接続可能バス上のレスポンスデータをリ
フィルする時の置換対象となるブロック選択における従
来の置換アルゴリズムにより、実行中のＤＭＡ転送の状
態が認識不可能であることから、そのレスポンスデータ
をリフィルするブロックとしてＤＭＡ転送実行中のブロ
ックが選択されるからである（このようすを図７に示
す。図Ｙ７（ａ）において、０番目のエントリがＤＭＡ
転送中であるが、次のＤＭＡ転送により、図７（ｂ）の
ように置き換えられてしまう。）。
にミスヒットした時、ストアインキャッシュ複数接続可
能バス上のレスポンスデータをリフィルする時、ストア
インキャッシュ接続可能バス上のレスポンスデータをリ
フィルする時の置換対象となるブロック選択における従
来の置換アルゴリズムにより、実行中のＤＭＡ転送の状
態が認識不可能であることから、そのレスポンスデータ
をリフィルするブロックとしてＤＭＡ転送実行中のブロ
ックが選択されるからである（このようすを図７に示
す。図Ｙ７（ａ）において、０番目のエントリがＤＭＡ
転送中であるが、次のＤＭＡ転送により、図７（ｂ）の
ように置き換えられてしまう。）。
【００１５】
【課題を解決するための手段】本発明の第１のバスイン
タフェースアダプタは、ストアインキャッシュ複数接続
可能なバスとＤＭＡ転送制御可能バス装置が接続可能な
ＩＯバスとの間の転送を行い、かつＩＯキャッシュを備
えるバスインタフェースアダプタにおいて、前記ＩＯキ
ャッシュにデータを書き込む場合、前記ＩＯキャッシュ
のキャッシュブロック内の最後のデータを含むアクセス
であると、キャッシュブロックの置き換えに際し優先的
に置き換えの対象であることを示す無効化優先ビットを
付加し前記ＩＯキャッシュに前記データを書き込む。
タフェースアダプタは、ストアインキャッシュ複数接続
可能なバスとＤＭＡ転送制御可能バス装置が接続可能な
ＩＯバスとの間の転送を行い、かつＩＯキャッシュを備
えるバスインタフェースアダプタにおいて、前記ＩＯキ
ャッシュにデータを書き込む場合、前記ＩＯキャッシュ
のキャッシュブロック内の最後のデータを含むアクセス
であると、キャッシュブロックの置き換えに際し優先的
に置き換えの対象であることを示す無効化優先ビットを
付加し前記ＩＯキャッシュに前記データを書き込む。
【００１６】本発明の第２のバスインタフェースアダプ
タは、前記第１のバスインタフェースアダプタであっ
て、（ａ）前記データ含むキャッシュブロックを格納す
るＩＯキャッシュデータバッファ部と、前記キャッシュ
ブロックの状態を示すステート、前記無効化優先ビッ
ト、およびアドレスを格納するＩＯキャッシュタグ部と
を備える前記ＩＯキャッシュと、（ｂ）前記ＩＯキャッ
シュを制御するＩＯキャッシュ制御部と、を有する。
タは、前記第１のバスインタフェースアダプタであっ
て、（ａ）前記データ含むキャッシュブロックを格納す
るＩＯキャッシュデータバッファ部と、前記キャッシュ
ブロックの状態を示すステート、前記無効化優先ビッ
ト、およびアドレスを格納するＩＯキャッシュタグ部と
を備える前記ＩＯキャッシュと、（ｂ）前記ＩＯキャッ
シュを制御するＩＯキャッシュ制御部と、を有する。
【００１７】本発明の第３のバスインタフェースアダプ
タは、前記第２のバスインタフェースアダプタであっ
て、（ａ）前記ストアインキャッシュ複数接続可能なバ
スと前記ＩＯキャッシュおよび前記ＩＯキャッシュ制御
部とを接続しインタフェースの制御を行うバスインタフ
ェース制御部と、（ｂ）前記ＤＭＡ転送制御可能なＩＯ
装置が接続可能なＩＯバスと前記ＩＯキャッシュおよび
前記ＩＯキャッシュ制御部とを接続しインタフェースの
制御を行うＩＯバスインタフェース制御部と、を有す
る。
タは、前記第２のバスインタフェースアダプタであっ
て、（ａ）前記ストアインキャッシュ複数接続可能なバ
スと前記ＩＯキャッシュおよび前記ＩＯキャッシュ制御
部とを接続しインタフェースの制御を行うバスインタフ
ェース制御部と、（ｂ）前記ＤＭＡ転送制御可能なＩＯ
装置が接続可能なＩＯバスと前記ＩＯキャッシュおよび
前記ＩＯキャッシュ制御部とを接続しインタフェースの
制御を行うＩＯバスインタフェース制御部と、を有す
る。
【００１８】本発明の第４のバスインタフェースアダプ
タは、前記第２または第３のバスインタフェースアダプ
タであって、前記無効化優先ビットがセットされている
キャッシュブロックが複数存在する場合に、現在置き換
えの対象となっているキャッシュブロックが格納されて
いるエントリから順番に前記無効化優先ビットがセット
されているかどうか調べ、最初に検出された無効化優先
ビットがセットされているキャッシュブロックを置き換
え対象とする。
タは、前記第２または第３のバスインタフェースアダプ
タであって、前記無効化優先ビットがセットされている
キャッシュブロックが複数存在する場合に、現在置き換
えの対象となっているキャッシュブロックが格納されて
いるエントリから順番に前記無効化優先ビットがセット
されているかどうか調べ、最初に検出された無効化優先
ビットがセットされているキャッシュブロックを置き換
え対象とする。
【００１９】本発明の第１のコンピュータシステムは、
ストアインキャッシュ複数接続可能なバスと、前記スト
アインキャッシュ複数接続可能なバスに接続される複数
のストアインキャッシュを備えたプロセッサと、前記ス
トアインキャッシュ複数接続可能なバスに接続されるシ
ステムメインメモリと、ＤＭＡ転送制御可能なＩＯ装置
が接続可能なＩＯバスと、前記ＤＭＡ転送制御可能なＩ
Ｏ装置が接続可能なＩＯバスに接続される複数のＩＯ装
置と、前記ストアインキャッシュ複数接続可能なバスお
よび前記ＤＭＡ転送制御可能なＩＯ装置が接続可能なＩ
Ｏバスに接続されるバスインタフェースアダプタとを有
する。
ストアインキャッシュ複数接続可能なバスと、前記スト
アインキャッシュ複数接続可能なバスに接続される複数
のストアインキャッシュを備えたプロセッサと、前記ス
トアインキャッシュ複数接続可能なバスに接続されるシ
ステムメインメモリと、ＤＭＡ転送制御可能なＩＯ装置
が接続可能なＩＯバスと、前記ＤＭＡ転送制御可能なＩ
Ｏ装置が接続可能なＩＯバスに接続される複数のＩＯ装
置と、前記ストアインキャッシュ複数接続可能なバスお
よび前記ＤＭＡ転送制御可能なＩＯ装置が接続可能なＩ
Ｏバスに接続されるバスインタフェースアダプタとを有
する。
【００２０】本発明の第２のコンピュータシステムは、
前記第１のコンピュータシステムであって、ＩＯキャッ
シュのキャッシュブロック内の最後のデータを含むアク
セスであることを示す信号線を備える前記ＤＭＡ転送制
御可能なＩＯ装置が接続可能なＩＯバスを有する。
前記第１のコンピュータシステムであって、ＩＯキャッ
シュのキャッシュブロック内の最後のデータを含むアク
セスであることを示す信号線を備える前記ＤＭＡ転送制
御可能なＩＯ装置が接続可能なＩＯバスを有する。
【００２１】
【発明の実施の形態】次に、本発明の第１の実施の形態
について図１を参照して説明する。図１は、本発明の第
１の実施の形態を示すブロック図である。図１を参照す
ると、本発明の第１の実施の形態のバスインタフェース
アダプタは、ストアインキャッシュ接続可能バスインタ
フェース制御部１００と、ＩＯキャッシュ制御部１０１
と、ＩＯキャッシュタグ部１０２と、ＩＯキャッシュデ
ータバッファ部１０３と、ＩＯバスインタフェース制御
部１０４とから構成される。また、ストアインキャッシ
ュ接続可能バスインタフェース制御部１００はストアイ
ンキャッシュ複数接続可能バス１１０と接続され、ＩＯ
バスインタフェース制御部１０４は、ＤＭＡ転送制御付
きＩＯ装置接続可能ＩＯバス１２８と接続されている。
また、ＤＭＡ転送制御付きＩＯ装置接続可能ＩＯバス１
２８には、ＤＭＡ転送制御付きＩＯ装置１０５、１０６
が接続される。
について図１を参照して説明する。図１は、本発明の第
１の実施の形態を示すブロック図である。図１を参照す
ると、本発明の第１の実施の形態のバスインタフェース
アダプタは、ストアインキャッシュ接続可能バスインタ
フェース制御部１００と、ＩＯキャッシュ制御部１０１
と、ＩＯキャッシュタグ部１０２と、ＩＯキャッシュデ
ータバッファ部１０３と、ＩＯバスインタフェース制御
部１０４とから構成される。また、ストアインキャッシ
ュ接続可能バスインタフェース制御部１００はストアイ
ンキャッシュ複数接続可能バス１１０と接続され、ＩＯ
バスインタフェース制御部１０４は、ＤＭＡ転送制御付
きＩＯ装置接続可能ＩＯバス１２８と接続されている。
また、ＤＭＡ転送制御付きＩＯ装置接続可能ＩＯバス１
２８には、ＤＭＡ転送制御付きＩＯ装置１０５、１０６
が接続される。
【００２２】ＩＯバスインタフェース制御部１０４は、
ＤＭＡ転送制御付きＩＯ装置１０５、１０６からのＤＭ
Ａ転送を監視し、ＩＯキャッシュ制御部１０１にＤＭＡ
転送アドレス、ＤＭＡ転送長およびＤＭＡ転送データ種
を伝える。そして、ＩＯキャッシュ制御部１０１は、Ｉ
Ｏキャッシュタグ部１０２をチェックする。
ＤＭＡ転送制御付きＩＯ装置１０５、１０６からのＤＭ
Ａ転送を監視し、ＩＯキャッシュ制御部１０１にＤＭＡ
転送アドレス、ＤＭＡ転送長およびＤＭＡ転送データ種
を伝える。そして、ＩＯキャッシュ制御部１０１は、Ｉ
Ｏキャッシュタグ部１０２をチェックする。
【００２３】ＩＯキャッシュタグ部１０２には、１キャ
ッシュブロック毎にアドレスＡ（Ｍ−１）、ＩＯキャッ
シュステートＳ（Ｍ−１）、無効化優先ビットＶ（Ｍ−
１）の情報がＭ個格納される。
ッシュブロック毎にアドレスＡ（Ｍ−１）、ＩＯキャッ
シュステートＳ（Ｍ−１）、無効化優先ビットＶ（Ｍ−
１）の情報がＭ個格納される。
【００２４】ＩＯキャッシュタグ部１０２内のアドレス
Ａ（０）〜Ａ（Ｍ−１）は、ＤＭＡ転送制御付きＩＯ装
置接続可能ＩＯバス１２８に接続されるＤＭＡ転送制御
付きＩＯ装置１０５または１０６によるＤＭＡ転送時、
ＩＯキャッシュタグ部１０２でヒットするかミスヒット
するかを判断するために使用され、キャッシュステート
Ｓ（０）〜Ｓ（Ｍ−１）は、ストアインキャッシュ複数
接続可能バス１１０に対してデータの一致性を保つため
のＩＯキャッシュ状態（ＩＶ、ＳＨ、ＣＥまたはＤＥ）
を示す。
Ａ（０）〜Ａ（Ｍ−１）は、ＤＭＡ転送制御付きＩＯ装
置接続可能ＩＯバス１２８に接続されるＤＭＡ転送制御
付きＩＯ装置１０５または１０６によるＤＭＡ転送時、
ＩＯキャッシュタグ部１０２でヒットするかミスヒット
するかを判断するために使用され、キャッシュステート
Ｓ（０）〜Ｓ（Ｍ−１）は、ストアインキャッシュ複数
接続可能バス１１０に対してデータの一致性を保つため
のＩＯキャッシュ状態（ＩＶ、ＳＨ、ＣＥまたはＤＥ）
を示す。
【００２５】ＤＭＡ転送制御付きＩＯ装置接続可能ＩＯ
バス１２８には、ＤＭＡ転送長指示線１２６とＤＭＡ転
送データ種線１２７がある。ＤＭＡ転送時アクセスした
ＩＯキャッシュブロックがブロックの最下位（ラスト）
バイトまたはワードにアクセスしたことをＤＭＡ転送長
指示線１２６とＤＭＡ転送のアドレスで認識でき、ＤＭ
Ａ転送時の転送データ種は、ＤＭＡ転送データ種線１２
７で認識できる。
バス１２８には、ＤＭＡ転送長指示線１２６とＤＭＡ転
送データ種線１２７がある。ＤＭＡ転送時アクセスした
ＩＯキャッシュブロックがブロックの最下位（ラスト）
バイトまたはワードにアクセスしたことをＤＭＡ転送長
指示線１２６とＤＭＡ転送のアドレスで認識でき、ＤＭ
Ａ転送時の転送データ種は、ＤＭＡ転送データ種線１２
７で認識できる。
【００２６】次に、本発明の実施の形態の動作につい
て、図２を参照して詳細に説明する。図２は、本発明の
実施の形態の動作を示すフローチャートである。
て、図２を参照して詳細に説明する。図２は、本発明の
実施の形態の動作を示すフローチャートである。
【００２７】リフィル対象ＩＯキャッシュブロックポイ
ンタ１０９は無効化またはシステムメインメモリにライ
トバックすべきＩＯキャッシュブロックを示し、基本的
に０、１、２、・・・、Ｍ−１、０、１、２、・・・と
サイクリックに変更される。
ンタ１０９は無効化またはシステムメインメモリにライ
トバックすべきＩＯキャッシュブロックを示し、基本的
に０、１、２、・・・、Ｍ−１、０、１、２、・・・と
サイクリックに変更される。
【００２８】ＤＭＡ転送時アクセスされたＩＯキャッシ
ュブロックＫに対するＩＯキャッシュタグ部１０２内の
無効化優先ビットＶ（Ｋ）は、アクセスされたＩＯキャ
ッシュブロックがブロックラストアクセス（ＤＭＡ転送
のアドレスがＩＯキャッシュのブロックの最後のアドレ
スである場合。キャッシュのブロックサイズが６４バイ
トであれば、１バイト転送では、ＤＭＡアドレスの最下
位６ビットが“１１１１１１”であるとき、８バイト転
送では、ＤＭＡアドレスの最下位６ビットが“１１１０
００”であるとき、６４バイト転送では常に）時または
ＤＭＡ転送データ種がコマンドまたはステートタイプの
場合にセットされ、ＩＯキャッシュミスヒットによるリ
フィル処理後リセットされる（図２Ｂ１０、Ｂ１１、Ｂ
１２、Ｂ１３）。
ュブロックＫに対するＩＯキャッシュタグ部１０２内の
無効化優先ビットＶ（Ｋ）は、アクセスされたＩＯキャ
ッシュブロックがブロックラストアクセス（ＤＭＡ転送
のアドレスがＩＯキャッシュのブロックの最後のアドレ
スである場合。キャッシュのブロックサイズが６４バイ
トであれば、１バイト転送では、ＤＭＡアドレスの最下
位６ビットが“１１１１１１”であるとき、８バイト転
送では、ＤＭＡアドレスの最下位６ビットが“１１１０
００”であるとき、６４バイト転送では常に）時または
ＤＭＡ転送データ種がコマンドまたはステートタイプの
場合にセットされ、ＩＯキャッシュミスヒットによるリ
フィル処理後リセットされる（図２Ｂ１０、Ｂ１１、Ｂ
１２、Ｂ１３）。
【００２９】ＤＭＡ転送でＩＯキャッシュにミスヒット
して（図２Ｂ１のＮＯ）、ストアインキャッシュ複数接
続可能バス１１０に対するデータの一致性を維持するた
めの処理を行う（図２Ｂ３）。ストアインキャッシュ複
数接続可能バス１１０上のレスポンスデータをリフィル
する時、どのブロックを無効化またはシステムメインメ
モリにライトバックするかを判断するアルゴリズムは、
以下の順番で選択される。
して（図２Ｂ１のＮＯ）、ストアインキャッシュ複数接
続可能バス１１０に対するデータの一致性を維持するた
めの処理を行う（図２Ｂ３）。ストアインキャッシュ複
数接続可能バス１１０上のレスポンスデータをリフィル
する時、どのブロックを無効化またはシステムメインメ
モリにライトバックするかを判断するアルゴリズムは、
以下の順番で選択される。
【００３０】まず、全てのＩＯキャッシュのＩＯキャッ
シュステートをチェックし（図２Ｂ４）、キャッシュス
テートがＩＶであるＩＯキャッシュブロックが存在する
場合（図２Ｂ４のＹＥＳ）、リフィル対象ＩＯキャッシ
ュブロックポインタ１０９が示すＩＯキャッシュブロッ
クからキャッシュステートがＩＶであるＩＯキャッシュ
ブロックを検索し、上記リフィルすべきＩＯキャッシュ
ブロックとする（図２Ｂ７）。
シュステートをチェックし（図２Ｂ４）、キャッシュス
テートがＩＶであるＩＯキャッシュブロックが存在する
場合（図２Ｂ４のＹＥＳ）、リフィル対象ＩＯキャッシ
ュブロックポインタ１０９が示すＩＯキャッシュブロッ
クからキャッシュステートがＩＶであるＩＯキャッシュ
ブロックを検索し、上記リフィルすべきＩＯキャッシュ
ブロックとする（図２Ｂ７）。
【００３１】全てのＩＯキャッシュブロック内にＩＯキ
ャッシュステートがＩＶであるＩＯキャッシュブロック
が存在せず（図２Ｂ４のＮＯ）、全てのＩＯキャッシュ
タグ部１０２内の無効化優先ビットがセットされていな
い場合（図２Ｂ５のＹＥＳ）、リフィル対象ＩＯキャッ
シュブロックポインタ１０９が示すＩＯキャッシュブロ
ックがリフィルすべきＩＯキャッシュブロックとなり
（図２Ｂ７）、レスポンスデータのリフィルが実施され
る（図２Ｂ７）。
ャッシュステートがＩＶであるＩＯキャッシュブロック
が存在せず（図２Ｂ４のＮＯ）、全てのＩＯキャッシュ
タグ部１０２内の無効化優先ビットがセットされていな
い場合（図２Ｂ５のＹＥＳ）、リフィル対象ＩＯキャッ
シュブロックポインタ１０９が示すＩＯキャッシュブロ
ックがリフィルすべきＩＯキャッシュブロックとなり
（図２Ｂ７）、レスポンスデータのリフィルが実施され
る（図２Ｂ７）。
【００３２】全てのＩＯキャッシュタグ部１０２内のＩ
ＯキャッシュステートがＩＶでなく、無効化優先ビット
がセットされている場合（図２Ｂ５のＮＯ）、リフィル
対象ＩＯキャッシュブロックポインタ１０９が示すＩＯ
キャッシュブロック以降から無効化優先ビットがセット
されているＩＯキャッシュブロックを検索し、無効化優
先ビットがセットされているＩＯキャッシュブロックを
リフィル対象ＩＯキャッシュブロックとし（図２Ｂ
６）、レスポンスデータのリフィルが実施される（図２
Ｂ７）。
ＯキャッシュステートがＩＶでなく、無効化優先ビット
がセットされている場合（図２Ｂ５のＮＯ）、リフィル
対象ＩＯキャッシュブロックポインタ１０９が示すＩＯ
キャッシュブロック以降から無効化優先ビットがセット
されているＩＯキャッシュブロックを検索し、無効化優
先ビットがセットされているＩＯキャッシュブロックを
リフィル対象ＩＯキャッシュブロックとし（図２Ｂ
６）、レスポンスデータのリフィルが実施される（図２
Ｂ７）。
【００３３】次に、リフィルしたキャッシュブロックの
キャッシュステートを変更し（図２Ｂ８）、リフィル対
象ＩＯキャッシュブロックポインタ１０９を１加算する
（Ｂ９）。
キャッシュステートを変更し（図２Ｂ８）、リフィル対
象ＩＯキャッシュブロックポインタ１０９を１加算する
（Ｂ９）。
【００３４】次に、上述したＢ１０〜Ｂ１３の処理を実
施し、最後にＤＭＡ転送処理を行う（図２Ｂ１４）。
施し、最後にＤＭＡ転送処理を行う（図２Ｂ１４）。
【００３５】次に、ＩＯキャッシュブロックが４個の場
合について詳細に説明する。ＩＯキャッシュタグ部１０
２内にＩＯキャッシュタグＶ０＋Ｓ０＋Ａ０、Ｖ１＋Ｓ
１＋Ａ１、Ｖ２＋Ｓ２＋Ａ２、Ｖ３＋Ｓ３＋Ａ３と、Ｉ
Ｏキャッシュデータバッファ部１０３内にＩＯキャッシ
ュデータブロックＤ０、Ｄ１、Ｄ２、Ｄ３を有し、ＩＯ
キャッシュ制御部１０１がＩＯキャッシュブロックを制
御する。
合について詳細に説明する。ＩＯキャッシュタグ部１０
２内にＩＯキャッシュタグＶ０＋Ｓ０＋Ａ０、Ｖ１＋Ｓ
１＋Ａ１、Ｖ２＋Ｓ２＋Ａ２、Ｖ３＋Ｓ３＋Ａ３と、Ｉ
Ｏキャッシュデータバッファ部１０３内にＩＯキャッシ
ュデータブロックＤ０、Ｄ１、Ｄ２、Ｄ３を有し、ＩＯ
キャッシュ制御部１０１がＩＯキャッシュブロックを制
御する。
【００３６】また、１つのＩＯキャッシュブロックのサ
イズを６４バイトとし、１回のＤＭＡ転送における処理
データサイズが８バイトのＤＭＡ転送制御付きＩＯ装置
（以下、８バイトＤＭＡ装置と称す）、１回のＤＭＡ転
送における処理データサイズが１６バイトのＤＭＡ転送
制御付きＩＯ装置（以下、１６バイトＤＭＡ装置と称
す）と一回のＤＭＡ転送における処理データサイズが６
４バイトのＤＭＡ転送制御付きＩＯ装置（以下、６４バ
イトＤＭＡ装置と称す）の３つの異なるＤＭＡ転送能力
をもつＤＭＡ転送制御付きＩＯ装置がＤＭＡ転送制御付
きＩＯ装置接続可能ＩＯバス１２８上に接続されている
とする。ＤＭＡデータ種は、コマンドまたはステータス
とする。
イズを６４バイトとし、１回のＤＭＡ転送における処理
データサイズが８バイトのＤＭＡ転送制御付きＩＯ装置
（以下、８バイトＤＭＡ装置と称す）、１回のＤＭＡ転
送における処理データサイズが１６バイトのＤＭＡ転送
制御付きＩＯ装置（以下、１６バイトＤＭＡ装置と称
す）と一回のＤＭＡ転送における処理データサイズが６
４バイトのＤＭＡ転送制御付きＩＯ装置（以下、６４バ
イトＤＭＡ装置と称す）の３つの異なるＤＭＡ転送能力
をもつＤＭＡ転送制御付きＩＯ装置がＤＭＡ転送制御付
きＩＯ装置接続可能ＩＯバス１２８上に接続されている
とする。ＤＭＡデータ種は、コマンドまたはステータス
とする。
【００３７】また、全てのＩＯキャッシュブロックのＩ
ＯキャッシュステートがＩＶであり、リフィル対象ＩＯ
キャッシュブロックポインタ１０９が０であり、ＤＭＡ
転送制御付きＩＯ装置接続可能ＩＯバス１２８上のバス
アービトレーションはラウンドロビンである。
ＯキャッシュステートがＩＶであり、リフィル対象ＩＯ
キャッシュブロックポインタ１０９が０であり、ＤＭＡ
転送制御付きＩＯ装置接続可能ＩＯバス１２８上のバス
アービトレーションはラウンドロビンである。
【００３８】第一フェーズにおいて、８バイトＤＭＡ装
置のＤＭＡ転送が発生すると、全てのＩＯキャッシュブ
ロックのＩＯキャッシュステートがＩＶであることか
ら、リフィル対象キャッシュブロックが示すＩＯキャッ
シュブロック０に格納され、リフィル対象ＩＯキャッシ
ュブロックポインタ１０９は１加算されることで、ＩＯ
キャッシュブロック１を示す。ＩＯキャッシュブロック
０の無効化優先ビットはセットされない。その後、１６
バイトＤＭＡ装置のＤＭＡ転送が発生するとＩＯキャッ
シュステートがＩＶであるＩＯキャッシュブロックが存
在することから、リフィル対象ＩＯキャッシュブロック
ポインタ１０９が示すＩＯキャッシュブロック１に格納
され、リフィル対象ＩＯキャッシュブロックポインタ１
０９は１加算されることで、ＩＯキャッシュブロック２
を示す。ＩＯキャッシュブロック１の無効化優先ビット
はセットされない。その後、６４バイトＤＭＡ装置のＤ
ＭＡ転送が発生するとＩＯキャッシュステートがＩＶで
あるＩＯキャッシュブロックが存在することから、リフ
ィル対象ＩＯキャッシュブロックポインタ１０９が示す
ＩＯキャッシュブロック２に格納されリフィル対象ＩＯ
キャッシュブロックポインタ１０９は１加算されること
で、ＩＯキャッシュブロック３を示す。ＩＯキャッシュ
ブロック２へのブロックラストアクセスであることから
ＩＯキャッシュブロック２に対する無効化優先ビットが
セットされる。
置のＤＭＡ転送が発生すると、全てのＩＯキャッシュブ
ロックのＩＯキャッシュステートがＩＶであることか
ら、リフィル対象キャッシュブロックが示すＩＯキャッ
シュブロック０に格納され、リフィル対象ＩＯキャッシ
ュブロックポインタ１０９は１加算されることで、ＩＯ
キャッシュブロック１を示す。ＩＯキャッシュブロック
０の無効化優先ビットはセットされない。その後、１６
バイトＤＭＡ装置のＤＭＡ転送が発生するとＩＯキャッ
シュステートがＩＶであるＩＯキャッシュブロックが存
在することから、リフィル対象ＩＯキャッシュブロック
ポインタ１０９が示すＩＯキャッシュブロック１に格納
され、リフィル対象ＩＯキャッシュブロックポインタ１
０９は１加算されることで、ＩＯキャッシュブロック２
を示す。ＩＯキャッシュブロック１の無効化優先ビット
はセットされない。その後、６４バイトＤＭＡ装置のＤ
ＭＡ転送が発生するとＩＯキャッシュステートがＩＶで
あるＩＯキャッシュブロックが存在することから、リフ
ィル対象ＩＯキャッシュブロックポインタ１０９が示す
ＩＯキャッシュブロック２に格納されリフィル対象ＩＯ
キャッシュブロックポインタ１０９は１加算されること
で、ＩＯキャッシュブロック３を示す。ＩＯキャッシュ
ブロック２へのブロックラストアクセスであることから
ＩＯキャッシュブロック２に対する無効化優先ビットが
セットされる。
【００３９】第二フェーズにおいて、８バイトＤＭＡ装
置と１６バイトＤＭＡ装置のＤＭＡ転送が発生すると、
それぞれＩＯキャッシュブロックにヒットし、ＤＭＡ処
理を完了する。ともにブロックラストアクセスではない
ので、無効化優先ビットはセットされない。６４バイト
ＤＭＡ装置のＤＭＡ転送が発生すると、ＩＯキャッシュ
にミスヒットし、ＩＯキャッシュステートがＩＶである
ＩＯキャッシュブロックが存在するので、リフィル対象
ＩＯキャッシュブロックが示すＩＯキャッシュブロック
３に格納される。ＩＯキャッシュブロック３へのブロッ
クラストアクセスであることからＩＯキャッシュブロッ
ク３に対する無効化優先ビットがセットされる。第三フ
ェーズに入る前のリフィル対象ＩＯキャッシュブロック
ポインタ１０９はＩＯキャッシュブロック０を示す。
置と１６バイトＤＭＡ装置のＤＭＡ転送が発生すると、
それぞれＩＯキャッシュブロックにヒットし、ＤＭＡ処
理を完了する。ともにブロックラストアクセスではない
ので、無効化優先ビットはセットされない。６４バイト
ＤＭＡ装置のＤＭＡ転送が発生すると、ＩＯキャッシュ
にミスヒットし、ＩＯキャッシュステートがＩＶである
ＩＯキャッシュブロックが存在するので、リフィル対象
ＩＯキャッシュブロックが示すＩＯキャッシュブロック
３に格納される。ＩＯキャッシュブロック３へのブロッ
クラストアクセスであることからＩＯキャッシュブロッ
ク３に対する無効化優先ビットがセットされる。第三フ
ェーズに入る前のリフィル対象ＩＯキャッシュブロック
ポインタ１０９はＩＯキャッシュブロック０を示す。
【００４０】第三フェーズにおいて、８バイトＤＭＡ装
置と１６バイトＤＭＡ装置のＤＭＡ転送が発生すると、
それぞれＩＯキャッシュブロックにヒットし、ＤＭＡ処
理が完了する。その後、６４バイトＤＭＡ装置のＤＭＡ
転送が発生すると、ＩＯキャッシュブロックにミスヒッ
トするが、ＩＯキャッシュステートがＩＶであるＩＯキ
ャッシュブロックが存在せず、またＩＯキャッシュブロ
ック２と３の無効化優先ビットがセットされているの
で、リフィル対象ＩＯキャッシュブロックポインタ１０
９が示すＩＯキャッシュブロック０から順に無効化優先
ビットがセットされているＩＯキャッシュブロックを検
索していくと、ＩＯキャッシュブロック２の無効化優先
ビットがセットされているので、ＩＯキャッシュブロッ
ク２に格納され、リフィル対象ＩＯキャッシュブロック
ポインタ１０９がＩＯキャッシュブロック２を示すよう
に変更される。また、リフィル対象ＩＯキャッシュブロ
ックポインタ１０９に１加算することで、最終的にはＩ
Ｏキャッシュブロック３を示す。ＩＯキャッシュブロッ
ク２に対してブロックラストアクセスであることから、
ＩＯキャッシュブロック２に対する無効化優先ビットが
セットされる。
置と１６バイトＤＭＡ装置のＤＭＡ転送が発生すると、
それぞれＩＯキャッシュブロックにヒットし、ＤＭＡ処
理が完了する。その後、６４バイトＤＭＡ装置のＤＭＡ
転送が発生すると、ＩＯキャッシュブロックにミスヒッ
トするが、ＩＯキャッシュステートがＩＶであるＩＯキ
ャッシュブロックが存在せず、またＩＯキャッシュブロ
ック２と３の無効化優先ビットがセットされているの
で、リフィル対象ＩＯキャッシュブロックポインタ１０
９が示すＩＯキャッシュブロック０から順に無効化優先
ビットがセットされているＩＯキャッシュブロックを検
索していくと、ＩＯキャッシュブロック２の無効化優先
ビットがセットされているので、ＩＯキャッシュブロッ
ク２に格納され、リフィル対象ＩＯキャッシュブロック
ポインタ１０９がＩＯキャッシュブロック２を示すよう
に変更される。また、リフィル対象ＩＯキャッシュブロ
ックポインタ１０９に１加算することで、最終的にはＩ
Ｏキャッシュブロック３を示す。ＩＯキャッシュブロッ
ク２に対してブロックラストアクセスであることから、
ＩＯキャッシュブロック２に対する無効化優先ビットが
セットされる。
【００４１】第四フェーズにおいて、８バイトＤＭＡ装
置と１６バイトＤＭＡ装置のＤＭＡ転送が発生すると、
それぞれＩＯキャッシュブロックにヒットし、ＤＭＡ処
理が完了する。ＩＯキャッシュブロック０の無効化優先
ビットはセットされず、１６バイトＤＭＡ装置がアクセ
スするＩＯキャッシュブロック１に対してブロックラス
トアクセスであることから、ＩＯキャッシュブロックの
無効化優先ビットがセットされる。その後、６４バイト
ＤＭＡ装置のＤＭＡ転送が発生すると、ＩＯキャッシュ
ブロックにミスヒットし、ＩＯキャッシュステートがＩ
ＶであるＩＯキャッシュブロックは存在せず、またＩＯ
キャッシュブロック１、２、３の無効化優先ビットがセ
ットされているので、リフィル対象ＩＯキャッシュブロ
ックポインタ１０９が示すＩＯキャッシュブロック３か
ら順に無効化優先ビットがセットされているＩＯキャッ
シュブロックを検索していくと、ＩＯキャッシュブロッ
ク３の無効化優先ビットがセットされているので、ＩＯ
キャッシュブロック３に格納され、リフィル対象ＩＯキ
ャッシュブロックポインタ１０９がＩＯキャッシュブロ
ック３を示すように変更され１加算されることで、最終
的にＩＯキャッシュブロック０を示す。
置と１６バイトＤＭＡ装置のＤＭＡ転送が発生すると、
それぞれＩＯキャッシュブロックにヒットし、ＤＭＡ処
理が完了する。ＩＯキャッシュブロック０の無効化優先
ビットはセットされず、１６バイトＤＭＡ装置がアクセ
スするＩＯキャッシュブロック１に対してブロックラス
トアクセスであることから、ＩＯキャッシュブロックの
無効化優先ビットがセットされる。その後、６４バイト
ＤＭＡ装置のＤＭＡ転送が発生すると、ＩＯキャッシュ
ブロックにミスヒットし、ＩＯキャッシュステートがＩ
ＶであるＩＯキャッシュブロックは存在せず、またＩＯ
キャッシュブロック１、２、３の無効化優先ビットがセ
ットされているので、リフィル対象ＩＯキャッシュブロ
ックポインタ１０９が示すＩＯキャッシュブロック３か
ら順に無効化優先ビットがセットされているＩＯキャッ
シュブロックを検索していくと、ＩＯキャッシュブロッ
ク３の無効化優先ビットがセットされているので、ＩＯ
キャッシュブロック３に格納され、リフィル対象ＩＯキ
ャッシュブロックポインタ１０９がＩＯキャッシュブロ
ック３を示すように変更され１加算されることで、最終
的にＩＯキャッシュブロック０を示す。
【００４２】第五フェーズにおいて、８バイトＤＭＡ装
置のＤＭＡ転送が発生すると、ＩＯキャッシュブロック
にヒットし、ＤＭＡ処理が完了する。ＩＯキャッシュブ
ロック０に対する無効化優先ビットはセットされない。
１６バイトＤＭＡ装置のＤＭＡ転送が発生すると、ＩＯ
キャッシュブロックにミスヒットし、ＩＯキャッシュス
テートがＩＶであるＩＯキャッシュブロックは存在せ
ず、ＩＯキャッシュブロック１、２、３の無効化優先ビ
ットがセットされているので、リフィル対象ＩＯキャッ
シュブロックポインタ１０９が示すＩＯキャッシュブロ
ック０から順に無効化優先ビットがセットされているＩ
Ｏキャッシュブロックを検索していくと、ＩＯキャッシ
ュブロック１が無効化優先ビットがセットされているの
で、ＩＯキャッシュブロック１に格納され、リフィル対
象ＩＯキャッシュブロックポインタ１０９がＩＯキャッ
シュブロック１を示すように変更され１加算されること
で、最終的にＩＯキャッシュブロック２を示す。ＩＯキ
ャッシュブロック１の無効化優先ビットはリフィル処理
によってリセットされる。その後、６４バイトＤＭＡ装
置のＤＭＡ転送が発生すると、ＩＯキャッシュブロック
にミスヒットし、ＩＯキャッシュステートがＩＶである
ＩＯキャッシュブロックが存在せず、ＩＯキャッシュブ
ロック２、３の無効化優先ビットがセットされているの
で、リフィル対象ＩＯキャッシュブロックポインタ１０
９が示すＩＯキャッシュブロック２から順に無効化優先
ビットがセットされているＩＯキャッシュブロックを検
索していくと、ＩＯキャッシュブロック２の無効化優先
ビットがセットされているので、ＩＯキャッシュブロッ
ク２に格納され、リフィル対象ＩＯキャッシュブロック
ポインタ１０９はＩＯキャッシュブロック２を示すよう
に変更され１加算されることで、最終的にＩＯキャッシ
ュブロック３を示す。
置のＤＭＡ転送が発生すると、ＩＯキャッシュブロック
にヒットし、ＤＭＡ処理が完了する。ＩＯキャッシュブ
ロック０に対する無効化優先ビットはセットされない。
１６バイトＤＭＡ装置のＤＭＡ転送が発生すると、ＩＯ
キャッシュブロックにミスヒットし、ＩＯキャッシュス
テートがＩＶであるＩＯキャッシュブロックは存在せ
ず、ＩＯキャッシュブロック１、２、３の無効化優先ビ
ットがセットされているので、リフィル対象ＩＯキャッ
シュブロックポインタ１０９が示すＩＯキャッシュブロ
ック０から順に無効化優先ビットがセットされているＩ
Ｏキャッシュブロックを検索していくと、ＩＯキャッシ
ュブロック１が無効化優先ビットがセットされているの
で、ＩＯキャッシュブロック１に格納され、リフィル対
象ＩＯキャッシュブロックポインタ１０９がＩＯキャッ
シュブロック１を示すように変更され１加算されること
で、最終的にＩＯキャッシュブロック２を示す。ＩＯキ
ャッシュブロック１の無効化優先ビットはリフィル処理
によってリセットされる。その後、６４バイトＤＭＡ装
置のＤＭＡ転送が発生すると、ＩＯキャッシュブロック
にミスヒットし、ＩＯキャッシュステートがＩＶである
ＩＯキャッシュブロックが存在せず、ＩＯキャッシュブ
ロック２、３の無効化優先ビットがセットされているの
で、リフィル対象ＩＯキャッシュブロックポインタ１０
９が示すＩＯキャッシュブロック２から順に無効化優先
ビットがセットされているＩＯキャッシュブロックを検
索していくと、ＩＯキャッシュブロック２の無効化優先
ビットがセットされているので、ＩＯキャッシュブロッ
ク２に格納され、リフィル対象ＩＯキャッシュブロック
ポインタ１０９はＩＯキャッシュブロック２を示すよう
に変更され１加算されることで、最終的にＩＯキャッシ
ュブロック３を示す。
【００４３】第六フェーズにおいて、８バイトＤＭＡ装
置と１６バイトＤＭＡ装置のＤＭＡ転送が発生すると、
それぞれＩＯキャッシュブロックにヒットし、ＤＡＭ転
送処理が完了する。ともに無効化優先ビットはセットさ
れない。６４バイトＤＭＡ装置のＤＭＡ転送が発生する
と、ＩＯキャッシュブロックにミスヒットし、ＩＯキャ
ッシュステートがＩＶであるＩＯキャッシュブロックは
存在せず、またＩＯキャッシュブロック２、３の無効化
優先ビットがセットされているので、リフィル対象キャ
ッシュブロックポインタ１０９が示すＩＯキャッシュブ
ロック３から順に無効化優先ビットがセットされている
ＩＯキャッシュブロックを検索していくと、ＩＯキャッ
シュブロック３の無効化優先ビットがセットされている
のでＩＯキャッシュブロック３に格納され、リフィル対
象ＩＯキャッシュブロックポインタ１０９がＩＯキャッ
シュブロック３を示すように１加算されることで、最終
敵にＩＯキャッシュブロック０を示す。
置と１６バイトＤＭＡ装置のＤＭＡ転送が発生すると、
それぞれＩＯキャッシュブロックにヒットし、ＤＡＭ転
送処理が完了する。ともに無効化優先ビットはセットさ
れない。６４バイトＤＭＡ装置のＤＭＡ転送が発生する
と、ＩＯキャッシュブロックにミスヒットし、ＩＯキャ
ッシュステートがＩＶであるＩＯキャッシュブロックは
存在せず、またＩＯキャッシュブロック２、３の無効化
優先ビットがセットされているので、リフィル対象キャ
ッシュブロックポインタ１０９が示すＩＯキャッシュブ
ロック３から順に無効化優先ビットがセットされている
ＩＯキャッシュブロックを検索していくと、ＩＯキャッ
シュブロック３の無効化優先ビットがセットされている
のでＩＯキャッシュブロック３に格納され、リフィル対
象ＩＯキャッシュブロックポインタ１０９がＩＯキャッ
シュブロック３を示すように１加算されることで、最終
敵にＩＯキャッシュブロック０を示す。
【００４４】ここで、従来のＤＭＡ転送処理アダプタ内
のリフィル対象ＩＯキャッシュブロックポインタ１０９
は、ＤＭＡ転送の状態が判断する手段がないので、単純
サイクリックに変更される。
のリフィル対象ＩＯキャッシュブロックポインタ１０９
は、ＤＭＡ転送の状態が判断する手段がないので、単純
サイクリックに変更される。
【００４５】従来では、第三フェーズの１６バイトＤＭ
Ａ装置のアクセスにより、リフィル対象ＩＯキャッシュ
ブロックポインタ１０９がＩＯキャッシュブロック０を
示しているので、８バイトＤＭＡ装置がアクセス中のＩ
Ｏキャッシュブロック０が無効化され、第四フェーズに
おいて、８バイトＤＭＡ装置のＤＭＡ転送が発生すると
ＩＯキャッシュブロックにミスヒットしてしまい、スト
アインキャッシュ複数接続可能バス１１０に対してデー
タの一致性を維持するための処理を実施しなければなら
ない。
Ａ装置のアクセスにより、リフィル対象ＩＯキャッシュ
ブロックポインタ１０９がＩＯキャッシュブロック０を
示しているので、８バイトＤＭＡ装置がアクセス中のＩ
Ｏキャッシュブロック０が無効化され、第四フェーズに
おいて、８バイトＤＭＡ装置のＤＭＡ転送が発生すると
ＩＯキャッシュブロックにミスヒットしてしまい、スト
アインキャッシュ複数接続可能バス１１０に対してデー
タの一致性を維持するための処理を実施しなければなら
ない。
【００４６】次に、本発明の第２の実施の形態について
図３を参照して説明する。本発明の第２の実施の形態は
第１の実施の形態のバスインタフェースアダプタが複数
接続されるコンピュータシステムである。図３は、本発
明の第２の実施の形態を示すブロック図である。図３を
参照すると、本発明のコンピュータシステムは、ストア
インキャッシュ複数接続可能バス２１５と、本発明の第
１の実施の形態であるバスインタフェースアダプタ２０
５、２０６と、プロセッサ２００、２０１、２０２、２
０３と、システムメインメモリ２０４と、バスインタフ
ェースアダプタ２０５配下のＤＭＡ転送制御付きＩＯ装
置接続可能ＩＯバス２１６と、ＤＭＡ転送制御付きＩＯ
装置２０７〜２１０と、バスインタフェースアダプタ２
０６配下のＤＭＡ転送制御付きＩＯ装置接続可能ＩＯバ
ス２１７と、ＤＭＡ転送制御付きＩＯ装置２１１〜２１
４とから構成される。
図３を参照して説明する。本発明の第２の実施の形態は
第１の実施の形態のバスインタフェースアダプタが複数
接続されるコンピュータシステムである。図３は、本発
明の第２の実施の形態を示すブロック図である。図３を
参照すると、本発明のコンピュータシステムは、ストア
インキャッシュ複数接続可能バス２１５と、本発明の第
１の実施の形態であるバスインタフェースアダプタ２０
５、２０６と、プロセッサ２００、２０１、２０２、２
０３と、システムメインメモリ２０４と、バスインタフ
ェースアダプタ２０５配下のＤＭＡ転送制御付きＩＯ装
置接続可能ＩＯバス２１６と、ＤＭＡ転送制御付きＩＯ
装置２０７〜２１０と、バスインタフェースアダプタ２
０６配下のＤＭＡ転送制御付きＩＯ装置接続可能ＩＯバ
ス２１７と、ＤＭＡ転送制御付きＩＯ装置２１１〜２１
４とから構成される。
【００４７】このシステムにおけるバスインタフェース
アダプタ２０５、２０６の動作は、本発明の第１の実施
の形態と同一である。
アダプタ２０５、２０６の動作は、本発明の第１の実施
の形態と同一である。
【００４８】
【発明の効果】本発明の第１の効果は、転送能力が低い
ＤＭＡ転送制御付きＩＯ装置がアクセス中のＩＯキャッ
シュブロックが、転送能力が高いＤＭＡ転送制御付きＩ
Ｏ装置が異なるＩＯキャッシュブロックへのアクセスに
より、無効化またはシステムメインメモリにブロックラ
イトされないようになり、多様な転送能力をもつＤＭＡ
転送制御付きＩＯ装置のＤＭＡ転送におけるＩＯキャッ
シュブロックのミスヒット率を減少することが可能とな
ることである。その理由は、本発明のバスインタフェー
スアダプタはＤＭＡ転送アドレスとＤＭＡ転送長指示線
を監視する機能を内蔵することで、バスインタフェース
アダプタのＩＯキャッシュを最適に制御することからで
ある。
ＤＭＡ転送制御付きＩＯ装置がアクセス中のＩＯキャッ
シュブロックが、転送能力が高いＤＭＡ転送制御付きＩ
Ｏ装置が異なるＩＯキャッシュブロックへのアクセスに
より、無効化またはシステムメインメモリにブロックラ
イトされないようになり、多様な転送能力をもつＤＭＡ
転送制御付きＩＯ装置のＤＭＡ転送におけるＩＯキャッ
シュブロックのミスヒット率を減少することが可能とな
ることである。その理由は、本発明のバスインタフェー
スアダプタはＤＭＡ転送アドレスとＤＭＡ転送長指示線
を監視する機能を内蔵することで、バスインタフェース
アダプタのＩＯキャッシュを最適に制御することからで
ある。
【００４９】第２の効果は、コマンドまたはステータス
としてアクセスしているＤＭＡ転送制御付きＩＯ装置が
アクセス中のＩＯキャッシュブロックが、データとして
アクセスしているＤＭＡ転送制御付きＩＯ装置が異なる
ＩＯキャッシュブロックへのアクセスにより、無効化ま
たはシステムメインメモリにライトバックされないよう
になり、多様なデータ種をもつＤＭＡ転送制御付きＩＯ
装置のＤＭＡ転送におけるＩＯ装置のＤＭＡ転送におけ
るＩＯキャッシュブロックのミスヒット率を減少するこ
とが可能となることである。その理由は、本発明に係る
動的ＤＭＡ転送処理アダプタのＤＭＡ転送データ種線を
監視する機能を内蔵することで、本発明に係る動的ＤＭ
Ａ転送処理アダプタ内のＩＯキャッシュを最適に制御す
ることからである。
としてアクセスしているＤＭＡ転送制御付きＩＯ装置が
アクセス中のＩＯキャッシュブロックが、データとして
アクセスしているＤＭＡ転送制御付きＩＯ装置が異なる
ＩＯキャッシュブロックへのアクセスにより、無効化ま
たはシステムメインメモリにライトバックされないよう
になり、多様なデータ種をもつＤＭＡ転送制御付きＩＯ
装置のＤＭＡ転送におけるＩＯ装置のＤＭＡ転送におけ
るＩＯキャッシュブロックのミスヒット率を減少するこ
とが可能となることである。その理由は、本発明に係る
動的ＤＭＡ転送処理アダプタのＤＭＡ転送データ種線を
監視する機能を内蔵することで、本発明に係る動的ＤＭ
Ａ転送処理アダプタ内のＩＯキャッシュを最適に制御す
ることからである。
【図１】本発明の第１の実施の形態を示すブロック図で
ある。
ある。
【図２】本発明の第１の実施の形態の動作を示すフロー
チャートである。
チャートである。
【図３】本発明の第２の実施の形態を示すブロック図で
ある。
ある。
【図４】従来の技術を示すブロック図である。
【図５】キャッシュステートの遷移を示す遷移図であ
る。
る。
【図６】従来の技術の動作を示すフローチャートであ
る。
る。
【図７】従来の技術の動作を示す説明図である。
１００ バスインタフェース制御部 １０１ ＩＯキャッシュ制御部 １０２ ＩＯキャッシュタグ部 １０３ ＩＯキャッシュデータバッファ部 １０４ ＩＯバスインタフェース制御部 １０５、１０６ ＤＭＡ転送制御付きＩＯ装置 １０９ リフィル対象ＩＯキャッシュブロックポイン
タ １１０ ストアインキャッシュ複数接続可能バス １２６ ＤＭＡ転送長指示線 １２７ ＤＭＡ転送データ種線 １２８ ＤＭＡ転送制御付きＩＯ装置接続可能ＩＯバ
ス ２００、２０１、２０２、２０３ プロセッサ ２０４ システムメインメモリ ２０５、２０６ バスインタフェースアダプタ ２１５ ストアインキャッシュ複数接続可能バス ２１６、２１７ ＤＭＡ転送制御付きＩＯ装置接続可
能ＩＯバス ２０７〜２１０ ＤＭＡ転送制御付きＩＯ装置 ２１１〜２１４ ＤＭＡ転送制御付きＩＯ装置 ５００ バスインタフェース制御部 ５０１ ＩＯキャッシュ制御部 ５０２ ＩＯキャッシュタグ部 ５０３ ＩＯキャッシュデータバッファ部 ５０４ ＩＯバスインタフェース制御部 ５０５、５０６ ＤＭＡ転送制御付きＩＯ装置 ５０９ リフィル対象ＩＯキャッシュブロックポイン
タ ５１０ ストアインキャッシュ複数接続可能バス ５２３ ＤＭＡ転送制御付きＩＯ装置接続可能ＩＯバ
ス
タ １１０ ストアインキャッシュ複数接続可能バス １２６ ＤＭＡ転送長指示線 １２７ ＤＭＡ転送データ種線 １２８ ＤＭＡ転送制御付きＩＯ装置接続可能ＩＯバ
ス ２００、２０１、２０２、２０３ プロセッサ ２０４ システムメインメモリ ２０５、２０６ バスインタフェースアダプタ ２１５ ストアインキャッシュ複数接続可能バス ２１６、２１７ ＤＭＡ転送制御付きＩＯ装置接続可
能ＩＯバス ２０７〜２１０ ＤＭＡ転送制御付きＩＯ装置 ２１１〜２１４ ＤＭＡ転送制御付きＩＯ装置 ５００ バスインタフェース制御部 ５０１ ＩＯキャッシュ制御部 ５０２ ＩＯキャッシュタグ部 ５０３ ＩＯキャッシュデータバッファ部 ５０４ ＩＯバスインタフェース制御部 ５０５、５０６ ＤＭＡ転送制御付きＩＯ装置 ５０９ リフィル対象ＩＯキャッシュブロックポイン
タ ５１０ ストアインキャッシュ複数接続可能バス ５２３ ＤＭＡ転送制御付きＩＯ装置接続可能ＩＯバ
ス
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 13/36 G06F 12/08 G06F 13/12
Claims (6)
- 【請求項１】 ストアインキャッシュ複数接続可能なバ
スとＤＭＡ転送制御可能なＩＯ装置が接続可能なＩＯバ
スとの間の転送を行い、かつＩＯキャッシュを備えるバ
スインタフェースアダプタにおいて、前記ＩＯキャッシ
ュにデータを書き込む場合、前記ＩＯキャッシュのキャ
ッシュブロック内の最後のデータを含むアクセスである
と、キャッシュブロックの置き換えに際し優先的に置き
換えの対象であることを示す無効化優先ビットを付加し
前記ＩＯキャッシュに前記データを書き込むことを特徴
とするバスインタフェースアダプタ。 - 【請求項２】（ａ）前記データ含むキャッシュブロック
を格納するＩＯキャッシュデータバッファ部と、前記キ
ャッシュブロックの状態を示すステート、前記無効化優
先ビット、およびアドレスを格納するＩＯキャッシュタ
グ部とを備える前記ＩＯキャッシュと、（ｂ）前記ＩＯ
キャッシュを制御するＩＯキャッシュ制御部と、を有す
ることを特徴とする請求項１記載のバスインタフェース
アダプタ。 - 【請求項３】（ａ）前記ストアインキャッシュ複数接続
可能なバスと前記ＩＯキャッシュおよび前記ＩＯキャッ
シュ制御部とを接続しインタフェースの制御を行うバス
インタフェース制御部と、（ｂ）前記ＤＭＡ転送制御可
能なＩＯ装置が接続可能なＩＯバスと前記ＩＯキャッシ
ュおよび前記ＩＯキャッシュ制御部とを接続しインタフ
ェースの制御を行うＩＯバスインタフェース制御部と、
を有することを特徴とする請求項２記載のバスインタフ
ェースアダプタ。 - 【請求項４】 前記無効化優先ビットがセットされてい
るキャッシュブロックが複数存在する場合に、現在置き
換えの対象となっているキャッシュブロックが格納され
ているエントリから順番に前記無効化優先ビットがセッ
トされているかどうか調べ、最初に検出された無効化優
先ビットがセットされているキャッシュブロックを置き
換え対象とすることを特徴とする請求項２または３記載
のバスインタフェースアダプタ。 - 【請求項５】 ストアインキャッシュ複数接続可能なバ
スと、前記ストアインキャッシュ複数接続可能なバスに
接続される複数のストアインキャッシュを備えたプロセ
ッサと、前記ストアインキャッシュ複数接続可能なバス
に接続されるシステムメインメモリと、ＤＭＡ転送制御
可能なＩＯ装置が接続可能なＩＯバスと、前記ＤＭＡ転
送制御可能なＩＯ装置が接続可能なＩＯバスに接続され
る複数のＩＯ装置と、前記ストアインキャッシュ複数接
続可能なバスおよび前記ＤＭＡ転送制御可能なＩＯ装置
が接続可能なＩＯバスに接続されるバスインタフェース
アダプタとを有することを特徴とするコンピュータシス
テム。 - 【請求項６】 ＩＯキャッシュのキャッシュブロック内
の最後のデータを含むアクセスであることを示す信号線
を備える前記ＤＭＡ転送制御可能なＩＯ装置が接続可能
なＩＯバスを有することを特徴とする請求項５記載のコ
ンピュータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16883597A JP3302905B2 (ja) | 1997-06-25 | 1997-06-25 | バスインタフェースアダプタおよびコンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16883597A JP3302905B2 (ja) | 1997-06-25 | 1997-06-25 | バスインタフェースアダプタおよびコンピュータシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1115777A JPH1115777A (ja) | 1999-01-22 |
| JP3302905B2 true JP3302905B2 (ja) | 2002-07-15 |
Family
ID=15875413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16883597A Expired - Fee Related JP3302905B2 (ja) | 1997-06-25 | 1997-06-25 | バスインタフェースアダプタおよびコンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3302905B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6820161B1 (en) | 2000-09-28 | 2004-11-16 | International Business Machines Corporation | Mechanism for allowing PCI-PCI bridges to cache data without any coherency side effects |
-
1997
- 1997-06-25 JP JP16883597A patent/JP3302905B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1115777A (ja) | 1999-01-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020409 |
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