JP3510240B2 - キャッシュメモリー付マルチ処理システム - Google Patents

Description

【発明の詳細な説明】 【技術分野】

本発明はキャッシュメモリーを使用したマルチ処理シ
ステムに関し、特にデータの完全性を保つ手段と方法に
関する。

【背景技術】

高速、小容量のキャッシュメモリーシステムは周知で
ある。各種のキャッシュメモリーシステムがあるが、周
知のシステムは書通し（ライトスルー）“write throu
gh"キャッシュと書戻し（ライトバック）“write bac
k"キャッシュである。ライトスルーキャッシュでは、デ
ータはキャッシュに書込むと同時に主メモリーに書込ま
れる。かくして、キャッシュは常に主メモリーに記憶さ
れるデータと同じデータを含み、データの完全性（同一
性）をシステム全体について保たれる。ライトスルー構
造の問題点は過大量のバス移送量を生じ、ライトスルー
キャッシュへの書込と同時に主メモリーへの書込が生ず
る。この構造の利点は常に最も更新されたデータがどこ
にも存在する点である。 ライトバックキャッシュを使用する構造はバスの移送
量が著しく減少する。最初にデータを主メモリーからラ
イトバックキャッシュに書込み、中央処理ユニット（CP
U）が次に動作に使用する。CPUがデータをキャッシュに
書戻して修正したとすればダーティービットがセットさ
れ、このデータがキャッシュに独自であり、主メモリー
に存在するデータとは異なることを示す。このキャッシ
ュでは通常は回修されたデータを主メモリーに書込んで
データの完全性を保つプロセスは使用しない。明らかに
ダーティービットはデータの同一性を保つことはできな
い。ライトバックキャッシュを１個のプロセッサと共に
使用する場合にはデータ処理は簡単である。しかし、２
個以上のCPUが同じ主メモリーを使用する時はデータ処
理は複雑になる。 このシステムでは２個以上のキャッシュメモリーが存
在することが多い。キャッシュのエントリ位置には有効
／無効ビットが存在する。CPUが他のキャッシュがメモ
リーに書き込み、このキャッシュが同じデータアドレス
を有する場合にはキャッシュを更新せずに自分のキャッ
シュエントリを無効とするる。かくしてCPUが特定のデ
ータアドレスでキャッシュにアクセスした時に無効のエ
ントリを見て主メモリーに再び向い、時間のかかるプロ
セスとなる。 本発明の目的は、マルチ処理キャッシュ環境のデータ
の完全性（インテグリティ）を保ち、主メモリーに対す
る余分なアクセスを必要としないようにすることであ
る。 本発明の他の目的は複数のCPUが関連するキャッシュ
メモリーを経てデータをアクセスし、各CPUは常に最も
最近更新されたデータをアクセスすることができるよう
にすることである。 本発明の別の目的はマルチ処理システムを提供し、ラ
イトバックキャッシュを使用し、主メモリーアクセスを
最小とし、同時にシステム全体のデータの完全性を保つ
ことである。 本発明の他の目的は、キャッシュメモリーシステムを
提供し、有効／無効データ表示の使用を廃止することで
ある。

【発明の開示】

本発明によるマルチ処理システムは少なくとも２個の
CPUと、主メモリー手段とバス手段とを含む。キャッシ
ュメモリー手段が用いられて各CPUをバス手段に結合
し、さらにキャッシュメモリー手段内に記憶されたデー
タユニットのステータスを示す手段を含む。あるステー
タス表示は記憶位置の内容が主メモリーから受信されて
から修正されたか否かを示し、他の表示は記憶位置の内
容が他のキャッシュメモリー手段内に存在するか否かを
示す。制御手段を含み、CPUからデータユニットを受けC
PUに関連するキャッシュメモリー手段に記憶させたとき
に、どのデータユニットが他のCPUに関連するキャッシ
ュメモリー手段内にも記憶されているものとして示され
ているかを確認し、このCPUデータユニットは主メモリ
ー手段にも書込まれている。このプロセス間に、他のキ
ャッシュメモリー手段がバス手段を監視して対応するデ
ータユニットを更新する。各キャッシュメモリー手段に
対してバス監視手段が与えられ、すべての主メモリーへ
の書き込み及び主メモリからの読み出しを監視してシス
テム全体のデータの完全性を保つ。 ［図面の簡単な説明］ 図１は本発明によるデータ処理システムのアドレスと
データのフォーマットを示す図である。 図2a、2bは組合せられて本発明による高レベルブロッ
ク図を示す。 図３はメモリーに対するCPUの読み出し要求間に生ず
るイベントのシーケンスを示すデシジョンツリーであ
る。 図４は非要求CPU/キャッシュがシステムバスを監視し
読出要求者にデータ戻しを行う時に生ずるイベントのシ
ーケンスを示すデシジョンツリーである。 図５はCPUのメモリーへの書込に際して生ずるイベン
トのシーケンスを示すデシジョーンツリーである。 図６は非要求CPU/キャッシュが書込要求者によるメモ
リーへの書込を監視する際に生ずるイベントのシーケン
スを示すデシジョンツリーである。 図７は非要求CPU/キャッシュがメモリーから要求側CP
U/キャッシュへの多数ワード読み出しを監視する際に生
ずるイベントのシーケンスを示すデシジョンツリーであ
る。 図８はメモリーからの多数ワードデータ読出しを示す
フローチャートである。 図９はデータ戻しの間にキャッシュ間に生ずる調停を
示すフローチャートである。 図10a、10b、10cは本発明によるタイミング線図であ
る。

【発明を実施するための最良の形態】

本発明によるデータ処理システムは図１に示すアドレ
スおよびデータフォーマットを使用する。バイトは８ビ
ットとし、ワードは４バイトとする。メモリーの各位置
は２ワード（ダブルワード）を記憶し、バイトレベルで
アドレス指定可能とする。何れのバイトも個々にアドレ
ス指定、読み、書き可能であり、バイト、ワード、ダブ
ルワード（ダブルワード）の組合せが可能である。通常
はこのシステム内で転送するデータはダブルワードとす
る。 アドレスフォーマットについて、28ビットをアクティ
ブに使用し、主メモリーのフィジカル（物理）アドレス
を構成し、そこにデータのサブセット（例えばバイト）
を見出し得る。フィジカルアドレスの一部を使用して、
ライトバックキャッシュメモリー内の位置をアクセス及
び識別する。各キャッシュは12ビット（４−16ビット）
のフィジカルアドレスを使用してデータワードを識別
し、これら12ビットをタグと称する。フィジカルアドレ
スの他の部分、即ちビット17−28を使用してキャッシュ
メモリー内の記憶位置のアドレス（キャッシュアドレ
ス）とする。キャッシュアドレスはキャッシュメモリー
内の記憶位置の基準となるがタグはその記憶位置に実際
に記憶されたデータを識別する。 キャッシュメモリーへのアクセスはCPUからのフィジ
カルアドレスの到着によって開始する。キャッシュはキ
ャッシュアドレスを使用してメモリー位置の１個にアク
セスする。次に、受信したフィジカルアドレスのタグ部
分をキャッシュアドレスに記憶されたデータのタグ部分
と比較して一致しているか否かを定め、それによってヒ
ットが生じたことを示し、アクセスし、書き、又は変更
又は利用すべき正当なデータがフィジカルアドレスによ
って実際に指定される。一致していない場合（ミス）の
システムの代表的応答は、要求されたデータの主メモリ
ーに対する読み出し要求の発生である。 上述の通り、データフォーマットは長さ２ワードであ
り、各ワードは32ビットであり、８ビットのバイト４個
を含む。また、パリティビットが組合されるが本発明の
説明には無関係である。 次の説明において留意すべきことは、本発明はキャッ
シュデータが常にシステム内で最新であることを確実に
してデータの完全性を保つことである。かくしてキャッ
シュデータに関する有効、無効の表示はなく、キャッシ
ュのデータは常にその不変性が有効（即ち最新）である
ことが保証される。 これに対して、有効、無効表示を使用するキャッシュ
システムは無効データユニットをアドレスした時に不可
避的にキャッシュミスの数を累積する。このシステムで
は有効データユニットを受けた時にキャッシュ内に置
き、次に要求者に提示される。本発明はこの不必要なメ
モリーサイクルを避け、有効無効データのリストやディ
レクトリの必要なく、メモリーコントローラがキャッシ
ュ動作の記録を保管する必要がない。 本発明のキャッシュメモリーでは、表示は、主メモリ
ーからアクセスされてからの各キャッシュデータワード
の修正の状態（例えば、ダーティー、又は非ダーティ
ー）に関係し、また他のキャッシュストア内にあるか否
か（例えばシェア又は非シェア）に関係する。この表示
はシステムが常にキャッシュデータワードを最新にし、
要求された時に更新することを確実にする。キャッシュ
ストアが要求されたデータを持たない場合でも、このデ
ータが他のキャッシュストア内に存在する場合には、要
求されたキャッシュストアに直に移送する手段を有す
る。 本発明は更に、２個以上のCPUが同時に１個のワード
内のバイトを修正しようとする場合の特別な手順の手段
を必要としない。本発明はこの修正を通常動作の間に行
う。 定義によって、本発明のシステムのキャッシュのデー
タは最新であるため、システム動作が開始されれば、各
キャッシュはデータで充満する必要がある。このため
に、主メモリーからデータを無作為に選択して各キャッ
シュストアに書き込み、記憶し、システムが始動すれば
主メモリーのデータは最新と見なされる。システムは後
述する通りに次の動作を開始する。 図２は、少なくとも２個のCPU10、12を含むマルチプ
ロセッサシステムのハイレベルブロック図を示す。各CP
Uはバーチャルアドレスシステムによって動作する。し
かし、内部CPU及びメモリー動作が実行されれば、バー
チャルアドレスはフィジカルアドレスに変換され、アド
レスの示すデータを記憶する主メモリー14内の実際のア
ドレス位置を示す。アドレス変換はアドレス変換器16、
16'によって行い、結果的なフィジカルアドレスはマル
チプレクサ18、18'を経てフィジカルアドレスレジスタ2
0、20'に供給される。各CPUとそれに関連するキャッシ
ュメモリーシステムとは同一であるので、CPU10のみを
説明し、CPU12は同様であり、同じ符号にプライムを付
して示す。 キャッシュアドレス（即ちビット17−28）に対応する
フィジカルアドレスレジスタ20内に存在するフィジカル
アドレスの部分はケーブル22を経てキャッシュバス24に
供給される。キャッシュバス24にはキャッシュデータス
トア26、キャッシュタグストア28、ダーティービットス
トア30、シェア（shared）ビットストア32とバス監視キ
ャッシュタグストア54を接続する。ケーブル27はCPU10
からキャッシュデータストアへの直接入力用である。キ
ャッシュデータストア26は32Kバイトメモリーであり、4
Kライン深さ、64ビット（８バイト）幅とする。このキ
ャッシュストアの各ラインはダブルワードを記憶する。
キャッシュタグストア28は4Kライン深さ、13ビット幅と
し、フィジカルアドレスのタグ部分を記憶し、キャッシ
ュデータストア26の何処に対応するデータが記憶される
かをタグが規定する。各データのダブルワードはフィジ
カルアドレスと関連し、ダブルワードを記憶した主メモ
リー14の位置を示す。キャッシュタグストア28の各ライ
ンはキャッシュデータストア26内のデータストアアドレ
スの位置に対応し、このキャッシュデータストアアドレ
スに記憶されたデータと関連するフィジカルアドレスの
タグ部分を含む。 ダーティービットレジスタ30とシェアビットレジスタ
32は夫々4Kライン深さとする。ダーティービットレジス
タ30の任意のラインの“l"ビットはキャッシュデータス
トア26の対応するライン内のデータが、主メモリー14の
対応する記憶位置内のデータよりも新しいことを示す。
ダーティービットレジスタ30のラインの“0"設定は、キ
ャッシュデータストア26内の対応するエントリーが、主
メモリー内のその位置に出現するデータと同じである
（例外は後述する）ことを表示する。シェアビットレジ
スタ32のラインの１にセットしたビットは、システム内
の他のキャッシュが同じエントリーを含み得ることを示
す。シェアビットレジスタ32のラインの０にセットした
ビットは、他のキャッシュが同じエントリーを持たない
ことを示す。 フィジカルアドレスレジスタ28では、ケーブル34がフ
ィジカルアドレスのタグ部分（ビット４−16）をアクセ
スして、比較器36に供給する。また、キャッシュタグス
トア28からのケーブル38は、比較器36に、記憶した選択
タグを供給する。比較が生じたときに、両タグが等しい
ことを示す（ヒット）時には、ライン39を経て信号がキ
ャッシュコントローラ40に送られる。 キャッシュコントローラ40及び他の動作用および制御
用のエンティティ（装置）は個別のエンティティとして
示すが、その機能は後述する通りCPUに組合せられ、完
全に独立したエンティティではない。 ケーブル42、44はキャッシュコントローラ40にキャッ
シュバス24からキャッシュアドレスビットを、及びレジ
スタ20から完全なフィジカルアドレスを夫々供給する。
ライン43、45はキャッシュコントローラ40に対してのダ
ーティービットとシェアビットのセッティングと読み出
しの手段を提供する。キャッシュコントローラ40は、ケ
ーブル42を経てキャッシュバス24に信号を供給し、キャ
ッシュデータストアトア26、キャッシュタグストア28、
ダーティービットレジスタ30、シェアビットレジスタ3
2、バス監視キャッシュタグストア54の書込み、読出し
を制御する。 図２に示すシステムの主エレメント間の通信は、シス
テムバス242で生ずる。実際はシステムバス242は３本の
別のバスシステム、即ち、データバス102、アドレスバ
ス104、制御バス106を含む。制御バス106は、主制御ラ
イン53、シェアライン55（すべてのキャッシュコントロ
ーラに接続）、バスロックライン59（システムバス242
に接続されたすべてのユニットによって監視される）、
ホールドライン（保持ライン）ライン57、57'から成
る。保持ライン57はキャッシュコントローラ40から出
て、保持ライン57'はキャッシュコントローラ40'から出
る。両保持ライン57、57'はシステムバス242に接続され
たすべてのユニットによって監視される。 各保持ライン57、57'及びロックライン59はほぼ同様
な機能（システムバスからの他の機能を除く）を行う。
キャッシュコントローラが保持ラインをアサートした時
は、システムバスの他の潜在的使用者は、保持ラインが
解放されるまではバスに接続されない。たとえば、後述
する通り、キャッシュコントローラは、システムが他の
要求者へ戻されるのを監視しているときに、それ自体の
キャッシュストア内に存在する場合がある。この場合に
は監視するキャッシュコントローラは保持ラインをセッ
トし、データ要求者に対して、多くのデータが入力する
のでシステムバスに対しての接続を解放できないことを
表示する。かくして保持ラインは、データ要求者が利用
可能な最新のデータを確実に受取るまでは、次の個々の
トランザクションが生ずるのを防ぐ。 バスロックライン59に関しては、バスに接続されたエ
ンティティ（装置）はアクセスを要求する必要があり、
他の高次の優先順位のエンティティが同様の要求で待っ
ていないことをシステムが確認した後にアクセスが許可
される。エンティティがバスロックライン59に対するア
クセスが許可されてそれをアサートすれば、このエンテ
ィティとメモリー制御ユニット254のみがシステムバス
にアクセス可能である。このアサートするエンティティ
が読み要求を出せば、メモリー制御ユニット254は応答
可能であり、他のエンティティが主メモリーにアクセス
して要求したデータを変更するおそれはない。特定の動
作を完了すれば、バスロックライン59は解放され、他の
要求エンティティが利用可能となる。 データバス102はすべての主サブシステム間（キャッ
シュメモリーシステムと主メモリー14との間など）にデ
ータを搬送する。各キャッシュメモリーはデータバスイ
ンターフェース50を有し、データバス102との間のアク
セスを行う。同様にして、アドレスバス104はアドレス
バスインターフェース52を経て各キャッシュメモリーに
よってアクセスされる。制御バス106はケーブル49によ
ってキャッシュコントローラ40に接続され、各種システ
ム制御信号に対する所要の交通路となる。各バス102、1
04、106は更にメモリー制御ユニット254に接続され、す
べての主メモリー動作を制御する。各バス102、104、10
6は更に、I/Oインターフェース61に接続され、接続され
た入力出力装置と各種システムバスとの間の移送を制御
し、かつ、システム制御インターフェースユニット63に
接続されてシステム初期設定制御と診断を行う。 データの完全性を確実にするための各キャッシュメモ
リーの重要な部分はバス監視キャッシュタグストア54で
ある。バス監視キャッシュタグストア54はキャッシュタ
グストア28と同様な構成であり、キャッシュタグストア
28の含むものと同一なタグのセットを含む。 アドレスバスインターフェース52がアドレスバス104
上のフィジカルアドレスを監視する時は、そのアドレス
をケーブル56を経て外部アドレスレジスタ58に伝達す
る。外部アドレスレジスタ58からの出力ケーブル60は監
視されるフィジカルアドレスのキャッシュアドレス部分
を送り、バス監視キャッシュタグストア54の対応メモリ
ー線を読み出し、ケーブル62を経て比較器64に送る。比
較器64の他の入力はケーブル66に生じ、それは外部アド
レスレジスタ58に記憶されたフィジカルアドレスのタグ
部分である。比較器64からの同一の表示はライン67を経
てキャッシュコントローラ40に供給される。キャッシュ
コントローラ40に対する他の入力は、ケーブル56、68を
経て、アドレスバスインターフェース52によって監視さ
れた完全フィジカルアドレスを送る。キャッシュコント
ローラ40はライン70、72上の信号を経て、アドレスバス
インターフェース52とデータバスインターフェース50と
の動作を制御する。データバスインターフェース50はア
ドレスバスインターフェース52とほぼ同様に作動する
が、データバス102に生ずるデータをとらえて、指令に
よってケーブル51を通じてキャッシュデータストア26に
送る。 図３（図２と関連する）はデシジョンツリーを示し、
CPU10が読出し要求を主メモリー14に送ったときに生ず
る動作を示す。この場合に、CPU10は読み出し要求をケ
ーブル80を経てキャッシュコントローラ40に送る。予
め、メモリーから読み出される要求されるデータのフィ
ジカルアドレスがCPU10によってフィジカルアドレスレ
ジスタ20に挿入されている。キャッシュコントローラ40
は次に、フィジカルアドレスレジスタ20のタグ部分をキ
ャッシュタグレジスタ28に記憶されたタグと比較するよ
うにする。比較器36で一致が検出されれば、ライン38を
経てキャッシュコントローラ40にヒットを示す信号を供
給する。キャッシュコントローラ40が所定時間以内にヒ
ット信号を受けない時は、ミス信号が発生したと見な
し、対応するデータがキャッシュデータストア26内にな
いことを示す。同様に、フィジカルアドレスレジスタ20
内のキャッシュアドレスは、ライン43、45を経てダーテ
ィービット及びシェア状態ビットを読み出してキャッシ
ュコントローラ40に送る。かくしてキャッシュコントロ
ーラ40は捜索するデータがキャッシュデータストア26に
あるか否か（ヒット又はミス）、ダーティーか否か、シ
ェアか否かを知る。 図３に示す通り、デシジョンツリーの上部４本の枝は
捜索中のデータがキャッシュデータストア26内にあるこ
とを示す。この場合には、データがダーティか否か、シ
ェアか否かは無関係であり、キャッシュコントローラ40
はキャッシュデータストア26に指令して要求されたデー
タをケーブル27を経てCPU10に読み出す。 これに対して、キャッシュコントローラ40が、要求さ
れたデータがキャッシュデータストア26内になく（ミ
ス）、キャッシュデータストア26内のアドレスされた位
置に記憶されたデータがダーティーでシェアであると検
出した時は、次の一連の作動を行う。最初に、キャッシ
ュコントローラ40はメモリー制御ユニット254に主メモ
リー読出し要求を発し、フィジカルアドレスレジスタ20
内に記憶されているフィジカルアドレス位置からのデー
タを要求することを示す。次にメモリー制御ユニット25
4は主メモリー14内のフィジカルアドレスから要求され
たデータをアクセスして、データバス102を経てデータ
バスインターフェース50に供給する。このデータがキャ
ッシュデータストア26に書込まれる前に、キャッシュデ
ータストア26内のこのアドレスに現在記憶されている希
望されないデータをセーブする必要がある。希望されな
いデータはダーティーであるため、ケーブル51とデータ
バスインターフェース50を経て主メモリー14に書戻す。
かくして、主メモリー14内のデータは更新され、キャッ
シュデータストア26のアドレス位置に現存する希望され
ないダーティーデータに対応するようにされる。このア
ドレスに対応するダーティービットはリセットされて０
とされ、データバスインターフェース50は、指令され
て、要求されたデータ（今はデータバスインターフェー
ス50内に保持されている）を、フィジカルアドレス20の
指示したキャッシュアドレスでキャッシュデータストア
26内に書く。同時に、要求されたデータのタグ部分をキ
ャッシュタグストア28及びバス監視キャッシュタグスト
ア54に供給する。これに対応するシェアビットストア32
内のシェアビットは、制御バス106に出現するバスシェ
ア信号に応じて更新される（この動作は後述する）。次
に、キャッシュデータストア26に新規に入ったデータは
ケーブル27を経てCPUに読み戻される。 各キャッシュコントローラは２種の動作に対して連続
的にシステムバス242の監視を行う。即ち、（ａ）主メ
モリー14へのデータ書込み及び（ｂ）読み出し要求を満
足するための主メモリー14からのデータ戻しである。こ
の監視は、読出し又は書込み要求がどこから発生するか
否かに無関係である（たとえば、キャッシュ/CPU、シス
テムバスインターフェース、システム制御インターフェ
ース、I/Oインターフェース）。この連続監視はデータ
の完全性を保つのに著しく有効である。 図２に戻って、キャッシュコントローラ40が制御バス
106にデータ読み出し要求を発したならば、この信号は
キャッシュコントローラ40'によって感知されて、アド
レスバスインターフェース52'に指令して、アドレスバ
ス104に次に送られるアドレスをラッチさせる。アドレ
スバスインターフェース52'は、要求されたフィジカル
アドレスをアドレスバスからラッチして、外部アドレス
レジスタ58'に置く。そこで、そのタグ部分を使用し
て、バス監視キャッシュタグストア54'が、外部アドレ
スレジスタ58'に今挿入されたアドレスタグ部分に相当
するタグを有するか否かを判定する。比較が成立すれ
ば、キャッシュコントローラ40'はホールド信号（保持
信号）を制御バス106の保持ラインにセットし、キャッ
シュコントローラ40に、更なるデータが潜在的に現存し
ており、システムバス接続を解放しないように伝える。
キャッシュコントローラ40'は更に、キャッシュデータ
ストア26'内のデータがダーティーか否かを定める。ダ
ーティーである場合には、キャッシュデータストア26'
内のアドレスされたダーティーデータをデータバス102
に置く。データバスインターフェース50はこのデータを
捕捉し、キャッシュデータストア26に供給して記憶させ
る。更に、キャッシュコントローラ40'は制御バス106の
バスシェアラインをセットし、キャッシュデータストア
26内に新に記憶されたデータが２位置以上に存在するこ
とを示す。（明らかに、もしキャッシュコントローラ4
0'がデータがダーティーでないことを知ったならば、キ
ャッシュデータストア26への送信は不必要であり、キャ
ッシュデータストア26'内のデータは主メモリー14から
読み出すデータと同一である。） キャッシュコントローラ40'がバスシェアラインをあ
る状態にセットした時に、キャッシュコントローラ40は
シェアレジスタ32にシェアビット（キャッシュデータス
トア26に今書込んだデータに対応する）をその状態に対
してセットする。 データをキャッシュデータストアから主メモリー14に
書込むと仮定すれば、このデータ転送は、上述の通り、
関連していないキャッシュコントローラ（すなわち、デ
ータを読み込まれるキャッシュデータストア以外のキャ
ッシュデータストアを制御するキャッシュコントロー
ラ）によって監視される。かくして、もしキャッシュコ
ントローラ40'がキャッシュコントローラ40からの制御
バス48に生ずる書込指令を感知したならば、アドレスバ
スインターフェース52'及びデータバスインターフェー
ス50'に指令して主メモリー14に書込むアドレスとデー
タをラッチする。次に、タグ比較を行い、バス監視キャ
ッシュタグストア54'内のタグがアドレスバスインター
フェース52'に記憶されたタグと等しいか否かを判定す
る。等しい場合には、キャッシュコントローラ40'はデ
ータバスインターフェース50'に指令してキャッシュデ
ータストア26'を新しいデータで更新する。 図３において、デシジョンツリーのCPU読み込み要求
上に、もし「キャッシュミス」、「ダーティー」、「シ
ェアでない」との一連の発見のシーケンスが生じた時
は、「シェア」データの場合と同様の動作を行う。即
ち、データがシェアかシェアでないかは動作のシーケン
スに無関係である。 しかし、キャッシュミスが生じデータがダーティでな
い場合（シェアかシェアでない場合共に）、動作のシー
ケンスは異なる。この場合は、主メモリー読出し要求が
キャッシュコントローラ40からメモリー制御ユニット
（MCU）254に送られ、主メモリーデータをキャッシュデ
ータストア26に書込む。キャッシュデータストア26のア
ドレスされた位置のデータはダーティーでないため、主
メモリー14内に存在する同じデータを更新する必要はな
い。次に、バスシェアラインはサンプルされ、シェアビ
ットは、他のキャッシュコントローラが制御バスに生じ
た読み出し要求に応答してシェアラインをセットし、同
じデータを有することを示すか否かに応じてセットす
る。最後にキャッシュデータストア26の内容をCPUIOに
読み込む。 図４に示すデシジョンツリーはデータ戻し表示を非要
求キャッシュコントローラによってシステムバス上で監
視する時のシステムの動作を示す。上述の通り、各キャ
ッシュコントローラは、主メモリーに対するデータの書
き込み及び読み出しに関して制御バスを監視する。図４
に示す例では、主メモリー14からの読み出しをキャッシ
ュコントローラ40が要求し、これに対するデータ戻し要
求をキャッシュコントローラ40'によって監視すると仮
定する。上述の通り、キャッシュコントローラ40'は、
アクセスされたデータのフィジカルアドレスがアドレス
バスインターフェース52'にラッチされるようにする。
次に、キャッシュヒットが生ずるか否かを定め、データ
がダーティーか否かを定め、シェアか否かを定める。こ
の条件がヒットでダーティーでシェアであった時は、キ
ャッシュコントローラ40'は制御バス106の保持ラインを
セットし、キャッシュデータストア26'に指令して、記
憶したデータをデータバス106に書込み、このデータを
データバスインターフェース50によってキャッシュデー
タストア26に入力して記憶する。キャッシュコントロー
ラ40'は更に、制御バス106のシェアラインを１にセット
し、データの要求者はCPUであると見なす。 上述の場合に、キャッシュコントローラ40'がシェア
ビットレジスタ32'内のデータ表示がシェアでないこと
を知った時は、シェア条件とほぼ同様のプロセスである
が、シェアビットレジスタ32'は１にセットし、キャッ
シュデータストア26'内のデータのシェア状態を適切に
表示する。 もしキャッシュヒットであり、キャッシュデータスト
ア26'内のデータがダーティーでないときは次の動作が
生ずる。データがシェアのときは、キャッシュコントロ
ーラ40'はバスシェアラインを１にセットし、要求者はC
PUと見なす。データがシェアでない場合は、バスシェア
信号は１にセットし、キャッシュデータストア26'内の
夫々のデータラインと関連するシェアビットは１にセッ
トし、記憶されたデータは事実上シェアであることを示
す。この場合も、要求者はCPUであると見なす。このプ
ロセス内にキャッシュミスが存在すれば、動作の必要は
ない。 図10a、10b、10cのタイミング図は各種形式のバスト
ランザクションを示す。図10aはバイト、ワード、ダブ
ルワードの書込、次にダブル読み出しの指令（コマン
ド）IDとアドレス部分（64ビット）、次に要求されたダ
ブルワードのMCUデータ戻しを示す。 図10bはキャッシュ取出し／書戻しに対するロックラ
イン及び保持ラインの使用を示す。この場合は、キャッ
シュ取出が生じ、ミスが生じ、ダーティーデータがアド
レス位置に存在するときに対応する。従って、主メモリ
ーからの要求されたデータがキャッシュストアに書込ま
れる前に、ダーティーデータは主メモリーに書戻す必要
がある。関連のキャッシュコントローラは、保持ライン
とロックラインとをアサートし、コマンドIDをMCU254に
送り、８ワード読み出しを行う。アサートされた保持ラ
インは解放されるまではMCU254がキャッシュストアへの
書込を行うのを防ぎ、アサートされたロックラインはこ
のシーケンスの間に他のバス接続がバスを使用するのを
防ぐ。書戻し及び保持ラインとロックラインの解放の後
に、MCU254は、要求された４個のダブルワードをキャッ
シュストアに自由に書込み得る。 図10cは保持ラインの他の使用を示す。図示のバス接
続はダブルワードの読み込みを要求し、MCU254は要求さ
れたダブルワードを戻す。キャッシュはダブルワードの
アドレスをラッチし、次のサイクルにおいてディレクト
リのルックアップを行う。キャッシュがダーティーマッ
チを発見した時は、サイクル終了の僅かに前にキャッシ
ュはホールドをアサートする。保持ラインは、書戻しキ
ャッシュがダブルワードとそのアドレスを再送信しその
後に解放するまで、他の接続がバスを使用するのを防
ぐ。再送信はシステムバス上のバス有効信号のアサート
によって示す。 図５はメモリーへの書き込みの指令をCPUから受けた
時に続くプロセスを示す。この場合には、最初の動作
は、読込み要求を受けた時と同様であり、書込み指令に
付随するフィジカルアドレスを解析して、書込むべく探
索するデータがキャッシュデータストア26内に存在する
か否か（ヒットかミスか）を定める。ヒットであり、デ
ータがダーティーでシェアである時は、キャッシュコン
トローラ40はキャッシュデータストア26とキャッシュタ
グストア28に夫々のデータとタグビットを記憶させる。
しかしCPUはシェア位置に書込中であるため、書込（ラ
ストスルー）動作は主メモリー14に対して生ずる。かく
してデータは、キャッシュデータストア26に書込まれる
に加えて、制御バス106上の書込指令を経て主メモリー1
4に書込まれる。 シェアデータがキャッシュデータストア26'にまだ存
在すると仮定すれば、書込（ライトスルー）はキャッシ
ュコントローラ40'によって感知され、キャッシュデー
タストア26'は同じタグを有するデータを含むことを判
定する。キャッシュコントローラ40'は次にデータバス
インターフェース50'に指令して、そのデータ位置をキ
ャッシュデータストア26から主メモリー14に書込まれる
データのデータで更新する。（データはアドレスバス及
びデータバスインターフェース52'、50'によって捕捉さ
れる。）これによって、各キャッシュデータストアは最
も新しい更新された情報を記憶する。主メモリーデータ
とキャッシュデータストアとは同じ情報を含むため、ダ
ーティービットはリセットされて０になる。 主メモリーに書込まれているデータがシェアでない時
は、必要なことはキャッシュデータストア26を更新する
ことである。データは主メモリー14内に記憶されるデー
タと等しくないためダーティービットは１のままであ
り、主メモリーに対する書込み（ライトスルー）は生じ
ない。 キャッシュヒットであり、ダーティーでなく、シェア
の表示がある場合には、キャッシュヒット、ダーティ
ー、シェアの場合と同じ動作である。データがシェアで
ない場合には、キャッシュは更新され、キャッシュデー
タストア26内のデータは主メモリー14内の同じメモリー
位置に記憶されたデータとは異なるためダーティービッ
トは１にセットされる。 CPUメモリー書込指令を受け、キャッシュミスがあ
り、キャッシュデータストア26内のそのアドレスされた
位置内にすでに記憶されているデータにダーティー表示
がある場合には、複雑なステップが行われる。これはデ
ータがシェアか否かは無関係である。第１に主メモリー
読み出し要求がキャッシュコントローラ40によってメモ
リー制御ユニット254に伝達される。次に、キャッシュ
データストア26内のダーティーエントリを主メモリー14
に書込む。修正すべき実際のデータを主メモリー14から
キャッシュデータストア26に書き戻し、キャッシュタグ
ストアとバス監視キャッシュタグストアを更新する。キ
ャッシュデータストア26の新データを次に、CPU10が新
データを同じデータ位置に重ね書きを行うことによって
更新する。（システムは選択的に、全ダブルワード、１
個のワード、バイトの任意の組合せを重ね書きする能力
を有する。）メモリー書込信号は制御バス106上で感知
されているので、他のキャッシュコントローラもまたそ
れに関連するキャッシュデータストア内にアクセスされ
たデータを持つ場合には、制御バス106のバスシェアラ
インをセットしてシェアデータを示す。バスシェア信号
はキャッシュコントローラ40によって感知され、シェア
ビットレジスク32内のシェアビットを１にセットする。
更にCPU10によってキャッシュデータストア26に最近書
込まれたデータを主メモリー14に書込み（ライトスル
ー）、キャッシュコントローラ40'によって感知され
て、そのキャッシュデータストアを修正する。次にダー
ティービットレジスタ30内のダーティービットを０にリ
セットする。バスシェア信号が０である時は、CPUエン
トリを主メモリー14に書込む（ライトスルーする）必要
はない。図５のデシジョンツリーの下部の枝に示す通
り、この動作は、データが最初にシェアとして示された
か否かは作動に無関係である。 CPU書込信号に応答して、キャッシュミス、ダーティ
ーでない、シェア（又はシェアでない）の表示がある場
合は、動作はダーティーの場合とほぼ同様である。しか
し、ダーティーでない場合は同じデータを含むため主メ
モリーの更新は不要である。 図６に示すデシジョンツリーはメモリーへの書込をシ
ステムバス上に感知したときの各種システム動作を示
す。要求しない（非要求）CPU/キャッシュシステムが、
他のCPU/キャッシュシステム又はI/Oインターフェース
からメモリーに書込まれるデータが、関連のキャッシュ
データストア内にあることを見つけ、シェアであること
を示している時は、単にキャッシュを更新してメモリー
に書込まれた新データに一致させる。シェアでない場合
にキャッシュヒットを表示される時は、もし他のキャッ
シュデータストアからメモリーに書き込まれるデータと
同じデータがキャッシュデータストアにある時は、エラ
ー状態を感知する。すべての場合に、キャッシュデータ
ストアをメモリーに書込むデータによって更新する。 ここまでの説明は主として、メモリーからのダブルワ
ードアクセスとメモリーへのダブルワード書込である。
図１に示す通り、図２のシステムの使用するデータフォ
ーマットは２個の４バイトワードをキャッシュデータス
トアのライン毎に含む。多くの例では、２つのデータワ
ードの読出し及び書込みのみでなく、１回の作動で多数
のダブルワードの読出し及び書込みを行い、各ダブルワ
ードについて個々の記憶又は書込の必要がないことが有
利である。指令のセットのアクセスや書き込み、又は長
い特性のストリング上の動作の場合に特に有利である。 多数のダブルワード動作を取扱うには、ステータスレ
ジスタを準備する。図２に示す通り、各キャッシュコン
トローラ40、40'にはマルチワードステータスレジスタ9
0、90'が与えられる。これらのステータスレジスタはマ
ルチワード転送のときに使用される。 図７に示すフロー図は、マルチワードデータ転送がシ
ステムバス242に生じ、マルチワード読出要求を発した
キャッシュコントローラ以外のキャッシュコントローラ
によって監視された場合である。各キャッシュコントロ
ーラは連続的にマルチワード転送に対してシステムバス
を監視する。データ戻しの間、キャッシュコントローラ
は、転送されるデータワードが、関連するバス監視キャ
ッシュタグストア内に記憶されたタグと同じタグを有す
ることを検出する場合がある。キャッシュコントローラ
は関連のマルチワード移送（転送）レジスタの、ヒット
表示を示したキャッシュタグのアドレスに対応する位置
に１つの１ビットをセットする。同様に、キャッシュコ
ントローラはマルチワード転送において第１のヒットを
検出すれば、バス保持制御ラインをセットし、データを
受けるキャッシュコントローラが追加のデータを期待す
べきであることを知らせる。 キャッシュコントローラはシステム監視を継続し、そ
れを、マルチワード転送が終了するまで継続する。この
時に（キャッシュコントローラ40'はバスを監視してい
ると仮定する）、マルチワードレジスタ90'は一連の０
と１とを記憶し、１はヒット表示が生じたキャッシュタ
グのアドレスに対応する。 キャッシュコントローラは第１のヒットによって指示
されたアドレスでのそのタグストアをアドレスする。こ
のアドレスに記憶されたデータがダーティーと示されて
いる時は、これをデータ要求者に送信する。データがダ
ーティーでないことを知れば、次のアドレスをアクセス
し、マルチワード転送レジスタの１ビットをもつ位置に
対応するすべてのアドレスを検査するまで、プロセスを
繰り返す。 次に、キャッシュコントローラ40'は、ダーティーで
ありマルチワード転送レジスタ90'にあるものに対応す
るデータを、キャッシュコントローラ40に関連するイン
ターフェースユニットに送信してキャッシュデータスト
ア26に記憶させる。 図８はメモリーからのＮマルチワードデータ読出しを
示すフロー図である。最初に、CPUは関連のキャッシュ
からのマルチワードデータ読出しを要求する。例えば、
CPU10はライン80を経てキャッシュコントローラ40にマ
ルチワードデータ要求を発生する。しかし、要求された
最初のキャッシュタグがキャッシュデータストア26内に
ない（ミス）ことを知る。コントローラ40はメモリー制
御ユニット254にマルチワード命令要求を送る。実際の
データ転送が生ずる前に、キャッシュタグストア26内の
第１のダブルワードを受けるメモリー位置がアドレスさ
れる。このアドレスに現存するデータに対応するダーテ
ィービットを検査して、１をセットすべきかを定める。
否の場合には、主メモリーに書戻す必要はなく、マルチ
ワード転送レジスタ内の対応するステータスビットは０
を保ち、この位置は重ね書きされ得ることを示す。１に
セットすれば、重ね書きの前に更新のために主メモリー
に書戻す（ライトバック）必要がある。 書戻し、又は書戻し不必要とわかった後に、キャッシ
ュタグストアをアドレスする。ヒットがあれば、マルチ
ワード転送レジスタ90内の対応するステータスビットは
１にセットする。次に、Ｎタグストアのアドレスが生ず
るまで、プロセスを繰返しすべてのＮダブルワードを検
査する。次に、コントローラ40は、データバス102上に
Ｎデータワードを読み出したメモリー制御ユニット254
からデータ戻しを行い、バス上でそれらはデータバスイ
ンターフェース50によって捕捉される。マルチワード転
送レジスタ90が参加し、キャッシュデータストア26内の
どの位置を更新するかを制御する。（即ち、マルチワー
ドレジスタ90の０にセットされた位置に対応する位置の
み。）かくして、ダーティーデータが主メモリーに書戻
され主メモリーが完全に更新されるだけでなく、主メモ
リー14から受けた最新でないデータはキャッシュデータ
ストアに記憶されるのを防がれる。 場合によって、キャッシュメモリー間にコンフリクト
が生ずる。この例としては、２個以上のキャッシュによ
って監視される主メモリーから要求者へのデータ戻しの
間に起こり得る。これらのキャッシュが主メモリーから
戻されるデータユニットに対してヒットとすれば、各々
は、監視したアドレスでデータのダーティー状態を検査
する機会を持つ前に、夫々の保持ラインをセットする。
コンフリクトを防ぐために図９に示すプロセスを使用す
る。各キャッシュコントローラは、他のものの保持ライ
ンが前のクロックサイクル間にセットされたか否かを検
査する。イエスならば以前にセットされた保持ラインが
優先する。両方の保持ラインが同じクロックサイクル間
にセットされた時は、小さい識別番号を有するCPUと関
連するキャッシュコントローラが優先する。 本発明の上述の実施例は例示であり、当業者は各種の
変型が可能である。従って本発明は上述の実施例のみに
限定されず、請求の範囲によって限定されるものであ
る。

フロントページの続き (72)発明者 ベッカー，ロバート・ディー アメリカ合衆国マサチューセッツ州 01464，シャーリー，イースト・グロー トン・ロード 522 (56)参考文献 Ｊ Ａｒｃｈｂａｌｄ ｅｔ ａ ｌ．”Ｃａｃｈｅ Ｃｏｈｅｒｅｎｃｅ Ｐｒｏｔｏｃｏｌｓ：Ｅｖａｌｕａｔ ｉｏｎ Ｕｓｉｎｇ ａ Ｍｕｔｔｉｐ ｒｏｃｅｓｓｏｒ Ｓｉｍｕｌａｔｉｏ ｎ Ｍｏｄｅｌ”，ＡＣＭ Ｔｒａｎｓ ａｃｔｉｏｎ ｏｎ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍｓ，Ｖｏｌ．４，Ｎｏ. ４，Ｎｏｖｅｍｂｅｒ1986，ｐ273−298 (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/08 G06F 15/16

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】バス手段、該バス手段に結合された主メモ
   リ手段、および該バス手段に結合された複数のエンティ
   ティを含み、マルチ・データ・ユニット転送可能なデー
   タ処理システムであって、 データ・ユニットを要求する要求側エンティティから前
   記バス手段へ出力されるアドレス・データを監視する監
   視側エンティティのそれぞれが、 前記バス手段に結合され、前記主メモリ手段から受信し
   たデータ・ユニットを記憶するためのキャッシュ・メモ
   リ手段と、 前記キャッシュ・メモリ手段および前記バス手段に結合
   され、前記キャッシュ・メモリ手段の動作を制御する制
   御手段と、 を備え、 前記バス手段が、 （ａ）それぞれの前記監視側エンティティに関して、前
   記要求側エンティティが前記バス手段を介して読み出そ
   うとしているデータ・ユニットが、前記監視側エンティ
   ティの前記キャッシュ・メモリ手段に記憶されている場
   合に、前記データ・ユニットが前記監視側エンティティ
   に記憶されていることを前記要求側エンティティに示す
   ため且つ前記要求側エンティティによる前記バス手段へ
   の接続を解放しないように指示するためのホールド信号
   を、前記監視側エンティティから前記要求側エンティテ
   ィへ送信するためのホールド・ラインと、 （ｂ）前記複数のエンティティのそれぞれの前記エンテ
   ィティから、該エンティティが前記主メモリ手段へアク
   セスできるようにし且つ他のエンティティが前記主メモ
   リ手段へアクセスするのを妨げるためのロック信号を送
   信するためのロック・ラインと を備え、 それぞれの前記監視側エンティティの前記制御手段が、 前記ロック・ラインへ前記ロック信号をアサートした前
   記要求側エンティティから、複数のデータ・ユニットを
   前記主メモリ手段から読み出すために前記バス手段へ出
   力された複数のデータ・ユニットに対応するアドレスを
   連続的に前記バス手段上で検出する手段、 連続的に検出した前記アドレスのそれぞれに関して、該
   アドレスに対応する前記データ・ユニットが、当該監視
   側エンティティの前記キャッシュ・メモリ手段に存在す
   るか否かを判定する手段、 前記判定する手段により１以上の前記データ・ユニット
   が当該監視側エンティティの前記キャッシュ・メモリ手
   段に存在すると判定された場合に、前記要求側エンティ
   ティへ前記ホールド信号を前記ホールド・ラインを介し
   て送信する手段、 当該監視側エンティティの前記キャッシュ・メモリ手段
   に存在すると判定された１以上の前記データ・ユニット
   のそれぞれが、変更された状態にあるか否かを判定する
   手段、および 変更された状態にあると判定されたそれぞれの前記デー
   タ・ユニットを、当該監視側エンティティの前記キャッ
   シュ・メモリ手段から読み出して、前記バス手段を介し
   て前記要求側エンティティへ送信する手段 を備える、 データ処理システム。
2. 【請求項２】前記制御手段が、 前記要求側エンティティが読み出そうとしている１つ以
   上の前記データ・ユニットを記憶している別の監視側エ
   ンティティが出力した前記ホールド信号を受信する手段
   と、 当該監視側エンティティが出力した前記ホールド信号
   と、前記別の監視側エンティティから受信した前記ホー
   ルド信号とが、同じクロック・サイクルに出力されたも
   のである場合に、前記別の監視側エンティティの優先度
   を識別し、その優先度と当該監視側エンティティの優先
   度とを比較する手段と を更に備え、 前記制御手段の、変更された状態にあると判定されたそ
   れぞれの前記データ・ユニットを、当該監視側エンティ
   ティの前記キャッシュ・メモリ手段から読み出して、前
   記バス手段を介して前記要求側エンティティへ送信する
   前記手段が、 当該監視側エンティティの優先度が前記別の監視側エン
   ティティの優先度よりも高い場合には、読み出した前記
   データ・ユニットを、前記別の監視側エンティティより
   も優先的に前記バス手段を介して前記要求側エンティテ
   ィへ送信し、 当該監視側エンティティの優先度が前記別の監視側エン
   ティティの優先度よりも低い場合には、読み出した前記
   データ・ユニットを、前記別の監視側エンティティが前
   記ホールド信号を解除した後に前記バス手段を介して前
   記要求側エンティティへ送信する ように構成される、 請求項１に記載のデータ処理システム。