JPH07248974A

JPH07248974A - 情報処理装置

Info

Publication number: JPH07248974A
Application number: JP6039806A
Authority: JP
Inventors: Taiji Horiuchi; 泰二堀内; Kunimoto Momohara; 国基桃原; Hiromichi Kaino; 博通戒能
Original assignee: Hitachi Ltd; Hitachi Computer Engineering Co Ltd
Current assignee: Hitachi Ltd; Hitachi Computer Engineering Co Ltd
Priority date: 1994-03-10
Filing date: 1994-03-10
Publication date: 1995-09-26
Also published as: US5710903A

Abstract

(57)【要約】【目的】カラム方向に分割しない集積度向上に有利な
大容量のＲＡＭを用いたアドレス変換バッファのパーシ
ャルパージ処理の高速化を図る。【構成】複数のパーシャルパージ要求を格納するレジ
スタ１０６ａ〜ｄによるパージアドレススタック１０６
と、このスタック１０６の各レジスタ対応に、通常のア
ドレス変換バッファアクセス時とパーシャルパージ処理
時とに用いる比較器１０９ａ〜ｄと、アドレス変換機構
動作時に用いる比較器１１０とを備える。パージアドレ
ススタックが満杯になったとき、あるいは、アドレス変
換機構１０７により求められた実アドレスが、スタック
のレジスタのどれかに格納されている実アドレスと一致
したとき、パーシャルパージ処理が開始される。【効果】パージアドレススタックに格納された複数の
パーシャルパージ要求を同時に処理するため、実効的な
アドレス変換バッファのパーシャルパージ処理時間を短
縮することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、仮想記憶方式の情報処
理装置に係り、特に、アドレス変換バッファの特定のエ
ントリの無効化に費やす実効的な処理時間を短縮するこ
とのできる情報処理装置に関する。

【０００２】

【従来の技術】一般に、仮想記憶方式の情報処理装置
は、論理アドレスから実アドレスへの変換を高速に行う
ため、以前に参照した複数の論理アドレスと実アドレス
との対を格納するアドレス変換バッファを備えて構成さ
れている。そして、この情報処理装置は、論理アドレス
を実アドレスへ変換する要求があると、要求のあった論
理アドレスがアドレス変換バッファに既に格納されてい
れば、その論理アドレスに対応する実アドレスをアドレ
ス変換バッファから読み出している。

【０００３】ところで、仮想記憶方式は、ある論理アド
レスを割り当てた実アドレスが使用されなくなると、そ
の実アドレスに別の論理アドレスを割り当てて、実アド
レスと論理アドレスとの対応を変更する必要がある。こ
の場合、その実アドレスに対応するアドレス変換バッフ
ァ内のエントリを無効にする必要がある。この処理が、
アドレス変換バッファのパーシャルパージ処理と呼ばれ
ている処理である。このパーシャルパージ処理は、アド
レス変換バッファの各エントリを逐一サーチすることに
より実現されている。

【０００４】近年の仮想記憶方式の情報処理装置は、ア
ドレス変換バッファの容量が増大しており、これに伴
い、アドレス変換バッファのパーシャルパージに要する
時間も長くなり、また、アドレス変換処理のスループッ
トが問題になってきている。

【０００５】前述の問題を解決することのできる従来技
術として、例えば、特開昭５７−１６４４８５号公報等
に記載された技術が知られている。この従来技術は、ア
ドレス変換バッファをカラム方向に複数ブロックに分割
し、各ブロックについて同時に並行してパーシャルパー
ジ処理を実行することができるようにすることにより、
パーシャルパージ処理の高速化を図るというものであ
る。

【０００６】

【発明が解決しようとする課題】前記従来技術は、アド
レス変換バッファをカラム方向に複数ブロックに分割し
て、各ブロックについて同時に並行してパーシャルパー
ジ処理を実行するため、アドレス変換バッファを少容量
の複数のＲＡＭにより構成しなければならないものであ
る。しかし、一般に、アドレス変換バッファ等の機能回
路の集積度を向上させるためには、使用するＲＡＭは大
容量であった方が効率がよい。

【０００７】前記従来技術は、少容量ＲＡＭを複数使用
して構成しなければならないため、集積度の向上が困難
であり、アドレス変換バッファの容量増加に対して、ア
ドレス変換バッファ自身及び他の素子を含むアドレス変
換バッファ機構全体の集積度を低下させ、相対的な金物
量を増加させてしまうという問題点を有している。

【０００８】本発明の目的は、前記従来技術の問題点を
解決し、大容量のＲＡＭを用いカラム方向に分割しない
アドレス変換バッファのパーシャルパージ処理の高速化
を図ることのできる情報処理装置を提供することにあ
る。

【０００９】

【課題を解決するための手段】本発明によれば前記目的
は、アドレス変換バッファのパーシャルパージ要求を蓄
え、複数のパーシャルパージ処理をまとめて実行するよ
うにすることにより達成される。

【００１０】すなわち、前記目的は、アドレス変換バッ
ファのエントリに対して無効化すべき実アドレスを複数
保持するパージアドレススタックを備え、アドレス変換
バッファに対する複数のパーシャルパージ要求を前記パ
ージアドレススタックに蓄え、該スタックが満杯になっ
たとき、アドレス変換バッファに対する複数のパーシャ
ルパージをまとめて処理するようにすることにより達成
される。

【００１１】また、前記目的は、アドレス変換機構によ
り求めた論理アドレスと実アドレスとの対をアドレス変
換バッファに登録する場合、求められた実アドレスとパ
ージアドレススタックのそれぞれの内容とを比較して、
アドレス変換バッファに格納しようとする実アドレスが
パーシャルパージ要求されているか否かを判定する手段
を、前述に加えて備え、アドレス変換バッファに格納し
ようとする実アドレスがパーシャルパージ要求されてい
ると判定された場合、新しくアドレス変換バッファに登
録する前に、パージアドレススタックに蓄えられたパー
シャルパージ処理をまとめて行うようにすることにより
達成される。

【００１２】

【作用】本発明による情報処理装置は、アドレス変換バ
ッファに対するパーシャルパージ要求が生起したとき、
パージアドレススタックにパージすべきエントリに対応
する実アドレスを格納していき、パージアドレススタッ
クが満杯になるか、パージ要求と同じ実アドレスを持つ
アドレス変換バッファのエントリを登録する場合に、パ
ージアドレススタックに格納されている実アドレスに基
づいて、複数のパーシャルパージ要求に対するパーシャ
ルパージを実行する。

【００１３】また、本発明による情報処理装置は、通常
のアドレス変換バッファのアクセス時、アドレス変換バ
ッファ・エントリから読み出される実アドレスがパージ
アドレススタックに蓄えられた実アドレスと一致し、か
つ、そのアドレス変換バッファ・エントリがパージ要求
より前に登録されたものであると判定されたとき、アド
レス変換バッファから読み出された実アドレスを無効と
し、アドレス変換機構より実アドレスを求めている。

【００１４】本発明は、これにより、パージアドレスス
タックに格納された複数のパーシャルパージ要求を同時
に処理することが可能となり、実効的なアドレス変換バ
ッファのパーシャルパージ処理時間を短縮することがで
きる。また、通常のアドレス変換処理時には、既にパー
シャルパージ要求されたアドレス変換バッファ・エント
リが無効と判定されるため、処理の順序を保証すること
ができる。

【００１５】

【実施例】以下、本発明による情報処理装置の実施例を
図面により詳細に説明する。

【００１６】図１は本発明の第１の実施例による情報処
理装置の本発明に係る部分の構成を示すブロック図であ
る。図１において、１０１はパージカラムレジスタ、１
０３はセレクト回路、１０４は論理アドレスレジスタ、
１０５はアドレス変換バッファ、１０６はパージアドレ
ススタック、１０７はアドレス変換機構、１０８、１０
９ａ〜１０９ｄ、１１０ａ〜１１０ｄは比較器、１１
１、１１２はオアゲート、１１３〜１１５はアンドゲー
ト、１１６は実アドレスレジスタである。

【００１７】図１に示す本発明の第１の実施例は、本発
明に係るアドレス変換バッファ機構の構成であり、公知
のアドレス変換バッファ１０５と、その周辺の論理回路
とを備えるとともに、本発明により、パージアドレスス
タック１０６と、その周辺の論理回路とが設けられて構
成されている。

【００１８】図１において、パージアドレススタック１
０６は、この例では４つのレジスタ１０６ａ〜１０６ｄ
により構成され、各レジスタは、パージ要求実アドレス
と有効ビットとにより構成されている。命令等により、
パーシャルパージ要求が発生した場合、パージアドレス
スタック１０６は、図示しないスタックポインタ等に指
示され、まず、レジスタ１０６ａの有効ビットが有効と
され、レジスタ１０６ａにパージ要求実アドレスがセッ
トされる。次に、パーシャルパージ要求があったときに
は、レジスタ１０６ｂが有効となり、パージ要求実アド
レスがセットされる。以下、パーシャルパージ要求があ
ったときには、パージアドレススタック１０６のレジス
タが順次有効となり、パージ要求実アドレスがセットさ
れる。

【００１９】そして、レジスタ１０６ｄが有効となり、
パーシャルパージ要求アドレスがセットされたとき、パ
ージアドレススタック１０６が満杯になり、これを条件
として、アドレス変換バッファ１０５のパーシャルパー
ジ処理が起動される。このパージ処理が終了すると、図
示しないスタックポインタは、レジスタ１０６ａを指示
するようにリセットされる。

【００２０】アドレス変換バッファ１０５は、論理アド
レス（ＬＡ）部、実アドレス（ＲＡ）部、及び、有効
（Ｖ）ビットから構成される内容を有し、論理アドレス
レジスタ１０４のカラムアドレス部により参照される。

【００２１】次に、前述のように構成される本発明の第
１の実施例の通常のアドレス変換バッファ１０５へのア
クセスについて説明する。

【００２２】上位装置からのアドレス変換要求の論理ア
ドレスは、信号線１５１を介して与えられ、セレクト回
路１０３を介して論理アドレスレジスタ１０４にセット
される。アドレス変換バッファ１０５は、論理アドレス
レジスタ１０４のカラムアドレス部１６１によりアクセ
スされ、このカラム（エントリ）のＬＡ部、ＲＡ部、Ｖ
ビットを読み出す。アドレス変換バッファ１０５から読
み出されたＬＡ部は、論理アドレスレジスタ１０４の比
較アドレス部１６０と比較器１０８により比較される。
比較器１０８は、両アドレスが一致し、かつ、アドレス
変換バッファ１０５から読み出されたＶビットが有効を
示している場合、信号線１５２に“１”を出力する。

【００２３】ＬＡ部の比較と同時に、アドレス変換バッ
ファ１０５から読み出されたＲＡ部は、比較器１０９ａ
〜１０９ｄにより、パージアドレススタック１０６を構
成するレジスタ１０６ａ〜１０６ｄ内のパージ要求実ア
ドレスと、それぞれ比較される。この比較の結果、この
うちどれか一つでも一致し、かつ、パージアドレススタ
ック１０６の一致したレジスタの有効ビットが有効を示
している場合、比較器１０９ａ〜１０９ｄの出力信号を
受けるオアゲート１１１からの信号線１５３が“１”と
される。

【００２４】一方、上位装置により与えられるＰＰＭ
（パーシャルパージモード）信号１５４は、パーシャル
パージ処理中に“１”とされる信号であるため、通常の
アドレス変換バッファ１０５へのアクセス時には“０”
とされている。従って、アンドゲート１１３は、比較器
１０８の出力に接続される信号線１５２が“１”であ
り、オアゲート１１１に接続される信号線１５３が
“０”を示したとき、その出力としてＩＮＴＬＢ（アド
レス変換バッファから必要なアドレス変換対を読出した
ことを示す）信号１５６を出力して上位装置に報告す
る。

【００２５】アドレス変換バッファ１０５から読み出さ
れたＲＡ部（実ページアドレス）は、論理アドレスレジ
スタ１０４のページ内アドレス部１６２が付加されて、
実アドレスにされて実アドレスレジスタ１１６にセット
される。

【００２６】前述において、比較器１０８の出力に接続
される信号線１５２が“０”を示したとき、この状態
は、論理アドレスレジスタ１０４に与えられた論理アド
レスに対応するアドレス変換対がアドレス変換バッファ
１０５上に存在しないことを意味し、ＩＮＴＬＢ信号１
５６は発せられない。また、オアゲート１１１に接続さ
れる信号線１５３が“１”を示したとき、この状態は、
読み出したアドレス変換対が、既にパージ要求を出され
たアドレス変換対であることを意味し、この場合もＩＮ
ＴＬＢ信号１５６は発せられない。

【００２７】そして、前述のように、ＰＰＭ信号１５４
が“０”であって、ＩＮＴＬＢ信号１５６が発せられな
い場合、アンドゲート１１４は、ＮＩＴＬＢ（アドレス
変換バッファには必要なアドレス変換対は存在しないこ
とを示す）信号１５７を発して、上位装置にその旨を報
告して、これにより、上位装置にアドレス変換機構１０
７を起動させる。

【００２８】アドレス変換機構１０７によって求められ
た実アドレスは、パージアドレススタック１０６を構成
するレジスタ１０６ａ〜１０６ｄ内に格納されているパ
ージ要求実アドレスと、それぞれ比較器１１０ａ〜１１
０ｄにより比較される。

【００２９】この比較の結果、このうちどれか一つでも
一致し、かつ、パージアドレススタック１０６の一致し
たレジスタの有効ビットが有効を示している場合、比較
器１１０ａ〜１１０ｄの出力信号を受けるオアゲート１
１２からのＰＰＴＬＢ起動信号１５５が“１”とされ
る。

【００３０】アドレス変換機構１０７によって求められ
た実アドレスは、論理アドレスレジスタ１０４の比較ア
ドレス部１６０と対とされてアドレス変換対として構成
され、論理アドレスレジスタ１０４のカラムアドレス部
１６１をカラムアドレスとするアドレス変換バッファ１
０５のエントリに図示しない手段により登録される。但
し、ＰＰＴＬＢ起動信号１５５が“１”となった場合、
この登録の処理は、パーシャルパージ処理を起動し、パ
ージ処理が終了した後に実行される。

【００３１】本発明の第１の実施例は、これにより、ア
ドレス変換バッファ１０５のエントリを登録する前にパ
ーシャルパージを行うことができるため、パージ要求よ
りも新しく登録されたエントリが無効とみなされること
がない。

【００３２】また、アドレス変換バッファ１０５に登録
されている特定の実アドレスを取り消すパーシャルパー
ジ処理は、パージアドレススタック１０６を構成するレ
ジスタ１０６ａ〜１０６ｄが満杯になったときにも起動
される。

【００３３】次に、このパーシャルパージ処理について
説明する。パーシャルパージ処理が起動されると、上位
装置から与えられるＰＰＭ信号１５４が“１”とされ、
パージカラムレジスタがゼロに初期設定される。パージ
カラムレジスタ１０１のパージカラムアドレスは、セレ
クト回路１０３を介して論理アドレスレジスタ１０４に
セットされ、アドレス変換バッファ１０５は、該当する
カラム（カラム０）のＬＡ部、ＲＡ部、Ｖビットを読み
出す。

【００３４】アドレス変換バッファ１０５から読み出さ
れたＲＡ部は、比較器１０９ａ〜１０９ｄにより、パー
ジアドレススタック１０６を構成するレジスタ１０６ａ
〜１０６ｄ内のパージ要求実アドレスとそれぞれ比較さ
れる。この比較の結果、このうちどれか一つでも一致
し、かつ、パージアドレススタック１０６の一致したレ
ジスタの有効ビットが有効を示している場合、比較器１
０９ａ〜１０９ｄの出力信号を受けるオアゲート１１１
からの信号線１５３が“１”とされる。

【００３５】いま、パーシャルパージ処理が指示され、
ＰＰＭ信号１５４が“１”とされているので、アンドゲ
ート１１５は、パーシャルパージ一致（ＰＰＣＯＩＮ）
信号１５８を出力し、アドレス変換バッファ１０５のパ
ージ処理が起動され、アドレス変換バッファ１０５の該
当カラム（カラム０）のＶビットが無効にされる。但
し、前述で、信号線１５３が“１”とされなければ、ア
ドレス変換バッファ１０５のパージ処理は起動されな
い。

【００３６】前述のカラム０に対する出力動作が終了す
ると、＋１回路１０２は、パージカラムレジスタ１０１
の内容であるパージカラムアドレスを＋１する。このパ
ージカラムアドレスは、セレクト回路１０３を介して論
理アドレスレジスタ１０４にセットされ、アドレス変換
バッファ１０５の次のカラム（カラム１）が、パーシャ
ルパージのためにアクセスされる。以下、同様に、アド
レス変換バッファ１０５の全カラム（全エントリ）が索
引されて、パーシャルパージ処理が繰り返し実行され
る。

【００３７】パーシャルパージ処理の実行により、アド
レス変換バッファ１０５の全エントリについてパージ処
理が終了すると、ＰＰＭ信号１５４は、“０”にされ、
また、パージアドレススタック１０６に対するスタック
ポインタは、レジスタ１０６ａを指示するようにリセッ
トされる。

【００３８】前述した本発明の第１の実施例によれば、
アドレス変換バッファ１０５に対するパージ要求を複数
まとめて処理するようにすることができるので、実効的
なアドレス変換バッファのパーシャルパージ処理時間を
短縮することができ、これにより、情報処理装置の処理
効率の向上を図ることができる。

【００３９】また、本発明の第１の実施例によれば、ア
ドレス変換バッファを、大容量のＲＡＭをカラム方向に
分割することなく使用して構成することができるので、
アドレス変換バッファ機構全体の集積度の向上を図ると
共に、金物量の低減をも図ることができる。

【００４０】前述した本発明の第１の実施例は、パージ
アドレススタックを４個のレジスタにより構成し、４個
のパージ要求を保持することができるとして説明した
が、本発明は、パージアドレススタックを構成するレジ
スタを任意の数とすることができ、より多くのレジスタ
を用いてパージアドレススタックを構成してもよい。

【００４１】図２は本発明の第２の実施例による情報処
理装置の本発明に係る部分の構成を示すブロック図、図
３は本発明の第２の実施例に使用されるエンコーダの真
理値を説明する図、図４は本発明の第２の実施例に使用
されるデコーダの真理値を説明する図である。この本発
明の第２の実施例は、アドレス変換バッファのエントリ
とパージアドレススタックのレジスタのどちらが先に登
録されたかを記憶し判定する手段を設けた例である。図
２において、１１１’はオアゲート、１１７はデコー
ダ、１１８ａ〜１１８ｄはアンドゲート、１１９はエン
コーダ、１２０はレジスタ番号レジスタであり、他の符
号は図１の場合と同一である。

【００４２】本発明の第２の実施例は、アドレス変換バ
ッファ１０５内に、アドレス変換対と共に、アドレス変
換機構１０７により求められた実アドレスが、既にパー
ジ要求されている実アドレスに一致する場合、そのアド
レスを保持しているパージアドレススタックを構成する
レジスタの最も大きいレジスタの番号（ＰＡＲ＃）が格
納されるように変換バッファ１０５が構成されている点
で前述した本発明の第１の実施例と相違し、その他の点
では第１の実施例と同様に構成されている。

【００４３】前述したように構成される本発明の第２の
実施例において、いま、アドレス変換機構１０７により
実アドレスが求められたとする。この場合、アドレス変
換機構１０７によって求められた実アドレスは、比較器
１１０ａ〜１１０ｄにより、パージアドレススタック１
０６を構成するレジスタ１０６ａ〜１０６ｄ内のパージ
要求実アドレスとそれぞれ比較される。この比較の結
果、レジスタ１０６ａ〜１０６ｄのうちのどれか１つと
でも一致し、かつ、一致したパージアドレススタックの
レジスタが有効である場合、エンコーダ１１９は、一致
したパージアドレススタックのレジスタの中で最も大き
いレジスタの番号ＰＡＲ＃を求めてエンコードする。こ
のレジスタの番号ＰＡＲ＃は、アドレス変換対と共にア
ドレス変換バッファ１０５に登録される。

【００４４】そして、本発明の第２の実施例において
は、比較器１１０ａ〜１１０ｄの比較出力が一致を示
し、かつ、一致したパージアドレススタック１０６のレ
ジスタが有効であってもパーシャルパージ処理は起動さ
れない。

【００４５】前述のアドレス変換対と共にアドレス変換
バッファ１０５に登録されたレジスタの番号ＰＡＲ＃
は、登録されたアドレス変換対が、パージアドレススタ
ック１０６の番号ＰＡＲ＃のレジスタへのパージ要求の
登録後に変更されたものであることを示すことになる。

【００４６】エンコーダ１１９は、図３に示す真理値に
より出力するレジスタの番号を決定する。この場合、パ
ージアドレススタック１０６のレジスタ１０６ｄにパー
ジ要求が格納されると、前述した本発明の第１の実施例
で説明したように、パーシャルパージ処理が起動される
ため、比較器１１０ｄの比較結果は、“１”を示すこと
はなく、ＰＡＲ＃の値が“４”になることはない。

【００４７】次に、前述のように構成される本発明の第
２の実施例の通常のアドレス変換バッファ１０５へのア
クセスについて説明する。

【００４８】上位装置からのアドレス変換要求の論理ア
ドレスは、前述した本発明の第１の実施例の場合と同様
に与えられ、アドレス変換バッファ１０５は、論理アド
レスレジスタ１０４のカラムアドレス部１６１によりア
クセスされ、このカラム（エントリ）のＬＡ部、ＲＡ
部、Ｖビット及びＰＡＲ＃部を読み出す。

【００４９】アドレス変換バッファ１０５から読み出さ
れたＲＡ部とパージアドレススタック１０６の有効なレ
ジスタから読み出されたパージ要求実アドレスとは、比
較器１０９ａ〜１０９ｄにより比較され、各比較器の出
力信号は、それぞれ、アンドゲート１１８ａ〜１１８ｄ
に与えられる。また、アドレス変換バッファ１０５から
読み出されたＰＡＲ＃は、デコーダ１１７でデコードさ
れ、このデコードされた出力信号が、アンドゲート１１
８ａ〜１１８ｄのそれぞれに与えられる。

【００５０】この結果、比較器１０９ａ〜１０９ｄのう
ちどれかが比較一致を出力し、その出力信号が“１”を
示していても、アドレス変換バッファ１０５から読み出
されたＰＡＲ＃をデコードするデコーダ１１７からのデ
コード信号が与えられるアンドゲート１１８ａ〜１１８
ｄが、このデコード信号により閉じられ、前述の比較器
１０９ａ〜１０９ｄからの比較一致信号が、アンドゲー
ト１１８ａ〜１１８ｄを介して、信号線１５３’に出力
されずにその信号が“１”にならなければ、アドレス変
換バッファ１０５のＲＡ部は、無効とされず、このＲＡ
部を用いて実アドレスが求められる。

【００５１】すなわち、この場合、アドレス変換バッフ
ァ１０５から読み出されたアドレス変換対は、パージア
ドレススタック１０６の番号ＰＡＲ＃を持つレジスタへ
のパージ要求の登録より後に変更されたものであり、有
効に使用可能なものである。従って、このアドレス変換
対のＲＡ部を用いてを求めることができる。

【００５２】デコーダ１１７は、図４に示す真理値によ
り、ＰＡＲ＃をデコードする。デコーダ１１７の各出力
は、デコーダの各出力に接続されるアンドゲートに対応
するパージアドレススタック１０６のレジスタのパージ
要求よりもアドレス変換バッファのエントリの方が後に
登録されたことを意味する。そして、信号線１５３’
は、アドレス変換バッファ１０５から読み出されたＲＡ
部が、パージアドレススタック１０６のレジスタ１０６
ａ〜１０６ｄの有効なパージ要求実アドレスのどれかと
一致し、アドレス変換バッファのエントリが一致したパ
ージ要求実アドレスよりも前に登録されたとき“１”を
示すことになる。

【００５３】これにより、本発明の第２の実施例は、前
述した本発明の第１の実施例の効果に加えて、前述した
本発明の第１の実施例よりも効率的にアドレス変換バッ
ファを使用して実アドレスを求めることができ、かつ、
パーシャルパージ処理の起動回数を少なくして、情報処
理装置の処理効率の向上を図ることができる。

【００５４】パーシャルパージ処理は、本発明の第１の
実施例の場合と同様に行われ、ＰＡＲ＃の比較を行わな
いないため、パージ要求よりも後に登録されたアドレス
変換バッファのエントリも無効化する。このため、アド
レス変換バッファ１０５のＰＡＲ＃は、このパーシャル
パージ処理によって全て初期化される。

【００５５】前述した本発明の第２の実施例は、アドレ
ス変換バッファのエントリとパージアドレススタックの
レジスタとのどちらが最近に登録されたかの情報をアド
レス変換バッファに記憶させるとして説明したが、本発
明は、この情報をパージアドレススタック、あるいは、
その他の場所に記憶させるようにすることもできる。

【００５６】図５は本発明の第３の実施例による情報処
理装置の本発明に係る部分の構成を示すブロック図であ
る。この本発明の第３の実施例は、前述で説明した本発
明の第２の実施例において、パーシャルパージ処理時に
パージ要求よりも後に登録されたアドレス変換バッファ
のエントリを無効化しないようにした例である。図５に
おいて、１２１はアンドゲートであり、他の符号は図
１、図２の場合と同一である。

【００５７】図示本発明の第３の実施例は、パーシャル
パージ処理時に、パージ要求よりも後に登録されたアド
レス変換バッファのエントリを無効化しない指示を発す
るアンドゲート１２１が設けられている点のみが、前述
の本発明の第２の実施例と相違し、その他の部分は、第
２の実施例と同一に構成されている。従って、この本発
明の第３の実施例の説明は、パーシャルパージ処理につ
いてのみ行う。

【００５８】図５において、パーシャルパージ処理中、
ＰＰＭ信号１５４は“１”とされている。パーシャルパ
ージ処理により、アドレス変換バッファ１０５から読み
出されたＲＡ部は、パージアドレススタック１０６を構
成するレジスタ１０６ａ〜１０６ｄの有効なパージ要求
実アドレスのどれかと一致したか否かが、比較器１０９
ａ〜１０９ｄによる比較により検出される。そして、ア
ドレス変換バッファ１０５のエントリが、一致したパー
ジ要求実アドレスよりも前に登録されたことを示す信号
線１５３’が“１”であれば、アンドゲート１１５を介
して、パージ処理を起動するＰＰＣＯＩＮ信号１５８が
発せられる。

【００５９】また、アドレス変換バッファ１０５から読
み出されたＲＡ部が、レジスタ１０６ａ〜１０６ｄの有
効なパージ要求実アドレスのどれかと一致し、アドレス
変換バッファのエントリが、一致したパージ要求実アド
レスよりも前に登録されたことを示す信号線１５３’が
“０”であり、かつ、アドレス変換バッファ１０５から
読み出されたＲＡ部が、レジスタ１０６ａ〜１０６ｄの
有効なパージ要求実アドレスのどれかと一致することを
示す信号線１５３が“１”であるとき、アンドゲート１
２１は、＃ＣＬＲ信号１５９を出力する。この出力信号
＃ＣＬＲ信号１５９は、アドレス変換バッファのエント
リのパージアドレススタック・レジスタ番号部のみをリ
セットする。

【００６０】前述した本発明の第３の実施例によれば、
パーシャルパージ処理時に、パージ要求より後に変更さ
れたアドレス変換バッファ内のアドレス変換対のパージ
を行う必要がないので、前述した本発明の第１及び第２
の実施例の効果に加えて、パーシャルパージ処理をより
効率的に実行することができるという効果を得ることが
できる。

【００６１】

【発明の効果】以上説明したように本発明によれば、ア
ドレス変換バッファのパーシャルパージ処理要求を複数
蓄えて、これらのパーシャルパージ処理をまとめて実行
しているので、パーシャルパージ処理の実効的な処理時
間を短縮することができ、情報処理装置の処理効率の向
上を図ることができる。

【００６２】また、本発明は、大容量のＲＡＭを用いて
アドレス変換バッファを実現した場合に適用可能である
ため、集積度の向上に都合がよく、相対的に金物量の軽
減を図ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例による情報処理装置の本
発明に係る部分の構成を示すブロック図である。

【図２】本発明の第２の実施例による情報処理装置の本
発明に係る部分の構成を示すブロック図である。

【図３】本発明の第２の実施例に使用されるエンコーダ
の真理値を説明する図である。

【図４】本発明の第２の実施例に使用されるデコーダの
真理値を説明する図である。

【図５】本発明の第３の実施例による情報処理装置の本
発明に係る部分の構成を示すブロック図である。

【符号の説明】

１０１パージカラムレジスタ１０３セレクト回路１０４仮想アドレスレジスタ１０５アドレス変換バッファ１０６パージアドレススタック１０７アドレス変換機構１０８、１０９ａ〜ｄ、１１０ａ〜ｄ比較器１１６実アドレスレジスタ１１７デコーダ１１９エンコーダ

───────────────────────────────────────────────────── フロントページの続き (72)発明者桃原国基神奈川県秦野市堀山下１番地日立コンピュータエンジニアリング株式会社内 (72)発明者戒能博通神奈川県秦野市堀山下１番地株式会社日立製作所汎用コンピュータ事業部内

Claims

【特許請求の範囲】

【請求項１】論理アドレスを実アドレスに変換するア
ドレス変換機構と、前記アドレス変換機構により求めら
れた論理アドレスと実アドレスとの対によるエントリを
複数保持するアドレス変換バッファとを備えた情報処理
装置において、前記アドレス変換バッファのエントリに
対して無効化すべき実アドレスを複数保持するパージア
ドレススタックを具備し、アドレス変換バッファのパー
シャルパージ要求を前記パージアドレススタックに蓄
え、アドレス変換バッファに対するパーシャルパージ処
理を複数まとめて実行することを特徴とする情報処理装
置。
【請求項２】パーシャルパージ処理は、前記パージア
ドレススタックが満杯になったときに起動されることを
特徴とする請求項１記載の情報処理装置。
【請求項３】通常のアドレス変換バッファへのアクセ
ス時、アドレス変換バッファから読み出された実アドレ
スとパージアドレススタックのそれぞれの内容とを比較
し、アクセスされたエントリが既にパーシャルパージ要
求されたエントリであるか否かをか判定する手段をさら
に備え、この結果、アクセスされたエントリが既にパー
シャルパージ要求されたエントリであると判定された場
合、アドレス変換バッファによる結果を無効とし、アド
レス変換機構により実アドレスを求めることを特徴とす
る請求項１または２記載の情報処理装置。
【請求項４】アドレス変換機構により求められた論理
アドレスと実アドレスとの対のアドレス変換バッファへ
の登録時、求められた実アドレスと前記パージアドレス
スタックのそれぞれの内容とを比較し、アドレス変換バ
ッファに格納しようとする実アドレスに対してパーシャ
ルパージ要求がされているか否かを判定する手段をさら
に備え、この結果、アドレス変換バッファに格納しよう
とする実アドレスに対してパーシャルパージ要求がされ
ていると判定された場合、新しいエントリをアドレス変
換バッファに登録する前に、パージアドレススタックに
蓄えられたパーシャルパージ要求に対するパーシャルパ
ージ処理をまとめて行うことを特徴とする請求項１、２
または３記載の情報処理装置。
【請求項５】アドレス変換バッファの各エントリがパ
ージアドレススタックに格納された各パージ要求より前
に登録されたものか否かを記憶し判定する手段をさらに
備え、通常のアドレス変換バッファへのアクセス時、ア
ドレス変換バッファのエントリの持つ実アドレスがパー
ジ要求実アドレスと同一であると判定された場合にも、
アドレス変換バッファのエントリがパージアドレススタ
ックの該パージ要求より後に登録されたものであると判
定された場合、アドレス変換バッファによる結果を有効
とすることを特徴とする請求項３記載の情報処理装置。
【請求項６】アドレス変換機構により求められた論理
アドレスと実アドレスとの対のアドレス変換バッファへ
の登録時、求められた実アドレスと前記パージアドレス
スタックのそれぞれの内容とを比較し、アドレス変換バ
ッファに格納しようとする実アドレスに対してパーシャ
ルパージ要求がされているか否かを判定する手段をさら
に備え、この結果、アドレス変換バッファに格納しよう
とする実アドレスに対してパーシャルパージ要求がされ
ていると判定された場合、新しく登録するアドレス変換
バッファのエントリがパージアドレススタックの該パー
ジ要求より後に登録されたものであることを記憶するこ
とを特徴とする請求項１、２または３記載の情報処理装
置。
【請求項７】パージ要求されている実アドレスに対し
てアドレス変換バッファの全エントリを逐一サーチして
実行されるパーシャルパージ処理時、アドレス変換バッ
ファから読み出される実アドレスが、パージ要求されて
いる実アドレスに一致した場合にも、アドレス変換バッ
ファのエントリがパージアドレススタックのパージ要求
より後に登録されたと判定された場合、アドレス変換バ
ッファのそのエントリを無効化しないことを特徴とする
請求項５または６記載の情報処理装置。