JPH0648470B2 - 多重仮想アドレス空間制御装置 - Google Patents
多重仮想アドレス空間制御装置Info
- Publication number
- JPH0648470B2 JPH0648470B2 JP1159649A JP15964989A JPH0648470B2 JP H0648470 B2 JPH0648470 B2 JP H0648470B2 JP 1159649 A JP1159649 A JP 1159649A JP 15964989 A JP15964989 A JP 15964989A JP H0648470 B2 JPH0648470 B2 JP H0648470B2
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- Japan
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、多重仮想アドレス空間制御機構に関し、特
に、アドレス空間の切替えに付帯するアドレス変換バツ
フア（ＴＬＢ）及びバツフア記憶の制御に関する。
に、アドレス空間の切替えに付帯するアドレス変換バツ
フア（ＴＬＢ）及びバツフア記憶の制御に関する。
ベースアドレスを保持する複数のベースレジスタのそれ
ぞれにアドレス空間を割当てることにより、一つのアプ
リケーシヨンプログラムが、特別なアドレス空間切替命
令によらずに、複数のアドレス空間にアクセスできるよ
うにすることは、公知である。例えば、特公昭60−2237
7号公報に記載されたアドレス制御機構においては、ベ
ースレジスタとして使用可能な一群の汎用レジスタのそ
れぞれに対応して、アドレス空間に対応するSTO(Segmen
t Table Origin)を保持するアクセスレジスタが設けら
れ、ある汎用レジスタが命令によりベースレジスタとし
て指定されると、対応するアクセスレジスタからのＳＴ
Ｏが読出されて、アドレス変換に使用される。したがつ
て、ベースレジスタの指定を変更するだけで、異なるア
ドレス空間にアクセスすることができる。
ぞれにアドレス空間を割当てることにより、一つのアプ
リケーシヨンプログラムが、特別なアドレス空間切替命
令によらずに、複数のアドレス空間にアクセスできるよ
うにすることは、公知である。例えば、特公昭60−2237
7号公報に記載されたアドレス制御機構においては、ベ
ースレジスタとして使用可能な一群の汎用レジスタのそ
れぞれに対応して、アドレス空間に対応するSTO(Segmen
t Table Origin)を保持するアクセスレジスタが設けら
れ、ある汎用レジスタが命令によりベースレジスタとし
て指定されると、対応するアクセスレジスタからのＳＴ
Ｏが読出されて、アドレス変換に使用される。したがつ
て、ベースレジスタの指定を変更するだけで、異なるア
ドレス空間にアクセスすることができる。
仮想アドレスを表わす論理アドレスから絶対アドレス
（物理アドレス）への変換の高速化のために、アドレス
変換バツフア、すなわちＴＬＢ(Translation Look-asid
e Buffer)、が設けられる。ＴＬＢは、最近アクセスさ
れたことのある領域の論理アドレスを、対応する絶対ア
ドレスと対にして保持し、論理アドレスに基づいて探索
される。命令から導き出された論理アドレスは、もしも
該当する領域がＴＬＢに登録されていれば、ＴＬＢ内の
アドレス対を用いて直ちに絶対アドレスに変換され、セ
グメントテーブル，ページテーブル等を用いる正規のア
ドレス変換処理は省略される。
（物理アドレス）への変換の高速化のために、アドレス
変換バツフア、すなわちＴＬＢ(Translation Look-asid
e Buffer)、が設けられる。ＴＬＢは、最近アクセスさ
れたことのある領域の論理アドレスを、対応する絶対ア
ドレスと対にして保持し、論理アドレスに基づいて探索
される。命令から導き出された論理アドレスは、もしも
該当する領域がＴＬＢに登録されていれば、ＴＬＢ内の
アドレス対を用いて直ちに絶対アドレスに変換され、セ
グメントテーブル，ページテーブル等を用いる正規のア
ドレス変換処理は省略される。
一方、主記憶アクセス時間の見掛け上の短縮のために、
主記憶内のデータの一部の写しを保持する高速・小容量
のバツフア（又はキヤツシユ）記憶を設けることは、周
知である。バツフア記憶へのアクセスのために、アドレ
スアレイ（又はデイレクトリ）が設けられる。アドレス
アレイは、バツフア記憶中の各領域に保持されたデータ
が占める主記憶領域の、絶対アドレスを保持する。バツ
フア記憶とアドレスアレイは、基本的には、絶対アドレ
スに基づいて探索される。しかし、論理アドレスが使用
されるシステムにおいては、バツフア記憶とアドレスア
レイの探索機能の一部に、論理アドレスが利用される。
こうすることによつて、バツフア記憶とアドレスアレイ
の探索を、ＴＬＢの探索と並行して行なうことができ、
したがつて、アクセス時間が短縮される。
主記憶内のデータの一部の写しを保持する高速・小容量
のバツフア（又はキヤツシユ）記憶を設けることは、周
知である。バツフア記憶へのアクセスのために、アドレ
スアレイ（又はデイレクトリ）が設けられる。アドレス
アレイは、バツフア記憶中の各領域に保持されたデータ
が占める主記憶領域の、絶対アドレスを保持する。バツ
フア記憶とアドレスアレイは、基本的には、絶対アドレ
スに基づいて探索される。しかし、論理アドレスが使用
されるシステムにおいては、バツフア記憶とアドレスア
レイの探索機能の一部に、論理アドレスが利用される。
こうすることによつて、バツフア記憶とアドレスアレイ
の探索を、ＴＬＢの探索と並行して行なうことができ、
したがつて、アクセス時間が短縮される。
ＴＬＢ及びバツフア記憶とそのアドレスアレイのアドレ
シングのためのカラムアドレスとして、論理アドレスの
一部を用いるアドレス制御機構においては、前述のよう
にアドレス空間が頻繁に切替えられる多重仮想アドレス
空間環境の下で、アドレス空間の切替えに伴うリプレー
スメントの問題が生じる。
シングのためのカラムアドレスとして、論理アドレスの
一部を用いるアドレス制御機構においては、前述のよう
にアドレス空間が頻繁に切替えられる多重仮想アドレス
空間環境の下で、アドレス空間の切替えに伴うリプレー
スメントの問題が生じる。
例えば、ＴＬＢにおいて、第１アドレス空間に関するあ
るアドレス対が登録された後、同じ値の論理アドレスを
持つ第２アドレス空間の領域がアクセスされると、第１
アクセス空間のための前記アドレス対を、第２アドレス
空間のためのアドレス対でリプレースしなければならな
いことになる。その後、第１アドレス空間における同じ
論理アドレス領域がアクセスされると、再度のリプレー
スメントが必要になる。したがつて、複数のアドレス空
間における同じ値の論理アドレスを持つ領域が循環的に
アクセスされる場合に、アドレス空間の切替えのたびに
リプレースメントが行なわれ、したがつて、そのたび
に、変換テーブル群を用いた正規のアドレス変換処理が
必要である。このことは、ＴＬＢの効率の著しい低下
と、オーバヘツドの増加を意味する。前述したような、
複数のアドレス空間への循環的アクセスは、例えば、複
数の大きなデータアレイを複数のアドレス空間の対応す
る論理アドレス領域に置き、これらのデータアレイの間
で演算を反復するときに生じる。
るアドレス対が登録された後、同じ値の論理アドレスを
持つ第２アドレス空間の領域がアクセスされると、第１
アクセス空間のための前記アドレス対を、第２アドレス
空間のためのアドレス対でリプレースしなければならな
いことになる。その後、第１アドレス空間における同じ
論理アドレス領域がアクセスされると、再度のリプレー
スメントが必要になる。したがつて、複数のアドレス空
間における同じ値の論理アドレスを持つ領域が循環的に
アクセスされる場合に、アドレス空間の切替えのたびに
リプレースメントが行なわれ、したがつて、そのたび
に、変換テーブル群を用いた正規のアドレス変換処理が
必要である。このことは、ＴＬＢの効率の著しい低下
と、オーバヘツドの増加を意味する。前述したような、
複数のアドレス空間への循環的アクセスは、例えば、複
数の大きなデータアレイを複数のアドレス空間の対応す
る論理アドレス領域に置き、これらのデータアレイの間
で演算を反復するときに生じる。
バツフア記憶とそのアドレスアレイについても、同様な
リプレースメントの問題が生じる。
リプレースメントの問題が生じる。
本発明の課題は、ＴＬＢ及びバツフア記憶とそのアドレ
スアレイにおいて、アドレス空間の切替えに伴うリプレ
ースメントの必要を除き、それにより、前述の問題を解
決することにある。
スアレイにおいて、アドレス空間の切替えに伴うリプレ
ースメントの必要を除き、それにより、前述の問題を解
決することにある。
本発明によれば、ＴＬＢ及び／又はバツフア記憶とその
アドレスアレイへのアクセスに用いられる論理アドレス
の各部分を、その論理アドレスの物理アドレスへの変換
に用いられるアドレス空間識別情報（例えばＳＴＯ）で
修飾する回路が、設けられる。
アドレスアレイへのアクセスに用いられる論理アドレス
の各部分を、その論理アドレスの物理アドレスへの変換
に用いられるアドレス空間識別情報（例えばＳＴＯ）で
修飾する回路が、設けられる。
前記の修飾回路は、ＴＬＢ及び／又はバツフア記憶とそ
のアドレスアレイへのアクセスに用いられる情報（例え
ばカラムアドレス）を、たとえ論理アドレスは同じで
も、アドレス空間によつて変化させる。その結果、異な
るアドレス空間に属する同じ値の論理アドレスに異なる
位置が割当てられ、したがつて、複数のアドレス空間に
おける同じ値の論理アドレスが循環的にアクセスされて
も、ＴＬＢ及び／又はバツフア記憶とそのアドレスアレ
イにおけるリプレースメントは生じない。
のアドレスアレイへのアクセスに用いられる情報（例え
ばカラムアドレス）を、たとえ論理アドレスは同じで
も、アドレス空間によつて変化させる。その結果、異な
るアドレス空間に属する同じ値の論理アドレスに異なる
位置が割当てられ、したがつて、複数のアドレス空間に
おける同じ値の論理アドレスが循環的にアクセスされて
も、ＴＬＢ及び／又はバツフア記憶とそのアドレスアレ
イにおけるリプレースメントは生じない。
第１図は、本発明の一実施例の概要をブロツクダイヤグ
ラムで示す。命令解読部１は、命令を解読して、変位値
（ＤＰ）と、インデクスレジスタ番号（ＩＸ）と、ベー
スレジスタ番号（ＢＲ）を逆出する。１６個の汎用レジ
スタからなるＧＲアレイ２が設けられ、インデクスレジ
スタ番号により指定された汎用レジスタの内容と、ベー
スレジスタ番号により指定された汎用レジスタの内容
と、変位値とは、アドレス加算器３により加算されて、
３１ビツトの論理アドレス２０を形成する。
ラムで示す。命令解読部１は、命令を解読して、変位値
（ＤＰ）と、インデクスレジスタ番号（ＩＸ）と、ベー
スレジスタ番号（ＢＲ）を逆出する。１６個の汎用レジ
スタからなるＧＲアレイ２が設けられ、インデクスレジ
スタ番号により指定された汎用レジスタの内容と、ベー
スレジスタ番号により指定された汎用レジスタの内容
と、変位値とは、アドレス加算器３により加算されて、
３１ビツトの論理アドレス２０を形成する。
１６個のアクセスレジスタからなるＡＲアレイ４が設け
られ、ベースレジスタ番号は、更に、これらのアクセス
レジスタの１個を選択するのにも用いられる。各アクセ
スレジスタは、仮想アドレス空間を識別する情報を保持
し、これは、本実施例では、アドレス変換に使用される
セグメントテーブルの先頭アドレスを示す１９ビツトの
ＳＴＯ(Segment Table Origin)である。アドレス変換部
５は、選択されたアクセスレジスタから読出されたＳＴ
Ｏ２１と、アドレス加算器３からの論理アドレス２０と
に基づいて、周知の手順により、３１ビツトの絶対アド
レス２２を生成する。論理アドレスの最下位１２ビツ
ト、すなわちビツト２０〜３１は、そのまま絶対アドレ
スの最下位１２ビツトとして使用され、残りのビツト１
〜１９は、セグメントテーブルとページテーブルのイン
デクスとして使用される。こうして生成された絶対アド
レスの一部は、次に述べるように、対応する論理アドレ
スの一部及びＳＴＯと共に、ＴＬＢ６に格納される。
られ、ベースレジスタ番号は、更に、これらのアクセス
レジスタの１個を選択するのにも用いられる。各アクセ
スレジスタは、仮想アドレス空間を識別する情報を保持
し、これは、本実施例では、アドレス変換に使用される
セグメントテーブルの先頭アドレスを示す１９ビツトの
ＳＴＯ(Segment Table Origin)である。アドレス変換部
５は、選択されたアクセスレジスタから読出されたＳＴ
Ｏ２１と、アドレス加算器３からの論理アドレス２０と
に基づいて、周知の手順により、３１ビツトの絶対アド
レス２２を生成する。論理アドレスの最下位１２ビツ
ト、すなわちビツト２０〜３１は、そのまま絶対アドレ
スの最下位１２ビツトとして使用され、残りのビツト１
〜１９は、セグメントテーブルとページテーブルのイン
デクスとして使用される。こうして生成された絶対アド
レスの一部は、次に述べるように、対応する論理アドレ
スの一部及びＳＴＯと共に、ＴＬＢ６に格納される。
ＴＬＢ６は、本実施例では５１２カラム、１ローの構成
であり、アドレス変換テーブルのインデクスとして用い
られる論理アドレスの部分の下位９ビツト、すなわちビ
ツト１１〜１９が、カラムの選択に使用される。ＴＬＢ
６の各エントリは、論理アドレス（ＬＡ）フイールド
と、ＳＴＯフイールドと、有効性（Ｖ）フイールドと、
絶対アドレス（ＡＡ）フイールドから成る。図におい
て、括弧内の数字は各フイールドのビツト数を示す。Ｌ
Ａフイールドは、論理アドレスの最上位１０ビツト、す
なわちビツト１〜１０を保持する。次のＳＴＯフイール
ドは、１９ビツトのＳＴＯをそのまま保持する。１ビツ
トのＶフイールドは、当該エントリが有効な時に値
“１”を取り、それが無効な時に値“０”を取る。ＡＡ
フイールドは、絶対アドレスのビツト１〜１９、すなわ
ち主記憶のページフレームアドレスを保持する。ＴＬＢ
ヒツト判定部７は、ＴＬＢ６から読出されたＬＡフイー
ルドの値及びＳＴＯフイールドの値が、アドレス加算器
３からの論理アドレス２０のビツト１〜１０及びアクセ
スレジスタからのＳＴＯ２１とそれぞれ一致し、かつ、
Ｖフイールドの値が“１”であれば、ＴＬＢヒツト信号
２３を発生する。
であり、アドレス変換テーブルのインデクスとして用い
られる論理アドレスの部分の下位９ビツト、すなわちビ
ツト１１〜１９が、カラムの選択に使用される。ＴＬＢ
６の各エントリは、論理アドレス（ＬＡ）フイールド
と、ＳＴＯフイールドと、有効性（Ｖ）フイールドと、
絶対アドレス（ＡＡ）フイールドから成る。図におい
て、括弧内の数字は各フイールドのビツト数を示す。Ｌ
Ａフイールドは、論理アドレスの最上位１０ビツト、す
なわちビツト１〜１０を保持する。次のＳＴＯフイール
ドは、１９ビツトのＳＴＯをそのまま保持する。１ビツ
トのＶフイールドは、当該エントリが有効な時に値
“１”を取り、それが無効な時に値“０”を取る。ＡＡ
フイールドは、絶対アドレスのビツト１〜１９、すなわ
ち主記憶のページフレームアドレスを保持する。ＴＬＢ
ヒツト判定部７は、ＴＬＢ６から読出されたＬＡフイー
ルドの値及びＳＴＯフイールドの値が、アドレス加算器
３からの論理アドレス２０のビツト１〜１０及びアクセ
スレジスタからのＳＴＯ２１とそれぞれ一致し、かつ、
Ｖフイールドの値が“１”であれば、ＴＬＢヒツト信号
２３を発生する。
バツフア記憶アドレスアレイ（ＢＡＡ）８は、本実施例
では５１２カラム、１ローの構成であり、論理アドレス
のビツト１６〜２４が、カラムの選択に使用される。そ
の各エントリは、バツフア記憶中の１２８バイトのブロ
ツクに対応し、絶対アドレス（ＡＡ）フイールドと、有
効性（Ｖ）フイールドから成る。ＡＡフイールドは、登
録されたブロツクの絶対アドレスのビツト１〜１９を保
持する。Ｖフイールドは、当該エントリが有効な時に値
“１”を取り、それが無効の時に値“０”を取る。ＢＡ
Ａヒツト判定部９は、ＴＬＢ６からのＡＡフイールドの
値がＢＡＡ８からのＡＡフイールドの値と一致し、か
つ、ＢＡＡ８からのＶフイールドの値が“１”であれ
ば、ＢＡＡヒツト信号２４を発生する。
では５１２カラム、１ローの構成であり、論理アドレス
のビツト１６〜２４が、カラムの選択に使用される。そ
の各エントリは、バツフア記憶中の１２８バイトのブロ
ツクに対応し、絶対アドレス（ＡＡ）フイールドと、有
効性（Ｖ）フイールドから成る。ＡＡフイールドは、登
録されたブロツクの絶対アドレスのビツト１〜１９を保
持する。Ｖフイールドは、当該エントリが有効な時に値
“１”を取り、それが無効の時に値“０”を取る。ＢＡ
Ａヒツト判定部９は、ＴＬＢ６からのＡＡフイールドの
値がＢＡＡ８からのＡＡフイールドの値と一致し、か
つ、ＢＡＡ８からのＶフイールドの値が“１”であれ
ば、ＢＡＡヒツト信号２４を発生する。
バツフア記憶（ＢＳ）１０は、本実施例では８Ｋカラ
ム，１ローの構成であり、論理アドレスのビツト１６〜
２８がカラムの選択に使用される。各カラムは８ビツト
のデータを収容する。ＴＬＢヒツト信号２３とＢＡＡヒ
ツト信号２４の双方が発生される時、バツフア記憶の選
択されたカラムは、指定された仮想アドレス空間内の指
定された論理アドレスに対応する主記憶アドレスの内容
を保持しており、演算部はそれにアクセスすることがで
きる。
ム，１ローの構成であり、論理アドレスのビツト１６〜
２８がカラムの選択に使用される。各カラムは８ビツト
のデータを収容する。ＴＬＢヒツト信号２３とＢＡＡヒ
ツト信号２４の双方が発生される時、バツフア記憶の選
択されたカラムは、指定された仮想アドレス空間内の指
定された論理アドレスに対応する主記憶アドレスの内容
を保持しており、演算部はそれにアクセスすることがで
きる。
本発明により、カラムアドレスを修飾するための修飾部
１１が設けられる。簡単に述べると、修飾部１１は、ア
ドレス加算器３からの論理アドレス２０の一部と、選択
されたアクセスレジスタからのＳＴＯ２１の一部とを、
論理的に組合せて、ＴＬＢ６，ＢＡＡ８，バツフア記憶
１０のためのそれぞれの修飾されたカラムアドレス２
５，２６，２７を発生する。
１１が設けられる。簡単に述べると、修飾部１１は、ア
ドレス加算器３からの論理アドレス２０の一部と、選択
されたアクセスレジスタからのＳＴＯ２１の一部とを、
論理的に組合せて、ＴＬＢ６，ＢＡＡ８，バツフア記憶
１０のためのそれぞれの修飾されたカラムアドレス２
５，２６，２７を発生する。
第２図は、修飾部１１の詳細を示す。アクセスレジスタ
からのＳＴＯ２１のビツト１１〜１９は、ビツト置換回
路３０により並べ替えられる。ビツト置換回路３０は、
例えば、循環シフト回路，シヤフル回路などでよい。排
他的論理和回路３１は、ビツト置換回路３０の出力と、
論理アドレスのビツト１１〜１９、すなわち、ＴＬＢカ
ラムの選択に使用すべきビツト群との、ビツトごとの排
他的論理和を作り、その結果を、ＴＬＢカラムアドレス
２５として送出する。もう一つの排他的論理和回路３２
は、ビツト置換回路３０の出力と、論理アドレスのビツ
ト１６〜２４、すなわち、ＢＡＡカラムの選択に使用す
べきビツト群との、ビツトごとの排他的論理和を作り、
その結果を、ＢＡＡカラムアドレス２６として送出す
る。排他的論理和回路３２の出力は、また、その下位に
論理アドレスのビツト２５〜２８が連結されて、ＢＳカ
ラムアドレス２７を形成する。
からのＳＴＯ２１のビツト１１〜１９は、ビツト置換回
路３０により並べ替えられる。ビツト置換回路３０は、
例えば、循環シフト回路，シヤフル回路などでよい。排
他的論理和回路３１は、ビツト置換回路３０の出力と、
論理アドレスのビツト１１〜１９、すなわち、ＴＬＢカ
ラムの選択に使用すべきビツト群との、ビツトごとの排
他的論理和を作り、その結果を、ＴＬＢカラムアドレス
２５として送出する。もう一つの排他的論理和回路３２
は、ビツト置換回路３０の出力と、論理アドレスのビツ
ト１６〜２４、すなわち、ＢＡＡカラムの選択に使用す
べきビツト群との、ビツトごとの排他的論理和を作り、
その結果を、ＢＡＡカラムアドレス２６として送出す
る。排他的論理和回路３２の出力は、また、その下位に
論理アドレスのビツト２５〜２８が連結されて、ＢＳカ
ラムアドレス２７を形成する。
このようにして、ＴＬＢとＢＡＡとＢＳのカラムアドレ
スは、ＳＴＯにより修飾され、その結果、仮想アドレス
空間、すなわちＳＴＯが異なれば、同じ論理アドレスに
異なるカラムアドレスが割当てられる。
スは、ＳＴＯにより修飾され、その結果、仮想アドレス
空間、すなわちＳＴＯが異なれば、同じ論理アドレスに
異なるカラムアドレスが割当てられる。
アクセスレジスタに、ＳＴＯそのものの代りに、仮想ア
ドレス空間を識別する他の型式の情報、例えばアドレス
空間番号が、保持されてもよい。この仮想アドレス空間
識別情報そのものを、ＳＴＯの代りに、カラムアドレス
の修飾に使用することができる。
ドレス空間を識別する他の型式の情報、例えばアドレス
空間番号が、保持されてもよい。この仮想アドレス空間
識別情報そのものを、ＳＴＯの代りに、カラムアドレス
の修飾に使用することができる。
カラムアドレスの修飾のために、任意の適当な論理及び
／又は算術演算回路を用いることができるが、ＳＴＯそ
の他の仮想アドレス空間識別情報の値の差の増幅度が大
きいものを選ぶのがよい。
／又は算術演算回路を用いることができるが、ＳＴＯそ
の他の仮想アドレス空間識別情報の値の差の増幅度が大
きいものを選ぶのがよい。
本発明によれば、異なるアドレス空間に属する同じ値の
論理アドレスに対して、ＴＬＢ及びバツフア記憶とその
アドレスアレイの異なる位置が割当てられ、その結果、
複数のアドレス空間内の同じ値の論理アドレスが循環的
にアクセスされても、ＴＬＢ及びバツフア記憶とそのア
ドレスアレイにおけるリプレースメントは生じない。し
たがつて、命令処理速度が向上する。しかも、単一のア
ドレス空間のみを使用するプログラムの実行速度は、本
発明の適用のために低下することがない。
論理アドレスに対して、ＴＬＢ及びバツフア記憶とその
アドレスアレイの異なる位置が割当てられ、その結果、
複数のアドレス空間内の同じ値の論理アドレスが循環的
にアクセスされても、ＴＬＢ及びバツフア記憶とそのア
ドレスアレイにおけるリプレースメントは生じない。し
たがつて、命令処理速度が向上する。しかも、単一のア
ドレス空間のみを使用するプログラムの実行速度は、本
発明の適用のために低下することがない。
第１図は本発明の一実施例の概要を示すブロツクダイヤ
グラムであり、第２図は第１図中のカラムアドレス修飾
部の詳細を示すブロツクダイヤグラムである。 ３…アドレス加算器、４…ＳＴＯを供給するアクセスレ
ジスタアレイ、５…アドレス変換部、６…ＴＬＢ、８…
バツフア記憶アドレスアレイ、１０…バツフア記憶、１
１…カラムアドレス修飾部。
グラムであり、第２図は第１図中のカラムアドレス修飾
部の詳細を示すブロツクダイヤグラムである。 ３…アドレス加算器、４…ＳＴＯを供給するアクセスレ
ジスタアレイ、５…アドレス変換部、６…ＴＬＢ、８…
バツフア記憶アドレスアレイ、１０…バツフア記憶、１
１…カラムアドレス修飾部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 玉野 明広 神奈川県秦野市堀山下１番地 株式会社日 立製作所神奈川工場内 (72)発明者 安部 秀一 神奈川県秦野市堀山下１番地 株式会社日 立製作所神奈川工場内
Claims (3)
- 【請求項１】ベースレジスタとして使用可能な複数の第
１レジスタと、それぞれ前記第１レジスタに対応し、か
つ、アドレス空間識別情報を保持する複数の第２レジス
タと、命令から導出される論理アドレスを前記命令によ
りベースレジスタとして指定された前記第１レジスタに
対応する前記第２レジスタからのアドレス空間識別情報
を用いて物理アドレスに変換する手段と、前記変換され
た物理アドレスの一部分を対応する論理アドレスの一部
分と対にして保持し、論理アドレスの一部分を用いてア
クセスされるアドレス変換バツフアとを備え、特徴とし
て、前記アドレス変換バツフアへのアクセスに用いられ
る論理アドレスの部分を前記第２レジスタからのアドレ
ス空間識別情報で修飾する回路を備える、多重仮想アド
レス空間制御装置。 - 【請求項２】ベースレジスタとして使用可能な複数の第
１レジスタと、それぞれ前記第１レジスタに対応し、か
つ、アドレス空間識別情報を保持する複数の第２レジス
タと、命令から導出される論理アドレスを前記命令によ
りベースレジスタとして指定された前記第１レジスタに
対応する前記第２レジスタからのアドレス空間識別情報
を用いて物理アドレスに変換する手段と、主記憶内のデ
ータの一部の写しを保持し、論理アドレスの一部分を用
いてアクセスされるバツフア記憶と、前記バツフア記憶
に保持されたデータの主記憶アドレスを保持し、論理ア
ドレスの一部分を用いてアクセスされるアドレスアレイ
とを備え、特徴として、前記バツフア記憶へのアクセス
に用いられる論理アドレスの部分と、前記アドレスアレ
イへのアクセスに用いられる論理アドレスの部分を、前
記第２レジスタからのアドレス空間識別情報で修飾する
回路を備える、多重仮想アドレス空間制御装置。 - 【請求項３】請求項２において、更に、前記変換された
物理アドレスの一部分を対応する論理アドレスの一部分
と対にして保持し、論理アドレスの一部分を用いてアク
セスされるアドレス変換バツフアを備え、特徴として、
更に、前記アドレス変換バツフアへのアクセスに用いら
れる論理アドレスの部分を前記第２レジスタからのアド
レス空間識別情報で修飾する回路を備える、多重仮想ア
ドレス空間制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1159649A JPH0648470B2 (ja) | 1989-06-23 | 1989-06-23 | 多重仮想アドレス空間制御装置 |
| DE4019961A DE4019961C2 (de) | 1989-06-23 | 1990-06-22 | Steuerung für den Zugriff auf einen Adreßumsetzungsspeicher in einem Prozessorsystem |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1159649A JPH0648470B2 (ja) | 1989-06-23 | 1989-06-23 | 多重仮想アドレス空間制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0325644A JPH0325644A (ja) | 1991-02-04 |
| JPH0648470B2 true JPH0648470B2 (ja) | 1994-06-22 |
Family
ID=15698326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1159649A Expired - Fee Related JPH0648470B2 (ja) | 1989-06-23 | 1989-06-23 | 多重仮想アドレス空間制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0648470B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1989
- 1989-06-23 JP JP1159649A patent/JPH0648470B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0325644A (ja) | 1991-02-04 |
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