JPH0325644A - 多重仮想アドレス空間制御装置 - Google Patents
多重仮想アドレス空間制御装置Info
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- JPH0325644A JPH0325644A JP1159649A JP15964989A JPH0325644A JP H0325644 A JPH0325644 A JP H0325644A JP 1159649 A JP1159649 A JP 1159649A JP 15964989 A JP15964989 A JP 15964989A JP H0325644 A JPH0325644 A JP H0325644A
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- 238000003491 array Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
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- 238000006243 chemical reaction Methods 0.000 description 3
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- 238000006073 displacement reaction Methods 0.000 description 2
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- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多重仮想アドレス空間制御機構に関し、特に
、アドレス空間の切替えに付帯するアドレス変換バッフ
ァ（ＴＬＢ）及びバッファ記憶の制御に関する。
、アドレス空間の切替えに付帯するアドレス変換バッフ
ァ（ＴＬＢ）及びバッファ記憶の制御に関する。
ベースアドレスを保持する複数のベースレジスタのそれ
ぞれにアドレス空間を割当てることにより、一つのアプ
リケーションプログラムが、特別なアドレス空間切替命
令によらずに、複数のアドレス空間にアクセスできるよ
うにすることは、公知である。例えば、特公昭６０−２
２３７７号公報に記載されたアドレス制御機構において
は、ベースレジスタとして使用可能な一群の汎用レジス
タのそれぞれに対応して、アドレス空間に対応するＳＴ
Ｏ（Ｓａｇｍｅｎｔ Ｔａｂｌａ Ｏｒｉｇｉｎ）を保
持するアクセスレジスタが設けられ、ある汎用レジスタ
が命令によりベースレジスタとして指定されると、対応
するアクセスレジスタからのＳＴＯが読出されて、アド
レス変換に使用される。したがって、ベースレジスタの
指定を変更するだけで、異なるアドレス空間にアクセス
することができる． 仮想アドレスを表わす論理アドレスから絶対アドレス（
物理アドレス）への変換の高速化のために，アドレス変
換バッファ、すなわちＴＬＢ（Ｔｒａｎｓｌａｔｌｏｎ
Ｌｏｏｋ−ａｓｉｄｅ Ｂｕｆｆｅｒ）、が設けられ
る．ＴＬＢは、最近アクセスされたことのある領域の論
理アドレスを、対応する絶対アドレスと対にして保持し
、論理アドレスに基づいて探索される．命令から導き出
された論理アドレスは、もしも該当する領域がＴＬＢに
登録されていれば、ＴＬＢ内のアドレス対を用いて直ち
に絶対アドレスに変換され、セグメントテーブル，ペー
ジテーブル等を用いる正規のアドレス変換処理は省略さ
れる。
ぞれにアドレス空間を割当てることにより、一つのアプ
リケーションプログラムが、特別なアドレス空間切替命
令によらずに、複数のアドレス空間にアクセスできるよ
うにすることは、公知である。例えば、特公昭６０−２
２３７７号公報に記載されたアドレス制御機構において
は、ベースレジスタとして使用可能な一群の汎用レジス
タのそれぞれに対応して、アドレス空間に対応するＳＴ
Ｏ（Ｓａｇｍｅｎｔ Ｔａｂｌａ Ｏｒｉｇｉｎ）を保
持するアクセスレジスタが設けられ、ある汎用レジスタ
が命令によりベースレジスタとして指定されると、対応
するアクセスレジスタからのＳＴＯが読出されて、アド
レス変換に使用される。したがって、ベースレジスタの
指定を変更するだけで、異なるアドレス空間にアクセス
することができる． 仮想アドレスを表わす論理アドレスから絶対アドレス（
物理アドレス）への変換の高速化のために，アドレス変
換バッファ、すなわちＴＬＢ（Ｔｒａｎｓｌａｔｌｏｎ
Ｌｏｏｋ−ａｓｉｄｅ Ｂｕｆｆｅｒ）、が設けられ
る．ＴＬＢは、最近アクセスされたことのある領域の論
理アドレスを、対応する絶対アドレスと対にして保持し
、論理アドレスに基づいて探索される．命令から導き出
された論理アドレスは、もしも該当する領域がＴＬＢに
登録されていれば、ＴＬＢ内のアドレス対を用いて直ち
に絶対アドレスに変換され、セグメントテーブル，ペー
ジテーブル等を用いる正規のアドレス変換処理は省略さ
れる。
一方、主記憶アクセス時間の見掛け上の短縮のために、
主記憶内のデータの一部の写しを保持する高速・小容量
のバッファ（又はキャッシュ）記憶を設けることは、周
知である６バッファ記憶へのアクセスのために，アドレ
スアレイ（又はディレクトリ）が設けられる，アドレス
アレイは、バッファ記憶中の各領域に保持されたデータ
が占める主記憶領域の、絶対アドレスを保持する。バッ
ファ記憶とアドレスアレイは、基本的には、絶対アドレ
スに基づいて探索される．しかし，論理アドレスが使用
されるシステムにおいては、バッファ記憶とアドレスア
レイの探索機能の一部に、論理アドレスが利用される。
主記憶内のデータの一部の写しを保持する高速・小容量
のバッファ（又はキャッシュ）記憶を設けることは、周
知である６バッファ記憶へのアクセスのために，アドレ
スアレイ（又はディレクトリ）が設けられる，アドレス
アレイは、バッファ記憶中の各領域に保持されたデータ
が占める主記憶領域の、絶対アドレスを保持する。バッ
ファ記憶とアドレスアレイは、基本的には、絶対アドレ
スに基づいて探索される．しかし，論理アドレスが使用
されるシステムにおいては、バッファ記憶とアドレスア
レイの探索機能の一部に、論理アドレスが利用される。
こうすることによって、バッファ記憶とアドレスアレイ
の探索を．ＴＬＢの探索と並行して行なうことができ、
したがって、アクセス時間が短縮される。
の探索を．ＴＬＢの探索と並行して行なうことができ、
したがって、アクセス時間が短縮される。
〔発明が解決しようとする課題）
Ｔ Ｌ Ｂ及びバッファ記憶とそのアドレスアレイのア
ドレシングのためのカラムアドレスとして、論理アドレ
スの一部を用いるアドレス制御機構においては，前述の
ようにアドレス空間が＠繁に切替えられる多重仮想アド
レス空間環境の下で、アドレス空間の切替えに伴うリプ
レースメントの問題が生じる。
ドレシングのためのカラムアドレスとして、論理アドレ
スの一部を用いるアドレス制御機構においては，前述の
ようにアドレス空間が＠繁に切替えられる多重仮想アド
レス空間環境の下で、アドレス空間の切替えに伴うリプ
レースメントの問題が生じる。
例えば、Ｔ Ｌ Ｂにおいて、第↓アドレス空間に関す
るあるアドレス対が梵録された後，同じ値の論理アドレ
スを持つ第２アドレス空間の領域がアクセスされると，
第ｌアドレス空間のための前記アドレス対を、第２アド
レス空間のためのアドレス対でリプレースしなければな
らないことになる。
るあるアドレス対が梵録された後，同じ値の論理アドレ
スを持つ第２アドレス空間の領域がアクセスされると，
第ｌアドレス空間のための前記アドレス対を、第２アド
レス空間のためのアドレス対でリプレースしなければな
らないことになる。
その後、第１アドレス空間における同じ論理アドレス領
域がアクセスされると，再度のリプレースメントが必要
になる．したがって、複数のアドレス空間における同じ
値の論理アドレスを持つ領域が循環的にアクセスされる
場合に，アドレス空間の切替えのたびにリプレースメン
トが行なわれ、したがって、そのたびに、変換テーブル
群を用いた正規のアドレス変換処理が必要である。この
ことは、ＴＬＢの効率の著しい低下と、オーバヘッドの
増加を意味する。前述したような、複数のアドレス空間
への循環的アクセスは、例えば、複数の大きなデータア
レイを複数のアドレス空間の対応する論理アドレス領域
に置き、これらのデータアレイの間で演算を反復すると
きに生じる．バッファ記憶とそのアドレスアレイについ
ても，同様なリプレースメントの問題が生じる。
域がアクセスされると，再度のリプレースメントが必要
になる．したがって、複数のアドレス空間における同じ
値の論理アドレスを持つ領域が循環的にアクセスされる
場合に，アドレス空間の切替えのたびにリプレースメン
トが行なわれ、したがって、そのたびに、変換テーブル
群を用いた正規のアドレス変換処理が必要である。この
ことは、ＴＬＢの効率の著しい低下と、オーバヘッドの
増加を意味する。前述したような、複数のアドレス空間
への循環的アクセスは、例えば、複数の大きなデータア
レイを複数のアドレス空間の対応する論理アドレス領域
に置き、これらのデータアレイの間で演算を反復すると
きに生じる．バッファ記憶とそのアドレスアレイについ
ても，同様なリプレースメントの問題が生じる。
本発明の課題は、ＴＬＢ及びバッファ記憶とそのアドレ
スアレイにおいて、アドレス空間の切替えに伴うリプレ
ースメントの必要を除き，それにより、前述の問題を解
決することにある．〔課題を解決するための手段〕 本発明によれば、ＴＬＢ及び／又はバッファ記憶とその
アドレスアレイへのアクセスに用いられる論理アドレス
の各部分を，その論理アドレスの物理アドレスへの変換
に用いられるアドレス空間識別情報（例えばＳＴＯ）で
修飾する回路が、設けられる． 〔作用〕 前記の修飾回路は．ＴＬＢ及び／又はバッファ記憶とそ
のアドレスアレイへのアクセスに用いられる情報（例え
ばカラムアドレス）を、たとえ論理アドレスは同じでも
，アドレス空間によって変化させる．その結果、異なる
アドレス空間に属する同じ値の論理アドレスに異なる位
置が割当てられ、したがって、複数のアドレス空間にお
ける同じ値の論理アドレスが循環的にアクセスされても
、ＴＬＢ及び／又はバッファ記憶とそのアドレスアレイ
におけるリプレースメントは生じない。
スアレイにおいて、アドレス空間の切替えに伴うリプレ
ースメントの必要を除き，それにより、前述の問題を解
決することにある．〔課題を解決するための手段〕 本発明によれば、ＴＬＢ及び／又はバッファ記憶とその
アドレスアレイへのアクセスに用いられる論理アドレス
の各部分を，その論理アドレスの物理アドレスへの変換
に用いられるアドレス空間識別情報（例えばＳＴＯ）で
修飾する回路が、設けられる． 〔作用〕 前記の修飾回路は．ＴＬＢ及び／又はバッファ記憶とそ
のアドレスアレイへのアクセスに用いられる情報（例え
ばカラムアドレス）を、たとえ論理アドレスは同じでも
，アドレス空間によって変化させる．その結果、異なる
アドレス空間に属する同じ値の論理アドレスに異なる位
置が割当てられ、したがって、複数のアドレス空間にお
ける同じ値の論理アドレスが循環的にアクセスされても
、ＴＬＢ及び／又はバッファ記憶とそのアドレスアレイ
におけるリプレースメントは生じない。
第１図は，本発明の一実施例の概要をブロックダイヤグ
ラムで示す．命令解読部１は、命令を解読して、変位値
（Ｄ Ｐ）と、インデクスレジスタｆｌ（ＩＸ）と、ベ
ースレジスタ番号（Ｂ Ｒ）を送出する．１６個の汎用
レジスタからなるＧＲアレイ２が設けられ，インデクス
レジスタ番号により指定された汎用レジスタの内容と，
ベースレジスタ番号により指定された汎用レジスタの内
容と、変位値とは、アドレス加算器３により加算されて
、３エビットの論理アドレス２０を形成する．１６個の
アクセスレジスタからなるＡＲアレイ４が設けられ、ベ
ースレジスタ番号は、更に，これらのアクセスレジスタ
の１個を選択するのにも用いられる。各アクセスレジス
タは、仮想アドレス空間を識別する情報を保持し、これ
は、本実施例では、アドレス変換に使用されるセグメン
トテーブルの先頭アドレスを示す１９ビットのＳＴＯ（
Ｓｅｇｍｅｎｔ Ｔａｂｌｅ Ｏｒｉｇｉｎ）である。
ラムで示す．命令解読部１は、命令を解読して、変位値
（Ｄ Ｐ）と、インデクスレジスタｆｌ（ＩＸ）と、ベ
ースレジスタ番号（Ｂ Ｒ）を送出する．１６個の汎用
レジスタからなるＧＲアレイ２が設けられ，インデクス
レジスタ番号により指定された汎用レジスタの内容と，
ベースレジスタ番号により指定された汎用レジスタの内
容と、変位値とは、アドレス加算器３により加算されて
、３エビットの論理アドレス２０を形成する．１６個の
アクセスレジスタからなるＡＲアレイ４が設けられ、ベ
ースレジスタ番号は、更に，これらのアクセスレジスタ
の１個を選択するのにも用いられる。各アクセスレジス
タは、仮想アドレス空間を識別する情報を保持し、これ
は、本実施例では、アドレス変換に使用されるセグメン
トテーブルの先頭アドレスを示す１９ビットのＳＴＯ（
Ｓｅｇｍｅｎｔ Ｔａｂｌｅ Ｏｒｉｇｉｎ）である。
アドレス変換部５は、選択されたアクセスレジスタから
読出されたＳＴＯ２１と、アドレス加算器３からの論理
アドレス２０とに基づいて、周知の手順により、３１ビ
ットの絶対アドレス２２を生成する。論理アドレスの最
下位１２ビット，すなわちビツ１・２０〜３１は、その
まま絶対アドレスの最下位１２ビットとして使用され、
残りのビット１〜１９は、セグメントテーブルとページ
テーブルのインデクスとして使用される。こうして生成
された絶対アドレスの一部は，次に述べるように、対応
する論理アドレスの一部及びＳＴＯと共に、ＴＬＢ６に
格納される． Ｔ Ｌ Ｂ ．６は、本実施例では５１２カラム、１ロ
ーの構或であり、アドレス変換テーブルのインデクスと
して用いられる論理アドレスの部分の下位９ビット、す
なわちビット１１〜１９が、カラムの選択に使用される
．ＴＬＢ６の各エントリは、論理アドレス（ＬＡ）フィ
ールドと、ｓ ’ｒ ｏフィールドと、有効性（Ｖ）フ
ィールドと、絶対アドレス（ＡＡ）フィールドから成る
。図において，括弧内の数字は各フィールドのビット数
を示す。
読出されたＳＴＯ２１と、アドレス加算器３からの論理
アドレス２０とに基づいて、周知の手順により、３１ビ
ットの絶対アドレス２２を生成する。論理アドレスの最
下位１２ビット，すなわちビツ１・２０〜３１は、その
まま絶対アドレスの最下位１２ビットとして使用され、
残りのビット１〜１９は、セグメントテーブルとページ
テーブルのインデクスとして使用される。こうして生成
された絶対アドレスの一部は，次に述べるように、対応
する論理アドレスの一部及びＳＴＯと共に、ＴＬＢ６に
格納される． Ｔ Ｌ Ｂ ．６は、本実施例では５１２カラム、１ロ
ーの構或であり、アドレス変換テーブルのインデクスと
して用いられる論理アドレスの部分の下位９ビット、す
なわちビット１１〜１９が、カラムの選択に使用される
．ＴＬＢ６の各エントリは、論理アドレス（ＬＡ）フィ
ールドと、ｓ ’ｒ ｏフィールドと、有効性（Ｖ）フ
ィールドと、絶対アドレス（ＡＡ）フィールドから成る
。図において，括弧内の数字は各フィールドのビット数
を示す。
ＬＡフィールドは、論理アドレスの最上位１０ビット、
すなわちビット１〜工０を保持する。次のＳＴＯフィー
ルドは，１９ビットのＳＴＯをそのまま保持する．１ビ
ットのＶフィールドは、当該エントリが有効な時に値１
ｇ Ｉ ＩＩを取り、それが無効な時に値“Ｏ”を取る
。ＡＡフィールドは、絶対アドレスのビットｌ〜１９、
すなわち主記憶のページフレームアドレスを保持する．
ＴＬＢヒツト判定部７は，ＴＬＢ６から読出されたＬＡ
フィールドの値及びＳＴＯフィールドの値が、アドレス
加算器３からの論理アドレス２０のビットｔ〜１０及び
アクセスレジスタからのＳ ”Ｉ’ ０ ２ １とそれ
ぞれ一致し，かつ．■フィールドの値が“１、″であれ
ば．ＴＬＢヒット信号２３を発生する。
すなわちビット１〜工０を保持する。次のＳＴＯフィー
ルドは，１９ビットのＳＴＯをそのまま保持する．１ビ
ットのＶフィールドは、当該エントリが有効な時に値１
ｇ Ｉ ＩＩを取り、それが無効な時に値“Ｏ”を取る
。ＡＡフィールドは、絶対アドレスのビットｌ〜１９、
すなわち主記憶のページフレームアドレスを保持する．
ＴＬＢヒツト判定部７は，ＴＬＢ６から読出されたＬＡ
フィールドの値及びＳＴＯフィールドの値が、アドレス
加算器３からの論理アドレス２０のビットｔ〜１０及び
アクセスレジスタからのＳ ”Ｉ’ ０ ２ １とそれ
ぞれ一致し，かつ．■フィールドの値が“１、″であれ
ば．ＴＬＢヒット信号２３を発生する。
バッファ記憶アドレスアレイ（ＢＡＡ）８は、本実施例
では５１２カラム、１ローの構或であり、論理アドレス
のビット１６〜２４が，カラムの選択に使用される。そ
の各エントリは、バッファ記憶中の１２８バイトのブロ
ックに対応し，絶対アドレス（ＡＡ）フィールドと、有
効性（Ｖ）フィールドから成る．ＡＡフィールドは，登
録されたブロックの絶対アドレスのビット１〜１９を保
持する。■フィールドは，当該エントリが有効な時に値
１４ １ ＋＋を取り、それが無効の時に値″ＯＨを取
る。ＢＡＡヒット判定部９は、”Ｉ’ Ｌ Ｂ Ｇから
のＡＡフィールドの値がＢＡＡ８からのＡＡフィールド
の値と一致し．かつ．ＢＡＡ８からのＶフィールドの値
が゛′ＩＰ′であれば、ＢＡＡヒット信号２４を発生す
る。
では５１２カラム、１ローの構或であり、論理アドレス
のビット１６〜２４が，カラムの選択に使用される。そ
の各エントリは、バッファ記憶中の１２８バイトのブロ
ックに対応し，絶対アドレス（ＡＡ）フィールドと、有
効性（Ｖ）フィールドから成る．ＡＡフィールドは，登
録されたブロックの絶対アドレスのビット１〜１９を保
持する。■フィールドは，当該エントリが有効な時に値
１４ １ ＋＋を取り、それが無効の時に値″ＯＨを取
る。ＢＡＡヒット判定部９は、”Ｉ’ Ｌ Ｂ Ｇから
のＡＡフィールドの値がＢＡＡ８からのＡＡフィールド
の値と一致し．かつ．ＢＡＡ８からのＶフィールドの値
が゛′ＩＰ′であれば、ＢＡＡヒット信号２４を発生す
る。
バッファ記憶（ＢＳ）１０は、本実施例では８Ｋカラム
，１ローの構成であり、論理アドレスのビット１６〜２
８がカラムの選択に使用される．各カラムは８バイトの
データを収容する。ＴＬＢヒット信号２３とＢＡＡヒッ
ト信号２４の双方が発生される時，バッファ記憶の選択
されたカラムは、指定された仮想アドレス空間内の指定
された論理アドレスに対応する主記憶アドレスの内容を
保持しており、演算部はそれにアクセスすることができ
る。
，１ローの構成であり、論理アドレスのビット１６〜２
８がカラムの選択に使用される．各カラムは８バイトの
データを収容する。ＴＬＢヒット信号２３とＢＡＡヒッ
ト信号２４の双方が発生される時，バッファ記憶の選択
されたカラムは、指定された仮想アドレス空間内の指定
された論理アドレスに対応する主記憶アドレスの内容を
保持しており、演算部はそれにアクセスすることができ
る。
本発明により、カラムアドレスを修飾するための修飾部
１ｌが設けられる。簡単に述べると、修飾部１１は、ア
ドレス加算器３からの論理アドレス２０の一部と，選択
されたアクセスレジスタからのＳＴＯ２１の一部とを、
論理的に組合せて，ＴＬＢ６，ＢＡＡ８，バッファ記憶
１０のためのそれぞれの修飾されたカラムアドレス２５
，２６．２７を発生する． 第２図は、修飾部１１の詳細を示す。アクセスレジスタ
からのＳＴＯ２１のビット１１〜１９は、ビット置換回
路３０により並べ替えられる．ビット置換回路３０は、
例えば、循環シフト回路，シャフル回路などでよい。排
他的論理和回′ＪＰＴ３１は，ビツ１〜置換回路３０の
出力と，論理アドレスのビット１１〜１９、すなわち、
ＴＬＢ力ラムの選択に使用すべきビット群との、ビット
ごとの排他的論理和を作り、その結果を、ＴＬＢ力ラム
アドレス２５として送出する。もう一つの排他的論理和
回路３２は、ビット置換回路３０の出力と、論理アドレ
スのビット１６〜２４、すなわち、ＢＡＡカラムの選択
に使用すべきビット群との、ビットごとの排他的論理和
を作り，その結果を．ＢＡＡ力ラムアドレス２６として
送出する。排他的論理和回路３２の出力は，また、その
下位に論理アドレスのビット２５〜２８が連結されて、
ＢＳ力ラムアドレス２７を形成する． このようにして、ＴＬＢとＢＡＡとＢＳのカラムアドレ
スは、ＳＴＯにより修飾され、その結果，仮想アドレス
空間、すなわちＳＴＯが異ねれば，同じ論理アドレスに
異なるカラムアドレスが割当てられる． アクセスレジスタに、ＳＴ○そのものの代りに，仮想ア
ドレス空間を識別する他の形式の情報．例えばアドレス
空間番号が、保持されてもよい。この仮想アドレス空間
識別情報そのものを．ＳＴＯの代りに、カラムアドレス
の修飾に使用することができる。
１ｌが設けられる。簡単に述べると、修飾部１１は、ア
ドレス加算器３からの論理アドレス２０の一部と，選択
されたアクセスレジスタからのＳＴＯ２１の一部とを、
論理的に組合せて，ＴＬＢ６，ＢＡＡ８，バッファ記憶
１０のためのそれぞれの修飾されたカラムアドレス２５
，２６．２７を発生する． 第２図は、修飾部１１の詳細を示す。アクセスレジスタ
からのＳＴＯ２１のビット１１〜１９は、ビット置換回
路３０により並べ替えられる．ビット置換回路３０は、
例えば、循環シフト回路，シャフル回路などでよい。排
他的論理和回′ＪＰＴ３１は，ビツ１〜置換回路３０の
出力と，論理アドレスのビット１１〜１９、すなわち、
ＴＬＢ力ラムの選択に使用すべきビット群との、ビット
ごとの排他的論理和を作り、その結果を、ＴＬＢ力ラム
アドレス２５として送出する。もう一つの排他的論理和
回路３２は、ビット置換回路３０の出力と、論理アドレ
スのビット１６〜２４、すなわち、ＢＡＡカラムの選択
に使用すべきビット群との、ビットごとの排他的論理和
を作り，その結果を．ＢＡＡ力ラムアドレス２６として
送出する。排他的論理和回路３２の出力は，また、その
下位に論理アドレスのビット２５〜２８が連結されて、
ＢＳ力ラムアドレス２７を形成する． このようにして、ＴＬＢとＢＡＡとＢＳのカラムアドレ
スは、ＳＴＯにより修飾され、その結果，仮想アドレス
空間、すなわちＳＴＯが異ねれば，同じ論理アドレスに
異なるカラムアドレスが割当てられる． アクセスレジスタに、ＳＴ○そのものの代りに，仮想ア
ドレス空間を識別する他の形式の情報．例えばアドレス
空間番号が、保持されてもよい。この仮想アドレス空間
識別情報そのものを．ＳＴＯの代りに、カラムアドレス
の修飾に使用することができる。
カラムアドレスの修飾のために，任意の適当な論理及び
／又は算術潰算回路を用いることができるが、ＳＴＯそ
の他の仮想アドレス空間識別情報の値の差の増幅度が大
きいものを選ぶのがよい。
／又は算術潰算回路を用いることができるが、ＳＴＯそ
の他の仮想アドレス空間識別情報の値の差の増幅度が大
きいものを選ぶのがよい。
本発明によれば，異なるアドレス空間に属する同じ値の
論理アドレスに対して、ＴＬＢ及びバッファ記憶とその
アドレスアレイの異なる位置が割当てられ、その結果、
複数のアドレス空間内の同じ値の論理アドレスが循環的
にアクセスされても、ＴＬＢ及びバッファ記憶とそのア
ドレスアレイにおけるリプレースメントは生じない。し
たがって、命令処理速度が向上する。しかも、単一のア
ドレス空間のみを使用するプログラムの実行速度は、本
発明の適用のために低下することがない。
論理アドレスに対して、ＴＬＢ及びバッファ記憶とその
アドレスアレイの異なる位置が割当てられ、その結果、
複数のアドレス空間内の同じ値の論理アドレスが循環的
にアクセスされても、ＴＬＢ及びバッファ記憶とそのア
ドレスアレイにおけるリプレースメントは生じない。し
たがって、命令処理速度が向上する。しかも、単一のア
ドレス空間のみを使用するプログラムの実行速度は、本
発明の適用のために低下することがない。
第１図は本発明の一実施例の概要を示すブロックダイヤ
グラムであり、第２図は第１図中のカラムアドレス修飾
部の詳細を示すブロックダイヤグラムである。 ３・・・アドレス加算器、４・・・ＳＴＯを供給するア
クセスレジスタアレイ、５・・・アドレス変換部、６Ｔ
ＬＢ、８・・・バッファ記憶アドレスアレイ、１０・・
・バッファ記憶、１ｌ・・・カラムアドレス修飾部。
グラムであり、第２図は第１図中のカラムアドレス修飾
部の詳細を示すブロックダイヤグラムである。 ３・・・アドレス加算器、４・・・ＳＴＯを供給するア
クセスレジスタアレイ、５・・・アドレス変換部、６Ｔ
ＬＢ、８・・・バッファ記憶アドレスアレイ、１０・・
・バッファ記憶、１ｌ・・・カラムアドレス修飾部。
Claims (1)
- 【特許請求の範囲】 １、ベースレジスタとして使用可能な複数の第１レジス
タと、それぞれ前記第１レジスタに対応し、かつ、アド
レス空間識別情報を保持する複数の第２レジスタと、命
令から導出される論理アドレスを前記命令によりベース
レジスタとして指定された前記第１レジスタに対応する
前記第２レジスタからのアドレス空間識別情報を用いて
物理アドレスに変換する手段と、前記変換された物理ア
ドレスの一部分を対応する論理アドレスの一部分と対に
して保持し、論理アドレスの一部分を用いてアクセスさ
れるアドレス変換バッファとを備え、特徴として、前記
アドレス変換バッファへのアクセスに用いられる論理ア
ドレスの部分を前記第２レジスタからのアドレス空間識
別情報で修飾する回路を備える、多重仮想アドレス空間
制御装置。 ２、ベースレジスタとして使用可能な複数の第１レジス
タと、それぞれ前記第１レジスタに対応し、かつ、アド
レス空間識別情報を保持する複数の第２レジスタと、命
令から導出される論理アドレスを前記命令によりベース
レジスタとして指定された前記第１レジスタに対応する
前記第２レジスタからのアドレス空間識別情報を用いて
物理アドレスに変換する手段と、主記憶内のデータの一
部の写しを保持し、論理アドレスの一部分を用いてアク
セスされるバッファ記憶と、前記バッファ記憶に保持さ
れたデータの主記憶アドレスを保持し、論理アドレスの
一部分を用いてアクセスされるアドレスアレイとを備え
、特徴として、前記バッファ記憶へのアクセスに用いら
れる論理アドレスの部分と、前記アドレスアレイへのア
クセスに用いられる論理アドレスの部分を、前記第２レ
ジスタからのアドレス空間識別情報で修飾する回路を備
える、多重仮想アドレス空間制御装置。 ３、請求項２において、更に、前記変換された物理アド
レスの一部分を対応する論理アドレスの一部分と対にし
て保持し、論理アドレスの一部分を用いてアクセスされ
るアドレス変換バッファを備え、特徴として、更に、前
記アドレス変換バツフアへのアクセスに用いられる論理
アドレスの部分を前記第２レジスタからのアドレス空間
識別情報で修飾する回路を備える、多重仮想アドレス空
間制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1159649A JPH0648470B2 (ja) | 1989-06-23 | 1989-06-23 | 多重仮想アドレス空間制御装置 |
| DE4019961A DE4019961C2 (de) | 1989-06-23 | 1990-06-22 | Steuerung für den Zugriff auf einen Adreßumsetzungsspeicher in einem Prozessorsystem |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1159649A JPH0648470B2 (ja) | 1989-06-23 | 1989-06-23 | 多重仮想アドレス空間制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0325644A true JPH0325644A (ja) | 1991-02-04 |
| JPH0648470B2 JPH0648470B2 (ja) | 1994-06-22 |
Family
ID=15698326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1159649A Expired - Fee Related JPH0648470B2 (ja) | 1989-06-23 | 1989-06-23 | 多重仮想アドレス空間制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0648470B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05197626A (ja) * | 1991-08-12 | 1993-08-06 | Internatl Business Mach Corp <Ibm> | 仮想記憶システムのための登録簿索引テーブル論理装置 |
| US6945178B1 (en) | 1998-09-09 | 2005-09-20 | Lifetimeproducts, Inc. | Collapsible table with blow molded table top |
-
1989
- 1989-06-23 JP JP1159649A patent/JPH0648470B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05197626A (ja) * | 1991-08-12 | 1993-08-06 | Internatl Business Mach Corp <Ibm> | 仮想記憶システムのための登録簿索引テーブル論理装置 |
| US6945178B1 (en) | 1998-09-09 | 2005-09-20 | Lifetimeproducts, Inc. | Collapsible table with blow molded table top |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0648470B2 (ja) | 1994-06-22 |
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