JPS61125656A - アドレス変換方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、アドレス変換方式に関し、特に仮想記憶方式
においてベクトル演算時に好適なアドレス変換方式に関
する。

〔従来の技術〕

近年、気象予測や原子力分野におけるシミーレーンヨン
や、資源探査分野における画像処理等で。

超高速科学技術計算機（スー・ぐ−コンピータ）の必要
性が増大してきている。

スーツクーコンピュータでは、配列状になった多量のデ
ータの各組に対して同一演算を行なう、いわゆるベクト
ル演算が主に実行される。配列状の各要素は、比較的速
度の遅い主記憶装置に蓄えられており、これを配列要素
の先頭アドレス（Ｂ）と要素間距離（Ｄ）とによって、
配列の行１列、対角方向等（Ｂ＋１Ｄ）（ｉは整数）に
一定間隔で処理装置に読み出し、演算処理後に同−又は
別の番地に格納される。取扱う配列データは一般に主記
憶装置の容量に比べて大きなものとなるため、プログラ
ム上での論理アドレスをアドレス変換表に従って実アド
レスに変換して主記憶装置をアクセスする。いわゆる仮
想記憶方式を採るのが一般的である。

アドレス変換を高速に行なうために、アドレス変換バッ
ファ（以下変換バッファと略記する）を設けて、主記憶
装置に格納されているアドレス変換表の写しを保持する
ようＫしたものが多い。ベクトル演算を行なう処理装置
の性能を向上させるＫは、内部処理速度に見合った主記
憶装置へのアクセスが重要となる。

従来、この種のアドレス変換方式は、同時に複数の主記
憶アクセスを行なうのに、変換セットを各アクセス毎に
複数個設けて、複数イー・ノに対するアドレス変換デー
タを同時に読み出し、複数ページに及ぶ主記憶アクセス
を同時に処理することによって、主記憶装置とのデータ
スルーグツトの向上をはかつている（例えば、特開昭５
７−５７３７０号公報）。

〔発明が解決しようとする問題点〕

このような従来構成においては、複数個の変換セットを
備えることになるため、ノ・−ドウエアの増量を招くと
いう欠点がある。また、従来、この種の他のアドレス変
換方式に、変換セットを分割し、アクセスをインタリー
プして少ないハードウェア量で前述と同等に近い効果を
狙ったものがあるが、この様な構成では同時には１つの
アドレス変換しかできないという欠点があった。

本発明の目的は、ベクトル演算では同時に処理すべきア
クセスは同一方向に連続する数４−ノにまたがる場合が
多いことに着目し、連続する数に一部のアドレス変換を
少ないハードウェアによって同時に行なえるようなアド
レス変換方式を提供することにある。

〔問題点を解決するための手段及び作用〕本発明の方式
は、プログラムでアクセス可能な論理アドレス空間を論
理アドレスの上位Ｓビットにより部分空間に分割し、各
部分空間はひきつづくＭビットとＮビットとによってペ
ージに等分割され、前記各部分空間毎に前記Ｎビットの
内容を同一とする前記４−ノに対する２のＭ乗数個のア
ドレス変換データの一部もしくは全部を格納する２のＮ
乗数例の変換バッファを含む複数個の変換セットと、前
記Ｍビットの内容と”１″とを少なくとも加算または減
算する少なくとも１個の演算器と、少なくとも前記Ｎビ
ットの内容に基づいて前記各変換セットの前記各変換・
ぐツファ対応の第１の切替信号を発生する第１のアドレ
ス調整回路と、前記第１の切替信号に応答して前記Ｍピ
ットの内容または前記演算器出力のいずれかを受け入れ
て前記各変換セントの各変換バッファへの検索アドレス
とする前記変換バッファ対応の第１の切替器と、前記各
変換セット対応に該変換セットに格納されている前記部
分空間番号を保持する前記変換セントと同数の空間番号
レジスタと、少なくとも前記Ｓビット、Ｍビット、Ｎビ
ットと前記空間番号レジスタの内容に基づいて前記各変
換バッファ対応の第２の切替信号を発生する第２のアド
レス調整回路と、前記第２の切替信号に応答して前記変
換バッファ対応に前記各変換セットからの変換済アドレ
スを切替える第２の切替器とを設け。

前記論理アドレスによって指定されるページからの連続
する２ＯＮ乗数個の４−ノに対する実（−ノアドレスを
一挙に得るようにしたことを特徴とする。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すブロック図で。

本実施例はアドレスレジスタ１と、アクセス方向情報レ
ジスタ２と、第１の演算器３と、ページ調整回路４と、
第２の演算器５と、空間調整回路８と、２個の部分空間
番号レジスタ１０及び１１と。

４個の部分空間番号比較回路２０，２１．３０及び３１
と、４個の第１の切替回路５０．５１．５２及び５３と
、４個の変換バッファ６０．６１．６２及び６３を１組
とするアドレス変換セット６と。

４個の変換バッファ７０，７１．７２及び７３を１組と
するアドレス変換セット７と、４個の第２の切替回路８
０，８１．８２及び８３とから構成される。

アドレスレジスタｌには、ｆログラム上で設定可能な２
２０個の論理アドレスを指定できるように２０ビツトの
論理アドレス信号が処理装置（図示せず）Ｋよって設定
可能である。論理アドレス信号のうち上位から３ビツト
、５ビツト、２ビット及び１０ビットは、それぞれ部分
空間番号Ｓ、第■のべ一ノ番号Ｍ、第２のページ番号Ｎ
及びページ内アドレスＡを表わしている。すなわち論理
アドレス空間は、８個の部分空間に分割され、１つの部
分空間は１２８個の４−ノに、さらに１　ｄ−ノは１０
２４アドレスに分割されている。

部分空間は部分空間番号１ｍよって指定され。

８個の部分空間の任意の２個のアドレス変換データが、
それぞれアドレス変換セット６（第１の部分空間と称す
）と、アドレス変換セット７（第２の部分空間と称す）
にロードされる。本実施例では、アドレス変換セット６
に部分空間番号Ｓ−４が、アドレス変換セット７に部分
空間番号Ｓ＝５がロードされているとする。

Ｋ−ノは第１のページ番号Ｍと、第２の４−ジ番号Ｎと
して指定され、変換バッファ６０，６１゜６２及び６３
のそれぞれは、第１の部分空間におけるＮを同一とする
ページに対する２のＭ乗数例のアドレス変換データを格
納し、変換バッファ？０．７１．７２及び７３のそれぞ
れは、第２の部分空間におけるＮを同一とするページに
対する２のＭ乗数例のアドレス変換データを格納する。

すなわち、変換バッファ６０及び７０は第２のべ一ノ番
号Ｎの値が′Ｏｎとなる４−ノ群（３２４−）からなる
）に、変換バッファ６１及び７１は第２の４−ジ番号Ｎ
の値が′１″となるページ群に、変換バッファ６２及び
７２は第２のべ一ノ番号Ｎの値が′２”となるベージ群
に、変換バッファ６３及び７３は第２の４−ノ番号Ｎが
′３”となるページ群に対応している。

第２図は本実施例における論理アドレスと実ア　−ドレ
スとの関係を示す。部分空間番号Ｓと第１の４−ノ番号
Ｍと第２のべ一ノ番号Ｎとで表現される論理積−ノ番号
ＬＰは、実ペーノ番号ＲＰにアドレス変換され、この実
ペーノ番号ＲＰと４−ノ内アドレスＡ（論理アドレスの
ものと同一）とによって主記憶装置（図示せず）を直接
にアクセスできるようＫなる。このアドレス変換を行う
ことＫよって、主記憶装置が３２−！′−ノ分の容量で
あるにもかかわらず、同時に必要な３２−！−ノ以下の
４−ノを主記憶装置にロードしておけば、プロダラム上
はあたかも各々が１２８−２−ノからなる８つの部分空
間があるかのようにデータを扱うことができる。

上述のようなアドレス変換を行うためのアドレス変換デ
ータは、ｆログラムやデータ等と共に。

主記憶装置に格納されている。このアドレス変換データ
の第１の部分空間に対するアドレス変換データの第２の
べ一ノ番号Ｎを同一とする３２個のアドレス変換データ
が、それぞれ高速メモリで構成される変換バッファ６０
，６１．６２及び６３のアドレス変換セット６に主記憶
装置から予めロート９されている。同様に、第２の部分
空間に対するアドレス変換データも、変換バッファ７０
．７１　。

７２及び７３のアドレス変換セット７に予めロードされ
ている。

上記アドレス変換セットがロードされる時、前記アドレ
ス変換セットに対応する部分空間番号レジスタに２有効
ビット（ｖビットと称す）とともに部分空間番号がセッ
トされる。今、アドレス変換セット６には部分空間番号
Ｓ−４のアドレス変換データが、アドレス変換セ、ドア
には部分空間番号Ｓ−５のアドレス変換データがロード
されているので１部分空間番号レソスタ１０には“４”
が１部分空間番号レジスタ１１には５”がＶビットと供
にセットされている。

さて、処理装置はプログラムに沿って主記憶装置内の命
令を読み出して解読し、オにランドデータを読み出して
演算処理を行った後に、該演算結果を必要ならば主記憶
装置に格納するという一連のデータ処理を行う。これら
のデータ処理の過程において、主記憶装置へのアクセス
を必要とするたびごとに、前述のようなアドレス変換が
行なわれることになる。

ベクトル演算の場合には、同一演算の対象データが複数
４−ノに及ぶことが多いので、処理装置は一挙にアクセ
スすべき要素の先頭論理アドレス信号をアドレスレジス
タ１に設定するとともに。

アクセス方向情報レジスタ２にアクセス方向情報を設定
する。アクセス方向情報は、アドレスレジスタ１に設定
された論理アドレス信号のうち１部分空間番号Ｓと第１
のべ一ノ番号Ｍと第２のべ一ノ番号Ｎとによって指定さ
れるペー２とともにアドレス変換が行なわれるべきペー
ジを指定するために使用される。

第３−１図及び第３−２図は、このことを理解ならしめ
るための図であり、第３−１図はアクセス方向情報がプ
ラス、第３−２図はアクセス方向情報がマイナスの場合
にそれぞれ対応している。

第３−１図及び第３−２図における数字０，１゜２及び
３のそれぞれは、第２の（−）番号Ｎの値であり、アド
レス変換セット６においては、順に変換バッファ６０，
６１．６２及び６３が対応し。

アドレス変換セット７においては、順に変換バッファ７
０．７１．７２及び７３が対応している。

また記号Ｘ−１，Ｘ、及びＸ＋１は、第１の４−ノ番号
Ｍの値を示すものとする。数字０，１．２または３と、
記号Ｘ−１、Ｘ　、またはＸ＋１とで指定されるアドレ
スは、各アドレス変換セットにおける特定のに一ノに対
する実（−）番号のアドレスである。記号ＬＰはアクセ
スすべき先頭要素の論理に一ノ番号を示し、”ＬＰ”、
“ＬＰ＋１”。

”ＬＰ＋２”及び“”ＬＰ＋３”は昇順の連続する４に
一ノを、”ＬＰ”、”ＬＰ−１”、’″ＬＰ−２”及び
”ＬＰ−３”は降順の連続する４に一ノを示す。Ｘ　（
０）　、　Ｘ　（１）。

Ｘ（２）及びＸ（３）は数字０，１．２及び３に対応す
る変換バッファを示す。

第３−１図において、第２の４−ノ番号Ｎが２″である
４−ゾがアドレスレジスタＩＫ、かつアクセス方向情報
としてグラスがアクセス方向情報レジスタ２に設定され
た場合、先頭要素の論理４−ノ番号”ＬＰ″に対する実
に一ゾ番号がＸ（２）の変換バッファの“Ｘ”で指定さ
れるアドレス′から、論理４−ジ番号″ＬＰ＋ビに対す
る実に一ノ番号がＸ（３）の変換バッファのＩｔ　Ｘ″
で指定されるアドレスから、論理４−ノ番号”ＬＰ＋２
”に対する実ページ番号がＸ（０）の変換バッファの’
Ｘ＋１’で指定されるアドレスから、論理４−ノ番号”
ＬＰ＋３”Ｋ対する実ページ番号がＸ（１）の変換バッ
ファの”Ｘ＋１”で指定されるアドレスから読み出され
ることを示す。第２のべ一ノ番号Ｎが０”、１”及び３
＃の場合についても。

第３−１図より容易に理解される。

第３−２図は、第３−１図のそれぞれが、マイナスのア
クセス方向情報が与えられた場合を示す点が異なる。た
とえば、第２のページ番号Ｎが１”の場合、連続する４
ベーノ”ＬＰ＃、　”ＬＰ−１”。

“ＬＰ−２”及び“［、Ｐ−３″に対する実ページ番号
が。

変換バッファＸ（１）、Ｘ（０）　、Ｘ（３）及びＸ（
２）のそれぞれ順に”Ｘ”、“Ｘ”、“Ｘ−１＃及び“
Ｘ−１＃で指定されるアドレスから読み出されることを
示す。

第２の４−ノ番号Ｎが０”、”２”及び’３’　＋７）
場合についても同様にして、第３−２図よシ理解するこ
とができる。

上記の説明において、アドレス変換セット６が使用され
るかアドレス変換セット７が使用されるかは、各アドレ
ス変換セットが格納しているページ変換データの部分空
間番号Ｓによって決まるが。

先頭要素の論理ページ番号及びアクセス方向により、連
続する４に一ノが部分空間の境界をまたぐ場合がある。

この場合におけるアドレス変換方式が本発明の最も特徴
とするところであシ、第４−１図及び第４−２図はこの
理解を容易ならしめるための一例を示した図である。第
４−１図はアクセス方向情報がグラス、第４−２図はア
クセス方向情報がマイナスの場合にそれぞれ対応してい
る。

前記第４−１図及び第４−２図においてＳ、Ｍ及びＮの
値は、それぞれ部分空間番号Ｓ、第１のに一ノ番号Ｍ及
び第２のに一ノ番号Ｎの値を示している。Ｘ（０）　、
Ｘ（１）　、Ｘ（２）及びｘ（３）は、順にＮの１直”
Ｏ“、′１″　Ｉｔ　２　ｍ及び３″に対応する変換バ
ッファを示している。

第４−１図において１部分空間番号Ｓの値として′４　
ｎが、第１の４−ノ番号Ｍの値として“３１”が、第２
の４−ジ番号Ｎの１直として“２″である硬−ノがアド
レスレジスタ１に、かつアクセス方向情報としてプラス
がアクセス方向情報レジスタ２に設定された場合、先頭
要素の論理波−ノ番号”ＬＰ″に対する実４−ノ番号が
変換バッファ６２の“３１”で指定されるアドレスから
、論理ベージ番号“ＬＰ＋１に対する実４−ノが変換バ
ッファ６３の’３１’で指定されるアドレスから、論理
（−）番号”ＬＰ＋２″に対する実に一ジ番号が変換バ
ッファ７００″０”で指定されるアドレスから。

論理に一ノ番号”　Ｌ　Ｐ　＋　３”に対する実ページ
番号が変換バッファ７１の“Ｏ“で指定されるアドレス
から読み出されることを示す。つまり論理に一ノ番号“
”ＬＰ”及び’ＬＰ＋１“Ｋ対する実〈−ノ番号はアド
レス変換セラ）６により、論理ベージ番号”ＬＰ＋２’
　及び’ＬＰ＋３”Ｋ対ｔ６実−＝−、、ｙはアドレス
変換セ、ドアにより変換されることになる。

部分空間番号Ｓの値が４″で、第１のに一ノ番号Ｍの値
が’３１”で、第２のベージ番号Ｎの値が０”、“１ｎ
及び“３ｎの場合についても、第４−１図より容易に理
解される。

第４−２図は、第４〜１図と、マイナスのアクセス方向
情報を与えられ、連続する４ベーソが部分空間の境界を
またぐ場合を示す点が異なる。たとえば１部分空間番号
Ｓの値としてＩＩ５＃が、第１の４−ノ番号Ｍの値とし
て′０”が、第２のベー・２番号Ｎの値として１＃がア
ドレスＶノスタ■に、かつアクセス方向情報としてマイ
ナスがアクセス方向情報レジスタ２に設定された場合、
先頭要素の論理波−ノ番号”ＬＰ”に対する実に一ノ番
号が変換バッファ７１の“Ｏ”で指定されるアドレスか
ら、論理積−ゾ番号”ＬＰ−１”に対する実に一ノ番号
が変換バッファ７００″０”で指定されるアドレスから
、論理（−）番号゛ＬＰ−２″に対する実ページ番号が
変換バッファ６３の３１″で指定されるアドレスから、
論理に一ノ番号”ＬＰ−３″に対する実く−ノ番号が変
換バッファ６２の“３１″で指定されるアドレスから読
み出されることを示す。つまり、論理に一ノ番号“ＬＰ
″及びＮＬＰ−１″に対する実４−ノ番号はアドレス変
換セ、ドアによシ、論理（−）番号”ＬＰ−２”及び”
Ｌ、Ｐ−３″に対する実被−ノ番号はアドレス変換セッ
ト６により変換されることを示している。部分空間番号
Ｓの値がパ５ｎで、第１４−ノ番号Ｍの値が°ｔ□Ｉ？
で、第２ベーノ番号Ｎの値がｎ　Ｑ　ｎ　、　Ｉｔ　２
　ｎ及び３”の場合についても、第４−２図より容易に
理解される。

以上、第４−１図及び第４−２図において説明したよう
に、連続する４に一ノが部分空間の境界をまたいでも２
本実施例のごとく連続する部分空間Ｋ　対−するアドレ
ス変換データが、アドレス変換セット６及び７に格納さ
れていれば、−挙に実ページが得られることになる。

再び第１図を参照すると、第１の演算器３は。

アクセス方向情報レジスタ２に設定されたアクセス方向
情報がプラスのとき罠、アドレスレジスタ１に設定され
た第１の４−ジ番号Ｍの値にＩｔ　１　＃を加算し、ア
クセス方向情報がマイナスのときく。

第１のベージ番号Ｍの直からｌ”を減算し、これらの演
算結果は第１の切替回路５０〜５３のそ定されたアクセ
ス方向情報とアドレスレジスタｌに設定された第２のベ
ージ番号Ｎの値に基づいて。

第１の切替回路５０〜５３対応に切替信号を発生して、
第１の切替回路５０〜５３に供給する。第１の切替回路
５０〜５３のそれぞれは、この切替信号に応答して、第
１のせ一ノ番号Ｍの値と第１の演算器３の値を選択して
受け入れる。第１の切替回路５０の出力は変換バッファ
６０及び７０に供給され、第１の切替回路５１の出力は
変換・ぐ。

ファ６１及び７１に供給され、第１の切替回路５２の出
力は変換バッファ６２及び７２に供給され、第１の切替
回路５３の出力は変換バッファ６３及び７３に供給され
る。

変換バッファ６０及び７０においては、第１の切替回路
５０の出力によって指定されるアドレスサ から実４−ノ番号が読°Ｉ出され、第２の切替回路８０
に供給される。変換バッファ６１及び７１においては、
第１の切替回路５１の出力によって指定されるアドレス
から実被−ノ番号が読み出され。

第２の切替回路８１に供給される。変換バッファ６２及
び７２においては、第１の切替回路５２の出力によって
指定されるアドレスから実ペーノ番号が読み出され、第
２の切替回路８２に供給される。変換バッファ６３及び
７３においては、第１の切替回路５３の出力によって指
定されるアドレスから実（−）番号が読み出され、第２
の切替回路８３に供給される。

第２の演算器５は、アクセス方向情報レジスタ２に設定
されたアクセス方向情報がプラスのときに、アドレスレ
ジスタ１に設定された部分空間番号Ｓの値に１″を加算
し、アクセス方向情報がマイナスのときに２部分空間番
号Ｓの値から１＃を減算し、結果は部分空間番号比較回
路３０及び３１に供給される。

部分空間番号比較回路２０は２アドレスレジスタ１に設
定された部分空間番号Ｓの値と１部分空間番号レジスタ
１０に保持されている第１の部分空間の部分空間番号の
値とを比較し、前記Ｖビットが有効で、比較結果が一致
すれば、−数情報を空間調整回路８に供給する。部分空
間番号比較回路２１は、アドレスレジスタＩＫ設定され
た部分空間番号Ｓの値と１部分空間番号レジスタ１１に
保持されている第２の部分空間の部分空間番号の値とを
比較し、前記Ｖビットが有効で、比較結果が一致すれば
、−数情報を空間調整回路８に供給する。部分空間番号
比較回路３０は、前記第２の演算器５の値と２部分空間
番号レゾスタ１０に保持されている第１の部分空間の部
分空間番号の値とを比較し、前記Ｖビットが有効で、比
較結果が一致すれば、−数情報を空間調整回路８に供給
する。部分空間番号比較回路３１は、前記第２の演算器
５の値と２部分空間番号レジスタ１１に保持されている
第２の部分空間の部分空間番号の値とを比較し、前記Ｖ
ビットが有効で、比較結果が一致すれば、−数情報を空
間調整回路８に供給する。

今１部分空間番号レジスタ１０にはＩ　４　Ｎが１部分
空間番号レジスタ１１には′５″がセットされているた
め、アドレスレジスタ１に部分空間番号Ｓ−４のアドレ
ス信号を、アクセス方向情報レジスタ２にプラスを設定
した場合２部分空間番号比較回路２０及び２１にはＳ＝
４が、また部分空間番号比較回路３０及び３１には第２
の演算器５の出力Ｓ＝５が与えられ２部分空間番号比較
回路２０からはアドレス変換セ、トロに部分空間番号Ｓ
−４のアドレス変換データが存在し２部分空間番号比較
回路３１からはアドレス変換セ、ドアに次の部分空間で
あるＳ＝５のアドレス変換データが存在することを示す
一致情報が供給される。

空間調整回路８は、アクセス方向情報レジスタ２に設定
されたアクセス方向情報と、アドレスレジスタ１に設定
された第１の４−ノ番号Ｍの値及び第２のに一ジ番号Ｎ
の値と、前記部分空間番号比較回路２０，２１．３０及
び３１の情報に基づいて、第２の切替回路８０〜８３対
応に切替信号を発生し、第２の切替回路８０〜８３に供
給する。

第５図に部分空間の境界をまたぐ場合の空間調整回路８
より第２の切替回路８０〜８３に供給される切替信号の
一例を示す。第５図において。

Ｙｇ　　ｒ　Ｙｌ　＋　Ｙ２及びＹ３は順に第２の切替
回路８０．８１．８２及び８３に供給される切替信号で
あり、“０″ならばアドレス変換セット６に属する変換
バッファから読み出されてくる実に一ノ番号を選択し、
１”ならばアドレス変換セット７に属する変換バッファ
から読み出されてくる実ペーノ番号を選択する。

第５図に示した切替信号を供給することにより。

部分空間の境界をまたぐ場合においても、該部分空間の
両方がアドレス変換セラ）６．７ＫＣＩ−）’されてい
れば、第４−１図及び第４−２図で示したようにアドレ
ス変換が可能である。また部分空間の境界をまたがない
場合は、前記部分空間番号比較回路２０，２１．３０及
び３１の情報に基づいて５部分空間番号の一致したほう
のアドレス変換セラ）Ｋ属する変換バッファから読み出
されてくる実被−ノ番号が選択されることは明らかであ
ろう。

以上のようにして、第２の切替回路８０〜８３から連続
する４４−ノの論理ペーゾ番号に対応する実ペーノ番号
が読み出される。

以上述べたすべての実施例において、変換バッファは主
記憶装置が格納するアドレス変換表中の全アト°レス変
換データの写しを保持しているとしているが１本発明は
変換表中の一部のアドレス変換データの写しを保持して
いるものも含む。

また１本実施例ではアドレス変換セット、及び部分空間
番号レジスタの数を２個として説明しているが、これに
限定されることはない。

〔発明の効果〕

本発明によれば１以上のような構成の採用によって、ア
ドレス変換を行なうべき（−）の選択を４−ノのアクセ
ス方向と先頭に一部とに基づいて行ない１部分空間の境
界をまたいでも連続する複数ペーゾのアドレス変換を少
量の７１−ドウエアによって同時に行うことが可能とな
る。

【図面の簡単な説明】

第１因は本発明の一実施例を示したブロック図。 第２図、第３−１図、第３−２図、第４−１図。 第４−２図及び第５図は第１図を説明するための図であ
る。 １・・・アドレス変換表中、２・・・アクセス方向情報
レジスタ、３・・・第１の演算器、４・・・ページ調整
回路、５・・・第２の演算器、６，７・・・アドレス変
換セット、８・・・空間調整回路、１０．１１・・・部
分空間番号レジスタ、２０．２１．３０．３１・・・部
分空間番号比較回路、５０．５１．５２．５３・・・第
１の切替回路、６０，６１，６２，６３，７０゜７Ｌ、
７２．７３・・・変換バ：、７ア、８０，８１８２．８
３・・・第２の切替回路。 アクセス方向 ｖｔ＋＋、’ｚ　ｌ＋ｃ”ｌＪ７　　　　　　　　　　
　ｍしジス９−１区 第２図 弗３−１図 第３−２図 第４−１図 第４−２図

Claims (1)

【特許請求の範囲】
1. １、プログラムでアクセス可能な論理アドレス空間を論
   理アドレスの上位Ｓビットにより部分空間に分割し、各
   部分空間はひきつづくＭビットとＮビットとによってペ
   ージに等分割され、前記各部分空間毎に前記Ｎビットの
   内容を同一とする前記ページに対する２のＭ乗数個のア
   ドレス変換データの一部もしくは全部を格納する２のＮ
   乗数個の変換バッファを含む複数個の変換セットと、前
   記Ｍビットの内容と“１”とを少なくとも加算または減
   算する少なくとも１個の演算器と、少なくとも前記Ｎビ
   ットの内容に基づいて前記各変換セットの前記各変換バ
   ッファ対応の第１の切替信号を発生する第１のアドレス
   調整回路と、前記第１の切替信号に応答して前記Ｍビッ
   トの内容または前記演算器出力のいずれかを受け入れて
   前記各変換セットの各変換バッファへの検索アドレスと
   する前記変換バッファ対応の第１の切替器と、前記各変
   換セット対応に該変換セットに格納されている前記部分
   空間番号を保持する前記変換セットと同数の空間番号レ
   ジスタと、少なくとも前記Ｓビット、Ｍビット・Ｎビッ
   トと前記空間番号レジスタの内容に基づいて前記各変換
   バッファ対応の第２の切替信号を発生する第２のアドレ
   ス調整回路と、前記第２の切替信号に応答して前記各変
   換バッファ対応に前記各変換セットからの変換済アドレ
   スを切替える第２の切替器とを設けたことを特徴とする
   アドレス変換方式。