JPS60204048A - 仮想記憶方式 - Google Patents
仮想記憶方式Info
- Publication number
- JPS60204048A JPS60204048A JP59058244A JP5824484A JPS60204048A JP S60204048 A JPS60204048 A JP S60204048A JP 59058244 A JP59058244 A JP 59058244A JP 5824484 A JP5824484 A JP 5824484A JP S60204048 A JPS60204048 A JP S60204048A
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- JP
- Japan
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- virtual
- real
- area
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はデータ処理システムにおける仮想記憶方式に関
する。
する。
周知のように仮想記憶方式は、計算機システムの融通性
のある運用を困難にする要因の１つである実記憶容量の
制限を解除しつつ、実記憶の使用率の向上が図れるとい
う特長を有している。仮想記憶システムでは、処理プロ
グラムは仮想記憶にロードされ実行される。仮想記憶は
一定サイズのページに分割されており、プログラムの実
行においては、実行に必要なページが実記憶上に取り込
まれ（ページイン）、必要でないページは補助記憶装置
にはき出される（ページアウト）、このページイン／ペ
ージアウト処理を含む実記憶と仮想記憶の管理は１通常
Ｏ８（オペレーティングシステム）が行っているが、処
理プログラムの大規模化と多重度増大により、ページ管
理のためのオーバヘッドは増大し、システムのスループ
ット低下をまねいている。
のある運用を困難にする要因の１つである実記憶容量の
制限を解除しつつ、実記憶の使用率の向上が図れるとい
う特長を有している。仮想記憶システムでは、処理プロ
グラムは仮想記憶にロードされ実行される。仮想記憶は
一定サイズのページに分割されており、プログラムの実
行においては、実行に必要なページが実記憶上に取り込
まれ（ページイン）、必要でないページは補助記憶装置
にはき出される（ページアウト）、このページイン／ペ
ージアウト処理を含む実記憶と仮想記憶の管理は１通常
Ｏ８（オペレーティングシステム）が行っているが、処
理プログラムの大規模化と多重度増大により、ページ管
理のためのオーバヘッドは増大し、システムのスループ
ット低下をまねいている。
ところで、処理プログラムは通常、アクセスの範囲や頻
度の点で異った性質を持ついくつかの領域（例えば命令
群で占めら九る領域にデータ領域。
度の点で異った性質を持ついくつかの領域（例えば命令
群で占めら九る領域にデータ領域。
及び作業領域等）からなるが、近年、処理プログラムの
扱うデータ量の増大に伴い、命令群で占められる領域に
対して、データのために使用する領域は大きくなる傾向
にある。そこで、ページ管理のだめのオーバヘッドを減
らすためには、仮想記憶の分割を粗くしてページ数を減
らすことが考えられるが、従来の方式ではページサイズ
は大きな値に固定されるので、実記憶の使用効率が低下
し、ページ利用の融通性は悪くなる問題があった。
扱うデータ量の増大に伴い、命令群で占められる領域に
対して、データのために使用する領域は大きくなる傾向
にある。そこで、ページ管理のだめのオーバヘッドを減
らすためには、仮想記憶の分割を粗くしてページ数を減
らすことが考えられるが、従来の方式ではページサイズ
は大きな値に固定されるので、実記憶の使用効率が低下
し、ページ利用の融通性は悪くなる問題があった。
本発明の目的は、ページ管理のためのオーバヘッドの削
減と、実記憶の使用効率向上が図れるという効果を有す
る仮想記憶方式を提供することにある。
減と、実記憶の使用効率向上が図れるという効果を有す
る仮想記憶方式を提供することにある。
本発明は、仮想記憶と実記憶を異なるサイズのページか
らなる複数の領域に分割して、各領域毎に、異なるサイ
ズのページで仮想アドレスと実アドレスを対応づけるア
ドレス変換テーブルを設けたことを特徴とする。
らなる複数の領域に分割して、各領域毎に、異なるサイ
ズのページで仮想アドレスと実アドレスを対応づけるア
ドレス変換テーブルを設けたことを特徴とする。
以下、本発明の一実施例につき図面を用いて詳細に説明
する。
する。
第１図は本発明による仮想記憶システムの概念図で、３
種類のサイズのページで仮想記憶が分割された例を示し
たものである。第１図において、仮想記憶（ＶＳ）１は
３つの領域ＶＳＯ，ＶＳＩ。
種類のサイズのページで仮想記憶が分割された例を示し
たものである。第１図において、仮想記憶（ＶＳ）１は
３つの領域ＶＳＯ，ＶＳＩ。
ＶＳ２に分割され、各領域のページサイズはそれぞれＰ
ＳＯ，Ｐｓｉ、ＰＳ２である。同様に、実記憶（Ｒ５）
２も３つの領域Ｒ５Ｏ，Ｒ５１，Ｒ８２に分割され、各
領域のページサイズはそれぞれＰＳＯ，Ｐｓｉ、ＰＳ２
ｔ−ある。Ｒ８ＯとｖＳＯ１Ｒ５ＩとＶＳＩ、Ｒ８２と
ＶＳ２はそれぞ九実領域と仮想領域の対応関係を記憶し
たアドレス変換テーブル３−０．３−１．３−２によっ
て対応付けられている。レジスタ４−０．４−１．４−
２はそれぞれアドレス変換テーブル３−０．３−１．３
−２に対応し、該当テーブルの先頭アドレスＡＤＯ，Ａ
Ｄ１．ＡＤ２と長さを保持している。一方、演算処理装
置（ＢＰＵ）５は、ＶＳＯ上のアドレスをＲ３Ｏ上のア
ドレスに、ＶＳＩ上のアドレスをＲ３Ｉ上のアドレスに
、ＶＳ２上のアドレスをＲ３２上のアドレスにアドレス
変換するためのアドレス変換制御ユニット（ＴＵ）７−
０．７−１．７−２を含むアドレス変換機構６を持って
いる。
ＳＯ，Ｐｓｉ、ＰＳ２である。同様に、実記憶（Ｒ５）
２も３つの領域Ｒ５Ｏ，Ｒ５１，Ｒ８２に分割され、各
領域のページサイズはそれぞれＰＳＯ，Ｐｓｉ、ＰＳ２
ｔ−ある。Ｒ８ＯとｖＳＯ１Ｒ５ＩとＶＳＩ、Ｒ８２と
ＶＳ２はそれぞ九実領域と仮想領域の対応関係を記憶し
たアドレス変換テーブル３−０．３−１．３−２によっ
て対応付けられている。レジスタ４−０．４−１．４−
２はそれぞれアドレス変換テーブル３−０．３−１．３
−２に対応し、該当テーブルの先頭アドレスＡＤＯ，Ａ
Ｄ１．ＡＤ２と長さを保持している。一方、演算処理装
置（ＢＰＵ）５は、ＶＳＯ上のアドレスをＲ３Ｏ上のア
ドレスに、ＶＳＩ上のアドレスをＲ３Ｉ上のアドレスに
、ＶＳ２上のアドレスをＲ３２上のアドレスにアドレス
変換するためのアドレス変換制御ユニット（ＴＵ）７−
０．７−１．７−２を含むアドレス変換機構６を持って
いる。
第２図は第１図におけるアドレス変換の動作例であり、
仮想アドレスＡから実アドレスＢへのアドレス変換が、
アドレス変換制御ユニット７−２でもってアドレス変換
テーブル３−２を参照することにより成功することを示
している。 。
仮想アドレスＡから実アドレスＢへのアドレス変換が、
アドレス変換制御ユニット７−２でもってアドレス変換
テーブル３−２を参照することにより成功することを示
している。 。
第３図は本発明の一実施例のブロック図で、第１図の概
念図に対応するハード構成を示したものである。メモリ
参照の仮想アドレスはアドレスレジスタ８にセットされ
、アドレス変換制御ユニツｈ７−０．７−１．７−２に
それぞれ送られる。
念図に対応するハード構成を示したものである。メモリ
参照の仮想アドレスはアドレスレジスタ８にセットされ
、アドレス変換制御ユニツｈ７−０．７−１．７−２に
それぞれ送られる。
アドレス変換制御ユニット７−０．７−１．７−２では
、それぞれアドレス変換テーブル３−ｏ。
、それぞれアドレス変換テーブル３−ｏ。
３−１．３−２を参照してアドレス変換を行い、成功し
たときはレジスタ１０−０．１０−１あるいは１Ｏ−２
に仮想アドレスに対応する実アドレスをセットし、失敗
したときは信号線９をハイとする。セレクタ１１はレジ
スタ１０−０．１０−１、ｔｏｆｆ２中の信号線９がハ
イでないレジスタを選択し、その内容（実アドレス）を
アドレスレジスタ１２にセットする。また、全ての信号
線９がハイのときは ４３号線１３をハイにしてアドレ
ス変換例外を出す６なお、各アドレス変換制御ユニット
７−０．７−１．７−２の構成自体は従来と同様である
。
たときはレジスタ１０−０．１０−１あるいは１Ｏ−２
に仮想アドレスに対応する実アドレスをセットし、失敗
したときは信号線９をハイとする。セレクタ１１はレジ
スタ１０−０．１０−１、ｔｏｆｆ２中の信号線９がハ
イでないレジスタを選択し、その内容（実アドレス）を
アドレスレジスタ１２にセットする。また、全ての信号
線９がハイのときは ４３号線１３をハイにしてアドレ
ス変換例外を出す６なお、各アドレス変換制御ユニット
７−０．７−１．７−２の構成自体は従来と同様である
。
実施例は、３種類のサイズのページで仮想記憶（ＶＳ）
を分割した例であるが、アドレス変換テーブルの先頭ア
ドレスと長さを記憶するレジスタ、アドレス変換テーブ
ル及びアドレス変換制御ユニットの追加によって、ペー
ジサイズの種類を容易に増やすことができる。また、ア
ドレス変換テーブルを示すレジスタの内容を仮想アドレ
ス空間の切換え時に変更することによって、本発明によ
る仮想記憶方式を使用した多重仮想記憶方式を容易に実
現することができる。
を分割した例であるが、アドレス変換テーブルの先頭ア
ドレスと長さを記憶するレジスタ、アドレス変換テーブ
ル及びアドレス変換制御ユニットの追加によって、ペー
ジサイズの種類を容易に増やすことができる。また、ア
ドレス変換テーブルを示すレジスタの内容を仮想アドレ
ス空間の切換え時に変更することによって、本発明によ
る仮想記憶方式を使用した多重仮想記憶方式を容易に実
現することができる。
以上説明したように、本発明によれば、処理プログラム
の性格に応じて仮想記憶を分割するページのページサイ
ズと数を複数選択できるため、実記憶の有効活用とペー
ジ管理のためのオーバヘッドの大ｒｌＪな削減が達成で
きる。
の性格に応じて仮想記憶を分割するページのページサイ
ズと数を複数選択できるため、実記憶の有効活用とペー
ジ管理のためのオーバヘッドの大ｒｌＪな削減が達成で
きる。
第１図は本発明による仮想記憶システムの概念図、第２
図は第１図におけるアドレス変換の動作例を示す図、第
３図は本発明の一実施例のブロック図である。 ｌ・・・仮想記憶、２・・・実記憶、３−０〜３−２・
・・アドレス変換テーブル、４−０〜４−２・・・レジ
スタ、５・・・演算処理装置、７−０〜７−２・・・ア
ドレス変換制御ユニット。 第２図
図は第１図におけるアドレス変換の動作例を示す図、第
３図は本発明の一実施例のブロック図である。 ｌ・・・仮想記憶、２・・・実記憶、３−０〜３−２・
・・アドレス変換テーブル、４−０〜４−２・・・レジ
スタ、５・・・演算処理装置、７−０〜７−２・・・ア
ドレス変換制御ユニット。 第２図
Claims (1)
- （１）仮想記憶方式をとるデータ処理システムにおいて
、仮想記憶と実記憶を異なるサイズのページからなる複
数の領域に分割し、各領域毎に仮想アドレスと実アドレ
スの対応関係を記憶したアドレス変換テーブルを設け、
仮想アドレスから実アドレスへのアドレス変換を各々の
領域に対応したアドレス変換テーブルによって行うこと
を特徴とする仮想記憶方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59058244A JPS60204048A (ja) | 1984-03-28 | 1984-03-28 | 仮想記憶方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59058244A JPS60204048A (ja) | 1984-03-28 | 1984-03-28 | 仮想記憶方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60204048A true JPS60204048A (ja) | 1985-10-15 |
| JPH0353659B2 JPH0353659B2 (ja) | 1991-08-15 |
Family
ID=13078702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59058244A Granted JPS60204048A (ja) | 1984-03-28 | 1984-03-28 | 仮想記憶方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60204048A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0408070A2 (en) * | 1989-07-14 | 1991-01-16 | Hitachi, Ltd. | Method for allocating real pages to virtual pages having different page sizes therefrom |
| EP0546575A2 (en) * | 1991-12-12 | 1993-06-16 | Nec Corporation | Data processing system including address translation apparatus |
| EP0650124A1 (en) * | 1993-10-20 | 1995-04-26 | Sun Microsystems, Inc. | Virtual memory computer system address translation mechanism that supports multiple page sizes |
| CN100369015C (zh) * | 2004-12-21 | 2008-02-13 | 威盛电子股份有限公司 | 产生具重新对应功能记忆区块的方法及相关的电子系统 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54143028A (en) * | 1978-04-28 | 1979-11-07 | Nec Corp | Data transfer unit |
| JPS5919288A (ja) * | 1982-07-22 | 1984-01-31 | Toshiba Corp | 仮想記憶制御方式 |
-
1984
- 1984-03-28 JP JP59058244A patent/JPS60204048A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54143028A (en) * | 1978-04-28 | 1979-11-07 | Nec Corp | Data transfer unit |
| JPS5919288A (ja) * | 1982-07-22 | 1984-01-31 | Toshiba Corp | 仮想記憶制御方式 |
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|---|---|---|---|---|
| EP0408070A2 (en) * | 1989-07-14 | 1991-01-16 | Hitachi, Ltd. | Method for allocating real pages to virtual pages having different page sizes therefrom |
| US5426752A (en) * | 1989-07-14 | 1995-06-20 | Hitachi, Ltd. | Method for allocating real pages to virtual pages having different page sizes therefrom |
| EP0546575A2 (en) * | 1991-12-12 | 1993-06-16 | Nec Corporation | Data processing system including address translation apparatus |
| EP0546575A3 (ja) * | 1991-12-12 | 1995-01-18 | Nippon Electric Co | |
| EP0650124A1 (en) * | 1993-10-20 | 1995-04-26 | Sun Microsystems, Inc. | Virtual memory computer system address translation mechanism that supports multiple page sizes |
| CN100369015C (zh) * | 2004-12-21 | 2008-02-13 | 威盛电子股份有限公司 | 产生具重新对应功能记忆区块的方法及相关的电子系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0353659B2 (ja) | 1991-08-15 |
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