JPS622338A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS622338A JPS622338A JP60140958A JP14095885A JPS622338A JP S622338 A JPS622338 A JP S622338A JP 60140958 A JP60140958 A JP 60140958A JP 14095885 A JP14095885 A JP 14095885A JP S622338 A JPS622338 A JP S622338A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に関し、特に仮想記憶方式を採用
する情報処理装置においてベクトル処理等に適したアド
レス変換に関する。
する情報処理装置においてベクトル処理等に適したアド
レス変換に関する。
近年、気象予測、原子力分野などにおける数値シミュレ
ーションを行うために、大規模な配列状のデータに対し
同一の演算、いわゆるベクトル演算を高速に実行する超
高速科学技術計算機（スーパーコンピュータ）と呼ばれ
る情報処理装置の必要性が増大している。
ーションを行うために、大規模な配列状のデータに対し
同一の演算、いわゆるベクトル演算を高速に実行する超
高速科学技術計算機（スーパーコンピュータ）と呼ばれ
る情報処理装置の必要性が増大している。
このようなベクトル演算可能な情報処理装置では、配列
状のデータは主記憶装置内に格納されており、これを配
列データの先頭アドレス（Ｂ）とデータ間距離ＣＤ）と
によって配列の行、列、対角方向等（Ｂ ＋ ｉ Ｄ）
（ｉは整数）に一定間隔で演算処理装置に読み出し、演
算処理後に主記憶装置の同一アドレスまたは別のアドレ
スに格納するようになっている。
状のデータは主記憶装置内に格納されており、これを配
列データの先頭アドレス（Ｂ）とデータ間距離ＣＤ）と
によって配列の行、列、対角方向等（Ｂ ＋ ｉ Ｄ）
（ｉは整数）に一定間隔で演算処理装置に読み出し、演
算処理後に主記憶装置の同一アドレスまたは別のアドレ
スに格納するようになっている。
この種情報処理装置は、取り扱う配列データが主記憶装
置の容量に比べて大きなものとなるため、プログラム上
での論理アドレスをアドレス変換表に基づいて実アドレ
スに変換し主記憶装置をアクセスするいわゆる仮想記憶
方式を採るのが一般的である。また、アドレス変換はペ
ージ単位に行われ、アドレス変換を高速に行うためにア
ドレス変換バソブアを設けて、主記憶装置内に格納され
ているアドレス変換表の写しを保持するようにした情報
処理装置が多い。
置の容量に比べて大きなものとなるため、プログラム上
での論理アドレスをアドレス変換表に基づいて実アドレ
スに変換し主記憶装置をアクセスするいわゆる仮想記憶
方式を採るのが一般的である。また、アドレス変換はペ
ージ単位に行われ、アドレス変換を高速に行うためにア
ドレス変換バソブアを設けて、主記憶装置内に格納され
ているアドレス変換表の写しを保持するようにした情報
処理装置が多い。
ところで、従来の情報処理装置におけるアドレス変換バ
ッファは、高価な高速メモリで構成されるため、論理ア
ドレスでアクセス可能な全ページのうちの一部のみをカ
バーするメモリ容量を有するにすぎない。したがって、
プログラム実行中に指定された論理アドレスに対するア
ドレス変換データがアドレス変換バッファに存在しない
こと（ミスヒツト）が発生することがある。
ッファは、高価な高速メモリで構成されるため、論理ア
ドレスでアクセス可能な全ページのうちの一部のみをカ
バーするメモリ容量を有するにすぎない。したがって、
プログラム実行中に指定された論理アドレスに対するア
ドレス変換データがアドレス変換バッファに存在しない
こと（ミスヒツト）が発生することがある。
従来の情報処理装置においては、このようなミスヒント
発生時には、プログラム実行中に指定された論理アドレ
スを含む該当ページに存在するアドレス変換データのみ
を主記憶装置からアドレス変換バッファにロードし、そ
のアドレス変換データによってアドレス変換を行ってい
る。
発生時には、プログラム実行中に指定された論理アドレ
スを含む該当ページに存在するアドレス変換データのみ
を主記憶装置からアドレス変換バッファにロードし、そ
のアドレス変換データによってアドレス変換を行ってい
る。
上述した従来の情報処理装置は、ミスヒツト発生時にア
ドレス変換バッファにロードされるアドレス変換データ
が１ペ一ジ分のみとなっているので、一度ミスヒットが
発生すると次々にミスヒントが続発する確率が高く、こ
のような場合にはアドレス変換データのロードが続発し
、ロードに伴うオーバーへソドタイムによりベクトル演
算処理性能に見合った対象データの供給ができず演算速
度が低下するという欠点がある。すなわち、上述のよう
な大規模配列データを扱うようなベクトル演算処理では
同一演算の対象となるデータの論理アドレスが多数ペー
ジに及び、かつアクセスアドレス間に関連がある場合が
多いので、一度ミスヒントが発生すると次々にミスヒツ
トが続発し、アドレス変換データのロードに伴うオーバ
ーヘッドタイムにより演算速度が低下する。
ドレス変換バッファにロードされるアドレス変換データ
が１ペ一ジ分のみとなっているので、一度ミスヒットが
発生すると次々にミスヒントが続発する確率が高く、こ
のような場合にはアドレス変換データのロードが続発し
、ロードに伴うオーバーへソドタイムによりベクトル演
算処理性能に見合った対象データの供給ができず演算速
度が低下するという欠点がある。すなわち、上述のよう
な大規模配列データを扱うようなベクトル演算処理では
同一演算の対象となるデータの論理アドレスが多数ペー
ジに及び、かつアクセスアドレス間に関連がある場合が
多いので、一度ミスヒントが発生すると次々にミスヒツ
トが続発し、アドレス変換データのロードに伴うオーバ
ーヘッドタイムにより演算速度が低下する。
本発明の情報処理装置は、プログラムでアクセス可能な
論理アドレス空間を同一容量の複数のページに分割しペ
ージ単位に論理アドレスを記憶装置の実アドレスにアド
レス変換して前記記憶装置をアクセスする情報処理装置
において、前記アドレス変換を高速に行なうために前記
記憶装置内のアドレス変換表の写しを保持するアドレス
変換バッファ手段と、同一ページ数を持つ複数の部分空
間に等分割された前記論理アドレス空間と、前記アドレ
ス変換バッファ手段に前記アドレス変換表の格納を指示
するためのアドレス変換表ロード命令手段と、このアド
レス変換表ロード命令手段により指定され前記部分空間
の番号およびこの部分空間番号に対応する前記アドレス
変換表の先頭アドレスを保持する記憶手段と、この記憶
手段によって指定された部分空間に対応するアドレス変
換表を前記アドレス変換表ロード命令手段の指示により
前記アドレス変換バッファ手段に一括して格納させるロ
ード制御手段とを有する。
論理アドレス空間を同一容量の複数のページに分割しペ
ージ単位に論理アドレスを記憶装置の実アドレスにアド
レス変換して前記記憶装置をアクセスする情報処理装置
において、前記アドレス変換を高速に行なうために前記
記憶装置内のアドレス変換表の写しを保持するアドレス
変換バッファ手段と、同一ページ数を持つ複数の部分空
間に等分割された前記論理アドレス空間と、前記アドレ
ス変換バッファ手段に前記アドレス変換表の格納を指示
するためのアドレス変換表ロード命令手段と、このアド
レス変換表ロード命令手段により指定され前記部分空間
の番号およびこの部分空間番号に対応する前記アドレス
変換表の先頭アドレスを保持する記憶手段と、この記憶
手段によって指定された部分空間に対応するアドレス変
換表を前記アドレス変換表ロード命令手段の指示により
前記アドレス変換バッファ手段に一括して格納させるロ
ード制御手段とを有する。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。本
実施例の情報処理装置は、命令語がセットされる命令語
レジスタ１と、この命令語レジスタ１にセットされた命
令語の命令コードを解読するデコード回路２と、レジス
タ番号Ｏ番〜７番で示される汎用のレジスタ３０〜３７
により構成されるレジスタ群３と、アドレス変換表のロ
ードを制御するロード制御回路４と、部分空間番号毎に
対応するアドレス変換表を一括して格納可能なアドレス
変換バッファ５と、主記憶装置６とから構成される装置 まず、第２図により本実施例における論理アドレスと実
アドレスとの関係を示す。部分空間番号Ｓとページ番号
Ｐとで表現される論理ページＬＰは、実ページＲＰにア
ドレス変換され、この実ページＲＰとページ内アドレス
Ａ（論理アドレスのものと同一）とによって実アドレス
が生成される。
実施例の情報処理装置は、命令語がセットされる命令語
レジスタ１と、この命令語レジスタ１にセットされた命
令語の命令コードを解読するデコード回路２と、レジス
タ番号Ｏ番〜７番で示される汎用のレジスタ３０〜３７
により構成されるレジスタ群３と、アドレス変換表のロ
ードを制御するロード制御回路４と、部分空間番号毎に
対応するアドレス変換表を一括して格納可能なアドレス
変換バッファ５と、主記憶装置６とから構成される装置 まず、第２図により本実施例における論理アドレスと実
アドレスとの関係を示す。部分空間番号Ｓとページ番号
Ｐとで表現される論理ページＬＰは、実ページＲＰにア
ドレス変換され、この実ページＲＰとページ内アドレス
Ａ（論理アドレスのものと同一）とによって実アドレス
が生成される。
第１図で説明すれば、論理ページＬＰでアドレス変換バ
ッフ１５を索引し、得られた実ページＲＰとページ内ア
ドレスＡとを連結した実アドレスで主記憶装置６を直接
アクセスする。これらのアドレス変換方式は従来と同様
であるため、第１図中ではそれらのバスは省略されてい
る。
ッフ１５を索引し、得られた実ページＲＰとページ内ア
ドレスＡとを連結した実アドレスで主記憶装置６を直接
アクセスする。これらのアドレス変換方式は従来と同様
であるため、第１図中ではそれらのバスは省略されてい
る。
さて、部分空間番号Ｓ（これを３番とする）をアクセス
するプログラム実行に先がけて、命令語レジスタ１にア
ドレス変換表ロード命令がセントされる。セットされた
命令の命令コード部（ＯＰ）は、デコード回路２に送ら
れアドレス変換表ロード命令であることが解読され、デ
コード回路２はアドレス変換表ロードの指示をロード制
御回路４に送出する。命令語のＲ部はレジスタ群３内の
レジスタ指定部で、例えば、レジスタ番号５番のレジス
タ３５を指定している。Ｒ部によって指定されたレジス
タ３５は、アドレス変換表ロード時のアドレス変換表の
対応する部分空間番号Ｓである３番と、そのアドレス変
換表の主記憶装置６中における先頭アドレス（ＰＴＡ）
を保持している。
するプログラム実行に先がけて、命令語レジスタ１にア
ドレス変換表ロード命令がセントされる。セットされた
命令の命令コード部（ＯＰ）は、デコード回路２に送ら
れアドレス変換表ロード命令であることが解読され、デ
コード回路２はアドレス変換表ロードの指示をロード制
御回路４に送出する。命令語のＲ部はレジスタ群３内の
レジスタ指定部で、例えば、レジスタ番号５番のレジス
タ３５を指定している。Ｒ部によって指定されたレジス
タ３５は、アドレス変換表ロード時のアドレス変換表の
対応する部分空間番号Ｓである３番と、そのアドレス変
換表の主記憶装置６中における先頭アドレス（ＰＴＡ）
を保持している。
主記憶装置６はアクセスのスループット向上のためにイ
ンタリーブされた構成になっていて、１つの部分空間に
対応するアドレス変換表は主記憶装置６中に先頭アドレ
スより連続したエリアに全エントリ１６ページ分が格納
されている。
ンタリーブされた構成になっていて、１つの部分空間に
対応するアドレス変換表は主記憶装置６中に先頭アドレ
スより連続したエリアに全エントリ１６ページ分が格納
されている。
ロード制御回路４は、デコード回路２よりアドレス変換
表ロードの指示が送られてくると、レジスタ３５によっ
て指定されるアドレス変換表の先頭アドレス（ＰＴＡ）
より順次アドレス変換表の各エントリを示すアドレスを
作成して主記憶袋Ｗ６に読み出し要求を連続的に送出し
、高速にアドレス変換表の全エントリ１６ページ分をア
ドレス変換バッファ５に一括して格納する。このアドレ
ス変換表のアドレス変換バッファ５への格納は、アドレ
スバス３５０を介してレジスタ３５に保持されている部
分空間番号３番で示されるエリアに、制御バス４００を
介したロード制御回路４の制御によって一括して行われ
る。
表ロードの指示が送られてくると、レジスタ３５によっ
て指定されるアドレス変換表の先頭アドレス（ＰＴＡ）
より順次アドレス変換表の各エントリを示すアドレスを
作成して主記憶袋Ｗ６に読み出し要求を連続的に送出し
、高速にアドレス変換表の全エントリ１６ページ分をア
ドレス変換バッファ５に一括して格納する。このアドレ
ス変換表のアドレス変換バッファ５への格納は、アドレ
スバス３５０を介してレジスタ３５に保持されている部
分空間番号３番で示されるエリアに、制御バス４００を
介したロード制御回路４の制御によって一括して行われ
る。
以上説明したように本発明は、アドレス変換表ロード命
令により指定するレジスタで部分空間番号とその部分空
間番号に対応するアドレス変換表の先頭アドレスとを示
して、プログラムで使用する部分空間に対応するアドレ
ス変換表の全エントリをアドレス変換バッファに一括し
て格納することにより、同一部分空間内の論理ページの
アドレス変換表がすべてアドレス変換バッファに存在す
ることになり、ミスヒント発生時のアドレス変換表ロー
ドに伴うオーバーヘッドが減少してベクトル演算処理性
能に見合った対象データの供給が可能になるという効果
がある。
令により指定するレジスタで部分空間番号とその部分空
間番号に対応するアドレス変換表の先頭アドレスとを示
して、プログラムで使用する部分空間に対応するアドレ
ス変換表の全エントリをアドレス変換バッファに一括し
て格納することにより、同一部分空間内の論理ページの
アドレス変換表がすべてアドレス変換バッファに存在す
ることになり、ミスヒント発生時のアドレス変換表ロー
ドに伴うオーバーヘッドが減少してベクトル演算処理性
能に見合った対象データの供給が可能になるという効果
がある。
第１図は本発明の情報処理装置のブロック図、第２図は
論理アドレスと実アドレスとの対応関係を示すための説
明図である。 図において、 １・・・命令語レジスタ、 ２・・・デコード回路、 ３・・・レジスタ群、 ４・・・ロード制御回路、 ５・・・アドレス変換バッファ、 ６・・・主記憶装置、 ３１．３２，３３，３４，３５，３６．３７・・・レジ
スタ、Ｓ・・・部分空間番号、 Ｐ・・・ページ番号、 Ａ・・・ページ内アドレス、 ＬＰ・・・論理ページ、 ＲＰ・・・実ページである。
論理アドレスと実アドレスとの対応関係を示すための説
明図である。 図において、 １・・・命令語レジスタ、 ２・・・デコード回路、 ３・・・レジスタ群、 ４・・・ロード制御回路、 ５・・・アドレス変換バッファ、 ６・・・主記憶装置、 ３１．３２，３３，３４，３５，３６．３７・・・レジ
スタ、Ｓ・・・部分空間番号、 Ｐ・・・ページ番号、 Ａ・・・ページ内アドレス、 ＬＰ・・・論理ページ、 ＲＰ・・・実ページである。
Claims (1)
- 【特許請求の範囲】 プログラムでアクセス可能な論理アドレス空間を同一容
量の複数のページに分割しページ単位に論理アドレスを
記憶装置の実アドレスにアドレス変換して前記記憶装置
をアクセスする情報処理装置において、 前記アドレス変換を高速に行なうために前記記憶装置内
のアドレス変換表の写しを保持するアドレス変換バッフ
ァ手段と、 同一ページ数を持つ複数の部分空間に等分割された前記
論理アドレス空間と、 前記アドレス変換バッファ手段に前記アドレス変換表の
格納を指示するためのアドレス変換表ロード命令手段と
、 このアドレス変換表ロード命令手段により指定され前記
部分空間の番号およびこの部分空間番号に対応する前記
アドレス変換表の先頭アドレスを保持する記憶手段と、 この記憶手段によって指定された部分空間に対応するア
ドレス変換表を前記アドレス変換表ロード命令手段の指
示により前記アドレス変換バッファ手段に一括して格納
させるロード制御手段と、を有することを特徴とする情
報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60140958A JPS622338A (ja) | 1985-06-27 | 1985-06-27 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60140958A JPS622338A (ja) | 1985-06-27 | 1985-06-27 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS622338A true JPS622338A (ja) | 1987-01-08 |
Family
ID=15280771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60140958A Pending JPS622338A (ja) | 1985-06-27 | 1985-06-27 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS622338A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0533190A2 (en) * | 1991-09-19 | 1993-03-24 | Nec Corporation | Data processing system with address translation function for different page sizes |
-
1985
- 1985-06-27 JP JP60140958A patent/JPS622338A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0533190A2 (en) * | 1991-09-19 | 1993-03-24 | Nec Corporation | Data processing system with address translation function for different page sizes |
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