JP2571336B2 - データ処理装置 - Google Patents

データ処理装置

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JP2571336B2
JP2571336B2 JP5025302A JP2530293A JP2571336B2 JP 2571336 B2 JP2571336 B2 JP 2571336B2 JP 5025302 A JP5025302 A JP 5025302A JP 2530293 A JP2530293 A JP 2530293A JP 2571336 B2 JP2571336 B2 JP 2571336B2
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  • General Physics & Mathematics (AREA)
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  • Executing Machine-Instructions (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、２つ以上の命令を並行
して復号できるようにしたデータ処理装置に係る。
【０００２】
【従来の技術】計算機プログラムを構成する一連の命令
は、計算機システム上で順次に実行されるのが普通であ
る。
【０００３】計算機プログラムの実行速度を増すため
に、２つ以上の命令のグループを順次というよりはむし
ろ、並行して実行することができる。２つ以上の命令の
グループを並行して実行するには、当該２つ以上の命令
のグループを並行して復号しなければならない。２つ以
上の命令のグループを並行して復号するには、当該グル
ープ内の全ての命令の開始アドレスを決定しなければな
らない。
【０００４】もし、計算機プログラム内の全ての命令が
同一の固定長形式のものであれば、一のグループ内の全
ての命令の開始アドレスは、当該グループ内の第１の命
令の開始アドレスに対し一定の関係を有することにな
る。他方、これらの命令が可変長形式のものであれば、
当該グループ内の先行命令の開始アドレス及び長さを決
定しない限り、当該グループ内の後続命令の開始アドレ
スを決定することができない。
【０００５】
【発明が解決しようとする課題】本発明の目的は、連続
的な２つ以上の可変長命令のグループの読み取りと復号
とを並行して行うようにしたデータ処理装置を提供する
ことにある。
【０００６】本発明の他の目的は、連続的な２つ以上の
可変長命令のグループの全体を復号するのに必要な時間
よりも短い時間内に、これらの命令の開始アドレスを決
定するようにしたデータ処理装置を提供することにあ
る。
【０００７】
【課題を解決するための手段】本発明のデータ処理装置
は、複数のメモリ・ユニットを有するメモリ手段を備え
ている。各メモリ・ユニットは、一のアドレスを有す
る。少なくとも第１〜第３の命令が、連続的なアドレス
を有する複数のメモリ・ユニットに格納される。各命令
は、少なくとも１つのメモリ・ユニットを占有するとと
もに、一の開始アドレスを有する。
【０００８】メモリ手段は、少なくとも第１〜第３の読
み取りポートを有する。各読み取りポートは、一の命令
の開始アドレスを受け取り、当該命令の少なくとも一部
をメモリ手段から読み取る。
【０００９】また、本発明のデータ処理装置は、第１の
命令の開始アドレスを第１の読み取りポートに供給する
ための、次の命令ポインタを備えている。次の命令ポイ
ンタは、第１の読み取りポートから第１の命令を受け取
るとともに、第１の命令が占有するメモリ・ユニットの
数を復号する。この情報に基づいて、次の命令ポインタ
は、第２の命令の開始アドレスを決定し、当該開始アド
レスを第１の読み取りポートに供給するとともに、第１
の読み取りポートから第２の命令を受け取る。第２の命
令が占有するメモリ・ユニットの数を復号すると、第３
の命令の開始アドレスを決定することができる。次の命
令ポインタは、これらの動作の全てを１サイクル時間内
に実行する。
【００１０】また、本発明のデータ処理装置は、次の命
令ポインタから少なくとも第２及び第３の命令の開始ア
ドレスを受け取るとともに、これらの開始アドレスを格
納するための、命令ポインタ待ち行列を備えている。次
に、これらの第２及び第３の命令の開始アドレスは、メ
モリ手段から第２及び第３の命令の少なくとも一部を同
時に読み取るために、命令ポインタ待ち行列から第２及
び第３の読み取りポートに供給される。
【００１１】次の命令ポインタは、一の開始アドレスに
おいて開始する処の一の命令が占有するメモリ・ユニッ
トの数のみを復号するための長さ復号器と、当該命令の
長さを当該命令の開始アドレスに加算して次の命令の開
始アドレスを決定するための加算手段とから成る。
【００１２】メモリ手段は、複数のメモリ・ユニットを
有する一の先取りバッファを含むように構成することが
できる。先取りバッファ内の諸命令の開始アドレスを受
け取って、当該命令の少なくとも一部を先取りバッファ
から読み取るために、第１〜第３のマルチプレクサを設
けることができる。
【００１３】また、メモリ手段からの第２の命令を受け
取るとともに、第２の命令の全体を復号するための、第
１の命令復号器を設けることができる。これに加えて、
メモリ手段からの第３の命令を受け取るとともに、第３
の命令の全体を復号するための、第２の命令復号器も設
けることができる。
【００１４】第１及び第２の命令復号器は、少なくとも
１サイクル時間内にそれぞれの命令を復号する。第１及
び第２の命令復号器は、それぞれの命令の全体を同時に
復号することが好ましい。
【００１５】また、第１及び第２の命令復号器のうち少
なくとも１つの命令復号器が一の命令を復号しているの
と同時に、次の命令ポインタが当該命令に後続する少な
くとも２つの命令の開始アドレスを決定することが好ま
しい。
【００１６】メモリ手段の各読み取りポートは、一のマ
ルチプレクサを含むように構成することができる。
【００１７】各メモリ・ユニットは、１バイト（８ビッ
ト）幅であることが好ましい。命令の各々は、可変数の
メモリ・ユニットを占有する。
【００１８】３つの読み取りポートを有するメモリ手段
を、次の命令ポインタ及び命令ポインタ待ち行列と組み
合わせると、連続的な２つ以上の可変長命令のグループ
の読み取りと復号を並行して行うことができる。
【００１９】
【実施例】図１には、連続的な２つの可変長命令のグル
ープをメモリ手段１０から同時に読み取るための、本発
明のデータ処理装置の概略構成が示されている。図示の
ように、このデータ処理装置は、複数のメモリ・ユニッ
トを有するメモリ手段１０を備えている。例えば、各メ
モリ・ユニットは、１バイト（８ビット）の幅を有す
る。メモリ手段１０内の各メモリ・ユニットは、一のア
ドレスを有する。
【００２０】少なくとも第１〜第３の命令が、連続的な
アドレスを有する複数のメモリ・ユニットに格納され
る。各命令は、メモリ手段１０内の少なくとも１つのメ
モリ・ユニットを占有するとともに、一の開始アドレス
を有する。
【００２１】或る例では、メモリ手段１０をメモリ・ユ
ニットの複数のページに分割するとともに、各ページを
メモリ・ユニットの複数のライン（ブロック）に分割す
ることができる。この例の場合、一のメモリ・ユニット
のアドレスを一意的に指定するには、当該メモリ・ユニ
ットが含まれているページ番号と、当該メモリ・ユニッ
トが含まれているライン番号と、当該ライン内の当該メ
モリ・ユニットの位置（即ち、ライン・オフセット）を
識別すればよい。もし、各ラインが３２バイトを含んで
いれば、このライン・オフセットを当該アドレスの最下
位５ビットによって指定することができる。
【００２２】メモリ手段１０は、少なくとも第１〜第３
の読み取りポート１２、１４及び１６を有する。各読み
取りポートは、一の命令の開始アドレスを受け取るとと
もに、メモリ手段１０から当該命令の少なくとも一部を
読み取る。
【００２３】本発明のデータ処理装置は、第１の命令の
開始アドレスを第１の読み取りポート１２に供給すると
ともに、第１の読み取りポート１２から第１の命令を受
け取るための、次の命令ポインタ１８を備えている。次
の命令ポインタ１８は、第１の命令が占有するメモリ・
ユニットの数を復号し、第２の命令の開始アドレスを決
定するとともに、第２の命令の開始アドレスを第１の読
み取りポート１２に供給する。第２の命令を第１の読み
取りポート１２から受け取ると、第２の命令が占有する
メモリ・ユニットの数を復号して、第３の命令の開始ア
ドレスを決定することができる。次の命令ポインタ１８
は、これらの動作の全てを１サイクル時間内に実行す
る。
【００２４】命令ポインタ待ち行列２０は、次の命令ポ
インタ１８から少なくとも第２及び第３の命令の開始ア
ドレスを受け取るとともに、これらの開始アドレスを格
納する。命令ポインタ待ち行列２０は、メモリ手段１０
から第２及び第３の命令の少なくとも一部を同時に読み
取るために、第２及び第３の命令の開始アドレスを第２
及び第３の読み取りポート１４及び１６に供給する。
【００２５】図２には、本発明のデータ処理装置の一層
詳細な構成が示されている。この構成において、メモリ
手段１０は、セット・アソシアティブ型のマッピング方
式を用いたキャッシュ２２と、先取りバッファ２４と、
マルチプレクサ２６、２８、３０及び３２から構成され
ている。
【００２６】キャッシュ２２内に含まれている複数の列
の各々は、例えば、４つのキャッシュ・ラインから成る
１つのセット（キャッシュ・ライン当たり３２バイト、
従ってセット当たり１２８バイト）に対応する。各キャ
ッシュ・ラインは、ページ番号で以て索引することがで
きる。従って、キャッシュ２２内の各バイトは、ベージ
番号と、キャッシュ・ライン番号と、ライン・オフセッ
トによってアドレスすることができる。
【００２７】先取りバッファ２４の大きさは、キャッシ
ュ２２内の１ラインと同じ大きさであることが好まし
い。一のキャッシュ・ラインがキャッシュ２２から先取
りバッファ２４にロードされる場合、ページ番号及びキ
ャッシュ・ライン番号を用いて先取りバッファ２４を索
引することができる。先取りバッファ２４内の各バイト
のライン・オフセットは、キャッシュ２２内のバイトの
ライン・オフセットと同じである。
【００２８】キャッシュ２２及び先取りバッファ２４
は、静的ランダム・アクセス・メモリ（ＳＲＡＭ）又は
レジスタから構成することができる。
【００２９】キャッシュ２２からの連続的な２つのキャ
ッシュ・ラインを保持するために、２つの先取りバッフ
ァを設けることが好ましい。（各キャッシュ・ラインが
３２バイトから成る場合）各先取りバッファを３２バイ
トの１列から構成することが可能であるが、実際には、
各先取りバッファを８列（列当たり４バイト）から構成
することが好ましい。
【００３０】マルチプレクサ２６、２８、３０及び３２
は、メモリ手段１０の複数の読み取りポートを形成す
る。各マルチプレクサは、先取りバッファ２４の幅（例
えば、３２バイト）と同じ幅を有し、一の開始アドレス
を受け取り且つ先取りバッファ２４から読み取るために
当該開始アドレスから開始する連続的なバイトの数を選
択するための、一のアドレス復号器を含んでいる。も
し、先取りバッファ２４内に３２バイトが存在すれば、
各マルチプレクサは、５ビットのオフセット・アドレス
を受け取る。もし、２つの先取りバッファが設けられて
いれば、各マルチプレクサは、５ビットのオフセット・
アドレス及びこれらの２つの先取りバッファのうち１つ
を選択するための１ビットから成る処の、６ビットのア
ドレスを受け取る。
【００３１】この例の場合、マルチプレクサ２６及び２
８の各々は、一の命令の長さを決定するのに十分な数の
バイトを、メモリ手段１０から読み取る。マルチプレク
サ３０及び３２の各々は、この命令の全体を復号するの
に十分な数のバイトを、メモリ手段１０から読み取る。
【００３２】次の命令ポインタ１８（図１）は、図２に
示されている長さ復号器３４及び３６並びに加算器３８
及び４０から構成することができる。長さ復号器３４及
び３６の各々は、関連するマルチプレクサ２６及び２８
に供給される開始アドレスにおいて開始する命令が占有
する処の、メモリ・ユニットの数のみを復号するに過ぎ
ない。加算手段３８及び４０は、次の命令の開始アドレ
スを決定するために、この命令の長さをこの命令の開始
アドレスに加算する。
【００３３】計算機プログラムを開始するか、又は一の
分岐を検出する際、第１の命令の開始アドレスがバス４
２上に供給される。バス４２上の当該開始アドレスを、
（例えば、オペレーティング・システムの制御下で）マ
ルチプレクサ４４によって選択して、これをラッチ４６
に格納することができる。次に、この第１の命令の開始
アドレスは、マルチプレクサ２６及び加算器３８に供給
される。マルチプレクサ２６は、先取りバッファ２４か
らの第１の命令を長さ復号器３４に供給し、一方、長さ
復号器３４は、第１の命令が占有するメモリ・ユニット
の数を復号して、このメモリ・ユニットの数を加算器３
８に供給する。加算器３８は、第１の命令の長さを第１
の命令の開始アドレスに加算して、第２の命令の開始ア
ドレスを決定する。
【００３４】第２の命令の開始アドレスは、加算器３８
からマルチプレクサ２８及び加算器４０に供給される。
マルチプレクサ２８は、先取りバッファ２４からの第２
の命令を長さ復号器３６に供給し、一方、長さ復号器３
６は、第２の命令が占有するメモリ・ユニットの数を復
号して、このメモリ・ユニットの数を加算器４０に供給
する。加算器４０は、第３の命令の開始アドレスを決定
するために、第２の命令の長さを第２の命令の開始アド
レスに加算する。
【００３５】加算器３８が、第２の命令の開始アドレス
を命令ポインタ待ち行列２０に供給するのに対し、加算
器４０は、第３の命令の開始アドレスを命令ポインタ待
ち行列２０に供給する。命令ポインタ待ち行列２０は、
これらの開始アドレスを受け取って、これを受け取り順
に格納する。
【００３６】命令ポインタ待ち行列２０は、先入れ先出
し式のレジスタ・スタック、又は２つの入力ポート及び
２つの出力ポートを有するランダム・アクセス・メモリ
とすることができる。
【００３７】命令ポインタ待ち行列２０は、先入れ先出
し式の順序で、第２及び第３の命令の開始アドレスをマ
ルチプレクサ４８及び５０に供給し、そしてマルチプレ
クサ４８及び５０は、分岐が検出されないことを条件と
して、第２及び第３の命令の開始アドレスをマルチプレ
クサ３０及び３２にそれぞれ供給する。マルチプレクサ
３０及び３２は、メモリ手段１０から第２及び第３の命
令の少なくとも一部を同時に読み取る。
【００３８】マルチプレクサ３０及び３２は、２つの命
令を第１及び第２の命令復号器５２及び５４に同時に供
給することが好ましい。これらの命令復号器５２及び５
４の各々は、受け取った命令の全体を復号する。復号済
みの命令は、命令待ち行列５６及び５８に供給される。
命令待ち行列５６が、メモリ動作命令を含むことがある
のに対し、命令待ち行列５８は、レジスタ間命令を含む
ことがある。
【００３９】もし、一の命令の長さが、マルチプレクサ
３０及び３２から１サイクルの間に読み取り可能なバイ
トの数（例えば、４バイト）よりも大きいか、又は命令
復号器５２若しくは５４によって１サイクルの間に復号
可能なバイトの数よりも大きいのであれば、第１又は第
２の命令復号器５２又は５４は、第２の復号サイクルの
間に当該命令の復号を継続することになる。この第２の
復号サイクルの間、第１又は第２の命令復号器５２又は
５４は、命令ポインタ待ち行列２０内の次の命令のアド
レスの代わりに、元の命令アドレスと以前に処理された
バイトの数（例えば、４バイト）とを加えたものに等し
い一のアドレスにおいて開始する処の、一連のバイトに
ついて処理を行うことになる。
【００４０】復号済みの命令は、分岐アドレス発生器６
０及び６２にも供給される。分岐アドレス発生器６２
は、マルチプレクサ５０から受け取った命令の開始アド
レス及び命令復号器５４から受け取った復号済みの命令
に応答して、一の分岐（目標）アドレスをラッチ６４に
供給する。もし、一の分岐を検出すれば、マルチプレク
サ５０は、ラッチ６４からの分岐アドレスを選択して、
これを次のサイクルの間にマルチプレクサ３０に供給す
る。
【００４１】同様に、分岐アドレス発生器６０は、マル
チプレクサ４８から受け取った命令の開始アドレス及び
第１の命令復号器５２から受け取った復号済みの命令に
応答して、一の分岐アドレスをラッチ６６に供給する。
もし、一の分岐を検出すれば、マルチプレクサ４８は、
ラッチ６６からの分岐アドレスを選択して、これを次の
サイクルの間にマルチプレクサ３２に供給する。
【００４２】一の分岐を検出する場合、命令ポインタ待
ち行列２０がクリアされ、長さ復号器３４及び３６が初
期化され、そしてバス４２に供給される当該分岐アドレ
スがマルチプレクサ４４によって選択される。その後、
命令長の復号が、前述のようにして行われる。
【００４３】もし、この分岐アドレスが、先取りバッフ
ァ２４に保持されているキャッシュ・ラインの範囲外に
あれば、当該分岐アドレスを含むキャッシュ・ライン
が、キャッシュ２２から先取りバッファ２４にロードさ
れる。
【００４４】他方、分岐を検出しなければ、マルチプレ
クサ４４は、加算器４０からの開始アドレスを選択し
て、これをラッチ４６に格納する。次のサイクルの間、
前述のように、ラッチ４６からの開始アドレスがマルチ
プレクサ２６に供給され、次の２つの命令の開始アドレ
スが復号された後、命令ポインタ待ち行列２０に格納さ
れる。
【００４５】第１及び第２の命令復号器５２及び５４の
遊休時間を最小にするために、少なくとも長さ復号器３
４及び３６並びに加算器３８及び４０が２つの命令の開
始アドレスを命令ポインタ待ち行列２０に供給する時間
内に（即ち、少なくとも１サイクル時間内に）、第１及
び第２の命令復号器５２及び５４の各々は一の命令を復
号する。復号中の命令に後続する少なくとも２つの命令
の開始アドレスを次の命令ポインタ１８が決定するのと
同時に、第１及び第２の命令復号器５２及び５４の各々
が一の命令を復号するのが好ましい。
【００４６】或る例では、本発明のデータ処理装置を使
用して、インテル社の８０３８６型マイクロプロセッサ
用の命令セットに属する処の、連続的な２つ以上の可変
長命令のグループを同時に読み取ることができる。この
場合、命令長は、１〜１５バイトである。一の命令の長
さは、当該命令の最初の４バイトから決定することがで
きる。
【００４７】図３には、８０３８６型マイクロプロセッ
サの命令セット用の長さ復号器の１例が示されている。
この長さ復号器は、一の命令の第１〜第４バイト６８、
７０、７２及び７４を受け取る。第１バイト６８及び第
２バイト７０は、第１バイトの長さ復号器７６及び第２
バイトの長さ復号器７８にそれぞれ供給される。第１バ
イトの長さ復号器７６の出力及び第２バイト７０は、追
加の処理のために特殊ケースの長さ復号器８０に供給さ
れる。第２バイトの長さ復号器７８及び特殊ケースの長
さ復号器８０のそれぞれの出力は、マルチプレクサ８２
に供給される。マルチプレクサ８２は、第１バイト６８
から一の制御信号を生成するコントローラ８４からの制
御信号に基づいて、第２バイトの長さ復号器７８又は特
殊ケースの長さ復号器８０の何れかの出力を選択する。
【００４８】第２バイト７０及び第３バイト７２は、マ
ルチプレクサ８６に供給され、そしてマルチプレクサ８
６は、コントローラ８４からの制御信号に基づいて、第
２バイト７０又は第３バイト７２の何れかを追加の長さ
復号器８８に送る。また、追加の長さ復号器８８は、第
４バイト７４からのビット５〜７を受け取って、追加の
長さ信号をＡＮＤゲート９０に出力する。追加の長さ復
号器８８からの追加の長さ信号は、ＡＮＤゲート９０に
おいて、第１バイトの長さ復号器７６からの出力と論理
積される。ＡＮＤゲート９０の出力及びマルチプレクサ
８２の出力は、加算器９２で加算されて、当該命令の長
さ信号を与える。
【００４９】長さ信号及び制御信号を生成するための命
令バイト内のビットの解釈は、インテル社から発行され
たマニュアルである "Intel 80386 Programmer's Refer
enceManual"（1986 年）の第１７章に記載されている。
【００５０】８０３８６型マイクロプロセッサ用の命令
セットの場合、その幾つかの命令は、当該命令に先行す
る処のプレフィックス（接頭）バイトを含んでいる。こ
れらのプレフィックス・バイトを処理していることを長
さ復号器３４又は３６が認識する場合、加算器３８又は
４０が生成する開始アドレスは、次のマルチプレクサ２
６又は２８に送られるが、命令ポインタ待ち行列２０に
は格納されない。
【００５１】
【発明の効果】本発明は上記のように構成されているの
で、連続的な２つ以上の可変長命令のグループを同時に
読み取り且つ復号することができる。
【図面の簡単な説明】
【図１】連続的な２つの可変長命令のグループをメモリ
から同時に読み取るための、本発明のデータ処理装置の
構成を示すブロック図である。
【図２】連続的な２つの可変長命令のグループを同時に
読み取り且つ復号するための、本発明のデータ処理装置
の構成を示すブロック図である。
【図３】本発明のデータ処理装置で使用するための長さ
復号器の構成を示すブロック図である。
【符号の説明】
１０ メモリ手段 １２ 読み取りポート １４ 読み取りポート １６ 読み取りポート １８ 次の命令ポインタ ２０ 命令ポインタ待ち行列

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 各々が最小の可変長命令の長さと等しい
    幅をそれぞれ有する複数のメモリ・ユニットから構成さ
    れ且つ少なくとも第１〜第３の読み取りポート手段を有
    するメモリ手段を備え、 前記メモリ・ユニットの各々が一のアドレスを有し、少
    なくとも第１〜第３の可変長命令が連続的なアドレスを
    有する複数の前記メモリ・ユニット内に格納され、前記
    可変長命令の各々が少なくとも１つの前記メモリ・ユニ
    ットを占有するとともに、一の開始アドレスを有し、前
    記読み取りポート手段の各々が一の可変長命令の開始ア
    ドレスを受け取るとともに、前記メモリ手段から当該可
    変長命令の少なくとも一部分を読み取るように構成され
    ており、 前記第１の可変長命令の開始アドレスを前記第１の読み
    取りポート手段に供給し、前記第１の読み取りポート手
    段から前記第１の可変長命令を受け取り、前記第１の可
    変長命令が占有する前記メモリ・ユニットの数を復号
    し、前記第２の可変長命令の開始アドレスを決定し、前
    記第２の可変長命令の開始アドレスを前記第１の読み取
    りポート手段に供給し、前記第１の読み取りポート手段
    から前記第２の可変長命令のうち少なくとも当該第２の
    可変長命令の長さを決定するのに十分な部分を受け取
    り、前記第２の可変長命令が占有する前記メモリ・ユニ
    ットの数を復号し、前記第３の可変長命令の開始アドレ
    スを決定するという動作の全てを１サイクル時間内に行
    うための次の命令ポインタ手段を備え、 前記次の命令ポインタ手段が、一の開始アドレスにおい
    て開始する一の可変長命令が占有する前記メモリ・ユニ
    ットの数のみを復号するための長さ復号手段と、当該可
    変長命令の長さを当該可変長命令の当該開始アドレスに
    加算して次の可変長命令の開始アドレスを決定するため
    の加算手段から構成されており、 更に、前記次の命令ポインタ手段から少なくとも前記第
    ２及び第３の可変長命令の開始アドレスを受け取り、少
    なくとも前記第２及び第３の可変長命令の開始アドレス
    を格納するとともに、前記メモリ手段から前記第２及び
    第３の可変長命令のうち少なくとも当該第２及び第３の
    可変長命令の全体を復号するのに十分な部分を同時に読
    み取るために、前記第２及び第３の可変長命令の開始ア
    ドレスを前記第２及び第３の読み取りポート手段にそれ
    ぞれ供給するための命令ポインタ待ち行列手段と、 前記第２の読み取りポート手段から前記第２の可変長命
    令のうち少なくとも当該第２の可変長命令の全体を復号
    するのに十分な部分を受け取るとともに、当該第２の可
    変長命令を復号するための第１の命令復号手段と、 前記第３の読み取りポート手段から前記第３の可変長命
    令のうち少なくとも当該第３の可変長命令の全体を復号
    するのに十分な部分を受け取るとともに、当該第３の可
    変長命令を復号するための第２の命令復号手段とを備
    え、 前記第１又は第２の命令復号手段が前記第２又は第３の
    可変長命令を復号するのと同時に、前記次の命令ポイン
    タ手段が当該第２又は第３の可変長命令に後続する少な
    くとも２つの可変長命令の開始アドレスを決定するよう
    にしたことを特徴とする、データ処理装置。
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