JPH0540622A - デジタル信号処理装置 - Google Patents
デジタル信号処理装置Info
- Publication number
- JPH0540622A JPH0540622A JP16057591A JP16057591A JPH0540622A JP H0540622 A JPH0540622 A JP H0540622A JP 16057591 A JP16057591 A JP 16057591A JP 16057591 A JP16057591 A JP 16057591A JP H0540622 A JPH0540622 A JP H0540622A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- transfer
- register
- stored
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】
【目的】本発明は基本ビット長を増大させることなく演
算及び転送動作の処理速度を向上させることを目的とす
る。 【構成】複数種類の転送命令をあらかじめ格納する命令
用レジスタ群４と、演算命令と転送命令とからなる命令
コードを格納するとともに該転送命令は命令用レジスタ
群４に格納されている転送命令の当該番地を格納した命
令空間１と、命令空間１から順次出力される命令コード
を順次格納する第一及び第二のレジスタ２，３と、第一
のレジスタ２から出力される命令コードと該第一のレジ
スタ２に格納されている命令コードに基づいて命令用レ
ジスタ群４から出力される転送命令を出力するマルチプ
レクサ５と、マルチプレクサ５の出力信号に基づいて転
送アドレスを演算するアドレス計算ユニット７と、命令
用レジスタ群４から出力される転送命令を格納するため
の第三のレジスタ６と、命令コードと転送命令及びアド
レス計算ユニット７で算出された転送アドレスとに基づ
いてデータの転送及び該データに基づく演算を行う演算
ユニット９とから構成する。
算及び転送動作の処理速度を向上させることを目的とす
る。 【構成】複数種類の転送命令をあらかじめ格納する命令
用レジスタ群４と、演算命令と転送命令とからなる命令
コードを格納するとともに該転送命令は命令用レジスタ
群４に格納されている転送命令の当該番地を格納した命
令空間１と、命令空間１から順次出力される命令コード
を順次格納する第一及び第二のレジスタ２，３と、第一
のレジスタ２から出力される命令コードと該第一のレジ
スタ２に格納されている命令コードに基づいて命令用レ
ジスタ群４から出力される転送命令を出力するマルチプ
レクサ５と、マルチプレクサ５の出力信号に基づいて転
送アドレスを演算するアドレス計算ユニット７と、命令
用レジスタ群４から出力される転送命令を格納するため
の第三のレジスタ６と、命令コードと転送命令及びアド
レス計算ユニット７で算出された転送アドレスとに基づ
いてデータの転送及び該データに基づく演算を行う演算
ユニット９とから構成する。
Description
【０００１】
【産業上の利用分野】この発明はデジタル信号の演算及
び演算されたデータの転送を行うデジタル信号処理装置
に関するものである。
び演算されたデータの転送を行うデジタル信号処理装置
に関するものである。
【０００２】近年のデジタル信号処理装置では多種類の
演算動作及び転送動作からなる演算処理動作が行われ、
その演算処理速度の向上が益々要請されている。
演算動作及び転送動作からなる演算処理動作が行われ、
その演算処理速度の向上が益々要請されている。
【０００３】
【従来の技術】従来のデジタル信号処理装置では一定の
基本ビット長で構成される命令コードによりデータの演
算動作及びそのデータの転送動作が行われる。すなわ
ち、命令コードは演算命令と転送命令とが基本ビット長
に収められている。そして、多数の命令コードが格納さ
れている命令空間から演算処理装置に順次命令コードが
読み出され、その命令コードに基づいて演算処理装置で
演算及び転送動作が行われる。
基本ビット長で構成される命令コードによりデータの演
算動作及びそのデータの転送動作が行われる。すなわ
ち、命令コードは演算命令と転送命令とが基本ビット長
に収められている。そして、多数の命令コードが格納さ
れている命令空間から演算処理装置に順次命令コードが
読み出され、その命令コードに基づいて演算処理装置で
演算及び転送動作が行われる。
【０００４】
【発明が解決しようとする課題】ところが、上記のよう
なデジタル信号処理装置では演算命令と転送命令の種類
が増大してその組合せ数が増大すると、演算命令と転送
命令の組合せで構成される命令コードの数が飛躍的に増
大する。そこで、基本ビット長ですべての組合せの命令
コードを収めることができないため、まず基本ビット長
で収まる範囲の組合せ数の命令コードで演算及び転送動
作を行い、つづいて残る組合せの命令コードを基本ビッ
ト長で形成し、その命令コードで演算及び転送動作を行
っている。従って、基本ビット長を増大させない限り演
算及び転送動作を２回に分けて行う必要があるため、処
理速度が低下するという問題点がある。
なデジタル信号処理装置では演算命令と転送命令の種類
が増大してその組合せ数が増大すると、演算命令と転送
命令の組合せで構成される命令コードの数が飛躍的に増
大する。そこで、基本ビット長ですべての組合せの命令
コードを収めることができないため、まず基本ビット長
で収まる範囲の組合せ数の命令コードで演算及び転送動
作を行い、つづいて残る組合せの命令コードを基本ビッ
ト長で形成し、その命令コードで演算及び転送動作を行
っている。従って、基本ビット長を増大させない限り演
算及び転送動作を２回に分けて行う必要があるため、処
理速度が低下するという問題点がある。
【０００５】この発明の目的は、基本ビット長を増大さ
せることなく演算及び転送動作の処理速度を向上させ得
るデジタル信号処理装置を提供することにある。
せることなく演算及び転送動作の処理速度を向上させ得
るデジタル信号処理装置を提供することにある。
【０００６】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、複数種類の転送命令をあらかじめ
格納する命令用レジスタ群４と、演算命令と転送命令と
からなる命令コードを格納するとともに該転送命令は前
記命令用レジスタ群４に格納されている転送命令の当該
番地を格納した命令空間１と、前記命令空間１から順次
出力される前記命令コードを順次格納するパイプライン
構成の第一及び第二のレジスタ２，３と、前記第一のレ
ジスタ２から出力される命令コードと該第一のレジスタ
２に格納されている命令コードに基づいて前記命令用レ
ジスタ群４から出力される転送命令を出力するマルチプ
レクサ５と、前記マルチプレクサ５の出力信号に基づい
てデータ空間８内の転送アドレスを演算するアドレス計
算ユニット７と、前記命令用レジスタ群４から出力され
る転送命令を格納するための第三のレジスタ６と、前記
第二のレジスタ３に格納された命令コードと前記第三の
レジスタ６に格納された転送命令及び前記アドレス計算
ユニット７で算出された転送アドレスとに基づいてデー
タ空間８から読み出されたデータの転送及び該データに
基づく演算を行う演算ユニット９とから本発明のデジタ
ル信号処理装置が構成される。
図である。すなわち、複数種類の転送命令をあらかじめ
格納する命令用レジスタ群４と、演算命令と転送命令と
からなる命令コードを格納するとともに該転送命令は前
記命令用レジスタ群４に格納されている転送命令の当該
番地を格納した命令空間１と、前記命令空間１から順次
出力される前記命令コードを順次格納するパイプライン
構成の第一及び第二のレジスタ２，３と、前記第一のレ
ジスタ２から出力される命令コードと該第一のレジスタ
２に格納されている命令コードに基づいて前記命令用レ
ジスタ群４から出力される転送命令を出力するマルチプ
レクサ５と、前記マルチプレクサ５の出力信号に基づい
てデータ空間８内の転送アドレスを演算するアドレス計
算ユニット７と、前記命令用レジスタ群４から出力され
る転送命令を格納するための第三のレジスタ６と、前記
第二のレジスタ３に格納された命令コードと前記第三の
レジスタ６に格納された転送命令及び前記アドレス計算
ユニット７で算出された転送アドレスとに基づいてデー
タ空間８から読み出されたデータの転送及び該データに
基づく演算を行う演算ユニット９とから本発明のデジタ
ル信号処理装置が構成される。
【０００７】
【作用】命令空間１に格納された命令コードが第一のレ
ジスタ２に読み出されるとその命令コードに対応する命
令用レジスタ群４の番地から転送命令が読み出されてそ
の転送命令によりデータ空間８に対する転送アドレスが
算出され、第二のレジスタ３に格納された命令コードと
前記転送アドレスに基づいて演算ユニット９で転送及び
演算処理が行われる。従って、命令空間１に格納される
命令コードは演算命令と転送命令に対応する命令用レジ
スタ群４の番地とから構成される。
ジスタ２に読み出されるとその命令コードに対応する命
令用レジスタ群４の番地から転送命令が読み出されてそ
の転送命令によりデータ空間８に対する転送アドレスが
算出され、第二のレジスタ３に格納された命令コードと
前記転送アドレスに基づいて演算ユニット９で転送及び
演算処理が行われる。従って、命令空間１に格納される
命令コードは演算命令と転送命令に対応する命令用レジ
スタ群４の番地とから構成される。
【０００８】
【実施例】以下、この発明を具体化した一実施例を図２
に従って説明する。命令空間１には多数の命令コードが
格納され、各命令コードは演算命令コード若しくは演算
命令と転送命令コードとから構成される。そして、例え
ば命令コードＣ１はＡとＢの積をＣに格納する演算命令
で構成され、命令コードＣ２はＡとＢの積をＣに格納す
る演算命令と後記命令レジスタ群４の「０」番地に格納
されている転送命令コードとを実行させるものである。
また、命令空間１内には転送命令も格納されており、そ
の転送命令を後記命令用レジスタ群４に複写可能となっ
ている。
に従って説明する。命令空間１には多数の命令コードが
格納され、各命令コードは演算命令コード若しくは演算
命令と転送命令コードとから構成される。そして、例え
ば命令コードＣ１はＡとＢの積をＣに格納する演算命令
で構成され、命令コードＣ２はＡとＢの積をＣに格納す
る演算命令と後記命令レジスタ群４の「０」番地に格納
されている転送命令コードとを実行させるものである。
また、命令空間１内には転送命令も格納されており、そ
の転送命令を後記命令用レジスタ群４に複写可能となっ
ている。
【０００９】命令空間１に格納されている命令コードは
クロック信号に基づいてパイプライン型レジスタである
第一のレジスタ２及び第二のレジスタ３に順次格納され
る。命令レジスタ群４にはあらかじめ多数の転送命令が
前記命令空間１から複写されて格納され、第一のレジス
タ２から命令コードが入力されると、その命令コードに
含まれる転送命令コードが命令レジスタ群４に入力さ
れ、その転送命令コードに該当する番地に格納されてい
る転送命令がマルチプレクサ５及び第三のレジスタ６に
出力される。また、命令レジスタ群４はそのビット長が
命令空間１のビット長と同一で構成され、その内容を書
換え可能な構成となっている。
クロック信号に基づいてパイプライン型レジスタである
第一のレジスタ２及び第二のレジスタ３に順次格納され
る。命令レジスタ群４にはあらかじめ多数の転送命令が
前記命令空間１から複写されて格納され、第一のレジス
タ２から命令コードが入力されると、その命令コードに
含まれる転送命令コードが命令レジスタ群４に入力さ
れ、その転送命令コードに該当する番地に格納されてい
る転送命令がマルチプレクサ５及び第三のレジスタ６に
出力される。また、命令レジスタ群４はそのビット長が
命令空間１のビット長と同一で構成され、その内容を書
換え可能な構成となっている。
【００１０】前記マルチプレクサ５には前記第一のレジ
スタ２の出力信号が入力され、同マルチプレクサ５は第
一のレジスタ２と命令用レジスタ群４との出力信号に基
づいて転送命令をアドレス計算ユニット７に出力する。
すると、アドレス計算ユニット７は入力された転送命令
に基づいて転送アドレスを演算してデータ空間８に出力
する。
スタ２の出力信号が入力され、同マルチプレクサ５は第
一のレジスタ２と命令用レジスタ群４との出力信号に基
づいて転送命令をアドレス計算ユニット７に出力する。
すると、アドレス計算ユニット７は入力された転送命令
に基づいて転送アドレスを演算してデータ空間８に出力
する。
【００１１】前記第二のレジスタ３は格納している命令
コードを演算ユニット９に出力し、同演算ユニット９に
は前記第三のレジスタ６から転送命令が入力される。そ
して、演算ユニット９は第二のレジスタ３から入力され
る演算命令コードと第三のレジスタ６から入力される転
送命令に基づいて演算動作及び転送動作を行う。
コードを演算ユニット９に出力し、同演算ユニット９に
は前記第三のレジスタ６から転送命令が入力される。そ
して、演算ユニット９は第二のレジスタ３から入力され
る演算命令コードと第三のレジスタ６から入力される転
送命令に基づいて演算動作及び転送動作を行う。
【００１２】次に、上記のように構成されたデジタル信
号処理装置の動作を説明する。さて、命令空間１内に格
納された命令コードＣ２を処理する場合を説明すると、
命令空間１からクロック信号に基づいて命令コードＣ２
が第一のレジスタ２に格納されると、第一のレジスタ２
はその命令コードＣ２を命令レジスタ群４及びマルチプ
レクサ５に出力する。すると、命令コードＣ２はＡとＢ
の積をＣに格納する演算命令と命令レジスタ群４の
「０」番地に格納されている転送命令を行わせる転送命
令コードとから構成されるため、命令レジスタ群４はそ
の「０」番地に格納されている転送命令すなわちデータ
空間の「Ｘ０」番地に格納されているデータ「α」をＡ
に転送し、データ空間の「Ｘ１」番地に格納されている
データ「β」をＢに転送するという転送命令をマルチプ
レクサ５及び第三のレジスタ６に出力する。
号処理装置の動作を説明する。さて、命令空間１内に格
納された命令コードＣ２を処理する場合を説明すると、
命令空間１からクロック信号に基づいて命令コードＣ２
が第一のレジスタ２に格納されると、第一のレジスタ２
はその命令コードＣ２を命令レジスタ群４及びマルチプ
レクサ５に出力する。すると、命令コードＣ２はＡとＢ
の積をＣに格納する演算命令と命令レジスタ群４の
「０」番地に格納されている転送命令を行わせる転送命
令コードとから構成されるため、命令レジスタ群４はそ
の「０」番地に格納されている転送命令すなわちデータ
空間の「Ｘ０」番地に格納されているデータ「α」をＡ
に転送し、データ空間の「Ｘ１」番地に格納されている
データ「β」をＢに転送するという転送命令をマルチプ
レクサ５及び第三のレジスタ６に出力する。
【００１３】マルチプレクサ５は命令レジスタ群４から
出力される転送命令と第一のレジスタ２から出力される
命令コードに基づいて同転送命令をアドレス計算ユニッ
ト７に出力する。そして、アドレス計算ユニット７はデ
ータ空間の「Ｘ０」番地及び「Ｘ１」番地を算出する。
出力される転送命令と第一のレジスタ２から出力される
命令コードに基づいて同転送命令をアドレス計算ユニッ
ト７に出力する。そして、アドレス計算ユニット７はデ
ータ空間の「Ｘ０」番地及び「Ｘ１」番地を算出する。
【００１４】つづいて、次のクロック信号に基づいて第
一のレジスタに格納されている命令コードＣ２は第二の
レジスタ３に入力され、第二のレジスタ３はその命令コ
ードＣ２を演算ユニット９に出力する。すると、演算ユ
ニット９は第三のレジスタ６から入力される転送命令に
基づいてアドレス計算ユニット７で算出されたデータ空
間８内のアドレス「Ｘ０」番地及び「Ｘ１」番地からデ
ータ「α」及び同「β」を読み出してＡ及びＢとし、そ
のデータに基づいてＡとＢとの積を演算してＣに格納す
るという転送及び演算動作を行う。そして、このような
動作がクロック信号に基づいて順次行われ、命令空間１
から読み出される命令コードに基づいて順次演算動作及
び転送動作が行われる。
一のレジスタに格納されている命令コードＣ２は第二の
レジスタ３に入力され、第二のレジスタ３はその命令コ
ードＣ２を演算ユニット９に出力する。すると、演算ユ
ニット９は第三のレジスタ６から入力される転送命令に
基づいてアドレス計算ユニット７で算出されたデータ空
間８内のアドレス「Ｘ０」番地及び「Ｘ１」番地からデ
ータ「α」及び同「β」を読み出してＡ及びＢとし、そ
のデータに基づいてＡとＢとの積を演算してＣに格納す
るという転送及び演算動作を行う。そして、このような
動作がクロック信号に基づいて順次行われ、命令空間１
から読み出される命令コードに基づいて順次演算動作及
び転送動作が行われる。
【００１５】このように、上記デジタル信号処理装置で
は命令空間１に格納される命令コードは演算命令コード
と転送命令コードとから構成され、その転送命令コード
はあらかじめ命令レジスタ群４に格納されている多種類
の転送命令の中から当該転送命令が格納されている番地
が格納されている。従って、命令空間１において各命令
コードは演算命令コードと転送命令を示す番地を格納す
ればよいのでそのビット長を少なくすることができ、こ
の結果基本ビット長を長くすることなく命令空間１内に
多種類の命令コードを格納することができ、その命令コ
ードを一連に処理することにより処理速度を向上させる
ことができる。
は命令空間１に格納される命令コードは演算命令コード
と転送命令コードとから構成され、その転送命令コード
はあらかじめ命令レジスタ群４に格納されている多種類
の転送命令の中から当該転送命令が格納されている番地
が格納されている。従って、命令空間１において各命令
コードは演算命令コードと転送命令を示す番地を格納す
ればよいのでそのビット長を少なくすることができ、こ
の結果基本ビット長を長くすることなく命令空間１内に
多種類の命令コードを格納することができ、その命令コ
ードを一連に処理することにより処理速度を向上させる
ことができる。
【００１６】
【発明の効果】以上詳述したように、この発明は基本ビ
ット長を増大させることなく演算及び転送動作の処理速
度を向上させ得るデジタル信号処理装置を提供すること
ができる優れた効果を発揮する。
ット長を増大させることなく演算及び転送動作の処理速
度を向上させ得るデジタル信号処理装置を提供すること
ができる優れた効果を発揮する。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例を示すブロック図である。
１ 命令空間 ２ 第一のレジスタ ３ 第二のレジスタ ４ 命令レジスタ群 ５ マルチプレクサ ６ 第三のレジスタ ７ アドレス計算ユニット ８ データ空間 ９ 演算ユニット
Claims (1)
- 【請求項１】 複数種類の転送命令をあらかじめ格納す
る命令用レジスタ群（４）と、 演算命令と転送命令とからなる命令コードを格納すると
ともに該転送命令は前記命令用レジスタ群（４）に格納
されている転送命令の当該番地を格納した命令空間
（１）と、 前記命令空間（１）から順次出力される前記命令コード
を順次格納するパイプライン構成の第一及び第二のレジ
スタ（２，３）と、 前記第一のレジスタ（２）から出力される命令コード
と、該第一のレジスタ（２）に格納されている命令コー
ドに基づいて前記命令用レジスタ群（４）から出力され
る転送命令を出力するマルチプレクサ（５）と、 前記マルチプレクサ（５）の出力信号に基づいてデータ
空間（８）内の転送アドレスを演算するアドレス計算ユ
ニット（７）と、 前記命令用レジスタ群（４）から出力される転送命令を
格納するための第三のレジスタ（６）と、 前記第二のレジスタ（３）に格納された命令コードと前
記第三のレジスタ（３）に格納された転送命令及び前記
アドレス計算ユニット（７）で算出された転送アドレス
とに基づいてデータ空間（８）から読み出されたデータ
の転送及び該データに基づく演算を行う演算ユニット
（９）と、 を備えたことを特徴とするデジタル信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16057591A JPH0540622A (ja) | 1991-07-01 | 1991-07-01 | デジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16057591A JPH0540622A (ja) | 1991-07-01 | 1991-07-01 | デジタル信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0540622A true JPH0540622A (ja) | 1993-02-19 |
Family
ID=15717932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16057591A Withdrawn JPH0540622A (ja) | 1991-07-01 | 1991-07-01 | デジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0540622A (ja) |
-
1991
- 1991-07-01 JP JP16057591A patent/JPH0540622A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5371864A (en) | Apparatus for concurrent multiple instruction decode in variable length instruction set computer | |
| JPH08314898A (ja) | マトリックス転置方法 | |
| GB2234833A (en) | Pipelined register write buffer | |
| IL169374A (en) | Result partitioning within simd data processing systems | |
| EP0201833A2 (en) | Instruction processor | |
| JPH03286332A (ja) | デジタルデータ処理装置 | |
| US5019969A (en) | Computer system for directly transferring vactor elements from register to register using a single instruction | |
| US6442627B1 (en) | Output FIFO data transfer control device | |
| JP4955149B2 (ja) | ビットｆｉｆｏを有するディジタル信号プロセッサ | |
| JPH08212075A (ja) | 情報処理装置 | |
| KR920002573B1 (ko) | 데이타 처리기 | |
| US4723258A (en) | Counter circuit | |
| JPS6211736B2 (ja) | ||
| JPH0540622A (ja) | デジタル信号処理装置 | |
| JP3043861B2 (ja) | データ処理装置 | |
| JP2812610B2 (ja) | パイプライン制御方式 | |
| JP2895892B2 (ja) | データ処理装置 | |
| JPH05173778A (ja) | データ処理装置 | |
| JP2576589B2 (ja) | 仮想記憶アクセス制御方式 | |
| SU1410028A1 (ru) | Устройство выборки команд процессора | |
| JP2926951B2 (ja) | 退避／復帰レジスタアドレス生成回路 | |
| JPH0434191B2 (ja) | ||
| KR920008212B1 (ko) | MSCM(Mixed Shuffle Connection Method)을 이용한 이차원 FFT(Fast Fourier Transform)프로세서. | |
| JP2708013B2 (ja) | Ｎポイントｆｆｔプロセッサ用メモリ制御回路 | |
| JPH04245333A (ja) | 情報処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |