JPH0831034B2 - パイプライン制御方式 - Google Patents
パイプライン制御方式Info
- Publication number
- JPH0831034B2 JPH0831034B2 JP20091387A JP20091387A JPH0831034B2 JP H0831034 B2 JPH0831034 B2 JP H0831034B2 JP 20091387 A JP20091387 A JP 20091387A JP 20091387 A JP20091387 A JP 20091387A JP H0831034 B2 JPH0831034 B2 JP H0831034B2
- Authority
- JP
- Japan
- Prior art keywords
- cycle
- write
- register group
- register
- pipeline
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F02—COMBUSTION ENGINES; HOT-GAS OR COMBUSTION-PRODUCT ENGINE PLANTS
- F02B—INTERNAL-COMBUSTION PISTON ENGINES; COMBUSTION ENGINES IN GENERAL
- F02B75/00—Other engines
- F02B75/02—Engines characterised by their cycles, e.g. six-stroke
- F02B2075/022—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle
- F02B2075/025—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle two
Landscapes
- Advance Control (AREA)
Description
【発明の詳細な説明】 〔概要〕 情報処理装置の中央処理装置（CPU）におけるパイプ
ライン制御方式に関し、 ゲートの遅延時間に対する配線の遅延時間の長さにも
とづくパイプライン処理の遅れを最小限に留めシステム
・クロック・サイクルの短縮を図ることを目的とし、 本発明は、書込みサイクルと同時に実行可能な書込み
データバッファ用の処理サイクルを設定する書込みデー
タバッファサイクル設定手段と、パイプラインの各フロ
ーごとに前記サイクルの有効若しくは無効を制御するバ
ッファサイクル有効／無効制御手段と、書込みレジスタ
群を使用頻度の比較的高いものと比較的低いものとに分
け、いずれのレジスタ群を使用するか選択するレジスタ
群使用選択手段と、使用頻度の比較的高いレジスタ群に
対して前記サイクルを無効にして１サイクルで書込みを
行なう１サイクル書込み手段と、使用頻度の比較的低い
レジスタ群に対して前記サイクルを有効にして前記書込
みデータバッファを介して２サイクルで書込みを行なう
２サイクル書込み手段（５）とにより構成される。
ライン制御方式に関し、 ゲートの遅延時間に対する配線の遅延時間の長さにも
とづくパイプライン処理の遅れを最小限に留めシステム
・クロック・サイクルの短縮を図ることを目的とし、 本発明は、書込みサイクルと同時に実行可能な書込み
データバッファ用の処理サイクルを設定する書込みデー
タバッファサイクル設定手段と、パイプラインの各フロ
ーごとに前記サイクルの有効若しくは無効を制御するバ
ッファサイクル有効／無効制御手段と、書込みレジスタ
群を使用頻度の比較的高いものと比較的低いものとに分
け、いずれのレジスタ群を使用するか選択するレジスタ
群使用選択手段と、使用頻度の比較的高いレジスタ群に
対して前記サイクルを無効にして１サイクルで書込みを
行なう１サイクル書込み手段と、使用頻度の比較的低い
レジスタ群に対して前記サイクルを有効にして前記書込
みデータバッファを介して２サイクルで書込みを行なう
２サイクル書込み手段（５）とにより構成される。
本発明は情報処理装置のCPUにおけるパイプライン制
御方式に関する。
御方式に関する。
パイプライン制御は命令制御方式の一態様であってベ
ルトコンベア式に複数個の命令を同時に先回り並列処理
する方式である。例えば、１つの命令が読出し、解読、
アドレス計算等からなるとき、単位時間毎に順次パイプ
ラインの処理ステージにてこれらの処理を実行し、次の
命令を同様な順序にて処理していくので、結局単位時間
毎に命令を順次処理していくのと等価となり処理時間の
短縮を図ることができる。
ルトコンベア式に複数個の命令を同時に先回り並列処理
する方式である。例えば、１つの命令が読出し、解読、
アドレス計算等からなるとき、単位時間毎に順次パイプ
ラインの処理ステージにてこれらの処理を実行し、次の
命令を同様な順序にて処理していくので、結局単位時間
毎に命令を順次処理していくのと等価となり処理時間の
短縮を図ることができる。
第５図（ａ），（ｂ）は従来のパイプライン制御方式
を説明する図およびそのタイム・チャートである。図に
おいて、CLKは単位時間を形成するためのクロック信号
であり、D,A,T,B,E,W等は各命令における処理であっ
て、例えば、Ｄは解読、Ａはアドレス計算、Ｔは転送、
Ｗは書込み等を示している。51は制御記憶（CS）であ
り、52〜56は順次シフトされるタグである。（ａ）のタ
イムチャートでは、Ｄサイクルにおいて制御記憶51から
読み出された制御情報が制御信号Ｓと共にＡ−タグ（5
2）、Ｔ−タグ（53）、Ｂ−タグ（54）、Ｅ−タグ（5
5）、Ｗ−タグ（56）に伝搬されていき各サイクルにお
いてその処理に沿った実行がなされる。制御記憶のアド
レスは命令のオペレーションコード又は制御記憶のブラ
ンチ・アドレス・フィールドで与えられる。（ｂ）のタ
イムチャートは（ａ）の処理が多重に流れる状態を示
し、この結果クロックCLKの１周期（１τ）ごとに各サ
イクルにおいて例えばＤサイクルが順次処理され、Ｗサ
イクルにて書込みレジスタに処理結果が書込まれてい
く。
を説明する図およびそのタイム・チャートである。図に
おいて、CLKは単位時間を形成するためのクロック信号
であり、D,A,T,B,E,W等は各命令における処理であっ
て、例えば、Ｄは解読、Ａはアドレス計算、Ｔは転送、
Ｗは書込み等を示している。51は制御記憶（CS）であ
り、52〜56は順次シフトされるタグである。（ａ）のタ
イムチャートでは、Ｄサイクルにおいて制御記憶51から
読み出された制御情報が制御信号Ｓと共にＡ−タグ（5
2）、Ｔ−タグ（53）、Ｂ−タグ（54）、Ｅ−タグ（5
5）、Ｗ−タグ（56）に伝搬されていき各サイクルにお
いてその処理に沿った実行がなされる。制御記憶のアド
レスは命令のオペレーションコード又は制御記憶のブラ
ンチ・アドレス・フィールドで与えられる。（ｂ）のタ
イムチャートは（ａ）の処理が多重に流れる状態を示
し、この結果クロックCLKの１周期（１τ）ごとに各サ
イクルにおいて例えばＤサイクルが順次処理され、Ｗサ
イクルにて書込みレジスタに処理結果が書込まれてい
く。
第６図は上記（ｂ）の処理を行う場合のＷサイクルに
ついての構成図である。図において61はＥ−タグからの
制御信号Ｓを受けるＷ−タグであり、62はデータを取り
込む演算器（ALU）に設けられ演算結果を保持するリサ
ルト・レジスタであり、63は一般のレジスタである。一
方、このような構成において、このＷサイクルで書き込
むことが要求される書込みレジスタは多数（63〜63n）
あり、大型の汎用計算機ではその数が約150種にもな
る。そのため各書込みレジスタへデータを出力するリサ
ルト・レジスタの出力の配線長ｌは非常に長いものとな
ってしまう。その結果近年、ゲート遅延時間に対する配
線遅延時間の比率が高くなるにつれ、Ｗサイクルの配線
遅延時間がシステム・クロックサイクルを左右するよう
になってきている。
ついての構成図である。図において61はＥ−タグからの
制御信号Ｓを受けるＷ−タグであり、62はデータを取り
込む演算器（ALU）に設けられ演算結果を保持するリサ
ルト・レジスタであり、63は一般のレジスタである。一
方、このような構成において、このＷサイクルで書き込
むことが要求される書込みレジスタは多数（63〜63n）
あり、大型の汎用計算機ではその数が約150種にもな
る。そのため各書込みレジスタへデータを出力するリサ
ルト・レジスタの出力の配線長ｌは非常に長いものとな
ってしまう。その結果近年、ゲート遅延時間に対する配
線遅延時間の比率が高くなるにつれ、Ｗサイクルの配線
遅延時間がシステム・クロックサイクルを左右するよう
になってきている。
第７図（ａ），（ｂ）は第６図における問題点を解決
しようとした従来方式のタイム・チャートである。この
場合、図に示すようにレジスタへの書込み時にＥサイク
ルを２τ（２クロック）にして１τ目のリサルト・レジ
スタの出力を２τ目もそのまま保持することにより、２
τでＷサイクルに到り書込みレジスタに伝搬させる方法
である。この方法では図からも明らかなように第５図
（ｂ）に比べて１τ遅くなるが、配線長による遅延に比
べて一定の遅れとなり、さらにクロック周期を早くする
ことにより若干改善される。（ｂ）は（ａ）の方法を用
いてLOAD MULTIPLE命令のように複数のレジスタに連続
して書き込むことが必要な命令の場合である。図に示す
ように、この場合にはE,B,Tサイクルが順次２τとなる
ので、書込むべきレジスタの数だけサイクルτが増えそ
の分遅れを生ずることになる。
しようとした従来方式のタイム・チャートである。この
場合、図に示すようにレジスタへの書込み時にＥサイク
ルを２τ（２クロック）にして１τ目のリサルト・レジ
スタの出力を２τ目もそのまま保持することにより、２
τでＷサイクルに到り書込みレジスタに伝搬させる方法
である。この方法では図からも明らかなように第５図
（ｂ）に比べて１τ遅くなるが、配線長による遅延に比
べて一定の遅れとなり、さらにクロック周期を早くする
ことにより若干改善される。（ｂ）は（ａ）の方法を用
いてLOAD MULTIPLE命令のように複数のレジスタに連続
して書き込むことが必要な命令の場合である。図に示す
ように、この場合にはE,B,Tサイクルが順次２τとなる
ので、書込むべきレジスタの数だけサイクルτが増えそ
の分遅れを生ずることになる。
このようにゲートの遅延時間に対する配線の遅延時間
の長さが顕著になってきており、CPUにおける書込みバ
スのように種々のレジスタへの書込みが要求される配線
の遅延時間がシステム・クロック・サイクルの短縮、即
ち性能の向上を阻害するようになってきている。
の長さが顕著になってきており、CPUにおける書込みバ
スのように種々のレジスタへの書込みが要求される配線
の遅延時間がシステム・クロック・サイクルの短縮、即
ち性能の向上を阻害するようになってきている。
第１図は本発明の原理説明図である。図において、１
は書込みサイクルと同時に実行可能な書込みデータバッ
ファ用の処理サイクルを設定する書込みデータバッファ
サイクル設定手段、２はパイプラインの各フローごとに
前記サイクルの有効若しくは無効を制御するバッファサ
イクル有効／無効制御手段、３は書込みレジスタ群を使
用頻度の比較的高いものと比較的低いものとに分け、い
ずれのレジスタ群を使用するか選択するレジスタ群使用
選択手段、４は使用頻度の比較的高いレジスタ群に対し
て前記サイクルを無効にして１サイクルで書込みを行な
う１サイクル書込み手段、５は使用頻度の比較的低いレ
ジスタ群に対して前記サイクルを有効にして前記書込み
データバッファを介して２サイクルで書込みを行なう２
サイクル書込み手段であり、本発明によれば、レジスタ
群の使用頻度に応じて書込み時にパイプラインの長さを
変えることができる。
は書込みサイクルと同時に実行可能な書込みデータバッ
ファ用の処理サイクルを設定する書込みデータバッファ
サイクル設定手段、２はパイプラインの各フローごとに
前記サイクルの有効若しくは無効を制御するバッファサ
イクル有効／無効制御手段、３は書込みレジスタ群を使
用頻度の比較的高いものと比較的低いものとに分け、い
ずれのレジスタ群を使用するか選択するレジスタ群使用
選択手段、４は使用頻度の比較的高いレジスタ群に対し
て前記サイクルを無効にして１サイクルで書込みを行な
う１サイクル書込み手段、５は使用頻度の比較的低いレ
ジスタ群に対して前記サイクルを有効にして前記書込み
データバッファを介して２サイクルで書込みを行なう２
サイクル書込み手段であり、本発明によれば、レジスタ
群の使用頻度に応じて書込み時にパイプラインの長さを
変えることができる。
第２図は本発明によるパイプライン制御方式の一実施
例構成図である。図において、21はＥ−タグ、22はＶ−
タグ、23はＶサイクルの有効を示すフリップフロップ、
24はＥ−タグ21とＶ−タグ22の出力のいずれかを選択す
るセレクト回路、25はＷ−タグ、26は演算器（ALU）お
よびリサルト・レジスタ、27は書込みバッファ、28およ
び29はレジスタ群である。従来と異なるのはＶ−タグ2
2、フリップフロップ23、セレクタ24および書込みバッ
ファ27から成るＶサイクル制御用回路が追加され、レジ
スタへの書込みデータをバッファリングするためのＶサ
イクルを設けた点である。また、書込むべきレジスタは
２群に分けられ、レジスタ28は比較的使用頻度の高い汎
用レジスタ等のレジスタ群であり、レジスタ29は使用頻
度の比較的低い制御レジスタ等のレジスタ群である。レ
ジスタ28はリサルト・レジスタの近傍に置かれて配線長
が延びるのを防止している。
例構成図である。図において、21はＥ−タグ、22はＶ−
タグ、23はＶサイクルの有効を示すフリップフロップ、
24はＥ−タグ21とＶ−タグ22の出力のいずれかを選択す
るセレクト回路、25はＷ−タグ、26は演算器（ALU）お
よびリサルト・レジスタ、27は書込みバッファ、28およ
び29はレジスタ群である。従来と異なるのはＶ−タグ2
2、フリップフロップ23、セレクタ24および書込みバッ
ファ27から成るＶサイクル制御用回路が追加され、レジ
スタへの書込みデータをバッファリングするためのＶサ
イクルを設けた点である。また、書込むべきレジスタは
２群に分けられ、レジスタ28は比較的使用頻度の高い汎
用レジスタ等のレジスタ群であり、レジスタ29は使用頻
度の比較的低い制御レジスタ等のレジスタ群である。レ
ジスタ28はリサルト・レジスタの近傍に置かれて配線長
が延びるのを防止している。
この回路では、使用頻度の比較的高いレジスタ群28は
第４図（ａ）の第１フローのようにDATBEWの６サイクル
・パイプラインで動かし、一方、使用頻度の比較的低い
レジスタ群29は第２フローのようにDATBEVWの７サイク
ル・パイプラインで動かす。即ち、図示しない制御記憶
のフィールドにて指定したＶサイクル有効のタグが伝搬
され、Ｖサイクル有効のフリップフロップ23がオンする
とＶサイクルが有効となる。Ｖサイクルが有効になると
Ｗ−タグへの入力はセレクタ24によりＶ−タグが選択さ
れＶサイクルを加えた７サイクル・パイプラインとな
る。この場合、書込みバッファ27はＶサイクルでリサル
ト・レジスタの内容を保持し、Ｗサイクルでレジスタ群
29へ書込む。一方、Ｖサイクルが無効な場合はＷサイク
ルでリサルト・レジスタの内容がレジスタ群28に書込ま
れ、６サイクルで処理される。
第４図（ａ）の第１フローのようにDATBEWの６サイクル
・パイプラインで動かし、一方、使用頻度の比較的低い
レジスタ群29は第２フローのようにDATBEVWの７サイク
ル・パイプラインで動かす。即ち、図示しない制御記憶
のフィールドにて指定したＶサイクル有効のタグが伝搬
され、Ｖサイクル有効のフリップフロップ23がオンする
とＶサイクルが有効となる。Ｖサイクルが有効になると
Ｗ−タグへの入力はセレクタ24によりＶ−タグが選択さ
れＶサイクルを加えた７サイクル・パイプラインとな
る。この場合、書込みバッファ27はＶサイクルでリサル
ト・レジスタの内容を保持し、Ｗサイクルでレジスタ群
29へ書込む。一方、Ｖサイクルが無効な場合はＷサイク
ルでリサルト・レジスタの内容がレジスタ群28に書込ま
れ、６サイクルで処理される。
第３図はＶおよびＷサイクルを説明する図であり、Ｖ
サイクル有効の場合を示しており、31はＶ−タグ、32は
Ｖサイクル有効のフリップフロップ、33はＷ−タグ、34
は演算器（ALU）とリサルト・レジスタ、35は書込みバ
ッファ、36は書込みレジスタを示している。
サイクル有効の場合を示しており、31はＶ−タグ、32は
Ｖサイクル有効のフリップフロップ、33はＷ−タグ、34
は演算器（ALU）とリサルト・レジスタ、35は書込みバ
ッファ、36は書込みレジスタを示している。
このような構成において、第４図（ａ），（ｂ）に本
実施例のタイムチャートを示す。（ａ）は１フロー目は
Ｖサイクルを用いない６サイクル・パイプラインであ
り、レジスタへの書込みがない場合であり、２フロー目
はＶサイクルを用いる７サイクル・パイプラインによる
レジスタ書込みである。この場合、Ｖサイクルを加える
ことにより１τの遅れが生じるが使用頻度が低いことか
ら性能低下は最小限に抑えられる。（ｂ）は複数レジス
タへ連続書込みを行なうロードマルチプルタイプにおい
て７サイクル・パイプラインのレジスタ群29に対して実
行した場合であり、この場合でも（ａ）の場合と同様に
Ｖサイクルによる１τの遅れですむ。制御レジスタ群29
は最初又は業務変更時等にまとめてロードし使用頻度が
比較的低く、動作モードを設定するような使い方が一般
的であるから、（ｂ）に示すような７サイクル・パイプ
ラインとなる。
実施例のタイムチャートを示す。（ａ）は１フロー目は
Ｖサイクルを用いない６サイクル・パイプラインであ
り、レジスタへの書込みがない場合であり、２フロー目
はＶサイクルを用いる７サイクル・パイプラインによる
レジスタ書込みである。この場合、Ｖサイクルを加える
ことにより１τの遅れが生じるが使用頻度が低いことか
ら性能低下は最小限に抑えられる。（ｂ）は複数レジス
タへ連続書込みを行なうロードマルチプルタイプにおい
て７サイクル・パイプラインのレジスタ群29に対して実
行した場合であり、この場合でも（ａ）の場合と同様に
Ｖサイクルによる１τの遅れですむ。制御レジスタ群29
は最初又は業務変更時等にまとめてロードし使用頻度が
比較的低く、動作モードを設定するような使い方が一般
的であるから、（ｂ）に示すような７サイクル・パイプ
ラインとなる。
以上説明したように、本発明によれば、リサルト・レ
ジスタ出力配線長を短縮することができ、かつ書込みサ
イクルの遅れが最小限に押えることができる。さらに、
配線長を短縮できることによるシステム・クロックサイ
クルの短縮で書込みサイクルの遅れ以上の性能向上が可
能である。
ジスタ出力配線長を短縮することができ、かつ書込みサ
イクルの遅れが最小限に押えることができる。さらに、
配線長を短縮できることによるシステム・クロックサイ
クルの短縮で書込みサイクルの遅れ以上の性能向上が可
能である。
第１図は本発明の原理説明図、 第２図は本発明の一実施例V,Wサイクル用レジスタを示
すブロック図、 第３図は本発明のV,Wサイクルを説明する図、 第４図（ａ），（ｂ）は本発明におけるタイムチャー
ト、 第５図（ａ），（ｂ）は従来方式を説明する図、 第６図は従来方式のＷサイクルを説明する図、 および 第７図（ａ），（ｂ）は従来方式のタイム・チャートで
ある。 （符号の説明） 21,22,24,25,31,33…タグ、23,32…フリップフロップ、
26〜29,34〜36…レジスタ。
すブロック図、 第３図は本発明のV,Wサイクルを説明する図、 第４図（ａ），（ｂ）は本発明におけるタイムチャー
ト、 第５図（ａ），（ｂ）は従来方式を説明する図、 第６図は従来方式のＷサイクルを説明する図、 および 第７図（ａ），（ｂ）は従来方式のタイム・チャートで
ある。 （符号の説明） 21,22,24,25,31,33…タグ、23,32…フリップフロップ、
26〜29,34〜36…レジスタ。
Claims (1)
- 【請求項１】情報処理装置の中央処理装置におけるパイ
プライン制御方式において、 書込みサイクルと同時に実行可能な書込みデータバッフ
ァ用の処理サイクルを設定する書込みデータバッファサ
イクル設定手段（１）と、 パイプラインの各フローごとに前記サイクルの有効若し
くは無効を制御するバッファサイクル有効／無効制御手
段（２）と、 書込みレジスタ群を使用頻度の比較的高いものと比較的
低いものとに分け、いずれのレジスタ群を使用するか選
択するレジスタ群使用選択手段（３）と、 使用頻度の比較的高いレジスタ群に対して前記サイクル
を無効にして１サイクルで書込みを行なう１サイクル書
込み手段（４）と、 使用頻度の比較的低いレジスタ群に対して前記サイクル
を有効にして前記書込みデータバッファを介して２サイ
クルで書込みを行なう２サイクル書込み手段（５）とを
備え、 レジスタ群の使用頻度に応じて書込み時にパイプライン
の長さを変えるようにしたことを特徴とするパイプライ
ン制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20091387A JPH0831034B2 (ja) | 1987-08-13 | 1987-08-13 | パイプライン制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20091387A JPH0831034B2 (ja) | 1987-08-13 | 1987-08-13 | パイプライン制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6446137A JPS6446137A (en) | 1989-02-20 |
| JPH0831034B2 true JPH0831034B2 (ja) | 1996-03-27 |
Family
ID=16432357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20091387A Expired - Lifetime JPH0831034B2 (ja) | 1987-08-13 | 1987-08-13 | パイプライン制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831034B2 (ja) |
-
1987
- 1987-08-13 JP JP20091387A patent/JPH0831034B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6446137A (en) | 1989-02-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7584343B2 (en) | Data reordering processor and method for use in an active memory device | |
| EP1570373A1 (en) | Cellular engine for a data processing system | |
| KR970011208B1 (ko) | 파이프라인된 기록버퍼 레지스터 | |
| US20080282062A1 (en) | Method and apparatus for loading data and instructions into a computer | |
| JP2620511B2 (ja) | データ・プロセッサ | |
| US5307300A (en) | High speed processing unit | |
| JPH0527971A (ja) | 情報処理装置 | |
| US6542989B2 (en) | Single instruction having op code and stack control field | |
| JP2002529847A (ja) | ビットｆｉｆｏを有するディジタル信号プロセッサ | |
| CN1100291C (zh) | 数据处理装置 | |
| EP0334131B1 (en) | Data processor performing operation on data having length shorter than one-word length | |
| JPH0831034B2 (ja) | パイプライン制御方式 | |
| US6564312B1 (en) | Data processor comprising an arithmetic logic unit | |
| JP2861560B2 (ja) | データ処理装置 | |
| US7107478B2 (en) | Data processing system having a Cartesian Controller | |
| US5925122A (en) | Data processing unit which pre-fetches instructions of different lengths to conduct processing | |
| JP2566009B2 (ja) | データ処理装置 | |
| JP2654451B2 (ja) | データ出力方法 | |
| JP2924004B2 (ja) | 命令コード転送方式 | |
| JP2667810B2 (ja) | ベクトル処理装置 | |
| JPH11143710A (ja) | 処理対象値入力装置及びプログラム変換装置 | |
| JP3693681B2 (ja) | 演算装置 | |
| JPH0222417B2 (ja) | ||
| JPH01284926A (ja) | 演算装置の命令読出方式 | |
| JPH11203133A (ja) | 情報処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080327 Year of fee payment: 12 |