JP2667810B2 - ベクトル処理装置 - Google Patents
ベクトル処理装置Info
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- JP2667810B2 JP2667810B2 JP61030821A JP3082186A JP2667810B2 JP 2667810 B2 JP2667810 B2 JP 2667810B2 JP 61030821 A JP61030821 A JP 61030821A JP 3082186 A JP3082186 A JP 3082186A JP 2667810 B2 JP2667810 B2 JP 2667810B2
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ベクトルデータ間のビツト毎のマージ処理
するベクトル処理装置に関する。ここで、ビツト毎のマ
ージとは、従来のマージのようにベクトル要素毎に１ビ
ツトの選択マスクを有するのとは異なつて、１ビツト毎
に１ビツトの選択マスクを有するものである。 〔発明の背景〕 従来のベクトルプロセツサでは、ベクトルデータの特
定ビツトを、他のベクトルデータのそれぞれ対応する要
素の対応するビツト位置に挿入する手段として、AND,O
R,EXCLUSiVEOR等の命令が複数回用いられる。このよう
なものを示す公知例として、例えば、HiTACマニユアル
“6010−２−001 Ｓ−810処理装置”に示す如きものが
ある。各マージ処理には、スカラデータＳを64ビツトの
ビツトストリングとして、挿入するビツト位置には１
を、旧値のまま残したいビツト位置には０をセツトして
おき、使用する。マージ後のベクトルデータＡのｉ番目
の要素は、記号 を１ビツト同志の論理和、記号‘＆’を１ビツト同志の
論理積、記号 を１ビツトの反転記号として、第２図の式で表わされ
る。 従来のベクトル演算は、１命令で論理積か反転か論理
和のいづれか１処理となるため、第２図から１回の結合
には２回の論理積、１回の反転、１回の論理和の計４命
令を要することがわかる。 一般に、画像処理や論理シミユレーシヨンの分野で
は、データ幅の小さい多数の処理単位に対し処理を行う
が、従来のベクトル処理装置では、各要素が32もしくは
64ビツト幅のベクトルデータ１ないし２を入力オペラン
ドとし、両者の変換であるマージ操作を行う命令として
単機能の論理演算命令しか用意されていない為、十分な
高速化が得られないという問題があつた。 〔発明の目的〕 本発明の目的は、ビツト幅の小さな複数のベクトルデ
ータを、ビツト幅の大きい一つのベクトルデータに統合
する処理を高速化するベクトル処理装置を提供すること
にある。 〔発明の概要〕 上記目的を達成するために、本発明は、ベクトルプロ
セツサに、２つのベクトル要素Ｂ（Ｊ）及びＣ（Ｊ）
と、１つのスカラーデータＳを受けとり、 で示される論理演算を１パイプラインピツチ毎に処理す
るパイプライン演算器を設けることを特徴とする。 〔発明の実施例〕 以下、本発明の一実施例を第１図〜第２図により説明
する。第２図はPL1言語で記述されたDOループの例であ
る。Ａ（１〜Ｎ）,B（１〜Ｎ）,C（１〜Ｎ）の各ベクト
ルデータの個々の要素と、スカラデータＳは１ないし64
ビツトのビツトストリングである。このプログラムの処
理において、まづ、ベクトル要素Ｂ（１）とＳのビツト
毎の論理積をとり、ベクトル要素Ｃ（１）とＳを反転し
たビツトストリングのビツト毎の論理積をとり、両論理
積により得られたビツトストリングのビツト毎の論理和
を、ベクトル要素Ａ（１）として格納する。以下、ベク
トルデータの要素番号を１ずつ増して、同様の処理を合
計Ｎ回繰り返す。第１図は、第２図のプログラムを高速
に処理するベクトル処理装置の構成例である。ベクトル
データA,B,C及びスカラデータＳは、主記憶100から読み
出されレジスタ410〜440に存在するものとする。命令を
命令制御回路300の命令レジスタ110に受取るとレジスタ
410〜420からベクトルデータＢ（１〜Ｎ）及びＣ（１〜
Ｎ）が信号線21及び22を介して、スカラデータＳがレジ
スタ440から信号線22を介してパイプライン演算器200に
送られる。パイプライン演算器200では、１マシンサイ
クル毎に、第２図に述べたプログラムの演算結果を１要
素づつ出力し、信号線23を介してレジスタ430に格納さ
せる。第１図では、簡単のため各データを５ビツトとし
て、スカラデータＳとして00110,ベクトルデータＢのあ
る要素データをB1〜5,ベクトルデータＣの対応する要素
データをC1〜５として、ベクトルデータＡの対応する要
素データとしては、C1,C2,B3,B4,C5というビツトストリ
ングが格納させることを示している。第２図の処理を行
う命令をVBMG命令と名づけて新設する場合の、命令形式
の一例を第１図110に示す。第１図は、本発明による演
算命令を、ベクトルレジスタ及びスカラレジスタを有す
るプロセツサに適用した場合の命令形式及びプロセツサ
構成を示している。110の‘VBMG'命令の指定は、ベクト
ルデータを保持するベクトルレジスタを指定するA,B,C,
の３つのフイールドと、スカラデータを保持するスカラ
レジスタを指示するＳフイールドを含む。なお、主記憶
からスカラレジスタ及びベクトルレジスタへのデータの
ロード及び、ベクトルデータＡの主記録へのストアは、
従来からあるようなロード及びストア命令により処理す
る。 第１図の実施例において、ベクトルレジスタ410〜430
がそれぞれベクトルデータB,C,Aに対応し、スカラデー
タＳがスカラレジスタ440に対応するように命令110で指
定し、スカラレジスタ440〜450及びベクトルレジスタの
読出しスイツチ500を制約する。この例ではスカラレジ
スタ番号は、書込みベクトルレジスタ番号と同一とする
命令形式を採用することにより、命令長を２つのオペラ
ンドを読出す命令と同一にし、命令デコード回路120を
簡略化している。 第１図の200は本発明によるパイプライン演算器の１
構成例を示したものである。ベクトルデータB,Cはそれ
ぞれ、１マシンサイクル毎に１要素送られ、各64ビット
幅のレジスタ210及び220にセツトされる。スカラデータ
Ｓは、命令の起動を知らせる信号32によりベクトルデー
タＣの送出開始に先立つて信号線22から送られるデータ
をセツトすることによりベクトルデータＣを送ると共用
することができる。スカラデータＳの反転値は64ケの反
転ゲート群250により反転値がとられ、64ケのアンドゲ
ート群270により、ベクトルデータＣの各要素と論理積
がとられる。同じく64ケのアンドゲート群260によりス
カラデータＳはベクトルデータＢの各要素と論理積がと
られ、両中間結果の論理和が64ケのオアゲート群280に
より得られて、64ビツト幅のレジスタ230にセツトさ
れ、信号線23へと結果が転送される。 以上の説明全般にわたつて、値１と値０の働きを反転
しても、本発明の効果は変わらない。 また、命令形式のA,B,C,Sの指令順序を入り替えて
も、本発明の効果は変わらない。 〔発明の効果〕 本発明によれば、従来命令では、第２図に示すような
処理に４演算命令を要したのに対し、１演算命令かつ１
演算器で処理できる。第１図で４演算命令を用いるとの
で、出力される結果データの総数は3N＋１ケである。従
つて１マシンサイクルに１要素を処理できるパイプライ
ン演算器を１ケしか有しない構成によるプロセツサでは
3N＋１マシンサイクル以上を要した第２図のプログラム
に示す論理演算処理を、約Ｎマシンサイクルで処理する
ことができる。
するベクトル処理装置に関する。ここで、ビツト毎のマ
ージとは、従来のマージのようにベクトル要素毎に１ビ
ツトの選択マスクを有するのとは異なつて、１ビツト毎
に１ビツトの選択マスクを有するものである。 〔発明の背景〕 従来のベクトルプロセツサでは、ベクトルデータの特
定ビツトを、他のベクトルデータのそれぞれ対応する要
素の対応するビツト位置に挿入する手段として、AND,O
R,EXCLUSiVEOR等の命令が複数回用いられる。このよう
なものを示す公知例として、例えば、HiTACマニユアル
“6010−２−001 Ｓ−810処理装置”に示す如きものが
ある。各マージ処理には、スカラデータＳを64ビツトの
ビツトストリングとして、挿入するビツト位置には１
を、旧値のまま残したいビツト位置には０をセツトして
おき、使用する。マージ後のベクトルデータＡのｉ番目
の要素は、記号 を１ビツト同志の論理和、記号‘＆’を１ビツト同志の
論理積、記号 を１ビツトの反転記号として、第２図の式で表わされ
る。 従来のベクトル演算は、１命令で論理積か反転か論理
和のいづれか１処理となるため、第２図から１回の結合
には２回の論理積、１回の反転、１回の論理和の計４命
令を要することがわかる。 一般に、画像処理や論理シミユレーシヨンの分野で
は、データ幅の小さい多数の処理単位に対し処理を行う
が、従来のベクトル処理装置では、各要素が32もしくは
64ビツト幅のベクトルデータ１ないし２を入力オペラン
ドとし、両者の変換であるマージ操作を行う命令として
単機能の論理演算命令しか用意されていない為、十分な
高速化が得られないという問題があつた。 〔発明の目的〕 本発明の目的は、ビツト幅の小さな複数のベクトルデ
ータを、ビツト幅の大きい一つのベクトルデータに統合
する処理を高速化するベクトル処理装置を提供すること
にある。 〔発明の概要〕 上記目的を達成するために、本発明は、ベクトルプロ
セツサに、２つのベクトル要素Ｂ（Ｊ）及びＣ（Ｊ）
と、１つのスカラーデータＳを受けとり、 で示される論理演算を１パイプラインピツチ毎に処理す
るパイプライン演算器を設けることを特徴とする。 〔発明の実施例〕 以下、本発明の一実施例を第１図〜第２図により説明
する。第２図はPL1言語で記述されたDOループの例であ
る。Ａ（１〜Ｎ）,B（１〜Ｎ）,C（１〜Ｎ）の各ベクト
ルデータの個々の要素と、スカラデータＳは１ないし64
ビツトのビツトストリングである。このプログラムの処
理において、まづ、ベクトル要素Ｂ（１）とＳのビツト
毎の論理積をとり、ベクトル要素Ｃ（１）とＳを反転し
たビツトストリングのビツト毎の論理積をとり、両論理
積により得られたビツトストリングのビツト毎の論理和
を、ベクトル要素Ａ（１）として格納する。以下、ベク
トルデータの要素番号を１ずつ増して、同様の処理を合
計Ｎ回繰り返す。第１図は、第２図のプログラムを高速
に処理するベクトル処理装置の構成例である。ベクトル
データA,B,C及びスカラデータＳは、主記憶100から読み
出されレジスタ410〜440に存在するものとする。命令を
命令制御回路300の命令レジスタ110に受取るとレジスタ
410〜420からベクトルデータＢ（１〜Ｎ）及びＣ（１〜
Ｎ）が信号線21及び22を介して、スカラデータＳがレジ
スタ440から信号線22を介してパイプライン演算器200に
送られる。パイプライン演算器200では、１マシンサイ
クル毎に、第２図に述べたプログラムの演算結果を１要
素づつ出力し、信号線23を介してレジスタ430に格納さ
せる。第１図では、簡単のため各データを５ビツトとし
て、スカラデータＳとして00110,ベクトルデータＢのあ
る要素データをB1〜5,ベクトルデータＣの対応する要素
データをC1〜５として、ベクトルデータＡの対応する要
素データとしては、C1,C2,B3,B4,C5というビツトストリ
ングが格納させることを示している。第２図の処理を行
う命令をVBMG命令と名づけて新設する場合の、命令形式
の一例を第１図110に示す。第１図は、本発明による演
算命令を、ベクトルレジスタ及びスカラレジスタを有す
るプロセツサに適用した場合の命令形式及びプロセツサ
構成を示している。110の‘VBMG'命令の指定は、ベクト
ルデータを保持するベクトルレジスタを指定するA,B,C,
の３つのフイールドと、スカラデータを保持するスカラ
レジスタを指示するＳフイールドを含む。なお、主記憶
からスカラレジスタ及びベクトルレジスタへのデータの
ロード及び、ベクトルデータＡの主記録へのストアは、
従来からあるようなロード及びストア命令により処理す
る。 第１図の実施例において、ベクトルレジスタ410〜430
がそれぞれベクトルデータB,C,Aに対応し、スカラデー
タＳがスカラレジスタ440に対応するように命令110で指
定し、スカラレジスタ440〜450及びベクトルレジスタの
読出しスイツチ500を制約する。この例ではスカラレジ
スタ番号は、書込みベクトルレジスタ番号と同一とする
命令形式を採用することにより、命令長を２つのオペラ
ンドを読出す命令と同一にし、命令デコード回路120を
簡略化している。 第１図の200は本発明によるパイプライン演算器の１
構成例を示したものである。ベクトルデータB,Cはそれ
ぞれ、１マシンサイクル毎に１要素送られ、各64ビット
幅のレジスタ210及び220にセツトされる。スカラデータ
Ｓは、命令の起動を知らせる信号32によりベクトルデー
タＣの送出開始に先立つて信号線22から送られるデータ
をセツトすることによりベクトルデータＣを送ると共用
することができる。スカラデータＳの反転値は64ケの反
転ゲート群250により反転値がとられ、64ケのアンドゲ
ート群270により、ベクトルデータＣの各要素と論理積
がとられる。同じく64ケのアンドゲート群260によりス
カラデータＳはベクトルデータＢの各要素と論理積がと
られ、両中間結果の論理和が64ケのオアゲート群280に
より得られて、64ビツト幅のレジスタ230にセツトさ
れ、信号線23へと結果が転送される。 以上の説明全般にわたつて、値１と値０の働きを反転
しても、本発明の効果は変わらない。 また、命令形式のA,B,C,Sの指令順序を入り替えて
も、本発明の効果は変わらない。 〔発明の効果〕 本発明によれば、従来命令では、第２図に示すような
処理に４演算命令を要したのに対し、１演算命令かつ１
演算器で処理できる。第１図で４演算命令を用いるとの
で、出力される結果データの総数は3N＋１ケである。従
つて１マシンサイクルに１要素を処理できるパイプライ
ン演算器を１ケしか有しない構成によるプロセツサでは
3N＋１マシンサイクル以上を要した第２図のプログラム
に示す論理演算処理を、約Ｎマシンサイクルで処理する
ことができる。
【図面の簡単な説明】
第１図は、ベクトルレジスタ及びスカラレジスタを有す
る場合のプロセツサ構成例、第２図は、本発明により処
理を高速化するPL1プログラムのDOループ例。 110……命令レジスタ、200……パイプライン演算器、26
0〜270……アンドゲート集合、280……オアゲート集
合、250……反転ゲート集合、300……命令制御回路。
る場合のプロセツサ構成例、第２図は、本発明により処
理を高速化するPL1プログラムのDOループ例。 110……命令レジスタ、200……パイプライン演算器、26
0〜270……アンドゲート集合、280……オアゲート集
合、250……反転ゲート集合、300……命令制御回路。
Claims (1)
- (57)【特許請求の範囲】 １．１〜Ｎのビットストリングを要素とするベクトルデ
ータＡを格納する第１のレジスタと、 １〜Ｎのビットストリングを要素とするベクトルデータ
Ｂを格納する第２のレジスタと、 １〜Ｎのビットストリングを要素とするベクトルデータ
Ｃを格納する第３のレジスタと、 スカラデータＳを格納する第４のレジスタと、 上記スカラデータＳを読み出すための上記第４のレジス
タの番号と演算結果である上記ベクトルデータＡを書き
込むための上記第１のレジスタの番号とを同一の第１の
オペランドで指定し、上記ベクトルデータＢを読み出す
ための上記第２のレジスタの番号を第２のオペランドで
指定し、上記ベクトルデータＣを読み出すための上記第
３のレジスタの番号を第３のオペランドで指定する命令
形式を有する命令を格納する命令レジスタと、 上記命令をデコードするデコーダと、 デコードされた上記命令に応じて、上記スカラデータＳ
中各１ビットの内容が第１の値の場合には、対応する上
記ベクトルデータＢの要素を選択し、上記スカラデータ
Ｓ中各１ビットの内容が第２の値の場合には、対応する
上記ベクトルデータＣの要素を選択する手段と、 デコードされた上記命令に応じて、選択された上記ベク
トルデータＢと上記ベクトルデータＣの要素に対して１
パイプラインピッチ毎に所定の論理演算をＮ回繰り返し
て行ない、その演算結果を上記第１のレジスタにベクト
ルデータＡとして格納するパイプライン演算器と、 を備えたことを特徴とするベクトル処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61030821A JP2667810B2 (ja) | 1986-02-17 | 1986-02-17 | ベクトル処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61030821A JP2667810B2 (ja) | 1986-02-17 | 1986-02-17 | ベクトル処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62189574A JPS62189574A (ja) | 1987-08-19 |
| JP2667810B2 true JP2667810B2 (ja) | 1997-10-27 |
Family
ID=12314367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61030821A Expired - Lifetime JP2667810B2 (ja) | 1986-02-17 | 1986-02-17 | ベクトル処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2667810B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5840665A (ja) * | 1981-09-04 | 1983-03-09 | Nec Corp | ビツトインサ−ト方式 |
-
1986
- 1986-02-17 JP JP61030821A patent/JP2667810B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62189574A (ja) | 1987-08-19 |
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