JPS6184777A - パイプライン演算装置 - Google Patents
パイプライン演算装置Info
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- JPS6184777A JPS6184777A JP59206216A JP20621684A JPS6184777A JP S6184777 A JPS6184777 A JP S6184777A JP 59206216 A JP59206216 A JP 59206216A JP 20621684 A JP20621684 A JP 20621684A JP S6184777 A JPS6184777 A JP S6184777A
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- Japan
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- register
- processing
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
- G06F15/8076—Details on data register access
- G06F15/8084—Special arrangements thereof, e.g. mask or switch
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ベクトルデータを高速に処理するベクトル処
理装置に関する６ 〔発明の背景〕 従来のベクトルプロセッサでは、ベクトルデータの１番
目の要素データを用いた演算結果を、Ｊ＋２番目以降の
要素データを用いた演算に反映させる手段として、ＦＯ
ＲＴＲＡＮの文で、Ａ （Ｊ） ＝Ａ（Ｊ−１）矢Ｂ
（Ｊ） ＋Ｃ（Ｊ）の形の処理を高速化する命令が用意
されている。このようなものを示す公知例として１例え
ば＋’ ＨｉＴＡＣマニュアル“６０１０−２−００１
． Ｓ−８１０処理装置”に示す如きものである。しか
し、画像処理、論理シミュレーション等に多用される論
理演算の高速化については配慮されていない為、論理演
算はベクトル処理による高速化がなされていなかった。
理装置に関する６ 〔発明の背景〕 従来のベクトルプロセッサでは、ベクトルデータの１番
目の要素データを用いた演算結果を、Ｊ＋２番目以降の
要素データを用いた演算に反映させる手段として、ＦＯ
ＲＴＲＡＮの文で、Ａ （Ｊ） ＝Ａ（Ｊ−１）矢Ｂ
（Ｊ） ＋Ｃ（Ｊ）の形の処理を高速化する命令が用意
されている。このようなものを示す公知例として１例え
ば＋’ ＨｉＴＡＣマニュアル“６０１０−２−００１
． Ｓ−８１０処理装置”に示す如きものである。しか
し、画像処理、論理シミュレーション等に多用される論
理演算の高速化については配慮されていない為、論理演
算はベクトル処理による高速化がなされていなかった。
本発明の目的は、Ａ （Ｊ）、Ｂ （Ｊ）、Ｃ（Ｊ）を
それぞれ、１〜６４ビツトのビットストリングとして、
ＰＬＩ言語で、Ａ （Ｊ） ＝Ａ （Ｊ−１）＆Ｂ （
Ｊ）ＩＣ（Ｊ）と表わされる論理演算処理を、Ａ （Ｊ
）１要素あたり、１パイプラインピツチの時間に処理可
能なベクトルプロセッサを提供することにある。
それぞれ、１〜６４ビツトのビットストリングとして、
ＰＬＩ言語で、Ａ （Ｊ） ＝Ａ （Ｊ−１）＆Ｂ （
Ｊ）ＩＣ（Ｊ）と表わされる論理演算処理を、Ａ （Ｊ
）１要素あたり、１パイプラインピツチの時間に処理可
能なベクトルプロセッサを提供することにある。
上記目的を達成するために、本発明は、ベクトルプロセ
ッサに、１パイプラインピツチ内に２つのベクトル要素
Ｂ （Ｊ）および、Ｃ（Ｊ）を受けとり、演算器内のレ
ジスタに格納されたＡ（Ｊ−Ｌ）とＢ （Ｊ）の論理積
演算と、それに引続くＣ（Ｊ）との論理和演算を１合わ
せて１クロツクピツチ内に処理し、結果を出力するパイ
プライン演算器と、専用命令を新たに設けることを特徴
とする。
ッサに、１パイプラインピツチ内に２つのベクトル要素
Ｂ （Ｊ）および、Ｃ（Ｊ）を受けとり、演算器内のレ
ジスタに格納されたＡ（Ｊ−Ｌ）とＢ （Ｊ）の論理積
演算と、それに引続くＣ（Ｊ）との論理和演算を１合わ
せて１クロツクピツチ内に処理し、結果を出力するパイ
プライン演算器と、専用命令を新たに設けることを特徴
とする。
以下、本発明の一実施例を第１図〜第３図により説明す
る。第１図はＰＬＬ言語で記述されたＤ○グループの例
である。 Ａ （０−Ｎ） 、 Ｂ （ｉ〜Ｎ）、Ｃ（
ｉ〜Ｎ）の各ベクトルデータの個々の要素は工ないし６
４ビツトのビットストリングである。このプログラムの
処理において、まず。
る。第１図はＰＬＬ言語で記述されたＤ○グループの例
である。 Ａ （０−Ｎ） 、 Ｂ （ｉ〜Ｎ）、Ｃ（
ｉ〜Ｎ）の各ベクトルデータの個々の要素は工ないし６
４ビツトのビットストリングである。このプログラムの
処理において、まず。
ベクトル要素Ａ （０）とＢ（１）の論理積をとり、得
られた結果に対し、ひきつづきＣ（１）との論理積をと
って、中間結果をＡ（１）として格納する。以下、ベク
トルデータの要素番号を１ずつ増して、同様の処理をＮ
回繰返す。第２図は、第１図のプログラムを高速に処理
するパイプライン演算器の構成例である。演算以外の他
のベクトルプロセッサの部分については、従来の構成と
同様であるので、ここでは説明を省く６第２図に示すパ
イプライン演算器では、制御線２００の信号に同期して
、スカラーデータＡ （０）を信号１１００より入力し
、セレクタ２０を経て、６４ビツト巾のレジスタ１０に
信号線２０２によりセットする。
られた結果に対し、ひきつづきＣ（１）との論理積をと
って、中間結果をＡ（１）として格納する。以下、ベク
トルデータの要素番号を１ずつ増して、同様の処理をＮ
回繰返す。第２図は、第１図のプログラムを高速に処理
するパイプライン演算器の構成例である。演算以外の他
のベクトルプロセッサの部分については、従来の構成と
同様であるので、ここでは説明を省く６第２図に示すパ
イプライン演算器では、制御線２００の信号に同期して
、スカラーデータＡ （０）を信号１１００より入力し
、セレクタ２０を経て、６４ビツト巾のレジスタ１０に
信号線２０２によりセットする。
本実施例において、それから後の処理では、演算器内に
中間結果Ａ（１〜Ｎ）を保持して演算を行うので、当該
演算器へ送るオペランドデータとしては、Ｂ （１〜Ｎ
）とＣ（１〜Ｎ）の２つのベクトルデータのみでよい。
中間結果Ａ（１〜Ｎ）を保持して演算を行うので、当該
演算器へ送るオペランドデータとしては、Ｂ （１〜Ｎ
）とＣ（１〜Ｎ）の２つのベクトルデータのみでよい。
以下、Ｂ （Ｊ）とＣ（Ｊ）のデータが当演算器に供給
されることを示す信号が信号線２０１により送られる毎
に、１０〜１２の６４ビツト巾レジスタ内容がセットさ
れ、要素処理がすすめられる。２０１からの信号と同期
して、ベクトル要素データＢ （Ｊ）が１０１から、同
じ＜Ｃ（Ｊ）が１０２から、１マシンサイクルにそれぞ
れ一要素ずつ送られてくると、レジスタ１０と１１の内
容の間で、まず１３に示す６４個のＡ Ｎ Ｄゲートの
集合により、１ビツト毎にＡＮＤをとり、中間結果を、
１０３を経て、１４に示す６４個のＯＲゲートの集合に
送り、レジスタ１２の内容との間で、１ビツト毎の○Ｒ
をとる。この結果をレジスタ１５に送り、１０５を経て
中間結果Ａ （Ｊンの格納にあてると共に、演算器内の
帰還ループ１０４を経てセレクタ２０通り、レジスタ１
０にセットする。
されることを示す信号が信号線２０１により送られる毎
に、１０〜１２の６４ビツト巾レジスタ内容がセットさ
れ、要素処理がすすめられる。２０１からの信号と同期
して、ベクトル要素データＢ （Ｊ）が１０１から、同
じ＜Ｃ（Ｊ）が１０２から、１マシンサイクルにそれぞ
れ一要素ずつ送られてくると、レジスタ１０と１１の内
容の間で、まず１３に示す６４個のＡ Ｎ Ｄゲートの
集合により、１ビツト毎にＡＮＤをとり、中間結果を、
１０３を経て、１４に示す６４個のＯＲゲートの集合に
送り、レジスタ１２の内容との間で、１ビツト毎の○Ｒ
をとる。この結果をレジスタ１５に送り、１０５を経て
中間結果Ａ （Ｊンの格納にあてると共に、演算器内の
帰還ループ１０４を経てセレクタ２０通り、レジスタ１
０にセットする。
ここで、スカラデータのセット信号が２０１を経て送ら
れてくるが、Ｂ（１）及びＣ（１）が送られてくる１マ
シンサイクル以上前になるように制御すると、信号線１
００と信号線１０１もしくは１０２は、セレクタを介す
ることにより共用可能である。そこで、第３図に、セレ
クタ４０により、信号ｔａ１ｏｏと１０１を共用した例
を示す。
れてくるが、Ｂ（１）及びＣ（１）が送られてくる１マ
シンサイクル以上前になるように制御すると、信号線１
００と信号線１０１もしくは１０２は、セレクタを介す
ることにより共用可能である。そこで、第３図に、セレ
クタ４０により、信号ｔａ１ｏｏと１０１を共用した例
を示す。
第３図では、第１図に示した処理に、具体的な値を仮定
した、本発明の使用例を示す。第１図の処理を行う命令
をＶｉＴＲＬ命令と名づけで新設すると、この命令を検
出した命令制御回路３００は信号線２００を介して、演
算器４００を起動すると共に、信号線３００を介してこ
れがＶｉＴＲＬ命令であることを知らせ、データＡ（○
）を送らせる。
した、本発明の使用例を示す。第１図の処理を行う命令
をＶｉＴＲＬ命令と名づけで新設すると、この命令を検
出した命令制御回路３００は信号線２００を介して、演
算器４００を起動すると共に、信号線３００を介してこ
れがＶｉＴＲＬ命令であることを知らせ、データＡ（○
）を送らせる。
以下、１マシンサイクル毎に１要素ずつ第１図の処理を
進めることができ１例えばＡ （０） 、 Ｂ（１〜７
）、Ｃ（１〜７）に図のような値を仮定すると、Ａ（１
〜７）は、それぞれ図に示した値をとる。ここで、値の
１１′は６４ビツト全てが値１をとるストリング値であ
り、′０′は６４ビツト全てが値Ｏをとるストリング値
である。
進めることができ１例えばＡ （０） 、 Ｂ（１〜７
）、Ｃ（１〜７）に図のような値を仮定すると、Ａ（１
〜７）は、それぞれ図に示した値をとる。ここで、値の
１１′は６４ビツト全てが値１をとるストリング値であ
り、′０′は６４ビツト全てが値Ｏをとるストリング値
である。
第４図は、演算器が直接主記憶よりデータを受けとる場
合の、当該新設命令の形式の一例で、’ＶｉＴＲ’ と
書かれたオペコードフィールドに続いて、ベクトルデー
タＡ、Ｂ、Ｃについて、その主記憶上の第１要素アドレ
スとベクトル要素間のアドレスの隔たりを格納するテー
ブル上の、レコード位置を示すフィールドを持っている
。
合の、当該新設命令の形式の一例で、’ＶｉＴＲ’ と
書かれたオペコードフィールドに続いて、ベクトルデー
タＡ、Ｂ、Ｃについて、その主記憶上の第１要素アドレ
スとベクトル要素間のアドレスの隔たりを格納するテー
ブル上の、レコード位置を示すフィールドを持っている
。
第５図は、演算器への送出データと、演算器からの結果
データがベクトルレジスタを介して行なわれる場合の当
該新設命令の形式の一例であり。
データがベクトルレジスタを介して行なわれる場合の当
該新設命令の形式の一例であり。
Ａ、Ｂ、Ｃと示されたフィールド中には、ベクトルレジ
スタ番号が保持され、演算部分のみを本命令で処理し、
オペランドデータのベクトルレジスタへの取出しと結果
データのベクトルレジスタからの格納は、従来どおりの
別途命令にて処理される。
スタ番号が保持され、演算部分のみを本命令で処理し、
オペランドデータのベクトルレジスタへの取出しと結果
データのベクトルレジスタからの格納は、従来どおりの
別途命令にて処理される。
なお、ＡＮＤ演算とＯＲ演算を入れかえた、Ａ（Ｊ）＝
（Ａ （Ｊ−１）ｌ Ｂ （Ｊ））＆Ｃ（Ｊ）という
演算は、第２図の１３と１４を入換えるだけの演算器構
成と、第４〜５図の命令形式から、同様に高速化される
ことが容易に類推できる。
（Ａ （Ｊ−１）ｌ Ｂ （Ｊ））＆Ｃ（Ｊ）という
演算は、第２図の１３と１４を入換えるだけの演算器構
成と、第４〜５図の命令形式から、同様に高速化される
ことが容易に類推できる。
本発明による新設命令を、本発明によるベクトル処理装
置により処理すると、従来はスカラー処理でしか行なえ
なかった処理を、ベクトル処理により１マシンサイクル
に１要素のピッチで実行することか可能となり、マシン
サイクルで２倍、パイプライン演算効果で約３倍、２命
令分の処理を１命令で行う事により２倍で、約１２倍の
高速化がはかれる。新設命令単独でも約２倍の高速化効
果がある。
置により処理すると、従来はスカラー処理でしか行なえ
なかった処理を、ベクトル処理により１マシンサイクル
に１要素のピッチで実行することか可能となり、マシン
サイクルで２倍、パイプライン演算効果で約３倍、２命
令分の処理を１命令で行う事により２倍で、約１２倍の
高速化がはかれる。新設命令単独でも約２倍の高速化効
果がある。
第１図はＰＬＩプログラムのＤｏループ例を示す図、第
２図は本発明によるパイプライン演算器の１ｍ成図を示
す図、第３図は第１図による処理の１使用例を示す図、
第４図及び第５図は、それぞれ第１図の演算を１命令で
処理する命令形式の例を示す図である。 １ｏ○〜１０２・・・データ転送線、１３・・・論理積
演算用ゲート、１４・・・論理和演算用ゲート、１０〜
１２．１５・・・フリップフロップ、１０５・・・結果
データ転送線、３００・・・命令制御回路、４００・・
・パ′ｆ１１ 図 （）３ ｆｆｌ Ｔｉ５ Ｎ ｒＡ（１
）・ Ａ σ−ｒ）＆ Ｆ３＜丁ノ ｌ Ｃ（１）
；ＥＮｆ）’ｒ ’？２ 図 Ｚ ３ 図
２図は本発明によるパイプライン演算器の１ｍ成図を示
す図、第３図は第１図による処理の１使用例を示す図、
第４図及び第５図は、それぞれ第１図の演算を１命令で
処理する命令形式の例を示す図である。 １ｏ○〜１０２・・・データ転送線、１３・・・論理積
演算用ゲート、１４・・・論理和演算用ゲート、１０〜
１２．１５・・・フリップフロップ、１０５・・・結果
データ転送線、３００・・・命令制御回路、４００・・
・パ′ｆ１１ 図 （）３ ｆｆｌ Ｔｉ５ Ｎ ｒＡ（１
）・ Ａ σ−ｒ）＆ Ｆ３＜丁ノ ｌ Ｃ（１）
；ＥＮｆ）’ｒ ’？２ 図 Ｚ ３ 図
Claims (1)
- ベクトルデータを高速に処理するベクトルプロセツサに
おいて、それぞれビツトストリングを要素とする３つの
ベクトルデータＡ（Ｏ〜Ｎ）、Ｂ（１〜Ｎ）、Ｃ（１〜
Ｎ）について、Ａ（Ｊ−１）に対しＢ（Ｊ）との論理積
演算と、Ｃ（Ｊ）との論理和演算を逐次的に施すことに
より、Ａ（Ｊ）を得るような演算を処理するにあたり、
演算器出力を同一演算器の入力として、次マシンサイク
ルの演算に用いる、中間結実用の帰還ループを持ち、１
マシンサイクル内に１回の論理積演算と、１回マシンサ
イクル内に１回の論理積演算と、１回の論理和演算を逐
次的に処理するパイプライン演算器とを有することを特
徴とするベクトル処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59206216A JPH0640337B2 (ja) | 1984-10-03 | 1984-10-03 | パイプライン演算装置 |
| US06/782,534 US4792893A (en) | 1984-10-03 | 1985-10-01 | Selectively recursive pipelined parallel vector logical operation system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59206216A JPH0640337B2 (ja) | 1984-10-03 | 1984-10-03 | パイプライン演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6184777A true JPS6184777A (ja) | 1986-04-30 |
| JPH0640337B2 JPH0640337B2 (ja) | 1994-05-25 |
Family
ID=16519686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59206216A Expired - Lifetime JPH0640337B2 (ja) | 1984-10-03 | 1984-10-03 | パイプライン演算装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4792893A (ja) |
| JP (1) | JPH0640337B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02109160A (ja) * | 1988-10-18 | 1990-04-20 | Japan Atom Energy Res Inst | ベクトル計算機用演算装置 |
| US5257394A (en) * | 1988-10-18 | 1993-10-26 | Japan Atomic Energy Research Institute | Logical expression processing pipeline using pushdown stacks for a vector computer |
| US5471593A (en) * | 1989-12-11 | 1995-11-28 | Branigin; Michael H. | Computer processor with an efficient means of executing many instructions simultaneously |
| US5208490A (en) * | 1991-04-12 | 1993-05-04 | Hewlett-Packard Company | Functionally complete family of self-timed dynamic logic circuits |
| US5389835A (en) * | 1991-04-12 | 1995-02-14 | Hewlett-Packard Company | Vector logic method and dynamic mousetrap logic gate for a self-timed monotonic logic progression |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3573851A (en) * | 1968-07-11 | 1971-04-06 | Texas Instruments Inc | Memory buffer for vector streaming |
| JPS6024985B2 (ja) * | 1978-08-31 | 1985-06-15 | 富士通株式会社 | デ−タ処理方式 |
| KR860001434B1 (ko) * | 1980-11-21 | 1986-09-24 | 후지쑤 가부시끼가이샤 | 데이타 처리시 스템 |
| JPS57134774A (en) * | 1981-02-13 | 1982-08-20 | Hitachi Ltd | Vector operating device |
| US4458330A (en) * | 1981-05-13 | 1984-07-03 | Intergraph Corporation | Banded vector to raster converter |
| US4533993A (en) * | 1981-08-18 | 1985-08-06 | National Research Development Corp. | Multiple processing cell digital data processor |
| JPS58114274A (ja) * | 1981-12-28 | 1983-07-07 | Hitachi Ltd | デ−タ処理装置 |
| JPH0652530B2 (ja) * | 1982-10-25 | 1994-07-06 | 株式会社日立製作所 | ベクトル・プロセッサ |
| JPS59160267A (ja) * | 1983-03-02 | 1984-09-10 | Hitachi Ltd | ベクトル処理装置 |
| JPH0786875B2 (ja) * | 1984-05-25 | 1995-09-20 | 株式会社日立製作所 | ベクトル処理装置 |
-
1984
- 1984-10-03 JP JP59206216A patent/JPH0640337B2/ja not_active Expired - Lifetime
-
1985
- 1985-10-01 US US06/782,534 patent/US4792893A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0640337B2 (ja) | 1994-05-25 |
| US4792893A (en) | 1988-12-20 |
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