JPH04177428A - オペランドアドレス受渡し用レジスタを備えたデータ処理装置 - Google Patents
オペランドアドレス受渡し用レジスタを備えたデータ処理装置Info
- Publication number
- JPH04177428A JPH04177428A JP30357590A JP30357590A JPH04177428A JP H04177428 A JPH04177428 A JP H04177428A JP 30357590 A JP30357590 A JP 30357590A JP 30357590 A JP30357590 A JP 30357590A JP H04177428 A JPH04177428 A JP H04177428A
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- 238000012797 qualification Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 101100412394 Drosophila melanogaster Reg-2 gene Proteins 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は命令を解読し、メモリ上のオペランドのオペラ
ンドアドレス計算をするデータ処理装置に関するもので
ある。
ンドアドレス計算をするデータ処理装置に関するもので
ある。
従来の技術
従来のデータ処理装置としては、例えば特開昭５４−８
４９４４号公報に示されている。従来のデータ処理装置
は、プログラムがよりコンパクトとなり、また、より複
雑なアドレス指定を実現するためにオペランドアドレス
指定を柔軟に組み合わせて可変長さのアドレシング指定
ができる。命令フォーマットにおいては、基本単位とな
るビット長の整数倍の命令長を定義し、命令の拡張を行
っている。このような命令フォーマットを解読する場合
、基本単位となるビット長を単位として逐次的に命令解
読を行う。
４９４４号公報に示されている。従来のデータ処理装置
は、プログラムがよりコンパクトとなり、また、より複
雑なアドレス指定を実現するためにオペランドアドレス
指定を柔軟に組み合わせて可変長さのアドレシング指定
ができる。命令フォーマットにおいては、基本単位とな
るビット長の整数倍の命令長を定義し、命令の拡張を行
っている。このような命令フォーマットを解読する場合
、基本単位となるビット長を単位として逐次的に命令解
読を行う。
発明が解決しようとする課題
しかしながら上記のようなデータ処理装置および命令フ
ォーマットの構成ではオペランドアドレスの指定は、一
つの命令内で全て行わなければならず、命令の追加など
の命令の拡張を容易に行うことができないという問題点
を有していた。
ォーマットの構成ではオペランドアドレスの指定は、一
つの命令内で全て行わなければならず、命令の追加など
の命令の拡張を容易に行うことができないという問題点
を有していた。
また、アドレス計算の拡張は、命令コードのアドレス指
定部の後に、アドレス拡張子を後続させる方法で行われ
ているため、アドレス拡張子を全て解読し、目的とする
アドレスを計算した後でないと、目的とするオペランド
アクセスおよび命令実行を行えず、アドレス計算のため
のアドレス拡張子の解読および実行中は目的とするオペ
ランドアクセスおよび命令実行のための情報を退避して
おく必要があり、命令解読装置が複雑となり、回路規模
の著しい増加を招くという問題点を有していた。
定部の後に、アドレス拡張子を後続させる方法で行われ
ているため、アドレス拡張子を全て解読し、目的とする
アドレスを計算した後でないと、目的とするオペランド
アクセスおよび命令実行を行えず、アドレス計算のため
のアドレス拡張子の解読および実行中は目的とするオペ
ランドアクセスおよび命令実行のための情報を退避して
おく必要があり、命令解読装置が複雑となり、回路規模
の著しい増加を招くという問題点を有していた。
また、複数命令を同時解読する場合、アドレス計算のた
めのアドレス拡張子の解読および実行中に目的とするオ
ペランドアクセスおよび命令実行のための情報を退避し
ておくだけでな（、アドレス計算のためのアドレス拡張
子の解読および実行中もメモリ間接などの逐次実行を必
要とする場合は同時実行ができず、後続の命令を先行的
に実行する必要があり、アドレス計算のためのアドレス
拡張子の解読および実行途中の情報を退避してお（必要
があり、複数命令を同時解読する場合の命令解読装置の
回路規模の著しい増加を招くという問題点を有していた
。
めのアドレス拡張子の解読および実行中に目的とするオ
ペランドアクセスおよび命令実行のための情報を退避し
ておくだけでな（、アドレス計算のためのアドレス拡張
子の解読および実行中もメモリ間接などの逐次実行を必
要とする場合は同時実行ができず、後続の命令を先行的
に実行する必要があり、アドレス計算のためのアドレス
拡張子の解読および実行途中の情報を退避してお（必要
があり、複数命令を同時解読する場合の命令解読装置の
回路規模の著しい増加を招くという問題点を有していた
。
本発明はかかる点に鑑み、命令およびアドレシングの拡
張を容易に行え、命令解読装置の回路規模の著しい増加
を招かないデータ処理装置を提供することを目的とする
。
張を容易に行え、命令解読装置の回路規模の著しい増加
を招かないデータ処理装置を提供することを目的とする
。
課題を解決するための手段
上記課題を解決するために本発明は命令およびオペラン
ドを記憶するメモリ装置を付加的に含み、前記メモリ装
置から命令を読み込む命令フェッチ装置、前記命令フェ
ッチ装置から供給される命令を解読する命令解読装置、
前記命令解読装置により制御され命令実行を行う命令実
行装置を備え、前記命令実行装置には単一もしくは複数
の命令間オペランドアドレス受渡し用レジスタを備え、
命令は単一もしくは複数の固定したビット長からなり、
前記命令間オペランドアドレス受渡し用レジスタを介し
て独立した命令間でオペランドアドレスの受渡しおよび
アドレスの修飾ができる。
ドを記憶するメモリ装置を付加的に含み、前記メモリ装
置から命令を読み込む命令フェッチ装置、前記命令フェ
ッチ装置から供給される命令を解読する命令解読装置、
前記命令解読装置により制御され命令実行を行う命令実
行装置を備え、前記命令実行装置には単一もしくは複数
の命令間オペランドアドレス受渡し用レジスタを備え、
命令は単一もしくは複数の固定したビット長からなり、
前記命令間オペランドアドレス受渡し用レジスタを介し
て独立した命令間でオペランドアドレスの受渡しおよび
アドレスの修飾ができる。
作用
本発明は前記した構成により、命令およびアドレシング
の拡張を、逐次的な解読を必要とする命令ビット長の拡
張ではなく、単一もしくは複数の固定したビット長の命
令において命令間オペランドアドレス受渡し用に指定す
るレジスタによるオペランドアドレスの受渡しおよび修
飾により行う。これにより、例えば基本的なアドレス計
算用の命令とオペランドを持たない専用命令の追加で命
令の拡張を容易に行え、またオペランドアドレス受渡し
用を修飾するための命令の追加でアドレシングの拡張を
容易に行うことができる。また、複雑な命令列を解読す
る必要がなくなり、命令解読装置が簡単化し、回路規模
を削減することができる。複数命令を同時に解読する場
合も、命令が定義した処理の内、一部のみを実行し未実
行の処理に関した情報の管理は、命令列の入れ換えによ
り実行性能に影響を及ぼすことなく回避できるため、命
令解読装置の簡単化を実現できる。
の拡張を、逐次的な解読を必要とする命令ビット長の拡
張ではなく、単一もしくは複数の固定したビット長の命
令において命令間オペランドアドレス受渡し用に指定す
るレジスタによるオペランドアドレスの受渡しおよび修
飾により行う。これにより、例えば基本的なアドレス計
算用の命令とオペランドを持たない専用命令の追加で命
令の拡張を容易に行え、またオペランドアドレス受渡し
用を修飾するための命令の追加でアドレシングの拡張を
容易に行うことができる。また、複雑な命令列を解読す
る必要がなくなり、命令解読装置が簡単化し、回路規模
を削減することができる。複数命令を同時に解読する場
合も、命令が定義した処理の内、一部のみを実行し未実
行の処理に関した情報の管理は、命令列の入れ換えによ
り実行性能に影響を及ぼすことなく回避できるため、命
令解読装置の簡単化を実現できる。
実施例
第１図は本発明の第１の実施例におけるオペランドアド
レス受渡し用レジスタを備えたデータ処理装置の構成図
である。第１図において１は命令フェッチ装置、２は命
令解読装置、３は命令実行装置、４は命令間オペランド
アドレス受渡し用レジスタ、５は汎用レジスタ、６はメ
モリオペランドアクセス装置である。
レス受渡し用レジスタを備えたデータ処理装置の構成図
である。第１図において１は命令フェッチ装置、２は命
令解読装置、３は命令実行装置、４は命令間オペランド
アドレス受渡し用レジスタ、５は汎用レジスタ、６はメ
モリオペランドアクセス装置である。
以上のように構成された第１の実施例のオペランドアド
レス受渡し用レジスタを備えたデータ処理装置について
、以下その動作を説明する。命令は命令フェッチ装置１
により読み込まれ、命令解読装置２に送出される。命令
解読装置２による命令解読結果は複数命令実行装置３に
入力され、命令実行を制御する。
レス受渡し用レジスタを備えたデータ処理装置について
、以下その動作を説明する。命令は命令フェッチ装置１
により読み込まれ、命令解読装置２に送出される。命令
解読装置２による命令解読結果は複数命令実行装置３に
入力され、命令実行を制御する。
例えば、メモリーレジスタ間演算を行う場合、命令をソ
ースオペランドのメモリリードを行うオペランドアドレ
スの計算を行いオペランドアドレスを命令間オペランド
アドレス受渡し用レジスタ４ （ａｄｒ ｒｅｇ）に
代入する基本単位のビット長で定義された命令と、命令
間オペランドアドレス受渡し用レジスタ４により指定さ
れたアドレスからソースオペランドのメモリリードを行
い、デスティネーションオペランドのレジスタとの間で
演算を行う基本単位のビット長で定義された命令に分割
し、これらの命令は独立な命令として定義する。
ースオペランドのメモリリードを行うオペランドアドレ
スの計算を行いオペランドアドレスを命令間オペランド
アドレス受渡し用レジスタ４ （ａｄｒ ｒｅｇ）に
代入する基本単位のビット長で定義された命令と、命令
間オペランドアドレス受渡し用レジスタ４により指定さ
れたアドレスからソースオペランドのメモリリードを行
い、デスティネーションオペランドのレジスタとの間で
演算を行う基本単位のビット長で定義された命令に分割
し、これらの命令は独立な命令として定義する。
分割後
１） ＲＯ＋ ｄｉｓｐ ４ ａｄｒ ｒｅｇ
２） ｓｅｗ（ａｄｒ ｒｅｇ） ｏｐ Ｒ１−＋ Ｒ
１分割前 ｇｅｍ（ＲＯ，ｄｉｓｐ） ｏｐ Ｒ１−” Ｒ１ただ
し、１ｅＩ（）：メモリ参照 ｏｐ：演算 ＲＯ，Ｒ１：汎用レジスタ ａｄｒ ｒｅｇ ：命令間オペランドアドレス受渡し用
レジスタ この時、複数のオペランドアドレスの受渡しを必要とす
る場合は、命令間オペランドアドレス受渡し用レジスタ
４を複数用意し、メモリリードを行いそれぞれの命令間
オペランドアドレス受渡し用レジスタへ書き込む命令を
用意することにより行う。
２） ｓｅｗ（ａｄｒ ｒｅｇ） ｏｐ Ｒ１−＋ Ｒ
１分割前 ｇｅｍ（ＲＯ，ｄｉｓｐ） ｏｐ Ｒ１−” Ｒ１ただ
し、１ｅＩ（）：メモリ参照 ｏｐ：演算 ＲＯ，Ｒ１：汎用レジスタ ａｄｒ ｒｅｇ ：命令間オペランドアドレス受渡し用
レジスタ この時、複数のオペランドアドレスの受渡しを必要とす
る場合は、命令間オペランドアドレス受渡し用レジスタ
４を複数用意し、メモリリードを行いそれぞれの命令間
オペランドアドレス受渡し用レジスタへ書き込む命令を
用意することにより行う。
また、例えば、命令コードのアドレス指定部の後に、ア
ドレス拡張子を後続させる方法で行われているアドレス
計算の拡張の場合は、オペランドアドレスを命令間オペ
ランドアドレス受渡し用レジスタ４（ａ ｄ ｒ ｒ
ｅ ｇ）を介して、アドレス計算を行う複数の独立し
た基本単位のビット長で定義された命令に分割して行う
。
ドレス拡張子を後続させる方法で行われているアドレス
計算の拡張の場合は、オペランドアドレスを命令間オペ
ランドアドレス受渡し用レジスタ４（ａ ｄ ｒ ｒ
ｅ ｇ）を介して、アドレス計算を行う複数の独立し
た基本単位のビット長で定義された命令に分割して行う
。
分割後
１）’ｓｅｗ（ＲＯ，ｄｉｓｐ） → ａｄｒ ｒ
ｅｇ２） ａｄｒ ｒｅｇ ＋ ｄｉｓｐ −＋ ａｄ
ｒ ｒｅｇ３） ｓｅｗ（ａｄｒ ｒｅｇ） −Ｒ１分
割前 １−１） ｗｅａｋ（後続のアドレ；ｚ、＞ →Ｒ１１
−２） ５ｅａ（ＲＯ，ｄｉｓｐ） −＊ ｔａｐ１−
３） ｔａｐ ＋ｄｉｓｐ→後続のアドレスただし、−
ｅＩｌり）：メモリ参照 ＲＯ，Ｒ１：汎用レジスタ ａｄｒ−ｒｅｇ ：命令間オペランドアドレス受渡し用
レジスタ 以上のように、本実施例によれば命令間オペランドアド
レス受渡し用レジスタ１４を設け、命令の拡張を、逐次
的な解読を必要とする命令ビット長の拡張ではなく、単
一もしくは複数の固定したビット長の命令によって命令
間オペランドアドレス受渡し用レジスタ１４を介して独
立した命令間でオペランドアドレスの受渡しおよび修飾
をすることにより、例えば基本的なアドレス計算用の命
令とオペランドを持たない専用命令の追加で命令の拡張
を容易に行え、またオペランドアドレス受渡し用を修飾
するための命令の追加でアドレシングの拡張を容易に行
うことができる。また、複雑な命令列を解読する必要が
なくなり、命令解読装置が簡単化し、回路規模を削減す
ることができる。
ｅｇ２） ａｄｒ ｒｅｇ ＋ ｄｉｓｐ −＋ ａｄ
ｒ ｒｅｇ３） ｓｅｗ（ａｄｒ ｒｅｇ） −Ｒ１分
割前 １−１） ｗｅａｋ（後続のアドレ；ｚ、＞ →Ｒ１１
−２） ５ｅａ（ＲＯ，ｄｉｓｐ） −＊ ｔａｐ１−
３） ｔａｐ ＋ｄｉｓｐ→後続のアドレスただし、−
ｅＩｌり）：メモリ参照 ＲＯ，Ｒ１：汎用レジスタ ａｄｒ−ｒｅｇ ：命令間オペランドアドレス受渡し用
レジスタ 以上のように、本実施例によれば命令間オペランドアド
レス受渡し用レジスタ１４を設け、命令の拡張を、逐次
的な解読を必要とする命令ビット長の拡張ではなく、単
一もしくは複数の固定したビット長の命令によって命令
間オペランドアドレス受渡し用レジスタ１４を介して独
立した命令間でオペランドアドレスの受渡しおよび修飾
をすることにより、例えば基本的なアドレス計算用の命
令とオペランドを持たない専用命令の追加で命令の拡張
を容易に行え、またオペランドアドレス受渡し用を修飾
するための命令の追加でアドレシングの拡張を容易に行
うことができる。また、複雑な命令列を解読する必要が
なくなり、命令解読装置が簡単化し、回路規模を削減す
ることができる。
第２図は本発明の第２の実施例におけるオペランドアド
レス受渡し用レジスタを備えた複数命令を同時に解読す
るデータ処理装置の構成図である。第２図において１１
は命令フェッチ装置、１２は複数命令解読装置、１３は
複数命令実行装置、１４は命令間オペランドアドレス受
渡し用レジスタ、１５は汎用レジスタ、１６はメモリオ
ペランドアクセス装置である。第３図は本発明の実施例
における複数命令解読装置１２の詳細図である。
レス受渡し用レジスタを備えた複数命令を同時に解読す
るデータ処理装置の構成図である。第２図において１１
は命令フェッチ装置、１２は複数命令解読装置、１３は
複数命令実行装置、１４は命令間オペランドアドレス受
渡し用レジスタ、１５は汎用レジスタ、１６はメモリオ
ペランドアクセス装置である。第３図は本発明の実施例
における複数命令解読装置１２の詳細図である。
第３図において１７ａ〜１７ｄは単一命令解読装置であ
る。
る。
以上のように構成された第２の実施例のオペランドアド
レス受渡し用レジスタを備えた複数命令を同時に解読す
るデータ処理装置について、以下その動作を説明する。
レス受渡し用レジスタを備えた複数命令を同時に解読す
るデータ処理装置について、以下その動作を説明する。
命令は命令フェッチ装置ｉ［１１により読み込まれ、複
数命令解読装置１２に送出される。複数命令解読装置１
２では、複数の単一命令解読装置１７ａ〜１７ｄを並べ
、入力された命令を並行して解読する。この時、基本単
位のビット長の命令フォーマットだけでな（、例えば基
本単位の２倍のビット長の命令フォーマットも定義され
ている場合は、ｎ番目の単一命令解読装置７には、ｎ番
目の基本単位の命令と、（ｎ＋、１）番目の基本単位の
命令を入力とする。また、オペランド指定フィールド９
により即値やディスプレースメントなどの拡張子を必要
とする場合は、対応する基本単位を担当した単一命令解
読装置の解読結果を無効化する機構も備えている。複数
命令解読装置１２による命令解読結果は複数命令実行装
置１３に入力され、命令実行を制御する。
数命令解読装置１２に送出される。複数命令解読装置１
２では、複数の単一命令解読装置１７ａ〜１７ｄを並べ
、入力された命令を並行して解読する。この時、基本単
位のビット長の命令フォーマットだけでな（、例えば基
本単位の２倍のビット長の命令フォーマットも定義され
ている場合は、ｎ番目の単一命令解読装置７には、ｎ番
目の基本単位の命令と、（ｎ＋、１）番目の基本単位の
命令を入力とする。また、オペランド指定フィールド９
により即値やディスプレースメントなどの拡張子を必要
とする場合は、対応する基本単位を担当した単一命令解
読装置の解読結果を無効化する機構も備えている。複数
命令解読装置１２による命令解読結果は複数命令実行装
置１３に入力され、命令実行を制御する。
基本単位のビット長で定義された命令への分割の方法は
、第１の実施例と同様である。
、第１の実施例と同様である。
以上のように、本実施例によれば命令間オペランドアド
レス受渡し用レジスタ１４を設け、命令の拡張を、逐次
的な解読を必要とする命令ビット長の拡張ではな（、単
一もしくは複数の固定したビット長の命令によって命令
間オペランドアドレス受渡し用レジスタ１４を介して独
立した命令間でオペランドアドレスの受渡しおよび修飾
をすることにより、複数命令を同時に解読する場合も単
一命令解読を行う命令装置を複数設けるだけでよく、ま
た、命令が定義した処理の内、一部のみを実行し未実行
の処理に関した情報の管理は、命令列の入れ換えにより
実行性能に影響を及ぼすこと′なく回避できるため、命
令解読装置の簡単化を実現することができる。
レス受渡し用レジスタ１４を設け、命令の拡張を、逐次
的な解読を必要とする命令ビット長の拡張ではな（、単
一もしくは複数の固定したビット長の命令によって命令
間オペランドアドレス受渡し用レジスタ１４を介して独
立した命令間でオペランドアドレスの受渡しおよび修飾
をすることにより、複数命令を同時に解読する場合も単
一命令解読を行う命令装置を複数設けるだけでよく、ま
た、命令が定義した処理の内、一部のみを実行し未実行
の処理に関した情報の管理は、命令列の入れ換えにより
実行性能に影響を及ぼすこと′なく回避できるため、命
令解読装置の簡単化を実現することができる。
発明の詳細
な説明したように、本発明によれば、命令およびアドレ
シングの拡張を、逐次的な解読を必要とする命令ビット
長の拡張ではなく、単一もしくは複数の固定したビット
長の命令において命令間オペランドアドレス受渡し用に
指定するレジスタによるオペランドアドレスの受渡しお
よび修飾により行う。これにより、例えば基本的なアド
レス計算用の命令とオペランドを持たない専用命令の追
加で命令の拡張を容易に行え、またオペランドアドレス
受渡し用を修飾するための命令の追加でアドレシングの
拡張を容易に行うことができる。
シングの拡張を、逐次的な解読を必要とする命令ビット
長の拡張ではなく、単一もしくは複数の固定したビット
長の命令において命令間オペランドアドレス受渡し用に
指定するレジスタによるオペランドアドレスの受渡しお
よび修飾により行う。これにより、例えば基本的なアド
レス計算用の命令とオペランドを持たない専用命令の追
加で命令の拡張を容易に行え、またオペランドアドレス
受渡し用を修飾するための命令の追加でアドレシングの
拡張を容易に行うことができる。
また、複雑な命令列を解読する必要がなくなり、命令解
読装置が簡単化し、回路規模を削減することができその
実用的効果は大きい。
読装置が簡単化し、回路規模を削減することができその
実用的効果は大きい。
複数命令を同時に解読する場合も、命令が定義した処理
の内、一部のみを実行し未実行の処理に関した情報の管
理は、命令列の入れ換えにより実行性能に影響を及ぼす
ことなく回避できるため、命令解読装置を簡単化するこ
とができその実用的効果は大きい。
の内、一部のみを実行し未実行の処理に関した情報の管
理は、命令列の入れ換えにより実行性能に影響を及ぼす
ことなく回避できるため、命令解読装置を簡単化するこ
とができその実用的効果は大きい。
第１図は本発明の第１の実施例の構成を示すオペランド
アドレス受渡し用レジスタを備えたデータ処理装置の構
成図、第２図は本発明の第２の実施例の構成を示すオペ
ランドアドレス受渡し用レジスタを備えた複数命令を同
時に解読するデータ処理装置の構成図、第３図は同実施
例の複数命令解読装置の詳細図である。 １・・・・・・命令フェッチ装置、２・・・・・・命令
解読装置、３・・・・・・命令実行装置、４・・・・・
・命令間オペランドアドレス受渡し用レジスタ、１１・
・・・・・命令フェッチ装置、１２・・・・・・命令解
読装置、１３・・・・・・命令実行装置、１４・・・・
・・命令間オペランドアドレス受渡し用レジスタ。
アドレス受渡し用レジスタを備えたデータ処理装置の構
成図、第２図は本発明の第２の実施例の構成を示すオペ
ランドアドレス受渡し用レジスタを備えた複数命令を同
時に解読するデータ処理装置の構成図、第３図は同実施
例の複数命令解読装置の詳細図である。 １・・・・・・命令フェッチ装置、２・・・・・・命令
解読装置、３・・・・・・命令実行装置、４・・・・・
・命令間オペランドアドレス受渡し用レジスタ、１１・
・・・・・命令フェッチ装置、１２・・・・・・命令解
読装置、１３・・・・・・命令実行装置、１４・・・・
・・命令間オペランドアドレス受渡し用レジスタ。
Claims (4)
- （１）命令およびオペランドを記憶するメモリ装置を付
加的に含み、前記メモリ装置から命令を読み込む命令フ
ェッチ装置、前記命令フェッチ装置から供給される命令
を解読する命令解読装置、前記命令解読装置により制御
され命令の実行を行う命令実行装置を備え、前記命令実
行装置には単一もしくは複数の命令間オペランドアドレ
ス受渡し用レジスタを備え、命令は単一もしくは複数の
固定したビット長からなり、前記命令間オペランドアド
レス受渡し用レジスタを介してアドレス指定ができるこ
とを特徴とするオペランドアドレス受渡し用レジスタを
備えたデータ処理装置。 - （２）命令およびオペランドを記憶するメモリ装置を付
加的に含み、前記メモリ装置から命令を読み込む命令フ
ェッチ装置、前記命令フェッチ装置から供給される命令
を複数同時に解読する複数命令解読装置、前記複数命令
解読装置により制御され複数命令の実行を行う複数命令
実行装置を備え、前記複数命令実行装置には単一もしく
は複数の命令間オペランドアドレス受渡し用レジスタを
備え、命令は単一もしくは複数の固定したビット長から
なり、前記命令間オペランドアドレス受渡し用レジスタ
を介してアドレス指定ができることを特徴とするオペラ
ンドアドレス受渡し用レジスタを備えた複数命令を同時
に解読するデータ処理装置。 - （３）命令およびオペランドを記憶するメモリ装置を付
加的に含み、前記メモリ装置から命令を読み込む命令フ
ェッチ装置、前記命令フェッチ装置から供給される命令
を解読する命令解読装置、前記命令解読装置により制御
され命令の実行を行う命令実行装置を備え、前記命令実
行装置には単一もしくは複数の命令間オペランドアドレ
ス受渡し用レジスタを備え、単一もしくは複数の固定し
たビット長からなるアドレス修飾用命令によって、前記
命令間オペランドアドレス受渡し用レジスタを介してア
ドレス修飾ができることを特徴とするオペランドアドレ
ス受渡し用レジスタを備えたデータ処理装置。 - （４）命令およびオペランドを記憶するメモリ装置を付
加的に含み、前記メモリ装置から命令を読み込む命令フ
ェッチ装置、前記命令フェッチ装置から供給される命令
を複数同時に解読する複数命令解読装置、前記複数命令
解読装置により制御され複数命令の実行を行う複数命令
実行装置を備え、前記複数命令実行装置には単一もしく
は複数の命令間オペランドアドレス受渡し用レジスタを
備え、単一もしくは複数の固定したビット長からなるア
ドレス修飾用命令によって、前記命令間オペランドアド
レス受渡し用レジスタを介してアドレス修飾ができるこ
とを特徴とするオペランドアドレス受渡し用レジスタを
備えた複数命令を同時に解読するデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30357590A JPH04177428A (ja) | 1990-11-07 | 1990-11-07 | オペランドアドレス受渡し用レジスタを備えたデータ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30357590A JPH04177428A (ja) | 1990-11-07 | 1990-11-07 | オペランドアドレス受渡し用レジスタを備えたデータ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04177428A true JPH04177428A (ja) | 1992-06-24 |
Family
ID=17922653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30357590A Pending JPH04177428A (ja) | 1990-11-07 | 1990-11-07 | オペランドアドレス受渡し用レジスタを備えたデータ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04177428A (ja) |
-
1990
- 1990-11-07 JP JP30357590A patent/JPH04177428A/ja active Pending
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